JP4549273B2

JP4549273B2 - 演算増幅器

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Publication number: JP4549273B2
Application number: JP2005296551A
Authority: JP
Inventors: 欣也細田
Original assignee: Asahi Kasei EMD Corp
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Priority date: 2005-10-11
Filing date: 2005-10-11
Publication date: 2010-09-22
Anticipated expiration: 2025-10-11
Also published as: JP2007110233A

Description

本発明は、容量性負荷を安定に駆動する演算増幅器に関する。

図６は、従来のＲａｉｌ−ｔｏ−Ｒａｉｌ演算増幅器の構成例（特許文献１）を示す。

特許文献１の従来の技術に記載されている回路において、位相補償容量の接続個所が出力トランジスタのゲート・ドレイン間になったものである。

トランジスタＭ１，Ｍ２，Ｍ３で構成されるＰ型ＭＯＳ差動入力部１と、トランジスタＭ４，Ｍ５，Ｍ６で構成されるＮ型ＭＯＳ差動入力部２と、トランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０で構成されるＰ型カレントミラー回路３と、トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４で構成されるＮ型カレントミラー回路４と、トランジスタＭ１５，Ｍ１６で構成されるプッシュプル出力段５とを主要部とし、Ｖｄｄは正側電源電圧、Ｖｓｓは負側電源電圧である。

非反転入力はトランジスタＭ３，Ｍ５のゲートに接続され、反転入力はトランジスタＭ２，Ｍ４のゲートに接続されている。トランジスタＭ２，Ｍ３からのＰ型ＭＯＳ差動入力部１の出力はカレントミラー回路４に入力され、トランジスタＭ４，Ｍ５からのＮ型ＭＯＳ差動入力部２の出力は、カレントミラー回路３に入力されている。カレントミラー回路３とカレントミラー回路４とは抵抗器Ｒ１，Ｒ２で接続されており、プッシュプル出力段５のトランジスタＭ１５のゲートはトランジスタＭ１０と抵抗器Ｒ２の一端との接続点に接続され、プッシュプル出力段５のトランジスタＭ１６のゲートはトランジスタＭ１２と抵抗器Ｒ２の他端との接続点に接続されている。また、抵抗器Ｒ１，Ｒ２はＭＯＳトランジスタなどでも構成できる。

Ｃ１とＣ２は位相補償容量、Ｖｂ１〜Ｖｂ４は回路を構成する各々のトランジスタが適切に動作するように設定されたバイアス電圧である。図６ではプッシュプル出力段５の出力と負側電源電圧Ｖｓｓの間に外部負荷容量ＣＬが接続されている。

Ｐ型ＭＯＳ差動入力部１の定電流源となるトランジスタＭ１に流れる電流を（Ｉｍ１）とし、Ｎ型ＭＯＳ差動入力部２の定電流源となるトランジスタＭ６に流れる電流を（Ｉｍ６）とし、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）が等しい状態を定常状態とする。定常状態ではＰ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）である。

定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より高い電圧の状態に変化するとき、Ｐ型差動入力部ではトランジスタＭ２に定電流（Ｉｍ１）の大部分が流れてトランジスタＭ１３に流れる電流が増加し、カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流が増加するため位相補償容量Ｃ１，Ｃ２からの引き込み電流が増加する。一方、Ｎ型差動入力部ではトランジスタＭ４に流れる電流が減少するためトランジスタＭ７に流れる電流が減少し、カレントミラー回路３によりトランジスタＭ８に流れる電流が減少し、トランジスタＭ５に定電流（Ｉｍ６）の大部分が流れるためトランジスタＭ１０に流れる電流が減少し、位相補償容量Ｃ１，Ｃ２への充電電流が減少する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧が下降し、Ｍ１５に流れる電流は増加するので外部負荷ＣＬへの充電電流が増加し、Ｍ１６に流れる電流は減少するので外部負荷ＣＬからの引き込み電流が減少し、結果として外部負荷ＣＬは充電され出力電圧Ｖｏｕｔが上昇する。

定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より低い電圧の状態に変化するとき、Ｎ型差動入力部ではトランジスタＭ４に定電流（Ｉｍ６）の大部分が流れてトランジスタＭ７に流れる電流が増加し、カレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流が増加するため位相補償容量Ｃ１，Ｃ２への充電電流が増加する。一方、Ｐ型差動入力部ではトランジスタＭ２に流れる電流が減少するためトランジスタＭ１３に流れる電流が減少し、カレントミラー回路４によりトランジスタＭ１４に流れる電流が減少し、トランジスタＭ３に定電流（Ｉｍ１）の大部分が流れるためトランジスタＭ１２に流れる電流が減少し、位相補償容量Ｃ１，Ｃ２からの引き込み電流が減少する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧が上昇し、Ｍ１５に流れる電流は減少するので外部負荷ＣＬへの充電電流が減少し、Ｍ１６に流れる電流は増加するので外部負荷ＣＬからの引き込み電流が増加し、結果として外部負荷ＣＬは放電され出力電圧Ｖｏｕｔが下降する。

特開２００１−１５６５５９号公報

従来のＲａｉｌ−ｔｏ−Ｒａｉｌ演算増幅器では、位相補償容量Ｃ１，Ｃ２の充放電時間が短いほど出力トランジスタＭ１５，１６のゲート電圧が速く変化し、負荷容量ＣＬの充放電電流が短時間に増加、又は減少する。つまり、スルーレートを向上させるためには、位相補償容量Ｃ１，Ｃ２の充放電時間を短縮する必要があるが、上記従来の回路構成では、そのような機能は施されていない。

また、位相補償容量Ｃ１，Ｃ２の充放電時間を短縮する手段として、回路全体の定常電流を増やす方法があるが、消費電力が増大するという問題がある。

さらに、位相補償容量Ｃ１，Ｃ２の充放電時間を短縮する手段として、位相補償容量Ｃ１，Ｃ２の容量値を減らす方法があるが、回路の安定性を失うという問題がある。

そこで、本発明の目的は、回路全体の定常状態での消費電流を増大させることなく、かつ、回路の安定性の劣化をもたらすことなく、スルーレートを改善することが可能な、演算増幅器を提供することにある。

本発明は、非反転入力端子と反転入力端子とを有するＰ型差動入力部と、前記Ｐ型差動入力部と同じ非反転入力端子と反転入力端子とを有するＮ型差動入力部と、前記Ｐ型差動入力部の出力端子に接続された入力端子を有する第１のＮ型カレントミラー回路と、前記Ｎ型差動入力部の出力端子に接続された入力端子を有する第１のＰ型カレントミラー回路と、前記第１のＰ型カレントミラー回路の出力端子に接続された入力端子を有するＰ型出力トランジスタと、前記第１のＮ型カレントミラー回路の出力端子に接続された入力端子を有するＮ型出力トランジスタとを含み、該Ｐ型出力トランジスタの出力端子と該Ｎ型出力トランジスタの出力端子とが直列に接続されたプッシュプル出力段と、前記Ｐ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第１の位相補償容量と、前記Ｎ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第２の位相補償容量と、前記Ｐ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子を有する第２のＮ型カレントミラー回路と、前記Ｎ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子を有する第２のＰ型カレントミラー回路と、前記第２のＮ型カレントミラー回路の出力端子に接続された入力端子と、２つの出力端子とを有する第３のＰ型カレントミラー回路と、前記第２のＰ型カレントミラー回路の出力端子に接続された入力端子と、２つの出力端子とを有する第３のＮ型カレントミラー回路とを具え、前記第１のＰ型カレントミラー回路の出力端子と、前記第３のＰ型カレントミラー回路の一方の出力端子と、前記第３のＮ型カレントミラー回路の一方の出力端子と、前記第１の位相補償容量が接続された前記Ｐ型出力トランジスタの前記入力端子とを接続し、前記第１のN型カレントミラー回路の出力端子と、前記第３のＰ型カレントミラー回路の他方の出力端子と、前記第３のＮ型カレントミラー回路の他方の出力端子と、前記第２の位相補償容量が接続された前記N型出力トランジスタの前記入力端子とを接続したことによって、演算増幅器を構成する。

本発明は、非反転入力端子と反転入力端子とを有するＰ型差動入力部と、前記Ｐ型差動入力部と同じ非反転入力端子と反転入力端子とを有するＮ型差動入力部と、前記Ｐ型差動入力部の出力端子に接続された入力端子を有する第１のＮ型カレントミラー回路と、前記Ｎ型差動入力部の出力端子に接続された入力端子を有する第１のＰ型カレントミラー回路と、前記第１のＰ型カレントミラー回路の出力端子に接続された入力端子を有するＰ型出力トランジスタと、前記第１のＮ型カレントミラー回路の出力端子に接続された入力端子を有するＮ型出力トランジスタとを含み、該Ｐ型出力トランジスタの出力端子と該Ｎ型出力トランジスタの出力端子とが直列に接続されたプッシュプル出力段と、前記Ｐ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第１の位相補償容量と、前記Ｎ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第２の位相補償容量と、前記Ｐ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子と、前記第１のＰ型カレントミラー回路の入力端子に接続された出力端子とを有する第２のＮ型カレントミラー回路と、前記Ｎ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子と、前記第１のＮ型カレントミラー回路の入力端子に接続された出力端子とを有する第２のＰ型カレントミラー回路とを具え、前記第１のＰ型カレントミラー回路の出力端子と、前記第１の位相補償容量が接続された前記Ｐ型出力トランジスタの前記入力端子とを接続し、前記第１のN型カレントミラー回路の出力端子と、前記第２の位相補償容量が接続された前記N型出力トランジスタの前記入力端子とを接続したことによって、演算増幅器を構成する。

前記第２のＮ型カレントミラー回路は、前記非反転入力端子が前記反転入力端子より低電位になったことを検出して電流を流し、前記第２のＰ型カレントミラー回路は、前記非反転入力端子が前記反転入力端子より高電位になったことを検出して電流を流すようにしてもよい。

前記第２のＮ型カレントミラー回路および前記第２のＰ型カレントミラー回路のミラー比を調整してスルーレートを変更するようにしてもよい。

前記第３のＮ型カレントミラー回路および前記第３のＰ型カレントミラー回路のミラー比を調整してスルーレートを変更するようにしてもよい。

本発明によれば、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）の電位差を検出し、位相補償容量を補助的に充放電するためのカレントミラー回路が動作して位相補償容量の充放電時間を短縮し、出力トランジスタの電流変化が速くなるので、負荷容量の充放電時間が短縮され、スルーレートを向上させることができる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。
［第１の例］
本発明の第１の実施の形態を、図１〜図４に基づいて説明する。
＜構成＞
図１は、本発明に係る回路構成を示す。
トランジスタＭ１７，Ｍ１８で構成されるＰ型カレントミラー回路６と、トランジスタＭ１９，Ｍ２０で構成されるＮ型カレントミラー回路７と、トランジスタＭ２１，Ｍ２２，Ｍ２３で構成されるＰ型カレントミラー回路８と、トランジスタＭ２４，Ｍ２５，Ｍ２６で構成されるＮ型カレントミラー回路９とが、従来例を示す図６の回路に追加されている点が異なっている。

Ｐ型カレントミラー回路６は、ドレインとゲートが接続されたトランジスタＭ１７のドレインがＮ型差動入力部１を構成するトランジスタＭ５のドレインに接続され、トランジスタＭ１８のドレインがＮ型カレントミラー回路９を構成するトランジスタＭ２４のドレインに接続されている。Ｎ型カレントミラー回路９は、トランジスタＭ２５のドレインが位相補償容量Ｃ１に接続され、トランジスタＭ２６のドレインが位相補償容量Ｃ２に接続されている。

Ｎ型カレントミラー回路７は、ドレインとゲートが接続されたトランジスタＭ１９のドレインがＰ型差動入力部２を構成するトランジスタＭ３のドレインに接続され、トランジスタＭ２０のドレインがＰ型カレントミラー回路８を構成するトランジスタＭ２１のドレインに接続されている。Ｐ型カレントミラー回路８は、トランジスタＭ２２のドレインが位相補償容量Ｃ１に接続され、トランジスタＭ２３のドレインが位相補償容量Ｃ２に接続されている。

抵抗器Ｒ１に流れる電流をＩｒ１、抵抗器Ｒ２に流れる電流をＩｒ２とする。非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）が等しい定常状態ではＩｒ１，Ｉｒ２はＩｍ１，Ｉｍ６より小さい電流に設定されている。また、トランジスタＭ１７，Ｍ１９はカットオフ状態であり電流を流さない。

このときトランジスタＭ１８，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６はカットオフ状態であり、Ｐ型カレントミラー回路６，８，Ｎ型カレントミラー回路７，９に電流は流れない。よって定常状態では、Ｐ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）であり、Ｐ型カレントミラー回路３を構成するトランジスタＭ７，Ｍ８に流れる電流は抵抗器Ｒ１に流れる電流Ｉｒ１と（Ｉｍ６）・（１／２）の和であり、Ｎ型カレントミラー回路４を構成するトランジスタＭ１３，Ｍ１４に流れる電流はＩｒ１と（Ｉｍ１）・（１／２）の和であり、従来の回路と同じ定常電流である。

＜動作例１＞
定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より高い電圧の状態に変化するとき、Ｐ型差動入力部ではトランジスタＭ２に定電流（Ｉｍ１）の大部分が流れてトランジスタＭ１３に流れる電流が増加し、カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流も増加するため位相補償容量Ｃ１，Ｃ２からの引き込み電流が増加する。一方、Ｎ型差動入力部ではトランジスタＭ４に流れる電流が減少するためトランジスタＭ７に流れる電流は減少し、カレントミラー回路３によりトランジスタＭ８に流れる電流も減少する。Ｍ８に流れる電流はＭ５に流れる電流より小さくなるためトランジスタＭ１０には電流が流れなくなり、位相補償容量Ｃ１，Ｃ２への充電電流が流れなくなる。Ｍ１０はカットオフ状態となるためソース電位が下降し、Ｐ型カレントミラー回路６のトランジスタＭ１７がオンし、Ｍ５に流れる電流とＭ８に流れる電流の差分がＭ１７に流れる。また、Ｐ型カレントミラー回路６によりトランジスタＭ１８，Ｍ２４に電流が流れ、Ｎ型カレントミラー回路９によりトランジスタＭ２５，Ｍ２６に電流が流れ、位相補償容量Ｃ１，Ｃ２からの引き込み電流が従来よりも増加する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧がより速く下降し、Ｍ１５に流れる電流はより速く増加するので外部負荷ＣＬへの充電電流もより速く増加し、Ｍ１６に流れる電流はより速く減少するので外部負荷ＣＬからの引き込み電流もより速く減少し、結果として外部負荷ＣＬはより速く充電され出力電圧Ｖｏｕｔが急上昇し、スルーレートが向上する。尚、Ｐ型カレントミラー回路６のトランジスタＭ１７，Ｍ１８、及び、Ｎ型カレントミラー回路９のトランジスタＭ２４，Ｍ２５，Ｍ２６のミラー比を各々調整することでスルーレートを変えることができる。

＜動作例２＞
定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より低い電圧の状態に変化するとき、Ｎ型差動入力部ではトランジスタＭ４に定電流（Ｉｍ６）の大部分が流れてトランジスタＭ７に流れる電流が増加し、カレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流も増加するため位相補償容量Ｃ１，Ｃ２への充電電流が増加する。一方、Ｐ型差動入力部ではトランジスタＭ２に流れる電流が減少するためトランジスタＭ１３に流れる電流は減少し、カレントミラー回路４によりトランジスタＭ１４に流れる電流も減少する。Ｍ１４に流れる電流はＭ３に流れる電流より小さくなるためトランジスタＭ１２には電流が流れなくなり、位相補償容量Ｃ１，Ｃ２からの引き込み電流が流れなくなる。Ｍ１２はカットオフ状態となるためソース電位が上昇し、Ｎ型カレントミラー回路７のトランジスタＭ１９がオンし、Ｍ３に流れる電流とＭ１４に流れる電流の差分がＭ１９に流れる。また、Ｎ型カレントミラー回路７によりトランジスタＭ２０，Ｍ２１に電流が流れ、Ｐ型カレントミラー回路８によりトランジスタＭ２２，Ｍ２３に電流が流れ、位相補償容量Ｃ１，Ｃ２からの充電電流が従来よりも増加する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧がより速く上昇し、Ｍ１５に流れる電流はより速く減少するので外部負荷ＣＬへの充電電流もより速く減少し、Ｍ１６に流れる電流はより速く増加するので外部負荷ＣＬからの引き込み電流もより速く増加し、結果として外部負荷ＣＬはより速く放電され出力電圧Ｖｏｕｔが急下降し、スルーレートが向上する。尚、Ｎ型カレントミラー回路７のトランジスタＭ１９，Ｍ２０、及び、Ｐ型カレントミラー回路８のトランジスタＭ２４，Ｍ２５，Ｍ２６のミラー比を各々調整することでスルーレートを変えることができる。

＜比較例＞
本発明に係る演算増幅器（実施の形態１）及び従来の技術の演算増幅器を用いてそれぞれの電圧フォロアを構成し、それらの過渡解析を行った。

図２は、従来の技術の演算増幅器に方形波を入力したときの出力トランジスタＭ１５、Ｍ１６のゲート電圧波形である。

図３は、本発明に係る演算増幅器（実施の形態１）に方形波を入力したときの出力トランジスタＭ１５、Ｍ１６のゲート電圧波形である。

図４は、それぞれの演算増幅器に方形波を入力したときの出力ＶＯＵＴの電圧波形である。この図４から、本発明により立ち上がり及び立下がり特性が大幅に改善されていることがわかる。

本例によれば、演算増幅器を用いて電圧フォロアを構成した場合、大きな入力電圧の変化に対して出力電圧の変化が遅いときには、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）の電位差が大きくなり、追加したカレントミラー回路がＯＮして位相補償容量が早く充放電され、出力トランジスタの電流変化が速くなるので、外部負荷の充放電時間が短縮されて、スルーレートが大きくなる。

また、出力電圧が目標値に近づくと、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）との電位差が小さくなり、追加したカレントミラー回路はカットオフする。つまり追加したカレントミラー回路は、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）との電位差が生じてオンしたときのみ位相補償容量の充放電電流を流し、定常状態では電流を流さない。よって、安定性を保ったまま演算増幅器の消費電流をほとんど増大させずにスルーレートを向上することができる。

［第２の例］
本発明の第２の実施の形態を、図５に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。

＜構成＞
図５は、本発明に係る回路構成を示す。
トランジスタＭ１７，Ｍ１８で構成されるＰ型カレントミラー回路６と、トランジスタＭ１９，Ｍ２０で構成されるＮ型カレントミラー回路７が、従来例を示す図６の回路に追加されている点が異なっている。

Ｐ型カレントミラー回路６は、ドレインとゲートが接続されたトランジスタＭ１７のドレインがＮ型差動入力部１を構成するトランジスタＭ５のドレインに接続され、トランジスタＭ１８のドレインがＮ型カレントミラー回路４を構成するトランジスタＭ１１のドレインに接続されている。

Ｎ型カレントミラー回路７は、ドレインとゲートが接続されたトランジスタＭ１９のドレインがＰ型差動入力部２を構成するトランジスタＭ３のドレインに接続され、トランジスタＭ２０のドレインがＰ型カレントミラー回路３を構成するトランジスタＭ９のドレインに接続されている。

このときトランジスタＭ１８，Ｍ２０はカットオフ状態であり、Ｐ型カレントミラー回路６，Ｎ型カレントミラー回路７に電流は流れない。よって定常状態では、Ｐ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）であり、Ｐ型カレントミラー回路３を構成するトランジスタＭ７，Ｍ８に流れる電流は抵抗器Ｒ１に流れる電流Ｉｒ１と（Ｉｍ６）・（１／２）の和であり、Ｎ型カレントミラー回路４を構成するトランジスタＭ１３，Ｍ１４に流れる電流はＩｒ１と（Ｉｍ１）・（１／２）の和であり、従来の回路と同じ定常電流を流す。

＜動作例１＞
定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より高い電圧の状態に変化するとき、Ｐ型差動入力部ではトランジスタＭ２に定電流（Ｉｍ１）の大部分が流れてトランジスタＭ１３に流れる電流が増加し、カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流も増加するため位相補償容量Ｃ１，Ｃ２からの引き込み電流が増加する。一方、Ｎ型差動入力部ではトランジスタＭ４に流れる電流が減少するためトランジスタＭ７に流れる電流は減少し、カレントミラー回路３によりトランジスタＭ８に流れる電流も減少する。Ｍ８に流れる電流はＭ５に流れる電流より小さくなるためトランジスタＭ１０には電流が流れなくなり、位相補償容量Ｃ１，Ｃ２への充電電流が流れなくなる。Ｍ１０はカットオフ状態となるためソース電位が下降し、Ｐ型カレントミラー回路６のトランジスタＭ１７がオンし、Ｍ５に流れる電流とＭ８に流れる電流の差分がＭ１７に流れる。また、Ｐ型カレントミラー回路６によりトランジスタＭ１８，Ｍ１１，Ｍ１３に電流が流れ、Ｎ型カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に電流が流れ、位相補償容量Ｃ１，Ｃ２からの引き込み電流が従来よりも増加する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧がより速く下降し、Ｍ１５に流れる電流はより速く増加するので外部負荷ＣＬへの充電電流もより速く増加し、Ｍ１６に流れる電流はより速く減少するので外部負荷ＣＬからの引き込み電流もより速く減少し、結果として外部負荷ＣＬはより速く充電され出力電圧Ｖｏｕｔが急上昇し、スルーレートが向上する。尚、Ｐ型カレントミラー回路６のトランジスタＭ１７，Ｍ１８のミラー比を各々調整することでスルーレートを変えることができる。

＜動作例２＞
定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より低い電圧の状態に変化するとき、Ｎ型差動入力部ではトランジスタＭ４に定電流（Ｉｍ６）の大部分が流れてトランジスタＭ７に流れる電流が増加し、カレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流も増加するため位相補償容量Ｃ１，Ｃ２への充電電流が増加する。一方、Ｐ型差動入力部ではトランジスタＭ２に流れる電流が減少するためトランジスタＭ１３に流れる電流は減少し、カレントミラー回路４によりトランジスタＭ１４に流れる電流も減少する。Ｍ１４に流れる電流はＭ３に流れる電流より小さくなるためトランジスタＭ１２には電流が流れなくなり、位相補償容量Ｃ１，Ｃ２からの引き込み電流が流れなくなる。Ｍ１２はカットオフ状態となるためソース電位が上昇し、Ｎ型カレントミラー回路７のトランジスタＭ１９がオンし、Ｍ３に流れる電流とＭ１４に流れる電流の差分がＭ１９に流れる。また、Ｎ型カレントミラー回路７によりトランジスタＭ２０，Ｍ７,Ｍ９に電流が流れ、Ｐ型カレントミラー回路３によりトランジスタＭ８，Ｍ１０に電流が流れ、位相補償容量Ｃ１，Ｃ２への充電電流が従来よりも増加する。このとき、出力トランジスタＭ１５、Ｍ１６のゲート電圧がより速く上昇し、Ｍ１５に流れる電流はより速く減少するので外部負荷ＣＬへの充電電流もより速く減少し、Ｍ１６に流れる電流はより速く増加するので外部負荷ＣＬからの引き込み電流もより速く増加し、結果として外部負荷ＣＬはより速く放電され出力電圧Ｖｏｕｔが急下降し、スルーレートが向上する。尚、Ｎ型カレントミラー回路７のトランジスタＭ１９，Ｍ２０のミラー比を各々調整することでスルーレートを変えることができる。

本発明によれば、演算増幅器を用いて電圧フォロアを構成した場合、大きな入力電圧の変化に対して出力電圧の変化が遅いときには、非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）の電位差が大きくなり、追加したカレントミラー回路がＯＮして位相補償容量が早く充放電され、出力トランジスタの電流変化が速くなるので、外部負荷の充放電時間が短縮されて、スルーレートが大きくなる。

本発明の第１の実施の形態である、演算増幅器の回路構成を示す回路図である。従来の技術の演算増幅器に方形波を入力したときの出力トランジスタＭ１５、Ｍ１６のゲート電圧波形を示す波形図である。図１の演算増幅器に方形波を入力したときの出力トランジスタＭ１５、Ｍ１６のゲート電圧波形を示す波形図である。それぞれの演算増幅器に方形波を入力したときの出力ＶＯＵＴの電圧波形を示す波形図である。本発明の第２の実施の形態である、演算増幅器の回路構成を示す回路図である。従来の演算増幅器の回路構成を示す回路図である。

符号の説明

１Ｐ型ＭＯＳ差動入力部（Ｐ型差動入力部）
２Ｎ型ＭＯＳ差動入力部（Ｎ型差動入力部）
３カレントミラー回路（第１のＰ型カレントミラー回路）
４カレントミラー回路（第１のＮ型カレントミラー回路）
５プッシュプル出力段
６カレントミラー回路（第２のＰ型カレントミラー回路）
７カレントミラー回路（第２のＮ型カレントミラー回路）
８カレントミラー回路（第３のＰ型カレントミラー回路）
９カレントミラー回路（第３のＮ型カレントミラー回路）
（Ｖｉｎ＋）非反転入力電圧
（Ｖｉｎ−）反転入力電圧
（Ｖｏｕｔ）出力電圧

Claims

非反転入力端子と反転入力端子とを有するＰ型差動入力部と、
前記Ｐ型差動入力部と同じ非反転入力端子と反転入力端子とを有するＮ型差動入力部と、
前記Ｐ型差動入力部の出力端子に接続された入力端子を有する第１のＮ型カレントミラー回路と、
前記Ｎ型差動入力部の出力端子に接続された入力端子を有する第１のＰ型カレントミラー回路と、
前記第１のＰ型カレントミラー回路の出力端子に接続された入力端子を有するＰ型出力トランジスタと、前記第１のＮ型カレントミラー回路の出力端子に接続された入力端子を有するＮ型出力トランジスタとを含み、該Ｐ型出力トランジスタの出力端子と該Ｎ型出力トランジスタの出力端子とが直列に接続されたプッシュプル出力段と、
前記Ｐ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第１の位相補償容量と、
前記Ｎ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第２の位相補償容量と、
前記Ｐ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子を有する第２のＮ型カレントミラー回路と、
前記Ｎ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子を有する第２のＰ型カレントミラー回路と、
前記第２のＮ型カレントミラー回路の出力端子に接続された入力端子と、２つの出力端子とを有する第３のＰ型カレントミラー回路と、
前記第２のＰ型カレントミラー回路の出力端子に接続された入力端子と、２つの出力端子とを有する第３のＮ型カレントミラー回路と
を具え、
前記第１のＰ型カレントミラー回路の出力端子と、前記第３のＰ型カレントミラー回路の一方の出力端子と、前記第３のＮ型カレントミラー回路の一方の出力端子と、前記第１の位相補償容量が接続された前記Ｐ型出力トランジスタの前記入力端子とを接続し、
前記第１のＮ型カレントミラー回路の出力端子と、前記第３のＰ型カレントミラー回路の他方の出力端子と、前記第３のＮ型カレントミラー回路の他方の出力端子と、前記第２の位相補償容量が接続された前記Ｎ型出力トランジスタの前記入力端子とを接続したことを特徴とする演算増幅器。
非反転入力端子と反転入力端子とを有するＰ型差動入力部と、
前記Ｐ型差動入力部と同じ非反転入力端子と反転入力端子とを有するＮ型差動入力部と、
前記Ｐ型差動入力部の出力端子に接続された入力端子を有する第１のＮ型カレントミラー回路と、
前記Ｎ型差動入力部の出力端子に接続された入力端子を有する第１のＰ型カレントミラー回路と、
前記第１のＰ型カレントミラー回路の出力端子に接続された入力端子を有するＰ型出力トランジスタと、前記第１のＮ型カレントミラー回路の出力端子に接続された入力端子を有するＮ型出力トランジスタとを含み、該Ｐ型出力トランジスタの出力端子と該Ｎ型出力トランジスタの出力端子とが直列に接続されたプッシュプル出力段と、
前記Ｐ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第１の位相補償容量と、
前記Ｎ型出力トランジスタの前記入力端子と前記出力端子との間に接続された第２の位相補償容量と、
前記Ｐ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子と、前記第１のＰ型カレントミラー回路の入力端子に接続された出力端子とを有する第２のＮ型カレントミラー回路と、
前記Ｎ型差動入力部を構成する非反転入力トランジスタの出力端子に接続された入力端子と、前記第１のＮ型カレントミラー回路の入力端子に接続された出力端子とを有する第２のＰ型カレントミラー回路と
を具え、
前記第１のＰ型カレントミラー回路の出力端子と、前記第１の位相補償容量が接続された前記Ｐ型出力トランジスタの前記入力端子とを接続し、
前記第１のN型カレントミラー回路の出力端子と、前記第２の位相補償容量が接続された前記N型出力トランジスタの前記入力端子とを接続したことを特徴とする演算増幅器。
前記第２のＮ型カレントミラー回路は、前記非反転入力端子が前記反転入力端子より低電位になったことを検出して電流を流し、
前記第２のＰ型カレントミラー回路は、前記非反転入力端子が前記反転入力端子より高電位になったことを検出して電流を流すことを特徴とする請求項１又は２記載の演算増幅器。
前記第２のＮ型カレントミラー回路および前記第２のＰ型カレントミラー回路のミラー比を調整してスルーレートを変更することを特徴とする請求項１又は２記載の演算増幅器。
前記第３のＮ型カレントミラー回路および前記第３のＰ型カレントミラー回路のミラー比を調整してスルーレートを変更することを特徴とする請求項１記載の演算増幅器。