JP2001185965A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 通常の低コスト集積回路技術を用いて、低電
源電圧のアナログ集積回路においてもダイナミックレン
ジが広く、電源電圧に制限されない出力信号が得られる
増幅回路を実現する。 【解決手段】 アナログ増幅回路を有する半導体集積回
路において、増幅回路を、電流出力形増幅器（ＯＴＡ）
１と、このＯＴＡ１の出力端に一端が接続された抵抗２
と、この抵抗２の一端に入力端が接続され該抵抗２の他
端に出力端が接続された電圧制御回路３とで構成し、増
幅回路の入力をＯＴＡ１の入力端とし、増幅回路の出力
を抵抗の各端子１０１，１０２とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
係わり、詳しくは低電圧電源においてもダイナミックレ
ンジの広い増幅回路を備えた半導体集積回路に関する。

【０００２】

【従来の技術】半導体プロセスの微細化に伴って、最先
端ＬＳＩ回路技術においては、集積回路の高速化，低消
費電力化，低電源電圧化が要求されている。高速化と低
消費電力化はデバイス技術による解決がなされている
が、低電源電圧化はデバイス技術では解決されず、回路
技術による解決が不可欠である。

【０００３】特にアナログ回路においては、低電源電圧
化に伴って、信号のダイナミックレンジの向上やＳ／Ｎ
比（信号対雑音比）の確保が困難になる。例えば、図１
に示す従来の半導体集積回路の増幅回路は、図２に示す
ような基本的なＯＴＡ（Operational Transconductance
Amplifier）１と負荷抵抗２を用いて構成される。これ
は、ＯＴＡ１の相互コンダクタンスをｇｍとすると、入
力電圧Ｖinに比例した電力ｉ（＝ｇｍ・Ｖin）が出力さ
れ、これが負荷抵抗２に流れて、ｇｍ・ｒＬ倍に増幅さ
れた出力電圧Ｖout が得られる回路である。

【０００４】ここで、出力端１０１に発生する電圧Ｖou
t の振幅は、一般に電源電圧（ＶDD，−Ｖss）に応じた
電圧値Ｖmax，Ｖmin によって、（Ｖmax−Ｖmin）に制
限される。このため、低電源電圧化と共にアナログ信号
Ｖout のダイナミックレンジが減少し、増幅回路の性能
を確保することが困難になる。

【０００５】従来、低電源電圧化に対しては、昇圧回路
（ＤＣ−ＤＣコンバータやブートストラップ回路等）に
よる高電圧の発生、折り返し形回路や低しきい値ＭＯＳ
トランジスタを用いた低電圧用回路の構成等、各種対応
がなされてきた。しかし、昇圧回路はプロセスの微細化
にとって耐圧上の問題が生じ、折り返し形回路は一般的
に回路設計が複雑になる。また、低しきい値ＭＯＳトラ
ンジスタはしばしばリーク電流を発生し、その対策が問
題になる。これらの技術はしばしば、微細化プロセスに
おけるアナログ回路の集積回路化を困難とし、必ずしも
図１のような増幅回路において、アナログ信号処理のダ
イナミックレンジを確保し、拡大する解決策とはならな
い。

【０００６】

【発明が解決しようとする課題】このように従来、低電
源電圧化に伴ってアナログ回路における信号のダイナミ
ックレンジの向上やＳ／Ｎ比の確保が困難になる。特に
増幅回路においては、低電源電圧化と共にアナログ信号
のダイナミックレンジが減少し、増幅回路の性能を確保
することが困難になる問題があった。

【０００７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、低電源電圧においても
実効的にダイナミックレンジの広い増幅回路を実現する
ことができ、かつ特殊な回路やプロセスを用いずに、通
常のＣＭＯＳ集積回路技術を用いてこれを実現し得る半
導体集積回路を提供することにある。

【０００８】

【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。

【０００９】即ち本発明は、低電圧電源の半導体集積回
路において、電流出力形増幅器（ＯＴＡ）と、この電流
出力形増幅器の出力端に一端が接続された負荷抵抗と、
この抵抗の一端に入力端が接続され該抵抗の他端に出力
端が接続された電圧制御回路とで増幅回路が構成され、
前記増幅回路の入力端を前記電流出力形増幅器の入力端
とし、前記増幅回路の出力端を前記抵抗の各端子とした
ことを特徴とする（図３）。

【００１０】ここで、本発明の望ましい実施態様として
は次のものがあげられる。

【００１１】(1) 電圧制御回路は、入力電圧が予め設定
された定電圧Ｖmin より高いときは出力電圧を定電圧Ｖ
min に固定し、入力電圧が定電圧Ｖmin より低いときは
反転の演算増幅器（ＯＰＡ）として動作する第１の機能
回路で構成されていること（図４）。

【００１２】(2) 電圧制御回路は、入力電圧が予め設定
された定電圧Ｖmax より低いときは出力電圧を定電圧Ｖ
max に固定し、入力電圧が定電圧Ｖmax より高いときは
反転の演算増幅器（ＯＰＡ）として動作する第２の機能
回路で構成されていること（図９）。

【００１３】(3) 電圧制御回路は、反転増幅器として動
作する第３の機能回路で構成されていること（図１
３）。

【００１４】また本発明は、低電圧電源の半導体集積回
路において、電流出力形増幅器（ＯＴＡ）と、この電流
出力形増幅器の出力端に一端が接続された第１の抵抗
と、この第１の抵抗の一端に入力端が接続され該抵抗の
他端に出力端が接続された第１の電圧制御回路と、前記
電流出力形増幅器の出力端に一端が接続された第２の抵
抗と、この第２の抵抗の一端に入力端が接続され該抵抗
の他端に出力端が接続された第２の電圧制御回路とで増
幅回路が構成され、前記増幅回路の入力端を前記電流出
力形増幅器の入力端とし、前記増幅回路の出力端を前記
電流出力形増幅器の出力端と第１及び第２の抵抗の各他
端としたことを特徴とする（図１４）。

【００１５】ここで、本発明の望ましい実施態様として
は次のものがあげられる。

【００１６】(1) 第２の電圧制御回路は、入力電圧が予
め設定された定電圧Ｖmin より高いときは出力電圧を定
電圧Ｖmin に固定し、入力電圧が定電圧Ｖmin より低い
ときは反転の演算増幅器（ＯＰＡ）として動作する第１
の機能回路で構成され、第１の電圧制御回路は、入力電
圧が予め設定された定電圧Ｖmax（Ｖmax＞Ｖmin）より
低いときは出力電圧を定電圧Ｖmax に固定し、入力電圧
が定電圧Ｖmax より高いときは反転の演算増幅器（ＯＰ
Ａ）として動作する第２の機能回路で構成されているこ
と（図１５）。

【００１７】また本発明は、低電圧電源の半導体集積回
路において、電流出力形増幅器（ＯＴＡ）と、この電流
出力形増幅器の出力端に一端が接続された第１の抵抗
と、この第１の抵抗の一端に入力端が接続され該抵抗の
他端に出力端が接続された第１の電圧制御回路と、前記
電流出力形増幅器の出力端に一端が接続された第２の抵
抗と、入力端が第１の抵抗の他端に接続され出力端が第
２の抵抗の他端に接続された第３の電圧制御回路とで増
幅回路が構成され、前記増幅回路の入力端を前記電流出
力形増幅器の入力端とし、前記増幅回路の出力端を前記
電流出力形増幅器の出力端と第１及び第２の抵抗の各他
端としたことを特徴とする（図１７）。

【００１８】ここで、本発明の望ましい実施態様として
は次のものがあげられる。

【００１９】(1) 第１の電圧制御回路は、入力電圧が予
め設定された定電圧Ｖmin より高いときは出力電圧を定
電圧Ｖmin に固定し、入力電圧が定電圧Ｖmin より低い
ときは反転の演算増幅器（ＯＰＡ）として動作する第１
の機能回路で構成され、第３の電圧制御回路は、入力電
圧が予め設定された定電圧Ｖmax（Ｖmax＞Ｖmin）より
低いときは出力電圧を定電圧Ｖmin に固定し、入力電圧
が定電圧Ｖmax より高いときは非反転の演算増幅器（Ｏ
ＰＡ）として動作する第４の機能回路で構成されている
こと（図１８）。

【００２０】(2) 第１の電圧制御回路は、入力電圧が予
め設定された定電圧Ｖmax より低いときは出力電圧を定
電圧Ｖmax に固定し、入力電圧が定電圧Ｖmax より高い
ときは反転の演算増幅器（ＯＰＡ）として動作する第２
の機能回路で構成され、第３の電圧制御回路は、入力電
圧が予め設定された定電圧Ｖmin（Ｖmin＜Ｖmax）より
高いときは出力電圧を定電圧Ｖmax に固定し、入力電圧
が定電圧Ｖmin より低いときは非反転の演算増幅器（Ｏ
ＰＡ）として動作する第５の機能回路で構成されている
こと（図２２）。

【００２１】また本発明は、低電圧電源の半導体集積回
路において、電流出力形増幅器（ＯＴＡ）と、この電流
出力形増幅器の出力端に接続された第１の抵抗と、正極
性入力端には定電圧Ｖc が印加され、負極性入力端は第
１の抵抗の一端に接続され、出力端は第１の抵抗の他端
に接続された差動形演算増幅器（ＯＰＡ）と、前記電流
出力形増幅器の出力端に一端が接続された第２の抵抗
と、第１の抵抗の他端に入力端が接続され、第２の抵抗
の他端に出力端が接続された第３の電圧制御回路とで増
幅回路が構成され、前記増幅回路の入力端を前記電流出
力形増幅器の入力端とし、前記増幅回路の出力端を前記
電流出力形増幅器の出力端と第１及び第２の抵抗の各他
端としたことを特徴とする（図２３）。

【００２２】ここで、本発明の望ましい実施態様として
は次のものがあげられる。

【００２３】(1) 第３の電圧制御回路は、入力電圧が予
め定められた定電圧Ｖmax より低いときは出力電圧が予
め定められた定電圧Ｖmin（Ｖmin＜Ｖmax）に固定さ
れ、入力電圧が定電圧Ｖmax より高いときは非反転の演
算増幅器（ＯＰＡ）として動作する第４の機能回路で構
成されていること（図２３）。

【００２４】(2) 第３の電圧制御回路は、入力電圧が予
め定められた定電圧Ｖmin より高いときは出力電圧が予
め定められた定電圧Ｖmax（Ｖmax＞Ｖmin）に固定さ
れ、入力電圧が定電圧Ｖmin より低いときは非反転の演
算増幅器（ＯＰＡ）として動作する第５の機能回路で構
成されていること（図２３）。

【００２５】(3) 電流出力形増幅器の出力端に一端が接
続された第３の抵抗と、第２の抵抗の他端に入力端が接
続され、第３の抵抗の他端に出力端が接続された第４の
電圧制御回路とを有し、前記電流出力形増幅器の出力端
と第１及び第２の抵抗の各他端に加え、第３の抵抗の他
端を前記増幅回路の出力端としたこと（図２３）。

【００２６】(4) 第３及び第４の電圧制御回路は、入力
電圧が予め定められた定電圧Ｖmaxより低いときは出力
電圧を予め定められた定電圧Ｖmin （Ｖmin＜Ｖmax）に
固定し、入力電圧が定電圧Ｖmax より高いときは非反転
の演算増幅器（ＯＰＡ）として動作する第４の機能回路
で構成されていること（図２４）。

【００２７】(5) 第３及び第４の電圧制御回路は、入力
電圧が予め定められた定電圧Ｖminより高いときは出力
電圧が予め定められた定電圧Ｖmax（Ｖmax＞Ｖmin）に
固定され、入力電圧が定電圧Ｖmin より低いときは非反
転の演算増幅器（ＯＰＡ）として動作する第５の機能回
路で構成されていること（図２４）。

【００２８】(6) 差動形演算増幅器を、反転増幅器とし
て動作する第３の機能回路で置き換えて構成したこと
（図２３）。

【００２９】また本発明は、上記した各構成において、
次のような望ましい実施形態があげられる。

【００３０】(1) 第１の機能回路を、第１のチャネル極
性のＭＯＳトランジスタ対からなる差動入力対の一方に
入力電圧を印加し、他方に定電圧Ｖmin0を供給し、第１
のチャネル極性とは逆特性である第２のチャネル極性の
ＭＯＳトランジスタ対を負荷とする差動段（８）と、第
１のチャネル極性のＭＯＳトランジスタと負荷で構成し
たソースフォロアからなる出力段（９）と、この出力段
の出力端に接続され、該出力端の電圧が定電圧Ｖmin1よ
り低いときは定電圧Ｖmin1に固定する回路（10）とから
なる演算増幅器（ＯＰＡ）で構成し、前記演算増幅器の
入力電圧の反転信号を前記出力段の出力端に出力したこ
と（図６）。

【００３１】(2) 第２の機能回路を、第１のチャネル極
性のＭＯＳトランジスタ対からなる差動入力対の一方に
入力電圧を印加し、他方に定電圧Ｖmax0を供給し、第１
のチャネル極性とは逆特性である第２のチャネル極性の
ＭＯＳトランジスタ対を負荷とする差動段（８ａ）と、
第２のチャネル極性のＭＯＳトランジスタと負荷で構成
したソースフォロアからなる出力段（９ａ）と、この出
力段の出力端に接続され、該出力端の電圧が定電圧Ｖma
x1より高いときは定電圧Ｖmax1に固定する回路（１０
ａ）とからなる演算増幅器（ＯＰＡ）で構成し、前記演
算増幅器の入力電圧の反転信号を前記出力段の出力端に
出力したこと（図１０）。

【００３２】(3) 第３の機能回路を、演算増幅器（ＯＰ
Ａ）に入力抵抗と帰還抵抗を接続して構成した反転増幅
器と該反転増幅器の入力端に接続した電圧フォロア（７
ａ）で構成し、第３の機能回路の入力端を前記電圧フォ
ロアの入力端とし、第３の機能回路の出力端を前記反転
増幅器の出力端としたこと（図１２）。

【００３３】(4) 第３の機能回路を、ＭＯＳトランジス
タからなるインバータで構成したこと（図１２、１
３）。

【００３４】(5) 第４の機能回路を、第１のチャネル極
性のＭＯＳトランジスタ対からなる差動入力対の一方に
入力電圧を印加し、他方に定電圧Ｖmax0を供給し、第１
のチャネル極性とは逆特性である第２のチャネル極性の
ＭＯＳトランジスタ対を負荷とする差動段（８ｂ）と、
第１のチャネル極性のＭＯＳトランジスタと負荷で構成
したソースフォロアからなる出力段（９）と、この出力
段の出力端に接続され、該出力端の電圧が定電圧Ｖmin1
より低いときは定電圧Ｖmin1に固定する回路（１０）と
からなる演算増幅器（ＯＰＡ）で構成し、前記演算増幅
器の入力電圧の非反転信号を前記出力段の出力端に出力
したこと（図１９）。

【００３５】(6) 第５の機能回路を、第１のチャネル極
性のＭＯＳトランジスタ対からなる差動入力対の一方に
入力電圧を印加し、他方に定電圧Ｖmin0を供給し、第１
のチャネル極性とは逆特性である第２のチャネル極性の
ＭＯＳトランジスタ対を負荷とする差動段（８ｂ）と、
第２のチャネル極性のＭＯＳトランジスタと負荷で構成
したソースフォロアからなる出力段（９ａ）と、この出
力段の出力端に接続され、該出力端の電圧が定電圧Ｖma
x1より高いときは定電圧Ｖmax1に固定する回路（１０
ａ）とからなる演算増幅器（ＯＰＡ）で構成し、前記演
算増幅器の入力電圧の非反転信号を前記出力段の出力端
に出力したこと（図２２）。

【００３６】(7) 増幅回路の出力の各端子を、同一集積
回路に形成したＡ／Ｄ変換器に入力したこと（図２
６）。

【００３７】（作用）本発明によれば、信号に応じて入
出力端の電圧を適宜変換，制御する電圧制御回路を増幅
回路内に設け、電圧制御回路の入出力電圧が所定の電圧
範囲内になるように構成しているので、出力信号を所定
の低電圧範囲の２つ（又は３つ以上）の電圧に分散して
信号変換することができる。このため、低電源電圧の回
路においてもダイナミックレンジの広い信号が増幅可能
となる。また、電源電圧に制限されない出力信号が得ら
れ、実効的にダイナミックレンジの広いアナログ信号処
理が可能となる。

【００３８】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。

【００３９】（第１の実施形態）図３は、本発明の第１
の実施形態に係わる半導体集積回路の増幅回路の構成を
示す図である。

【００４０】入力信号Ｖinは電流出力形増幅器（ＯＴ
Ａ）１に入力されて増幅され、電流ｉに変換されて出力
される。ＯＴＡ１の出力端は第１の端子１０１に接続さ
れると共に、負荷抵抗２の一端に接続されている。負荷
抵抗２の他端は第２の端子１０２に接続され、負荷抵抗
２と並列に、端子１０１側を入力端とし端子１０２側を
出力端とする電圧制御回路３が設けられている。

【００４１】このような構成において、ＯＴＡ１の相互
コンダクタンスをｇｍとすると、出力される電流ｉは、 ｉ＝ｇｍ・Ｖin …（１） で表される。この電流ｉが負荷抵抗２（抵抗値がｒＬ）
を流れると、負荷抵抗２の両端には次式の出力電圧Ｖou
t が発生する。

【００４２】 Ｖout ＝ｒＬ・ｉ＝ｇｍ・ｒＬ・Ｖin …（２） このとき、電圧制御回路３は、理想的には入力インピー
ダンスが無限大の回路であり、入力部の電圧或いは電流
に応じてその入出力端電圧が制御される回路である。い
ま、電圧制御回路３の入力、出力端電圧をそれぞれＶo
0，Ｖo1とすると、Ｖout は Ｖout ＝Ｖo0−Ｖo1 …（３） で表される。

【００４３】ここで、Ｖo0とＶo1は回路の絶対電圧であ
り、電源電圧に応じた最大値Ｖmaxと最小値Ｖmin の範
囲をとるとすると、 Ｖmin ≦Ｖo0，Ｖo1≦Ｖmax …（４） である。一方、Ｖout は相対電圧であり、 Ｖmin−Ｖmax ≦Ｖout ≦Ｖmax−Ｖmin …（５） となるから、Ｖo0とＶo1のダイナミックレンジが（Ｖma
x−Ｖmin）であるのに対して、Ｖout のダイナミックレ
ンジは２（Ｖmax−Ｖmin）であり、従来の２倍となる。

【００４４】前記図１及び図２による従来の増幅回路で
は、電圧制御回路３がなく、負荷抵抗２の他端が接地さ
れているため、出力端１０１に発生する電圧Ｖout は、
出力端電圧Ｖo0と同様に（Ｖmax−Ｖmin）に制限されて
いた。これに対し図３の本実施形態の増幅回路では、出
力電圧Ｖout は２（Ｖmax−Ｖmin）となり、同一電源電
圧で２倍にダイナミックレンジが拡大される。また、ダ
イナミックレンジを劣化させることなく、低電源電圧の
集積回路で増幅回路を構成することができる。

【００４５】本実施形態における増幅回路に用いられる
電圧制御回路（第１の機能回路）３の動作例を、図４に
示す。図３において、入力電圧Ｖinが正方向に上昇する
とき、ＯＴＡ１の出力電流ｉも正方向に上昇する。この
ときには、負荷抵抗２の一端側１０１から他端側１０２
に向かって電流ｉが流れ込み、出力端電圧Ｖo0は高レベ
ルとなる。電圧制御回路３は、その入力端子が開放即ち
入力インピーダンスが十分高く、Ｖo0が一定電圧Ｖmin
より高くなると、出力端子が一定電圧Ｖmin になるよう
に動作する。この動作は、図４中の等価回路５で表すこ
とができる。

【００４６】逆に、入力電圧Ｖinが負方向に下降する
と、ＯＴＡ１の出力電流ｉが負になり、負荷抵抗２から
ＯＴＡ１に向かって電流ｉが流れ込み、出力端電圧Ｖo0
は低レベルになる。Ｖo0 がＶmin より低くなろうとす
ると、電圧制御回路３は図４中の等価回路６で表され
る、ＯＰＡ（Operational Amplifier）７のフィードバ
ック動作により、入力端子は一定電圧Ｖmin に仮想的に
固定され、出力端子からは負荷抵抗２に電流ｉを供給す
る。ＯＰＡ７は入力インピーダンスと利得が無限大であ
り、その入出力端子間には負荷抵抗２が接続されて、フ
ィードバック動作が行われる。このとき、ＯＰＡ７の出
力抵抗や出力部の雑音は直接、電圧制御回路３としての
動作機能に影響を及ぼさない。

【００４７】このように電圧制御回路３を用いた場合、
図３の増幅回路の出力端１０１，１０２には、入力電圧
Ｖin或いは出力電流ｉに応じて、図４に示す電圧Ｖo0，
Ｖo1がそれぞれ発生する。出力電流ｉが正の期間では、
Ｖo1は等価回路５のように一定電圧Ｖmin に固定され、
Ｖo0には負荷抵抗２での電圧降下分（ｇｍ・ｒＬ・Ｖi
n）に相当する変動電圧が生じる。Ｖo0の最大値Ｖmax
は、出力電流ｉの正のピークに対応し、（Ｖo0−Ｖo1）
即ち（Ｖmax−Ｖmin）がＶout の正の極大値を与える。

【００４８】出力電流ｉが負の期間には、Ｖo0は一定電
圧Ｖmin に固定され、Ｖo1に（ｇｍ・ｒＬ・Ｖin）に相
当する変動電圧が生じる。Ｖo1の最大値Ｖmax は出力電
流ｉの負のピークに対応し、（Ｖo0−Ｖo1）即ち（Ｖmi
n−Ｖmax）がＶout の負の極大値を与える。なお、図４
に示す動作では出力電流ｉが０のとき、出力端電圧Ｖo0
はＶmin（＝０）になるものとした。このとき、Ｖo1も
Ｖmin（＝０）であり、式（３）から出力電圧Ｖout は
０となる。

【００４９】上記動作により、出力電圧Ｖout は図５に
示すように変動し、そのダイナミックレンジは２（Ｖma
x−Ｖmin）となり、従来の増幅回路（図１）の２倍に拡
大される。Ｖmax とＶmin は、増幅回路内の端子電圧
（出力端）の最大、最小電圧を表すものとし、従来の増
幅回路（図１）と本実施形態の増幅回路（図３）とは同
一電源電圧で動作し、それぞれ等しい値をとるものとし
た。

【００５０】図４及び図５に示した動作を行う電圧制御
回路（第１の機能回路）３の回路構成の一例を、図６に
示す。

【００５１】ｎＭＯＳトランジスタからなる差動対とｐ
ＭＯＳトランジスタからなる電流ミラー回路を負荷とし
て有する差動段８において、一方のｎＭＯＳゲート端子
には一定電圧Ｖmin0が入力され、他方のｎＭＯＳゲート
端子には電圧Ｖo0が入力される。そして、両入力端電圧
差（Ｖo0−Ｖmin0）は、この差動段８と、ｎＭＯＳトラ
ンジスタと電流源で構成されたソースフォロアからなる
出力段９で増幅され、出力される。

【００５２】Ｖo0≦Ｖmin0のとき、出力端電圧Ｖo1は高
レベルとなり、（Ｖo0−Ｖmin0）の増幅された電圧が出
力されるが、Ｖo0≧Ｖmin0のときには、レベル固定回路
１０によって出力端電圧Ｖo1は低レベルＶmin1に固定さ
れる。出力端電圧Ｖo1がＶmin1より低くなろうとする場
合、電圧源Ｖmin1と出力端（Ｖo1）に接続されたｎＭＯ
Ｓトランジスタの両端（ソースとドレイン）の電圧が逆
転し、ｎＭＯＳトランジスタはスイッチとして動作す
る。この結果、Ｖmin1が出力端（Ｖo1）に供給されて、
出力端（Ｖo1）は固定電圧となる。

【００５３】レベル固定回路１０における電圧源Ｖmin1
は、ｎＭＯＳトランジスタのカレントミラーを利用した
電源回路１１で構成することができる。この電源回路１
１において電圧源１２の電圧値は、電源回路１１の出力
端１３の出力電圧がＶmin1になるように設定する。バン
ドギャップレファレンスなどの通常の参照電圧発生回路
を利用することもできるし、外部からバイアス電圧を印
加してもよい。このような図６の回路は、通常の低コス
トＣＭＯＳ集積回路技術で実現するのに適している。な
お、Ｖmin0とＶmin1は、それぞれＶo0とＶo1の固定電圧
を与え図４及び図５のＶmin に対応するが、必ずしも同
一電圧である必要はない。

【００５４】図７に、電圧制御回路３（図６）の入出力
特性のシミュレーション結果を示す。Ｖmin0（＝−０．
５Ｖ）の入力電圧値を境界に出力電圧Ｖo1が変化し、Ｖ
o0が高くなるとＶo1がＶmin1＝−１．７Ｖに固定される
ことが分かる。電圧制御回路３は、前記図３のように入
出力端子間に抵抗２を接続してフィードバック動作した
場合、通常はＶo0がＶmin0より低電圧になることはな
い。従って、図７の入出力特性においては、Ｖo0がＶmi
n0より負電圧になるにつれ、Ｖo1が１Ｖ付近に飽和して
いくが、これは実際の動作では問題にならない。

【００５５】電圧制御回路３（図６）を用いた本実施形
態による増幅回路（図３）について、シミュレーション
で各部の動作電圧を求めた結果を、図８に示す。

【００５６】図８（ａ）に示すように、出力端１０１の
電圧Ｖo0及び及び出力端１０２の電圧Ｖo1は一定の電圧
範囲内にあるのに対し、出力電圧Ｖout は大きな実効的
振幅が得られている。また、図８（ｂ）に示すように、
電圧制御回路３を用いない従来の増幅回路（図１）と比
較しても、広いダイナミックレンジが得られている。従
来の増幅回路の出力電圧は、既に飽和或いは歪んでいる
ことがシミュレーション結果から明らかである。

【００５７】本実施形態による増幅回路（図３）に用い
られる別の電圧制御回路３（第２の機能回路：第１の機
能回路で構成した電圧制御回路３と区別するために以下
では３’とする）の動作例を、図９に示す。

【００５８】図３のＯＴＡ１の出力電流ｉが負の期間、
即ち負荷抵抗２からＯＴＡ１に向かって電流が流れ込む
場合には、電圧制御回路３’は入力端子Ｖo0が開放即ち
入力インピーダンスが十分高く、出力端子Ｖo1は一定電
圧Ｖmax になるように動作する。逆に、ＯＴＡ１の出力
電流ｉが正の期間、即ち負荷抵抗２の一端側１０１から
他端側１０２に向かって電流が流れ込む場合には、電圧
制御回路３’は入力端子Ｖo0が一定電圧Ｖmax に仮想的
に固定され、出力端子Ｖo1からは負荷抵抗２に流れる電
流ｉが供給される。

【００５９】このような電圧制御回路３’は、図９中の
等価回路１４及び等価回路１５で表される。等価回路１
５は、入力インピーダンスと利得が無限大のＯＰＡ７で
表され、その入出力端子間には負荷抵抗２が接続され
る。この場合、ＯＰＡ７の出力抵抗や出力部の雑音は電
圧制御回路としての動作機能に影響を及ぼさない。

【００６０】図９に示した動作を行う電圧制御回路３’
の回路構成例を、図１０に示す。

【００６１】ｎＭＯＳトランジスタからなる差動対とｐ
ＭＯＳトランジスタからなる電流ミラー回路を負荷とし
て有する差動段８ａにおいて、一方のｎＭＯＳゲート端
子には一定電圧Ｖmax0が入力され、他方のｎＭＯＳゲー
ト端子には電圧Ｖo0が入力される。両入力端電圧差（Ｖ
o0−Ｖmax0）は差動段８ａと、ｐＭＯＳトランジスタと
電流源で構成されたソースフォロアからなる出力段９ａ
で増幅され、出力される。

【００６２】Ｖo0≧Ｖmax0のとき、（Ｖo0−Ｖmax0）が
増幅されて出力端に電圧Ｖo1が出力される。Ｖo0≦Ｖma
x0のときには、出力端電圧Ｖo1は高レベルに上昇する
が、レベル固定回路１０ａが働いて出力端電圧Ｖo1は高
レベルＶmax1に固定される。出力端電圧Ｖo1がＶmax1以
上になろうとすると、電圧源Ｖmax1と出力端（Ｖo1）に
接続されたｐＭＯＳトランジスタの両端（ソースとドレ
イン）の電圧が逆転し、ｎＭＯＳトランジスタはスイッ
チとして動作する。この結果、Ｖmax1が出力端（Ｖo1）
に供給されて、出力端（Ｖo1）は固定電圧となる。

【００６３】レベル固定回路１０ａにおける電圧源Ｖma
x1は、ｐＭＯＳトランジスタのカレントミラーを利用し
た電源回路１１ａで構成することができる。この電源回
路１１ａにおいて、電圧源１２ａの電圧値は、電源回路
１１ａの出力端１３ａの出力電圧がＶmax1になるように
設定する。バンドギャップレファレンスなどの通常の参
照電圧発生回路を利用することもできるし、外部からバ
イアス電圧を印加してもよい。このような図１０の回路
は、通常の低コストＣＭＯＳ集積回路技術で実現するの
に適している。なお、Ｖmax0とＶmax1は、それぞれＶo0
とＶo1の固定電圧を与え図９のＶmax に対応するが、必
ずしも同一電圧である必要はない。

【００６４】このような電圧制御回路３’を用いた場
合、図３の出力端電圧Ｖo0，Ｖo1には、図１１に示す各
電圧が入力電圧Ｖin或いは出力電流ｉに応じてそれぞれ
発生する。Ｖo0及びＶo1に生じる変動電圧は、負荷抵抗
２での電圧降下分（ｇｍ・ｒＬ・Ｖin）に相当し、Ｖo0
の最小値Ｖmin とＶo1の最小値Ｖmin は、入力電圧Ｖin
或いは出力電流ｉのそれぞれ負のピークと正のピークに
対応している。

【００６５】出力電圧Ｖout は、（Ｖo0−Ｖo1）で与え
られ、図１１のように変動し、そのダイナミックレンジ
は２（Ｖmax−Ｖmin）となり、従来の増幅回路（図１）
の２倍に拡大される。但し、Ｖmax とＶmin は、増幅回
路内の端子電圧（出力端）の最大、最小電圧を表すもの
とし、従来の増幅回路（図１）と本実施形態の増幅回路
（図３）とは同一電源電圧で動作し、それぞれ等しい値
をとるものとした。

【００６６】次に、本実施形態による増幅回路（図３）
に用いられる更に別の電圧制御回路３（第３の機能回
路：第１，第２の機能回路で構成した電圧制御回路３，
３’と区別するために以下では３”とする）の構成を、
図１２に示す。

【００６７】この電圧制御回路３”は、ＯＰＡ７ａで構
成した電圧フォロアと、抵抗Ｒi 及び帰還抵抗Ｒf 、Ｏ
ＰＡ７ｂで構成した反転増幅器を縦続接続し、電圧フォ
ロア７ａの入力端に電圧Ｖo0を入力して、反転増幅器７
ｂの出力端からＶo0の増幅電圧Ｖo1を得る。また、電圧
制御回路３”の入力電圧Ｖo0は電圧Ｖm を基準にして
（−Ｒf／Ｒi）倍に反転増幅される。Ｖm を０とする
と、出力電圧Ｖo1は（−Ｒf／Ｒi）Ｖo0となる。

【００６８】このような電圧制御回路３”を図３の増幅
回路に用いた場合、図１３に示す各電圧が入力電圧Ｖin
或いは出力電流ｉに応じて発生する。電圧制御回路３”
の反転増幅動作により、出力端１０１或いは負荷抵抗２
の一端の電圧Ｖo0に対して、Ｖo0の反転された電圧波形
Ｖo1が出力端１０２或いは負荷抵抗２の他端に発生す
る。いま、Ｒf とＲi が等しいとすると、電圧制御回路
３”は増幅率（−１）倍の反転増幅器（インバータ）と
なり、Ｖo0及びＶo1に生じる変動電圧は、 Ｖo0−Ｖm ＝＋0.5・ｇｍ・ｒＬ・Ｖin …（６） Ｖo1−Ｖm ＝−0.5・ｇｍ・ｒＬ・Ｖin …（７） で表される。Ｖo0（或いはＶo1）の最大値Ｖmax と最小
値Ｖmin は、入力電圧Ｖinの正と負のピークに対応し、
（Ｖmax−Ｖmin）は負荷抵抗２での電圧降下分（ｇｍ・
ｒＬ・Ｖin）の最大値に等しい。出力電圧Ｖout は、
（Ｖo0−Ｖo1）で与えられ、図１３のようにＶＴ（＝Ｖ
max−Ｖmin）とＶＬ（＝−Ｖmax＋Ｖmin）の間を変動
し、そのダイナミックレンジは２（Ｖmax−Ｖmin）とな
る。従って、従来の増幅回路（図１）の２倍に拡大され
る。

【００６９】なお、図１２の電圧制御回路３”の代わり
に、入力インピーダンスの高いＭＯＳインバータを、図
３の増幅回路の電圧制御回路３に用いることもできる。
この場合、ＭＯＳインバータのスレッショルド電圧をＶ
m に設定し、増幅率が一定の範囲で動作させる。その動
作は、図１３の電圧波形と同様に説明される。

【００７０】（第２の実施形態）図１４は、本発明の第
２の実施形態に係わる半導体集積回路の増幅回路の構成
を示す図である。

【００７１】第１の実施形態による増幅回路（図３）に
おいて、ＯＴＡ１の出力側の負荷抵抗２と電圧制御回路
３をそれぞれ２組とし、並列接続された第１の負荷抵抗
２ａと第１の電圧制御回路３ａ、及び第２の負荷抵抗２
ｂと第２の電圧制御回路３ｂの各組の一端を出力端１０
１に共通接続し、他端はそれぞれ出力端１０２ａ、出力
端１０２ｂに接続した構成をとっている。

【００７２】上記の構成において、負荷抵抗２ａの抵抗
値ｒＬ１と負荷抵抗２ｂの抵抗値ｒＬ２は等しいとし、
これをｒＬとおくと、 Ｖo0−Ｖo1＝ｒＬ・ｉo1 …（８） Ｖo0−Ｖo2＝ｒＬ・ｉo2 …（９） であるから、 Ｖout ＝ｇｍ・ｒＬ・Ｖin＝ｒＬ(ｉo1＋ｉo2) ＝(Ｖo0−Ｖo1)＋(Ｖo0−Ｖo2) ＝２Ｖo0−Ｖo1−Ｖo2 …（10） が成り立つ。即ち、増幅回路の出力電圧Ｖout は、それ
ぞれ出力端１０１，１０２ａ，１０２ｂの電圧Ｖo0，Ｖ
o1，Ｖo2によって表され、Ｖo0，Ｖo1，Ｖo2がいずれも
最大値Ｖmax と最小値Ｖmin の電圧範囲をとるものとす
ると、Ｖout (＝２Ｖo0−Ｖo1−Ｖo2）の電圧範囲につ
いて次式が成り立つ。

【００７３】 ２Ｖmin −２Ｖmax ≦２Ｖo0−Ｖo1−Ｖo2 ≦２Ｖmax −２Ｖmin …（11） 従って、本実施形態における出力電圧Ｖout のダイナミ
ックレンジは、４（Ｖmax−Ｖmin）となり、従来の増幅
回路（図１）の４倍に拡大される。また、低電源電圧化
で動作範囲が１／４になっても、同一のダイナミックレ
ンジを確保することが可能である。

【００７４】本実施形態による増幅回路（図１４）に用
いられる２つの電圧制御回路３ａ，３ｂの動作を、図１
５に示す。

【００７５】第１の電圧制御回路３ａは、入力端電圧Ｖ
o0が一定電圧Ｖmax より高くなろうとすると、入力イン
ピーダンスと利得が無限大のＯＰＡ７として動作し、逆
に入力端電圧Ｖo0が一定電圧Ｖmax より低くなると、入
力は開放、出力は一定電圧Ｖmax に固定される。即ち、
第１の実施形態に用いた電圧制御回路３’と同様の機能
である。第２の電圧制御回路３ｂは入力電圧Ｖo0が一定
電圧Ｖmin より高くなろうとすると、入力は開放、出力
は一定電圧Ｖmin に固定され、逆に入力端電圧Ｖo0が一
定電圧Ｖmin より低くなると、入力インピーダンスと利
得が無限大のＯＰＡ７として動作する。即ち、第１の実
施形態に用いた電圧制御回路３と同様の機能である。

【００７６】つまり、増幅回路（図１４）の入力電圧Ｖ
inに応じてＯＴＡ１の出力電流ｉ（＝ｇｍ・Ｖin）が流
れ、出力端１０１の電圧Ｖo0が変化しようとすると、２
つの電圧制御回路３ａ，３ｂが動作し、図１５に示すよ
うにＶo0，Ｖo1，Ｖo2が変化する。

【００７７】図１５中において、期間ＩはＶo0がＶmax
より高くなろうとするときで、第１の電圧制御回路３ａ
のＯＰＡ７のフィードバック動作により、Ｖo0はＶmax
に仮想的に固定され、また第１の電圧制御回路３ａの出
力端１０２ａには、ＯＴＡ１からの出力電流ｉo1が第１
の負荷抵抗２ａを流れて、電圧変動がＶo1が現れる。第
２の電圧制御回路３ｂは出力端１０２ｂの電圧Ｖo2がＶ
min に固定されており、第２の負荷抵抗２ｂには一定電
流ｉo2が流れる。ｉo2は ｉo2＝（Ｖmax −Ｖmin ）／ｒＬ２ …（12） で与えられるので、ｉo1は ｉo1＝ｉ−ｉo2 ＝ｇm・Ｖin−(Vmax-Vmin)／ｒL2 …（13） となる。また、ｉo1はＶo1を用いて、 ｉo1＝（Ｖmax −Ｖo1）／ｒＬ１ …（14） で表される。式（13）,（14）よりＶo1は次式に従って
変動する。

【００７８】 Ｖo1＝ｇｍ・ｒL1・Ｖin −(Ｖmax-Ｖmin)ｒL1／ｒL2＋Ｖmax …（15） いま、Ｖin又はｉがピーク値に達したとき、Ｖo1は図１
５のようにＶmin に達したとすると、 Ｖin＝（Ｖmax−Ｖmin)／ｇｍ（rL1／rL2） ＝２(Ｖmax−Ｖmin)／(ｇm・ｒL) …（16） が成り立ち、式（１６）がＶinの最大値を与える。但
し、ｒＬ＝ｒＬ１＝ｒＬ２とした。

【００７９】期間IIでは、Ｖo0がＶmax よりＶmin まで
下がるときで、第１の電圧制御回路３ａの出力端１０２
ａはＶmax に固定され、第２の電圧制御回路３ｂの出力
端１０２ｂの電圧Ｖo2がＶmin に固定されており、各々
の負荷抵抗２ａ，２ｂには次式の電流ｉo1，ｉo2がそれ
ぞれｉ（＝ｉo1＋ｉo2）を分担しながら流れる。

【００８０】 ｉo1＝（Ｖo1−Ｖmax ）／ｒＬ１ …（17） ｉo2＝（Ｖo1−Ｖmin ）／ｒＬ２ …（18） 期間III は、Ｖo0がＶmin より低くなろうとするとき
で、第２の電圧制御回路３ｂはＯＰＡ７のフィードバッ
ク動作によって、入力端１０２ｂの電圧Ｖo0はＶmin に
仮想的に固定され、出力端１０２ｂには、第２の負荷抵
抗２ｂを電流ｉo2が流れて電圧変動がＶo2が現れる。第
１の電圧制御回路３ａは出力端１０２ａの電圧Ｖo1がＶ
max に固定されており、第１の負荷抵抗２ａには一定電
流ｉo1が流れる。

【００８１】 ｉo1＝（Ｖmin −Ｖmax ）／ｒＬ１ …（19） で与えられるので、ｉo2は ｉo2＝ｉ−ｉo1 ＝ｇm・Ｖin＋（Ｖmax-Ｖmin)／ｒL1…(20) となる。また、ｉo2はＶo2を用いて、 ｉo2＝（Ｖmin−Ｖo2）／ｒＬ２ …（21） で表される。式（20）,（21）よりＶo2は次式に従って
変動する。

【００８２】 Ｖo2＝ｇｍ・ｒＬ２・Ｖin −（Ｖmax−Ｖmin)ｒL2／ｒL1＋Ｖmin…（22） いま、Ｖin又はｉが負ピーク値に達したとき、Ｖo2は図
１５のようにＶmax に達したとすると、 Ｖin＝−(Ｖmax−Ｖmin)／ｇｍ(ｒL1+ｒL2) ＝−２(Ｖmax−Ｖmin)／(ｇｍ・ｒL)…(23) が成り立ち、式（23）がＶinの最小値を与える。但し、
ｒＬ＝ｒＬ１＝ｒＬ２とした。

【００８３】式（16）,（23）より、増幅回路（図１
４）の出力電圧Ｖout（＝ｇｍ・ｒＬ・Ｖin)のダイナミ
ックレンジは、４（Ｖmax−Ｖmin）となり、従来の増幅
回路（図１）の４倍に拡大される。

【００８４】本実施形態による増幅回路（図１４）に用
いられる第１の電圧制御回路３ａ及び第２の電圧制御回
路３ｂには、第１の実施形態による増幅回路（図３）に
用いられる電圧制御回路３’（図１０）及び電圧制御回
路３（図６）の構成をそれぞれ適用することができ、そ
の動作も同様に説明される。

【００８５】２つの電圧制御回路３ａ，３ｂを用いた本
実施形態による増幅回路（図１４）の各電圧波形を、図
１６に示す。出力端電圧Ｖo0，Ｖo1，Ｖo2がいずれもＶ
minとＶmax の電圧範囲内に制限されているが、出力電
圧Ｖout の実効的な変動範囲は４（Ｖmax−Ｖmin）であ
り、ダイナミックレンジは従来の増幅回路（図１）の４
倍に拡大していることが分かる。

【００８６】（第３の実施形態）図１７は、本発明の第
３の実施形態に係わる半導体集積回路の増幅回路の構成
を示す図である。

【００８７】ＯＴＡ１の出力端１０１には負荷抵抗２
ａ，２ｂを接続し、電圧制御回路（第１の電圧制御回
路）３ａは、その入力端をＯＴＡ１の出力端１０１に接
続し、その出力端を負荷抵抗２ａの他端１０２ａに接続
する。負荷抵抗２ａ，２ｂの他端１０２ａ，１０２ｄに
は、電圧制御回路（第３の電圧制御回路）３ｄの入力
端、出力端をそれぞれ接続する。

【００８８】いま、負荷抵抗値２ａの抵抗値ｒＬ１と負
荷抵抗２ｂの抵抗値ｒＬ２が等しいとし、これをｒＬと
おくと、図１４に示した第２の実施形態による増幅回路
と同様に、式（８）,（９）が成り立ち、出力電圧Ｖout
は、式（10）で表される。即ち、増幅回路の出力電圧
Ｖout は、それぞれ出力端１０１，１０２ａ，１０２ｄ
の電圧Ｖo0，Ｖo1，Ｖo2によって表され、Ｖo0，Ｖo1，
Ｖo2がいずれも最大値Ｖmax と最小値Ｖmin の電圧範囲
をとるものとすると、Ｖout（＝２Ｖo0−Ｖo1−Ｖo2）
の電圧範囲について、式（11）が成り立つ。従って、出
力電圧Ｖout のダイナミックレンジは、４（Ｖmax−Ｖm
in）となり、従来の増幅回路（図１）の４倍に拡大され
る。また、低電源電圧化で動作範囲が１／４になって
も、同一のダイナミックレンジを確保することが可能で
ある。

【００８９】本実施形態による増幅回路（図１７）に用
いられる電圧制御回路３ａ，３ｄの動作を、図１８に示
す。

【００９０】電圧制御回路３ａは、入力電圧（Ｖo0）が
一定電圧Ｖmin より高くなると、入力は開放、出力は一
定電圧Ｖmin に固定される。逆に、入力端電圧（Ｖo0）
が一定電圧Ｖmin より低くなろうとすると、電圧制御回
路３ａは入力インピーダンス及び利得が無限大のＯＰＡ
７として動作する。即ち、第１の実施形態に用いた電圧
制御回路３と同様の機能である。電圧制御回路３ｄ、は
入力端電圧（Ｖo1）が一定電圧Ｖmax より高くなろうと
すると、入力インピーダンスと利得が無限大のＯＰＡ７
ｃとして動作し、逆に入力端電圧（Ｖo1）が一定電圧Ｖ
max より低いときは、入力は開放、出力は一定電圧Ｖmi
n に固定される。

【００９１】ＯＰＡ７ｃの非反転入力端子にＶo1が、反
転入力端子に一定電圧Ｖmax が入力される。増幅回路
（図１７）の入力電圧Ｖin に応じてＯＴＡ１の出力電
流ｉ（＝ｇｍ・Ｖin）が流れ、出力端１０１の電圧Ｖo0
が変化しようとすると、電圧制御回路３ａ，３ｄが動作
し、図１８に示すようにＶo0，Ｖo1，Ｖo2が変化する。

【００９２】期間Ｉでは、Ｖo0がＶmin より高レベルに
あり、電圧制御回路３ａの出力端１０２ａの電圧Ｖo1は
Ｖmin に固定され、電圧制御回路３ｄの出力端１０２ｄ
の電圧Ｖo2はＶmin に固定される。負荷抵抗２ａ，２ｂ
には次式の電流ｉo1，ｉo2がそれぞれｉ（＝ｉo1＋ｉo
2）を分担しながら流れる。

【００９３】 ｉo1＝（Ｖo0 −Ｖmin ）／ｒＬ１ …（24） ｉo2＝（Ｖo0 −Ｖmin ）／ｒＬ２ …（25） いま、Ｖin又はｉが正のピーク値に達したとき、Ｖo0が
図１８のようにＶmaxに達したとすると、出力電圧Ｖout
の最大値は ｉ＝ｇｍ・Ｖin＝ｉo1＋ｉo2 ＝（Ｖmax−Ｖmin)(１/rL1＋１/ｒL2） ＝２（Ｖmax−Ｖmin）／ｒＬ …（26） Ｖout ＝ｇｍ・ｒＬ・Ｖin ＝２（Ｖmax−Ｖmin） …（27） と求まる。但し、ｒＬ１＝ｒＬ２＝ｒＬと仮定した。

【００９４】期間IIは、Ｖo0がＶmin より低くなろうと
するときで、電圧制御回路３ａにおけるＯＰＡ７のフィ
ードバック動作により、Ｖo0はＶmin に仮想的に固定さ
れ、また電圧制御回路３ａの出力端１０２ａには、電流
ｉo1が負荷抵抗２ａを流れて電圧変動Ｖo1が現れる。

【００９５】電圧制御回路３ｄの入力電圧Ｖo1はＶmax
を越えないため、出力端１０２ｄの電圧Ｖo2はＶmin に
固定されたままである。このとき負荷抵抗２ｂの両端、
即ち出力端１０１と出力端１０２ｄの電圧は共にＶmin
に固定されているため、負荷抵抗２ｂの電流ｉo2は０で
ある。従って、ｉo1はＯＴＡ１の出力電流ｉに等しく、
Ｖo1は次式に従って変動する。

【００９６】 Ｖo1＝Ｖmin−ｇｍ・ｒＬ・Ｖin …（28） 但し、Ｖinが０のとき、Ｖo1はＶmin になるとした。Ｖ
in又はｉが負で低くなるにつれて、Ｖo1は上昇してい
き、Ｖmax に達する。

【００９７】期間III でＶo1がＶmax より高くなろうと
すると、電圧制御回路３ｄにおけるＯＰＡ７ｃの増幅動
作により、出力端１０２ｄに変動電圧Ｖo2が現れる。こ
のとき、電圧制御回路３ｄの入力端電圧Ｖo1は回路系の
フィードバック動作により、Ｖmax に固定される。出力
端１０１の電圧Ｖo0は、電圧制御回路３ａのＯＰＡ７の
フィードバック動作により、仮想的にＶmin に固定され
ているので、ｉo1は一定電流（Ｖmin−Ｖmax）／ｒＬ１
となり、負荷抵抗２ｂには、Ｖin又はｉに応じた変動電
流ｉo2（＝ｉ−ｉo1）が流れる。この電流ｉo2は電圧制
御回路３ｄのＯＰＡ７ｃの出力から供給される。このと
き、ｉo2及びＶo2は次式で表される。

【００９８】 いま、Ｖin又はｉが負のピーク値に達したとき、Ｖo2が
図１８のようにＶmaxに達したとすると、 Ｖin＝-(Vmax-Vmin)(rL1+rL2)／gm(ｒL1・ｒL2) ＝−２(Ｖmax−Ｖmin)／(gm・rL) …（31） Ｖout ＝ｇｍ・ｒＬ・Ｖin ＝−２(Ｖmax −Ｖmin ) …（32） が成り立ち、式（32）が出力電圧Ｖout の最小値を与え
る。但し、ｒＬ１＝ｒＬ２＝ｒＬとした。

【００９９】式（27）,（32）より、増幅回路（図１
７）の出力電圧Ｖout（＝ｇｍ・ｒＬ・Ｖin）のダイナ
ミックレンジは、４（Ｖmax−Ｖmin）となり、従来の増
幅回路（図１）の４倍に拡大される。

【０１００】本実施形態による増幅回路（図１７）に用
いられる電圧制御回路３ａには、先の第１の実施形態に
よる増幅回路（図３）に用いられる電圧制御回路３（図
６）の構成を適用することができ、その動作も同様に説
明される。

【０１０１】図１９に、本実施形態による増幅回路（図
１７）に用いられる電圧制御回路３ｄの回路構成例（第
４の機能回路）を示す。ｎＭＯＳトランジスタからなる
差動対とｐＭＯＳトランジスタからなる電流ミラー回路
を負荷として有する差動段８ｂにおいて、一方のｎＭＯ
Ｓゲート端子には電圧Ｖo1を入力し、他方のｎＭＯＳゲ
ート端子には一定電圧Ｖmax0を入力する。両入力端電圧
差（Ｖo1−Ｖmax0）は差動段８ｂと、ｎＭＯＳトランジ
スタと電流源で構成されたソースフォロアからなる出力
段９で増幅され、出力される。

【０１０２】Ｖo1≦Ｖmax0のとき、出力端電圧Ｖo2は低
レベルとなり、レベル固定回路１０によって出力端電圧
Ｖo2は低レベルＶmin1に固定される。出力端電圧Ｖo2が
Ｖmin1より低いと、電圧源Ｖmin1と出力端（Ｖo2）に接
続されたｎＭＯＳトランジスタがスイッチとして動作
し、Ｖmin1がＶo2に供給されて、出力端は固定電圧とな
る。電圧源Ｖmin1はｎＭＯＳトランジスタのカレントミ
ラーを利用した電源回路１１で構成することができる。
この電源回路１１において、電圧源１２の電圧値は、電
源回路１１の出力端１３の出力電圧がＶmin1になるよう
に設定する。電圧源１２としては、バンドギャップレフ
ァレンスなどの通常の参照電圧発生回路を利用すること
もできるし、外部からバイアス電圧を印加してもよい。

【０１０３】他方、Ｖo1≧Ｖmax0のときには、両入力端
電圧差（Ｖo1−Ｖmax0）の非反転増幅された電圧Ｖo2が
出力される。ここで、Ｖmax0とＶmin1は、それぞれＶo1
とＶo2の固定電圧を与え、図１８のＶmax とＶmin にそ
れぞれ対応する。図１９の回路は、通常の低コストＣＭ
ＯＳ集積回路技術で容易に実現することができる。

【０１０４】電圧制御回路３ａ，３ｄを用いた本実施形
態による増幅回路（図１７）の各電圧波形を、図２０に
示す。出力端電圧Ｖo0，Ｖo1，Ｖo2の変動範囲は、いず
れもＶmax とＶmin の電圧範囲内に制限され、変動の最
大幅は（Ｖmax−Ｖmin）であるが、出力電圧Ｖout の実
効的な変動範囲は４（Ｖmax−Ｖmin）であり、そのダイ
ナミックレンジは従来の増幅回路（図１）の４倍に拡大
されていることが分かる。また、低電源電圧化で動作範
囲が１／４になっても、同一のダイナミックレンジを確
保することが可能である。

【０１０５】本実施形態による増幅回路（図１７）の各
電圧Ｖo0，Ｖo1，Ｖo2，Ｖout (＝2Ｖo0−Ｖo1−Ｖo2）
をシミュレーションによって求めた結果を、図２１
（ａ）（ｂ）に示す。

【０１０６】図２１（ａ）は直流特性であり、増幅回路
の入力電圧Ｖinに応じたＯＴＡ１の出力電流ｉに対す
る、各電圧Ｖo0，Ｖo1，Ｖo2，Ｖout（＝2Ｖo0−Ｖo1−
Ｖo2）の直流電圧値を求めた。増幅回路の出力電圧Ｖou
t は直線的に変化し、Ｖo0，Ｖo1，Ｖo2に比較して変動
幅が大きく、広いダイナミックレンジが得られることが
分かる。

【０１０７】図２１（ｂ）は時間応答を求めたものであ
り、各電圧波形Ｖo0，Ｖo1，Ｖo2が合成されて、広いダ
イナミックレンジの正弦波電圧Ｖout（＝2Ｖo0−Ｖo1−
Ｖo2）が出力されることが分かる。また、正弦波電圧Ｖ
out のＴＨＤは0.0008％と良好であった。

【０１０８】本実施形態による増幅回路（図１７）にお
いては、電圧制御回路３ａを図１０の電圧制御回路（第
２の機能回路）で置き換え、電圧制御回路３ｄを図２２
の電圧制御回路（第５の機能回路）で置き換えて動作さ
せることができる。

【０１０９】図２２の電圧制御回路においては、ｎＭＯ
Ｓトランジスタからなる差動対と、ｐＭＯＳトランジス
タからなる電流ミラー回路を負荷として有する差動段８
ｂにおいて、一方のｎＭＯＳゲート端子には電圧Ｖo1を
入力し、他方のｎＭＯＳゲート端子には電圧Ｖmin0を入
力する。両入力端電圧差（Ｖo1−Ｖmin0）は差動段８ｂ
と、ｐＭＯＳトランジスタと電流源で構成されたソース
フォロアからなる出力段９ａで増幅され、出力される。

【０１１０】Ｖo1≧Ｖmin0のとき、出力端電圧Ｖo2は高
レベルとなり、レベル固定回路１０ａによって出力端電
圧Ｖo2は高レベルＶmax1に固定される。出力端電圧Ｖo2
がＶmax1より高くなろうとすると、電圧源Ｖmax1と出力
端（Ｖo2）に接続されたｐＭＯＳトランジスタがスイッ
チとして動作し、出力端電圧Ｖo2は固定電圧Ｖmax1とな
る。電圧源Ｖmax1はｐＭＯＳトランジスタのカレントミ
ラーを利用した電源回路１１ａで構成することができ
る。ここで、電圧源１２ａの電圧値は、電源回路１１ａ
の出力端１３ａの出力電圧がＶmax1になるように設定す
る。電圧源１２ａはバンドギャップレファレンスなどの
通常の参照電圧発生回路を利用することもできるし、外
部からバイアス電圧を印加してもよい。

【０１１１】他方、Ｖo1≦Ｖmin0のときには、両入力端
電圧差（Ｖo1−Ｖmin0）の非反転増幅された電圧Ｖo2が
出力される。ここで、Ｖmin0とＶmax1は、それぞれＶo1
とＶo2の固定電圧を与え、図１８のＶmax とＶmin にそ
れぞれ対応する。図２２の電圧制御回路は、通常の低コ
ストＣＭＯＳ集積回路技術で容易に実現することができ
る。

【０１１２】本実施形態による増幅回路（図１７）にお
いて、図１０の電圧制御回路及び電圧制御回路を用いた
ときの増幅回路の動作は、図１８の電圧波形に準じて変
化するが、図１８において、ちょうど電流ｉを正負に反
転し、Ｖo0，Ｖo1，Ｖo2をＶmax とＶmin の間で反転し
た動作波形に等しい。但し、図１０と図２２のＶmax0，
Ｖmax1はそれぞれＶmax に等しく、図２２のＶmin0はＶ
min に等しいとする。

【０１１３】この場合も、出力端電圧Ｖo0，Ｖo1，Ｖo2
の変動範囲は、いずれもＶmax とＶmin の電圧範囲内に
制限され、変動の最大幅は（Ｖmax −Ｖmin ）である
が、出力電圧Ｖout の実効的な変動範囲は４（Ｖmax−
Ｖmin）であり、そのダイナミックレンジは従来の増幅
回路（図１）の４倍に拡大される。また、低電源電圧化
で動作範囲が１／４になっても、同一のダイナミックレ
ンジを確保することが可能である。

【０１１４】（第４の実施形態）図２３は、本発明の第
４の実施形態に係わる半導体集積回路の増幅回路の構成
を示す図である。

【０１１５】ＯＴＡ１の出力端１０１には負荷抵抗２
ａ，２ｂ，２ｃを接続し、ＯＰＡ７ｄの正極入力端には
一定電位Ｖc を印加し、負極入力端はＯＴＡ１の出力端
１０１に接続し、ＯＰＡ７ｄの出力端を負荷抵抗２ａの
他端１０２ａに接続する。ＯＰＡ７ｄは入力・出力間に
負荷抵抗２ａが接続されてフィードバック動作を行い、
その入力端、即ちＯＴＡ１の出力端１０１の電圧Ｖo0は
一定電位Ｖc に仮想接地される。負荷抵抗２ａ，２ｂの
他端１０２ａ，１０２ｄには、電圧制御回路（第３の電
圧制御回路）３ｄの入力端、出力端をそれぞれ接続し、
また負荷抵抗２ｂ，２ｃの他端１０２ｄ，１０２ｅに
は、電圧制御回路（第４の電圧制御回路）３ｅの入力
端、出力端をそれぞれ接続する。

【０１１６】いま、負荷抵抗２ａ，２ｂ，２ｃの各抵抗
値ｒＬ１，ｒＬ２，ｒＬ３が互いに等しいとし、これを
ｒＬとおくと次式が成り立つ。

【０１１７】 Ｖo0−Ｖo1＝−Ｖo1＝ｒＬ・ｉo1 …（33） Ｖo0−Ｖo2＝−Ｖo2＝ｒＬ・ｉo2 …（34） Ｖo0−Ｖo3＝−Ｖo3＝ｒＬ・ｉo3 …（35） Ｖo1，Ｖo2，Ｖo3はそれぞれ負荷抵抗の他端１０２ａ，
１０２ｄ，１０２ｅの電圧であり、これらの電圧を用い
て、増幅回路（図２３）の出力電圧Ｖout は次式で表さ
れる。

【０１１８】 Ｖout ＝gm・ｒL・Ｖin＝ｒL(ｉo1+ｉo2+ｉo3) ＝３Ｖo0−Ｖo1−Ｖo2−Ｖo3 ＝−Ｖo1−Ｖo2−Ｖo3 …（36） Ｖo1，Ｖo2，Ｖo3は増幅回路を構成する回路内の端子電
圧であり、いずれも最大値Ｖmax と最小値Ｖmin の電圧
範囲をとるものとすると、式（36）のＶout の電圧範囲
は、 −３Ｖmax ≦Ｖout ≦−３Ｖmin …（37） となる。従って、増幅回路の出力電圧Ｖout のダイナミ
ックレンジは、３（Ｖmax−Ｖmin）となり、従来の増幅
回路（図１）の３倍に拡大される。また、低電源電圧化
で動作範囲が１／３になっても、同一のダイナミックレ
ンジを確保することが可能である。

【０１１９】本実施形態による増幅回路（図２３）に用
いられる電圧制御回路３ｄ，３ｅの動作を、図２４に示
す。

【０１２０】電圧制御回路３ｄは、入力端電圧Ｖo1が一
定電圧Ｖmax より低いときには、入力は開放、出力は一
定電圧Ｖmin に固定される。逆に、入力端電圧Ｖo1がＶ
maxより高いときには、電圧制御回路３ｄは入力インピ
ーダンス及び利得が無限大のＯＰＡ７ｃとして動作す
る。同様に、電圧制御回路３ｅは、入力端電圧Ｖo2がＶ
max より低いときは、入力は開放で出力はＶmin に固定
され、Ｖo2がＶmax より高いと、ＯＰＡ７ｃとして動作
する。これにより、増幅回路（図２３）の各端子電圧Ｖ
o1，Ｖo2，Ｖo3は、電圧制御回路３ｄ、電圧制御回路３
ｅの動作により、図２４に示す電圧波形で表される。

【０１２１】なお、図２４においてはＶmax とＶmin の
中点電圧（Ｖmax＋Ｖmin）／２をＶc (＝０）とし、増
幅回路の入力電圧Ｖinが０で、電流ｉが０のとき、出力
電圧Ｖout（＝−Ｖo1−Ｖo2−Ｖo3）がＶc、即ち０とな
るように表示した。

【０１２２】期間Ｉには、Ｖo1が変動し、Ｖo2，Ｖo3は
Ｖmin に固定される。図２３の負荷抵抗２ａ，２ｂ，２
ｃには次式の電流ｉo1，ｉo2，ｉo3がそれぞれｉ（＝ｉ
o1＋ｉo2＋ｉo3）を分担しながら流れる。但し、Ｖc ＝
（Ｖmax＋Ｖmin）／２＝０とし、Ｖo0はＶc 、即ち０に
仮想的に固定される。

【０１２３】 ｉo1＝（Ｖo0−Ｖo1）／ｒＬ１ ＝（Ｖc −Ｖo1）／ｒＬ１ …（38） ｉo2＝（Ｖo0−Ｖmin ）／ｒＬ２ ＝（Ｖc −Ｖmin ）／ｒＬ２ …（39） ｉo3＝（Ｖo0−Ｖmin ）／ｒＬ３ ＝（Ｖc −Ｖmin ）／ｒＬ３ …（40） いま、Ｖin又はｉが正のピーク値に達したとき、Ｖo1が
図２４のようにＶminに達したとすると、出力電圧Ｖout
の最大値は、 ｉ＝ｇｍ・Ｖin＝ｉo1＋ｉo2＋ｉo3 ＝Ｖc (１／ｒL1+１／ｒL2＋１／ｒL3) −Ｖo1／ｒL1−Ｖmin／rL2−Ｖmin／ｒL3 ＝−Ｖmin (１／ｒL1+１／ｒL2＋１／ｒL3) ＝−Ｖmin (３／ｒＬ) …（41) であるから、 Ｖout ＝ｉ・ｒＬ＝ｇｍ・ｒＬ・Ｖin ＝−３Ｖmin …（42） と求まる。但し、ｒＬ１＝ｒＬ２＝ｒＬ３＝ｒＬと仮定
した。

【０１２４】期間IIでＶo1がＶmax より高くなろうとす
ると、電圧制御回路３ｄにおけるＯＰＡ７ｃの増幅動作
により、出力端１０２ｄに変動電圧Ｖo2が現れる。この
とき、電圧制御回路３ｄの入力端電圧Ｖo1は回路系のフ
ィードバック動作によりＶmax に固定され、電圧制御回
路３ｅの出力端電圧Ｖo3は電圧制御回路３ｅの動作によ
りＶmin に固定される。また、増幅回路の出力端１０２
の電圧Ｖo0は、ＯＰＡ７ｄのフィードバック動作によ
り、仮想的にＶc (＝０）に固定されている。従って、
ｉo1，ｉo3は一定電流となり負荷抵抗２ｂにＶin又はｉ
に応じた変動電流ｉo2が流れる。この電流ｉo2は電圧制
御回路３ｄのＯＰＡ７ｃの出力から供給される。このと
き、負荷抵抗２ａ，２ｂ，２ｃを流れる電流ｉo1，ｉo
2，ｉo3は次式で表される。

【０１２５】 ｉo1＝（Ｖo0−Ｖmax ）／ｒＬ１ ＝（Ｖc −Ｖmax ）／ｒＬ１ …（43） ｉo2＝（Ｖo0−Ｖo2）／ｒＬ２ ＝（Ｖc −Ｖo2）／ｒＬ２ …（44） ｉo3＝（Ｖo0−Ｖo3）／ｒＬ３ ＝（Ｖc −Ｖmin ）／ｒＬ３ …（45） これより、ｉを求めると、 ｉ＝ｇｍ・Ｖin＝ｉo1＋ｉo2＋ｉo3 ＝Ｖc (１／ｒL1+１／ｒL2＋１／ｒL3) −Ｖo2／ｒL2−Ｖmax ／rL1−Ｖmin／ｒL3 ＝−Ｖo2／ｒＬ−(Ｖmax＋Ｖmin)／ｒＬ ＝−Ｖo2／ｒＬ …（46) となり、出力電圧Ｖout は次式で与えられる。

【０１２６】 Ｖout ＝ｇｍ・ｒＬ・Ｖin ＝ｉ・ｒＬ＝−Ｖo2 …（47） 但し、ｒＬ１＝ｒＬ２＝ｒＬ３＝ｒＬとした。Ｖin及び
ｉが０のとき、Ｖo2は図２４の電圧波形のようにＶmax
とＶmin の中点電圧Ｖc 、即ち０になり、出力電圧Ｖou
t も０である。

【０１２７】期間III でＶo2がＶmax より高くなろうと
すると、電圧制御回路３ｅにおけるＯＰＡ７ｃの増幅動
作により、出力端１０２ｅに変動電圧Ｖo3が現れる。こ
のとき、電圧制御回路３ｅの入力端電圧Ｖo2は回路系の
フィードバック動作により、Ｖmax に固定され、電圧制
御回路３ｄの入力端電圧Ｖo1も回路系のフィードバック
動作により、Ｖmax に固定されている。

【０１２８】また、出力端１０１の電圧Ｖo0は、ＯＰＡ
７ｄのフィードバック動作により、仮想的にＶc (＝
０）に固定されているので、ｉo1,ｉo2は一定電流とな
り、負荷抵抗２ｃにＶin又はｉに応じた変動電流ｉo3が
流れる。この電流ｉo3は電圧制御回路３ｅのＯＰＡ７ｃ
の出力から供給される。このとき、負荷抵抗２ａ，２
ｂ，２ｃを流れる電流ｉo1，ｉo2，ｉo3は次式で表され
る。

【０１２９】 ｉo1＝（Ｖo0−Ｖmax ）／ｒＬ１ ＝（Ｖc −Ｖmax ）／ｒＬ１ …（48） ｉo2＝（Ｖo0−Ｖmax ）／ｒＬ２ ＝（Ｖc −Ｖmax ）／ｒＬ２ …（49） ｉo3＝（Ｖo0−Ｖo3）／ｒＬ３ ＝（Ｖc −Ｖo3）／ｒＬ３ …（50） いま、Ｖin又はｉが負のピーク値に達したとき、Ｖo3が
図２４のようにＶmaxに達したとすると、出力電圧Ｖout
の最小値は、 ｉ＝ｇｍ・Ｖin＝ｉo1＋ｉo2＋ｉo3 ＝Ｖc（１／ｒL1+１／ｒL2＋１／ｒL3） −Ｖmax／rL1−Ｖmax／ｒL2−Ｖo3／ｒL3 ＝−Ｖmax (３／ｒＬ) …（51) であるから、 Ｖout ＝ｉ・ｒＬ＝ｇｍ・ｒＬ・Ｖin ＝−３Ｖmax …（52） と求まる。但し、ｒＬ１＝ｒＬ２＝ｒＬ３＝ｒＬとし
た。

【０１３０】式（42）,（52）より、増幅回路（図２
３）の出力電圧Ｖout (＝ｇｍ・ｒＬ・Ｖin)のダイナミ
ックレンジは、３（Ｖmax−Ｖmin）となり、従来の増幅
回路（図１）の３倍に拡大される。

【０１３１】本実施形態による増幅回路（図２３）に用
いられる電圧制御回路３ｄ，３ｅには、先の第３の実施
形態による増幅回路（図１７）に用いられる電圧制御回
路３ｄ（図１９）の構成を適用することができ、その動
作も同様に説明される。

【０１３２】電圧制御回路３ｄ，３ｅを用いた本実施形
態による増幅回路（図２３）の各電圧波形を、図２５に
示す。

【０１３３】Ｖo0はＶc (＝０）に仮想接地され、Ｖout
はＶo1，Ｖo2，Ｖo3の和から合成される。出力端電圧
Ｖo1，Ｖo2，Ｖo3の変動範囲は、いずれもＶmax とＶmi
n の電圧範囲内に制限され、変動の最大幅は（Ｖmax −
Ｖmin )であるが、出力電圧Ｖout の実効的な変動範囲
は３（Ｖmax −Ｖmin )であり、そのダイナミックレン
ジは従来の増幅回路（図１）の３倍に拡大されている。
また、低電源電圧化で動作範囲が１／３になっても、同
一のダイナミックレンジを確保することが可能である。
増幅回路（図２３）は出力端電圧Ｖo1，Ｖo2，Ｖo3の単
純な加算から出力電圧Ｖout が得られるため、信号処理
やその回路の構成に便利である。

【０１３４】本実施形態による半導体集積回路の増幅回
路（図２３）においては、電圧制御回路３ｄと電圧制御
回路３ｅを図２２に示した電圧制御回路で置き換えるこ
とができる。この場合、図２２の回路のＶmin0とＶmax1
はそれぞれＶmin とＶmax に等しいとし、Ｖc はＶmax
とＶmin の中点電圧とする。この増幅回路の動作波形も
図２４の電圧波形に準ずるが、図２４において、ちょう
ど電流ｉを正負に反転し、Ｖo1，Ｖo2，Ｖo3をＶmax と
Ｖmin の間で反転した動作波形に等しい。

【０１３５】この場合も、出力端電圧Ｖo1，Ｖo2，Ｖo3
の変動範囲は、いずれもＶmax とＶmin の電圧範囲内に
制限され、変動の最大幅は（Ｖmax−Ｖmin）であるが、
出力電圧Ｖout の実効的な変動範囲は３（Ｖmax−Ｖmi
n）であり、そのダイナミックレンジは従来の増幅回路
（図１）の３倍に拡大される。また、低電源電圧化で動
作範囲が１／３になっても、同一のダイナミックレンジ
を確保することが可能である。

【０１３６】さらに、本実施形態による半導体集積回路
の増幅回路（図２３）においては、ＯＰＡ７ｄの代わり
に図１２のような反転の演算増幅器或いはインバータを
用いることができる。反転の増幅器或いはインバータの
スレッショルド電圧Ｖm は、ＯＰＡ７ｄの入力バイアス
電圧Ｖc に等しく設定すればよい。この場合の増幅回路
の動作は、図２４と図２５の電圧波形に準じて説明する
ことができる。Ｖo0はＶc或いはＶm には固定されない
が、各出力端電圧Ｖo1，Ｖo2，Ｖo3は図２４と図２５と
同じようにＶmax とＶmin の電圧範囲内で変動し、出力
電圧Ｖout の広いダイナミックレンジを確保することが
可能である。

【０１３７】（第５の実施形態）図２６は、本発明の第
５の実施形態に係わる半導体集積回路を説明するための
もので、増幅回路の出力をＡ／Ｄ変換してディジタル信
号処理を行う回路の構成例を示している。

【０１３８】増幅回路１６としては、先の第１〜第４の
実施形態のものを用いた。増幅回路１６の出力端電圧Ｖ
o0，Ｖo1，…等のアナログ信号をそれぞれＶoa，Ｖob，
…等で表すと、これらはＡ／Ｄ変換器１７によって、そ
れぞれディジタル信号Ｄa ，Ｄb ，…に変換される。Ｄ
a ，Ｄb ，…はディジタル信号処理回路１８で演算処理
等がなされ、ディジタルデータＤout が出力される。Ａ
／Ｄ変換器１７の入力信号Ｖoa，Ｖob，…，Ｖonは本実
施形態の増幅回路１６により、一定の低電圧範囲にあ
る。

【０１３９】従って、Ａ／Ｄ変換器１７はその入力電圧
範囲が大きくならず、一般的に低電源電圧の集積回路で
の実現に適している。このため、増幅回路１６とＡ／Ｄ
変換器１７とディジタル信号処理回路１８とを共に同一
チップのＣＭＯＳ集積回路で実現することができ、しか
も低電源電圧化にも適している。

【０１４０】（第６の実施形態）図２７は、本発明の第
６の実施形態に係わる半導体集積回路を説明するための
もので、増幅回路の出力を演算する回路の構成例を示し
ている。

【０１４１】増幅回路１６としては、先の第１〜第４の
実施形態のものを用いた。増幅回路１６の出力電圧Ｖou
t は、一般に各出力電圧Ｖo0，Ｖo1，Ｖo2，Ｖo3等の線
形演算で求められる。図２７の増幅回路１６の出力側の
端子Ｖoa1，Ｖoａ2 ，…及びＶob1，Ｖob2 ，…には、
各出力端電圧が出力され、電圧フォロア１９を通して、
ＯＰＡ７ｅを用いた演算増幅回路２０に入力され、次式
で表される出力電圧Ｖout が得られる。

【０１４２】 Ｖout ＝（Ｖoa1＋Ｖoa2＋…） −（Ｖob1＋Ｖob2＋…） …（53） Ｖout は第１の実施形態から第４の実施形態による半導
体集積回路の増幅回路の出力電圧Ｖout に対応し、広い
ダイナミックレンジを有している。

【０１４３】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【０１４４】

【発明の効果】以上詳述したように本発明によれば、低
電源電圧においてもアナログ信号処理が行われ、広いダ
イナミックレンジの増幅回路が、通常のＣＭＯＳ集積回
路技術で得られる。従って、微細化プロセスを用いた最
先端ＬＳＩ回路技術におけるシステムオンチップ化に役
立ち、携帯情報端末など電池駆動の小形機器応用に適
し、その効果は大きい。

【図面の簡単な説明】

【図１】従来の半導体集積回路における増幅回路の構成
を示す図。

【図２】図２の増幅回路に用いられる基本的なＯＴＡの
構成を示す図。

【図３】第１の実施形態に係わる半導体集積回路におけ
る増幅回路の構成を示す図。

【図４】図３の増幅回路に用いた電圧制御回路（第１の
機能回路）の動作を示す図。

【図５】図４の電圧制御回路を用いた増幅回路の各電圧
波形を示す図。

【図６】図４の電圧制御回路の具体的構成例を示す図。

【図７】図６の電圧制御回路における入出力特性のシミ
ュレーション結果を示す図。

【図８】図６の電圧制御回路を用いた増幅回路の各電圧
波形のシミュレーション結果を示す図。

【図９】図３の増幅回路に用いた電圧制御回路（第２の
機能回路）の動作を示す図。

【図１０】図９の電圧制御回路の具体的構成例を示す
図。

【図１１】図１０の電圧制御回路を用いた増幅回路の各
電圧波形を示す図。

【図１２】図３の増幅回路に用いた電圧制御回路（第３
の機能回路）の構成を示す図。

【図１３】図１２の電圧制御回路を用いた増幅回路の各
電圧波形を示す図。

【図１４】第２の実施形態に係わる半導体集積回路にお
ける増幅回路の構成を示す図。

【図１５】図１４の増幅回路に用いた電圧制御回路の動
作を示す図。

【図１６】図１４の電圧制御回路を用いた増幅回路の各
電圧波形を示す図。

【図１７】第３の実施形態に係わる半導体集積回路にお
ける増幅回路の構成を示す図。

【図１８】図１７の増幅回路に用いた電圧制御回路の動
作を示す図。

【図１９】図１７の増幅回路に用いた電圧制御回路（第
４の機能回路）の具体的構成例を示す図。

【図２０】図１９の電圧制御回路を用いた増幅回路の各
電圧波形を示す図。

【図２１】第３の実施形態における増幅回路の各電圧の
直流特性（ａ）と時間域応答（ｂ）のシミュレーション
結果を示す図。

【図２２】図１７の増幅回路に用いた電圧制御回路（第
５の機能回路）の具体的構成例を示す図。

【図２３】第４の実施形態に係わる半導体集積回路にお
ける増幅回路の構成を示す図。

【図２４】図２３の増幅回路に用いた電圧制御回路の動
作を示す図。

【図２５】図２４の電圧制御回路を用いた増幅回路の各
電圧波形を示す図。

【図２６】第５の実施形態に係わる半導体集積回路を説
明するためのもので、増幅回路の出力をＡ／Ｄ変換し、
ディジタル信号処理を行う集積回路の構成例を示す図。

【図２７】第６の実施形態に係わる半導体集積回路を説
明するためのもので、増幅回路の出力を演算する回路の
構成例を示す図。

【符号の説明】

１…ＯＴＡ（Operational Transconductance Amplifie
r） ２，２ａ，２ｂ，２ｃ…負荷抵抗 ３，３’，３”，３ａ，３ｂ，３ｄ，３ｅ…電圧制御回
路 １０１…出力端（電圧制御回路に対する入力端） １０２，１０２ａ，１０２ｂ，１０２ｄ，１０２ｅ…出
力端 ５，６，１４，１５，１６…等価回路 ７，７ａ，７ｂ，７ｃ，７ｄ，７ｅ…演算増幅器（ＯＰ
Ａ） ８，８ａ，８ｂ…差動段 ９，９ａ…出力段 １０，１０ａ…レベル固定回路 １１，１１ａ…電源回路 １２，１２ａ…電圧源 １３，１３ａ…電源出力端 １７…Ａ／Ｄ変換器 １８…ディジタル信号処理回路 １９…電圧フォロア ２０…演算増幅回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 DF01 DF03 DF14 EZ10 EZ20 5J090 AA01 AA11 AA12 AA53 AA58 AA64 CA33 CA37 FA01 FA15 FA18 HA10 HA17 HA25 HN07 HN21 KA02 KA04 KA09 KA11 KA17 KA26 KA47 MA02 TA01 TA06 5J091 AA01 AA11 AA12 AA53 AA58 AA64 CA33 CA37 FA15 FA18 HA10 HA17 HA25 KA02 KA04 KA11 KA17 KA26 KA47 MA02 TA01 TA06

Claims (23)

【特許請求の範囲】
1. 【請求項１】電流出力形増幅器（ＯＴＡ）と、この電流
   出力形増幅器の出力端に一端が接続された負荷抵抗と、
   この抵抗の一端に入力端が接続され該抵抗の他端に出力
   端が接続された電圧制御回路とで増幅回路が構成され、 前記増幅回路の入力端を前記電流出力形増幅器の入力端
   とし、前記増幅回路の出力端を前記抵抗の各端子とした
   ことを特徴とする半導体集積回路。
2. 【請求項２】前記電圧制御回路は、入力電圧が予め設定
   された定電圧Ｖmin より高いときは出力電圧を定電圧Ｖ
   min に固定し、入力電圧が定電圧Ｖmin より低いときは
   反転の演算増幅器（ＯＰＡ）として動作する第１の機能
   回路で構成されていることを特徴とする請求項１記載の
   半導体集積回路。
3. 【請求項３】前記電圧制御回路は、入力電圧が予め設定
   された定電圧Ｖmax より低いときは出力電圧を定電圧Ｖ
   max に固定し、入力電圧が定電圧Ｖmax より高いときは
   反転の演算増幅器（ＯＰＡ）として動作する第２の機能
   回路で構成されていることを特徴とする請求項１記載の
   半導体集積回路。
4. 【請求項４】前記電圧制御回路は、反転増幅器として動
   作する第３の機能回路で構成されていることを特徴とす
   る請求項１記載の半導体集積回路。
5. 【請求項５】電流出力形増幅器（ＯＴＡ）と、この電流
   出力形増幅器の出力端に一端が接続された第１の抵抗
   と、この第１の抵抗の一端に入力端が接続され該抵抗の
   他端に出力端が接続された第１の電圧制御回路と、前記
   電流出力形増幅器の出力端に一端が接続された第２の抵
   抗と、この第２の抵抗の一端に入力端が接続され該抵抗
   の他端に出力端が接続された第２の電圧制御回路とで増
   幅回路が構成され、 前記増幅回路の入力端を前記電流出力形増幅器の入力端
   とし、前記増幅回路の出力端を前記電流出力形増幅器の
   出力端と第１及び第２の抵抗の各他端としたことを特徴
   とする半導体集積回路。
6. 【請求項６】第２の電圧制御回路は、入力電圧が予め設
   定された定電圧Ｖmin より高いときは出力電圧を定電圧
   Ｖmin に固定し、入力電圧が定電圧Ｖmin より低いとき
   は反転の演算増幅器（ＯＰＡ）として動作する第１の機
   能回路で構成され、 第１の電圧制御回路は、入力電圧が予め設定された定電
   圧Ｖmax（Ｖmax＞Ｖmin）より低いときは出力電圧を定
   電圧Ｖmax に固定し、入力電圧が定電圧Ｖmaxより高い
   ときは反転の演算増幅器（ＯＰＡ）として動作する第２
   の機能回路で構成されていることを特徴とする請求項５
   記載の半導体集積回路。
7. 【請求項７】電流出力形増幅器（ＯＴＡ）と、この電流
   出力形増幅器の出力端に一端が接続された第１の抵抗
   と、この第１の抵抗の一端に入力端が接続され該抵抗の
   他端に出力端が接続された第１の電圧制御回路と、前記
   電流出力形増幅器の出力端に一端が接続された第２の抵
   抗と、入力端が第１の抵抗の他端に接続され出力端が第
   ２の抵抗の他端に接続された第３の電圧制御回路とで増
   幅回路が構成され、 前記増幅回路の入力端を前記電流出力形増幅器の入力端
   とし、前記増幅回路の出力端を前記電流出力形増幅器の
   出力端と第１及び第２の抵抗の各他端としたことを特徴
   とする半導体集積回路。
8. 【請求項８】第１の電圧制御回路は、入力電圧が予め設
   定された定電圧Ｖmin より高いときは出力電圧を定電圧
   Ｖmin に固定し、入力電圧が定電圧Ｖmin より低いとき
   は反転の演算増幅器（ＯＰＡ）として動作する第１の機
   能回路で構成され、 第３の電圧制御回路は、入力電圧が予め設定された定電
   圧Ｖmax（Ｖmax＞Ｖmin）より低いときは出力電圧を定
   電圧Ｖmin に固定し、入力電圧が定電圧Ｖmaxより高い
   ときは非反転の演算増幅器（ＯＰＡ）として動作する第
   ４の機能回路で構成されていることを特徴とする請求項
   ７記載の半導体集積回路。
9. 【請求項９】第１の電圧制御回路は、入力電圧が予め設
   定された定電圧Ｖmax より低いときは出力電圧を定電圧
   Ｖmax に固定し、入力電圧が定電圧Ｖmax より高いとき
   は反転の演算増幅器（ＯＰＡ）として動作する第２の機
   能回路で構成され、 第３の電圧制御回路は、入力電圧が予め設定された定電
   圧Ｖmin（Ｖmin＜Ｖmax）より高いときは出力電圧を定
   電圧Ｖmax に固定し、入力電圧が定電圧Ｖminより低い
   ときは非反転の演算増幅器（ＯＰＡ）として動作する第
   ５の機能回路で構成されていることを特徴とする請求項
   ７記載の半導体集積回路。
10. 【請求項１０】電流出力形増幅器（ＯＴＡ）と、この電
    流出力形増幅器の出力端に接続された第１の抵抗と、正
    極性入力端には定電圧Ｖc が印加され、負極性入力端は
    第１の抵抗の一端に接続され、出力端は第１の抵抗の他
    端に接続された差動形演算増幅器（ＯＰＡ）と、前記電
    流出力形増幅器の出力端に一端が接続された第２の抵抗
    と、第１の抵抗の他端に入力端が接続され、第２の抵抗
    の他端に出力端が接続された第３の電圧制御回路とで増
    幅回路が構成され、 前記増幅回路の入力端を前記電流出力形増幅器の入力端
    とし、前記増幅回路の出力端を前記電流出力形増幅器の
    出力端と第１及び第２の抵抗の各他端としたことを特徴
    とする半導体集積回路。
11. 【請求項１１】第３の電圧制御回路は、入力電圧が予め
    定められた定電圧Ｖmax より低いときは出力電圧が予め
    定められた定電圧Ｖmin（Ｖmin＜Ｖmax）に固定され、
    入力電圧が定電圧Ｖmax より高いときは非反転の演算増
    幅器（ＯＰＡ）として動作する第４の機能回路で構成さ
    れていることを特徴とする請求項１０記載の半導体集積
    回路。
12. 【請求項１２】第３の電圧制御回路は、入力電圧が予め
    定められた定電圧Ｖmin より高いときは出力電圧が予め
    定められた定電圧Ｖmax（Ｖmax＞Ｖmin）に固定され、
    入力電圧が定電圧Ｖmin より低いときは非反転の演算増
    幅器（ＯＰＡ）として動作する第５の機能回路で構成さ
    れていることを特徴とする請求項１０記載の半導体集積
    回路。
13. 【請求項１３】前記電流出力形増幅器の出力端に一端が
    接続された第３の抵抗と、第２の抵抗の他端に入力端が
    接続され、第３の抵抗の他端に出力端が接続された第４
    の電圧制御回路とを有し、前記電流出力形増幅器の出力
    端と第１及び第２の抵抗の各他端に加え、第３の抵抗の
    他端を前記増幅回路の出力端としたことを特徴とする請
    求項１０記載の半導体集積回路。
14. 【請求項１４】第３及び第４の電圧制御回路は、入力電
    圧が予め定められた定電圧Ｖmax より低いときは出力電
    圧を予め定められた定電圧Ｖmin （Ｖmin＜Ｖmax）に固
    定し、入力電圧が定電圧Ｖmax より高いときは非反転の
    演算増幅器（ＯＰＡ）として動作する第４の機能回路で
    構成されていることを特徴とする請求項１３記載の半導
    体集積回路。
15. 【請求項１５】第３及び第４の電圧制御回路は、入力電
    圧が予め定められた定電圧Ｖmin より高いときは出力電
    圧が予め定められた定電圧Ｖmax（Ｖmax＞Ｖmin）に固
    定され、入力電圧が定電圧Ｖmin より低いときは非反転
    の演算増幅器（ＯＰＡ）として動作する第５の機能回路
    で構成されていることを特徴とする請求項１３記載の半
    導体集積回路。
16. 【請求項１６】前記差動形演算増幅器を、反転増幅器と
    して動作する第３の機能回路で置き換えて構成したこと
    を特徴とする請求項１０〜１５のいずれかに記載の半導
    体集積回路。
17. 【請求項１７】第１の機能回路を、第１のチャネル極性
    のＭＯＳトランジスタ対からなる差動入力対の一方に入
    力電圧を印加し、他方に定電圧Ｖmin を供給し、第１の
    チャネル極性とは逆特性である第２のチャネル極性のＭ
    ＯＳトランジスタ対を負荷とする差動段と、第１のチャ
    ネル極性のＭＯＳトランジスタと負荷で構成したソース
    フォロアからなる出力段と、この出力段の出力端に接続
    され、該出力端の電圧が定電圧Ｖmin より低いときは定
    電圧Ｖmin に固定する回路とからなる演算増幅器（ＯＰ
    Ａ）で構成し、 前記演算増幅器の入力電圧の反転信号を前記出力段の出
    力端に出力したことを特徴とする請求項２，６，又は８
    に記載の半導体集積回路。
18. 【請求項１８】第２の機能回路を、第１のチャネル極性
    のＭＯＳトランジスタ対からなる差動入力対の一方に入
    力電圧を印加し、他方に定電圧Ｖmax を供給し、第１の
    チャネル極性とは逆特性である第２のチャネル極性のＭ
    ＯＳトランジスタ対を負荷とする差動段と、第２のチャ
    ネル極性のＭＯＳトランジスタと負荷で構成したソース
    フォロアからなる出力段と、この出力段の出力端に接続
    され、該出力端の電圧が定電圧Ｖmax より高いときは定
    電圧Ｖmax に固定する回路とからなる演算増幅器（ＯＰ
    Ａ）で構成し、 前記演算増幅器の入力電圧の反転信号を前記出力段の出
    力端に出力したことを特徴とする請求項３，６，又は９
    に記載の半導体集積回路。
19. 【請求項１９】第３の機能回路を、演算増幅器（ＯＰ
    Ａ）に入力抵抗と帰還抵抗を接続して構成した反転増幅
    器と該反転増幅器の入力端に接続した電圧フォロアで構
    成し、第３の機能回路の入力端を前記電圧フォロアの入
    力端とし、第３の機能回路の出力端を前記反転増幅器の
    出力端としたことを特徴とする請求項４又は１６に記載
    の半導体集積回路。
20. 【請求項２０】第３の機能回路を、ＭＯＳトランジスタ
    からなるインバータで構成したことを特徴とする請求項
    ４又は１６に記載の半導体集積回路。
21. 【請求項２１】第４の機能回路を、第１のチャネル極性
    のＭＯＳトランジスタ対からなる差動入力対の一方に入
    力電圧を印加し、他方に定電圧Ｖmax を供給し、第１の
    チャネル極性とは逆特性である第２のチャネル極性のＭ
    ＯＳトランジスタ対を負荷とする差動段と、第１のチャ
    ネル極性のＭＯＳトランジスタと負荷で構成したソース
    フォロアからなる出力段と、この出力段の出力端に接続
    され、該出力端の電圧が定電圧Ｖmin より低いときは定
    電圧Ｖmin に固定する回路とからなる演算増幅器（ＯＰ
    Ａ）で構成し、 前記演算増幅器の入力電圧の非反転信号を前記出力段の
    出力端に出力したことを特徴とする請求項８，１１，又
    は１４に記載の半導体集積回路。
22. 【請求項２２】第５の機能回路を、第１のチャネル極性
    のＭＯＳトランジスタ対からなる差動入力対の一方に入
    力電圧を印加し、他方に定電圧Ｖmin を供給し、第１の
    チャネル極性とは逆特性である第２のチャネル極性のＭ
    ＯＳトランジスタ対を負荷とする差動段と、第２のチャ
    ネル極性のＭＯＳトランジスタと負荷で構成したソース
    フォロアからなる出力段と、この出力段の出力端に接続
    され、該出力端の電圧が定電圧Ｖmax より高いときは定
    電圧Ｖmax に固定する回路とからなる演算増幅器（ＯＰ
    Ａ）で構成し、 前記演算増幅器の入力電圧の非反転信号を前記出力段の
    出力端に出力したことを特徴とする請求項９，１２，又
    は１５に記載の半導体集積回路。
23. 【請求項２３】前記増幅回路の出力の各端子を、同一集
    積回路に形成したＡ／Ｄ変換器に入力したことを特徴と
    する請求項１〜２２のいずれかに記載の半導体集積回
    路。