JP3741534B2 - 半導体メモリ - Google Patents
半導体メモリ Download PDFInfo
- Publication number
- JP3741534B2 JP3741534B2 JP7538798A JP7538798A JP3741534B2 JP 3741534 B2 JP3741534 B2 JP 3741534B2 JP 7538798 A JP7538798 A JP 7538798A JP 7538798 A JP7538798 A JP 7538798A JP 3741534 B2 JP3741534 B2 JP 3741534B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sleep mode
- semiconductor memory
- command
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、１チップ上に複数のメモリアレイを備える半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリの高集積化に伴い、１チップ上に搭載されるメモリアレイを構成するトランジスタの低消費電流化が進み、チップ内部の動作電圧は低くなる傾向にある。このため、半導体メモリには、外部より供給される電源電圧を降下させてチップ内動作電圧を供給する定電圧供給源であるバイアス電位発生回路を備えるものがある。
【０００３】
上記バイアス電位発生回路には、ノイズによる誤動作等を防止する為、ある程度大きな電流を流す必要がある。スタンバイ状態での当該バイアス電位発生回路で消費する電流は、半導体メモリの消費電流の低減を図る際に問題となる。
【０００４】
半導体メモリの上記スタンバイ状態での消費電流量を低減することを主な目的として、低消費電流型の定電圧発生回路が提案されている（特開平９−１７１８１号公報、特開平６−２４２８４７号公報、特開平５−２０６７５２号公報など）。
【０００５】
【発明が解決しようとする課題】
しかし、上記従来の技術を採用したとしてもスタンバイ状態が長く続く場合等、上記バイアス電位発生回路で無駄に電流が消費される状態は改善されない。この無駄な電流の消費を低減するため、スリープモードを備える半導体メモリが提案されている。当該半導体メモリでは、当該半導体メモリを制御する中央演算処理装置（以下、ＣＰＵという）から出力されるスリープモードの設定コマンドに応じて、バイアス電位発生回路の動作を停止させる。これにより、バイアス電位発生回路において無駄な電流が消費されるのを防止する。
【０００６】
近年、１チップ上にプログラム用のメモリ及びデータ用のメモリ等のように、２種類以上の異なるメモリを搭載する半導体メモリがでてきた。図３及び図４は、１チップ上に２つのメモリアレイを搭載する従来の半導体メモリ３０及び４０の機能ブロック図である。
【０００７】
図３に示す半導体メモリ３０は、２種類のメモリアレイ３１及び３２を備える。ＣＰＵ３６は、半導体メモリ３０の使用状況に応じて、所定のタイミングでスリープモード設定コマンド及び起動コマンドをコントロール回路３３に対して発行する。なお、前記のコマンドは、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、アドレス及びデータの所定の組み合わせとして半導体メモリ３０に入力される。コントロール回路３３はＣＰＵ３６より送られてくるコマンドを認識する。認識したコマンドがスリープモード設定コマンドの場合、コントロール回路３３は、バイアス電位発生回路３４及び３５の両方にディスイネーブル信号（ＥＮ＝”Ｌ”）を出力し、各回路の動作を停止させる。これにより、メモリ３０はスリープ状態になる。この後、半導体メモリ３０に起動コマンドが入力されると、コントロール回路３３は、前記起動コマンドの入力に対応して、バイアス電位発生回路３４及び３５の両方に対してイネーブル信号（ＥＮ＝”Ｈ”）を出力し、これらの回路を起動する。バイアス電位発生回路３４及び３５は、起動後、所定レベルの電圧を安定して出力するのに一定の時間を要する。このため、メモリアレイ３１及び３２は、ＣＰＵ３６が起動コマンドを出力し、更に、所定の時間経過した後にアクセス可能となる。
【０００８】
図４に示すメモリ４０は、上記メモリ３０の変形例であり、同じく１チップ上に２種類のメモリアレイ４１及び４２を備える。ＣＰＵ４５は、半導体メモリ４０の使用状況に応じて、所定のタイミングでスリープモード設定コマンド及び起動コマンドをコントロール回路４３に対して発行する。コントロール回路４３は、スリープモード設定コマンドの入力に対応して、バイアス電位発生回路４４にディスイネーブル信号（ＥＮ＝”Ｌ”）を出力し、回路の動作を停止させる。これにより、メモリ４０はスリープ状態になる。この後、半導体メモリ４０に起動コマンドが入力されると、コントロール回路４３は、前記起動コマンドの入力に対応して、バイアス電位発生回路４４に対してイネーブル信号（ＥＮ＝”Ｈ”）を出力して起動する。バイアス電位発生回路４４は、起動後、所定のレベルの電圧を安定して出力するのに一定の時間を要する。このため、メモリアレイ４１及び４２は、ＣＰＵ３５が起動コマンドを出力し、更に所定の時間経過した後にアクセス可能となる。
【０００９】
なお、メモリ４０は、１つのバイアス電位発生回路４４より２つのメモリセルアレイ４１、４２の両方に電流を供給する。これにより、一見するとスタンバイ状態における電流の消費量は低減されるように思われるが、実際には、メモリアレイ４１、４２の分の負荷のため回路定数を大きくする必要があり、結果的にはメモリ３０と同等の電流を消費することになる。
【００１０】
図５は、半導体メモリ３０又は４０に入力されるコマンド、メモリの状態、イネーブル信号ＥＮ、アクセスの可否及び消費電流の関係を示すタイムチャートである。
図示するように、スタンバイ状態を解除した際に直ちにアクセス可能となるが、スタンバイ状態の間、両方のメモリアレイで無駄な電流Ｉａ＋Ｉｂを消費する。また、スリープによる待機時には、両方のメモリアレイでの無駄な電流の消費はなくなるが、これを解除した後、一定の時間ｔ１が経過しなければアクセス可能とならない。
【００１１】
本発明の目的は、上記従来の半導体メモリの問題点を解決し、スタンバイ状態での消費電流量を低減すると共に、必要なメモリアレイへの迅速なデータの読み出しが可能な半導体メモリを提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体メモリは、１チップ上に複数のメモリアレイを搭載してなる半導体メモリであって、複数のメモリアレイのそれぞれに動作電圧を供給する複数の定電圧発生回路と、半スリープモードの設定に応じて、複数の定電圧発生回路の内、半スリープモード解除時に最初にアクセスするメモリアレイ以外の他のメモリアレイに対して動作電圧を供給する定電圧発生回路を停止させると共に、半スリープモードの解除に応じて、停止させた定電圧発生回路を起動させるコントロール回路と、を備えていることを特徴とする。
【００１３】
【発明の実施の形態】
本発明の半導体メモリは、１チップ上に２以上のメモリアレイを備え、外部からのアクセスを待機するモードとして、スタンバイモード及びスリープモードの他に、半スリープモードを備えることを特徴とする。半スリープモードの設定時には、スリープの解除後に直ちにアクセスする必要のあるメモリアレイへの動作電圧の供給を維持すると共に、前記メモリアレイ以外のメモリアレイに対する動作電圧の供給を停止した状態で、外部より何らかのアクセスがなされるのを待機する。このような半スリープモードを備えることで、外部からのアクセスの待機中に消費する電流を低減すると共に、スリープ解除後の迅速なデータの読み出し及び書き込みを可能にする。
以下、上記特徴を具備する本発明の半導体メモリの実施の形態について、添付の図面を用いて詳細に説明する。
【００１４】
図１は、実施の形態１にかかる半導体メモリ１０の機能ブロック図である。半導体メモリ１０は、１チップ上に２種類のメモリアレイ１１及び１２が搭載されており、各メモリアレイ１１及び１２は、バイアス電位発生回路１４及び１５より個別に動作電圧の供給を受ける。２つのバイアス電位発生回路１４及び１５は、コントロール回路１３から出力される信号ＥＮ１及びＥＮ２が”Ｈ”の場合に作動して所定レベルの電圧を出力すると共に、”Ｌ”の場合に動作を停止する。
【００１５】
中央演算処理装置（以下、ＣＰＵという）１６は、該半導体メモリ１０の使用状況に応じてスタンバイモードの設定コマンド、スリープモードの設定コマンド、半スリープモードの設定コマンド又は待機状態の解除コマンドを出力する。コントロール回路１３は、上記ＣＰＵ１６との間で所定のコマンド認識シーケンスを実行して該ＣＰＵ１６より出力されるコマンドを認識し、認識したコマンドに応じて所定のイネーブル信号ＥＮ１及びＥＮ２を出力する。上記ＣＰＵ１６の出力するコマンドは、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、アドレス及びデータ等の所定の組み合わせにより構成される。なお、上記コマンド認識のためのシーケンスは、例えばＤＲＡＭやＳＲＡＭにおいてテストモードを設定する際に広く用いられている手法であり、ここでの説明は省く。
【００１６】
図２は、ＣＰＵ１６より出力されるコマンドに応じて設定される半導体メモリ１０の状態、イネーブル信号ＥＮ１及びＥＮ２、アクセスの可否、及び、待機時に消費される電流量を示す図である。
（ａ）スタンバイモード
例えば、ＣＰＵ１６は待機時間が比較的短い場合にスタンバイモードを設定する。スタンバイモードの設定時、コントロール回路１３は、共に”Ｈ”の信号ＥＮ１及びＥＮ２を出力する。この場合、バイアス電位発生回路１４及び１５は、メモリアレイ１１及び１２へ所定の動作電圧を供給した状態を維持する。このスタンバイモードの設定時には、メモリアレイ１１及びメモリアレイ１２において電流Ｉａ＋Ｉｂが消費される。
【００１７】
スタンバイモードの設定時、メモリアレイ１１及び１２には定常的に動作電圧が供給されている。このため、上記ＣＰＵ１６から待機状態の解除コマンドが出力された場合、メモリアレイ１１及び１２は、直ちにアクセス可能なアクティブ状態となる。このアクティブ状態では、ＣＰＵ１６のメモリアレイ１１及び１２に対するアクセス状況に応じたアクティブ電流が消費される。
【００１８】
（ｂ）スリープモード
例えば、ＣＰＵ１６は、待機状態の解除後、直ちにデータの読み出し又は書き込みを行う必要のない場合には、待機時の消費電流を低減するためスリープモードを設定する。ＣＰＵ１６からスリープモード設定コマンドが入力されると、コントロール回路１３は共に”Ｌ”の信号ＥＮ１及びＥＮ２を出力し、バイアス電位発生回路１１及び１２の動作を停止させる。このスリープモードにおける待機状態においては、何等電流を消費しない。
【００１９】
ＣＰＵ１６からコントロール回路１３に待機状態の解除コマンドが出力されると、コントロール回路１３は、この解除コマンドに応じて信号ＥＮ１及びＥＮ２を”Ｌ”から”Ｈ”に切り換える。バイアス電位発生回路１４及び１５は、起動後、所定レベルの電圧を安定して出力するのに一定の時間ｔ１を要する。このため、メモリアレイ１１及び１２は、ＣＰＵ１６が起動コマンドを出力し、更に、所定の時間ｔ１が経過した後にアクセス可能なアクティブ状態となる。このアクティブ状態では、メモリアレイ１１及び１２において各アレイへのアクセス状況に応じて変化するアクティブ電流が消費される。
【００２０】
上記するように、スリープモードによる待機時には、外部から何らかのアクセスがなされるまでの間、メモリアレイ１１及び１２では全く電流を消費しない。しかし、スリープモードの解除後、バイアス電位発生回路１４及び１５の発生する電圧が所定のレベルに安定するまでの間，アクセスを行うことができないため、迅速なデータの読み出し及び書き込みのを行うことはできない。
【００２１】
（ｃ）半スリープモード
待機中の消費電流を低減したいが、待機状態の解除後、直ちに例えばメモリアレイ１１に対してデータの読み出し又は書き込みを行う必要のある場合、ＣＰＵ１６は半スリープモードを設定する。ＣＰＵ１６により半スリープモード設定コマンドが入力されると、コントロール回路１３は、信号ＥＮ１を”Ｈ”に維持した状態で、信号ＥＮ２を”Ｈ”から”Ｌ”に切り換え、バイアス電位発生回路１５の動作を停止させる。この半スリープモードによる待機状態では、メモリセルアレイ１１のみにおいて電流Ｉａが消費されるが、スタンバイモードの時（Ｉａ＋Ｉｂ）に比べて少ない電流消費量となる。
【００２２】
外部より何らかのアクセスがなされた場合、ＣＰＵ１６は、コントロール回路１３に待機状態の解除コマンドを出力する。コントロール回路１３は、この解除コマンドの入力に応じて、信号ＥＮ２を”Ｌ”から”Ｈ”に切り換える。半スリープによる待機時には、信号ＥＮ１は”Ｈ”であるため、メモリセルアレイ１１には所定のバイアス電圧が定常的に供給されている。このため、半スリープによる待機状態の解除後は、直ちにメモリアレイ１１に対するデータの読み出し及び書き込みを行うことができる。メモリアレイ１２は、メモリアレイ１１に対してデータの読み出し及び書き込みを行っている間にアクセス準備を行えばよい。
【００２３】
以上説明したように、半導体メモリ１０では、従来よりあるスタンバイモード及びスリープモードの他に半スリープモードを備え、該半スリープモードにより待機時における電流の消費量を低減しつつ、待機状態の解除後における迅速なデータの読み出し又は書き込みを可能とする。
【００２４】
なお、本実施の形態では、半スリープモードの設定時にはメモリアレイ１１を動作させた状態で、メモリアレイ１２へのバイアス電圧の供給を停止するが、場合によってはメモリアレイ１２を動作させた状態で、メモリアレイ１１へのバイアス電圧の供給を停止することとしても良い。
【００２５】
【発明の効果】
本発明の半導体メモリは半スリープモードを備え、該半スリープモードの設定時には、スリープの解除後に直ちにアクセスする必要のあるメモリアレイに対する動作電圧の供給を行ったままの状態で、その他のメモリアレイへの動作電圧の供給を停止する。これにより、外部からのアクセスの待機中にチップ上に搭載される複数のメモリアレイで消費される電流量を低減すると共に、スリープ解除後における迅速なデータの読み出し及び書き込みを可能にする。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体メモリの構成図である。
【図２】 半導体メモリの各待機状態における信号及びメモリの状態を表す図である。
【図３】 従来の半導体メモリの構成図である。
【図４】 従来の半導体メモリの構成図である。
【図５】 従来の半導体メモリの各待機状態における信号及びメモリの状態を表す図である。
【符号の説明】
１０，３０，４０ 半導体メモリ、１１，１２，３１，３２，４１，４２ メモリアレイ、１３，３３，４３ コントロール回路、１４，１５，３４，３５，４４ バイアス電位発生回路、１６，３６，４５ ＣＰＵ
【発明の属する技術分野】
本発明は、１チップ上に複数のメモリアレイを備える半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリの高集積化に伴い、１チップ上に搭載されるメモリアレイを構成するトランジスタの低消費電流化が進み、チップ内部の動作電圧は低くなる傾向にある。このため、半導体メモリには、外部より供給される電源電圧を降下させてチップ内動作電圧を供給する定電圧供給源であるバイアス電位発生回路を備えるものがある。
【０００３】
上記バイアス電位発生回路には、ノイズによる誤動作等を防止する為、ある程度大きな電流を流す必要がある。スタンバイ状態での当該バイアス電位発生回路で消費する電流は、半導体メモリの消費電流の低減を図る際に問題となる。
【０００４】
半導体メモリの上記スタンバイ状態での消費電流量を低減することを主な目的として、低消費電流型の定電圧発生回路が提案されている（特開平９−１７１８１号公報、特開平６−２４２８４７号公報、特開平５−２０６７５２号公報など）。
【０００５】
【発明が解決しようとする課題】
しかし、上記従来の技術を採用したとしてもスタンバイ状態が長く続く場合等、上記バイアス電位発生回路で無駄に電流が消費される状態は改善されない。この無駄な電流の消費を低減するため、スリープモードを備える半導体メモリが提案されている。当該半導体メモリでは、当該半導体メモリを制御する中央演算処理装置（以下、ＣＰＵという）から出力されるスリープモードの設定コマンドに応じて、バイアス電位発生回路の動作を停止させる。これにより、バイアス電位発生回路において無駄な電流が消費されるのを防止する。
【０００６】
近年、１チップ上にプログラム用のメモリ及びデータ用のメモリ等のように、２種類以上の異なるメモリを搭載する半導体メモリがでてきた。図３及び図４は、１チップ上に２つのメモリアレイを搭載する従来の半導体メモリ３０及び４０の機能ブロック図である。
【０００７】
図３に示す半導体メモリ３０は、２種類のメモリアレイ３１及び３２を備える。ＣＰＵ３６は、半導体メモリ３０の使用状況に応じて、所定のタイミングでスリープモード設定コマンド及び起動コマンドをコントロール回路３３に対して発行する。なお、前記のコマンドは、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、アドレス及びデータの所定の組み合わせとして半導体メモリ３０に入力される。コントロール回路３３はＣＰＵ３６より送られてくるコマンドを認識する。認識したコマンドがスリープモード設定コマンドの場合、コントロール回路３３は、バイアス電位発生回路３４及び３５の両方にディスイネーブル信号（ＥＮ＝”Ｌ”）を出力し、各回路の動作を停止させる。これにより、メモリ３０はスリープ状態になる。この後、半導体メモリ３０に起動コマンドが入力されると、コントロール回路３３は、前記起動コマンドの入力に対応して、バイアス電位発生回路３４及び３５の両方に対してイネーブル信号（ＥＮ＝”Ｈ”）を出力し、これらの回路を起動する。バイアス電位発生回路３４及び３５は、起動後、所定レベルの電圧を安定して出力するのに一定の時間を要する。このため、メモリアレイ３１及び３２は、ＣＰＵ３６が起動コマンドを出力し、更に、所定の時間経過した後にアクセス可能となる。
【０００８】
図４に示すメモリ４０は、上記メモリ３０の変形例であり、同じく１チップ上に２種類のメモリアレイ４１及び４２を備える。ＣＰＵ４５は、半導体メモリ４０の使用状況に応じて、所定のタイミングでスリープモード設定コマンド及び起動コマンドをコントロール回路４３に対して発行する。コントロール回路４３は、スリープモード設定コマンドの入力に対応して、バイアス電位発生回路４４にディスイネーブル信号（ＥＮ＝”Ｌ”）を出力し、回路の動作を停止させる。これにより、メモリ４０はスリープ状態になる。この後、半導体メモリ４０に起動コマンドが入力されると、コントロール回路４３は、前記起動コマンドの入力に対応して、バイアス電位発生回路４４に対してイネーブル信号（ＥＮ＝”Ｈ”）を出力して起動する。バイアス電位発生回路４４は、起動後、所定のレベルの電圧を安定して出力するのに一定の時間を要する。このため、メモリアレイ４１及び４２は、ＣＰＵ３５が起動コマンドを出力し、更に所定の時間経過した後にアクセス可能となる。
【０００９】
なお、メモリ４０は、１つのバイアス電位発生回路４４より２つのメモリセルアレイ４１、４２の両方に電流を供給する。これにより、一見するとスタンバイ状態における電流の消費量は低減されるように思われるが、実際には、メモリアレイ４１、４２の分の負荷のため回路定数を大きくする必要があり、結果的にはメモリ３０と同等の電流を消費することになる。
【００１０】
図５は、半導体メモリ３０又は４０に入力されるコマンド、メモリの状態、イネーブル信号ＥＮ、アクセスの可否及び消費電流の関係を示すタイムチャートである。
図示するように、スタンバイ状態を解除した際に直ちにアクセス可能となるが、スタンバイ状態の間、両方のメモリアレイで無駄な電流Ｉａ＋Ｉｂを消費する。また、スリープによる待機時には、両方のメモリアレイでの無駄な電流の消費はなくなるが、これを解除した後、一定の時間ｔ１が経過しなければアクセス可能とならない。
【００１１】
本発明の目的は、上記従来の半導体メモリの問題点を解決し、スタンバイ状態での消費電流量を低減すると共に、必要なメモリアレイへの迅速なデータの読み出しが可能な半導体メモリを提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体メモリは、１チップ上に複数のメモリアレイを搭載してなる半導体メモリであって、複数のメモリアレイのそれぞれに動作電圧を供給する複数の定電圧発生回路と、半スリープモードの設定に応じて、複数の定電圧発生回路の内、半スリープモード解除時に最初にアクセスするメモリアレイ以外の他のメモリアレイに対して動作電圧を供給する定電圧発生回路を停止させると共に、半スリープモードの解除に応じて、停止させた定電圧発生回路を起動させるコントロール回路と、を備えていることを特徴とする。
【００１３】
【発明の実施の形態】
本発明の半導体メモリは、１チップ上に２以上のメモリアレイを備え、外部からのアクセスを待機するモードとして、スタンバイモード及びスリープモードの他に、半スリープモードを備えることを特徴とする。半スリープモードの設定時には、スリープの解除後に直ちにアクセスする必要のあるメモリアレイへの動作電圧の供給を維持すると共に、前記メモリアレイ以外のメモリアレイに対する動作電圧の供給を停止した状態で、外部より何らかのアクセスがなされるのを待機する。このような半スリープモードを備えることで、外部からのアクセスの待機中に消費する電流を低減すると共に、スリープ解除後の迅速なデータの読み出し及び書き込みを可能にする。
以下、上記特徴を具備する本発明の半導体メモリの実施の形態について、添付の図面を用いて詳細に説明する。
【００１４】
図１は、実施の形態１にかかる半導体メモリ１０の機能ブロック図である。半導体メモリ１０は、１チップ上に２種類のメモリアレイ１１及び１２が搭載されており、各メモリアレイ１１及び１２は、バイアス電位発生回路１４及び１５より個別に動作電圧の供給を受ける。２つのバイアス電位発生回路１４及び１５は、コントロール回路１３から出力される信号ＥＮ１及びＥＮ２が”Ｈ”の場合に作動して所定レベルの電圧を出力すると共に、”Ｌ”の場合に動作を停止する。
【００１５】
中央演算処理装置（以下、ＣＰＵという）１６は、該半導体メモリ１０の使用状況に応じてスタンバイモードの設定コマンド、スリープモードの設定コマンド、半スリープモードの設定コマンド又は待機状態の解除コマンドを出力する。コントロール回路１３は、上記ＣＰＵ１６との間で所定のコマンド認識シーケンスを実行して該ＣＰＵ１６より出力されるコマンドを認識し、認識したコマンドに応じて所定のイネーブル信号ＥＮ１及びＥＮ２を出力する。上記ＣＰＵ１６の出力するコマンドは、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、アドレス及びデータ等の所定の組み合わせにより構成される。なお、上記コマンド認識のためのシーケンスは、例えばＤＲＡＭやＳＲＡＭにおいてテストモードを設定する際に広く用いられている手法であり、ここでの説明は省く。
【００１６】
図２は、ＣＰＵ１６より出力されるコマンドに応じて設定される半導体メモリ１０の状態、イネーブル信号ＥＮ１及びＥＮ２、アクセスの可否、及び、待機時に消費される電流量を示す図である。
（ａ）スタンバイモード
例えば、ＣＰＵ１６は待機時間が比較的短い場合にスタンバイモードを設定する。スタンバイモードの設定時、コントロール回路１３は、共に”Ｈ”の信号ＥＮ１及びＥＮ２を出力する。この場合、バイアス電位発生回路１４及び１５は、メモリアレイ１１及び１２へ所定の動作電圧を供給した状態を維持する。このスタンバイモードの設定時には、メモリアレイ１１及びメモリアレイ１２において電流Ｉａ＋Ｉｂが消費される。
【００１７】
スタンバイモードの設定時、メモリアレイ１１及び１２には定常的に動作電圧が供給されている。このため、上記ＣＰＵ１６から待機状態の解除コマンドが出力された場合、メモリアレイ１１及び１２は、直ちにアクセス可能なアクティブ状態となる。このアクティブ状態では、ＣＰＵ１６のメモリアレイ１１及び１２に対するアクセス状況に応じたアクティブ電流が消費される。
【００１８】
（ｂ）スリープモード
例えば、ＣＰＵ１６は、待機状態の解除後、直ちにデータの読み出し又は書き込みを行う必要のない場合には、待機時の消費電流を低減するためスリープモードを設定する。ＣＰＵ１６からスリープモード設定コマンドが入力されると、コントロール回路１３は共に”Ｌ”の信号ＥＮ１及びＥＮ２を出力し、バイアス電位発生回路１１及び１２の動作を停止させる。このスリープモードにおける待機状態においては、何等電流を消費しない。
【００１９】
ＣＰＵ１６からコントロール回路１３に待機状態の解除コマンドが出力されると、コントロール回路１３は、この解除コマンドに応じて信号ＥＮ１及びＥＮ２を”Ｌ”から”Ｈ”に切り換える。バイアス電位発生回路１４及び１５は、起動後、所定レベルの電圧を安定して出力するのに一定の時間ｔ１を要する。このため、メモリアレイ１１及び１２は、ＣＰＵ１６が起動コマンドを出力し、更に、所定の時間ｔ１が経過した後にアクセス可能なアクティブ状態となる。このアクティブ状態では、メモリアレイ１１及び１２において各アレイへのアクセス状況に応じて変化するアクティブ電流が消費される。
【００２０】
上記するように、スリープモードによる待機時には、外部から何らかのアクセスがなされるまでの間、メモリアレイ１１及び１２では全く電流を消費しない。しかし、スリープモードの解除後、バイアス電位発生回路１４及び１５の発生する電圧が所定のレベルに安定するまでの間，アクセスを行うことができないため、迅速なデータの読み出し及び書き込みのを行うことはできない。
【００２１】
（ｃ）半スリープモード
待機中の消費電流を低減したいが、待機状態の解除後、直ちに例えばメモリアレイ１１に対してデータの読み出し又は書き込みを行う必要のある場合、ＣＰＵ１６は半スリープモードを設定する。ＣＰＵ１６により半スリープモード設定コマンドが入力されると、コントロール回路１３は、信号ＥＮ１を”Ｈ”に維持した状態で、信号ＥＮ２を”Ｈ”から”Ｌ”に切り換え、バイアス電位発生回路１５の動作を停止させる。この半スリープモードによる待機状態では、メモリセルアレイ１１のみにおいて電流Ｉａが消費されるが、スタンバイモードの時（Ｉａ＋Ｉｂ）に比べて少ない電流消費量となる。
【００２２】
外部より何らかのアクセスがなされた場合、ＣＰＵ１６は、コントロール回路１３に待機状態の解除コマンドを出力する。コントロール回路１３は、この解除コマンドの入力に応じて、信号ＥＮ２を”Ｌ”から”Ｈ”に切り換える。半スリープによる待機時には、信号ＥＮ１は”Ｈ”であるため、メモリセルアレイ１１には所定のバイアス電圧が定常的に供給されている。このため、半スリープによる待機状態の解除後は、直ちにメモリアレイ１１に対するデータの読み出し及び書き込みを行うことができる。メモリアレイ１２は、メモリアレイ１１に対してデータの読み出し及び書き込みを行っている間にアクセス準備を行えばよい。
【００２３】
以上説明したように、半導体メモリ１０では、従来よりあるスタンバイモード及びスリープモードの他に半スリープモードを備え、該半スリープモードにより待機時における電流の消費量を低減しつつ、待機状態の解除後における迅速なデータの読み出し又は書き込みを可能とする。
【００２４】
なお、本実施の形態では、半スリープモードの設定時にはメモリアレイ１１を動作させた状態で、メモリアレイ１２へのバイアス電圧の供給を停止するが、場合によってはメモリアレイ１２を動作させた状態で、メモリアレイ１１へのバイアス電圧の供給を停止することとしても良い。
【００２５】
【発明の効果】
本発明の半導体メモリは半スリープモードを備え、該半スリープモードの設定時には、スリープの解除後に直ちにアクセスする必要のあるメモリアレイに対する動作電圧の供給を行ったままの状態で、その他のメモリアレイへの動作電圧の供給を停止する。これにより、外部からのアクセスの待機中にチップ上に搭載される複数のメモリアレイで消費される電流量を低減すると共に、スリープ解除後における迅速なデータの読み出し及び書き込みを可能にする。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体メモリの構成図である。
【図２】 半導体メモリの各待機状態における信号及びメモリの状態を表す図である。
【図３】 従来の半導体メモリの構成図である。
【図４】 従来の半導体メモリの構成図である。
【図５】 従来の半導体メモリの各待機状態における信号及びメモリの状態を表す図である。
【符号の説明】
１０，３０，４０ 半導体メモリ、１１，１２，３１，３２，４１，４２ メモリアレイ、１３，３３，４３ コントロール回路、１４，１５，３４，３５，４４ バイアス電位発生回路、１６，３６，４５ ＣＰＵ
Claims (1)
- １チップ上に複数のメモリアレイを搭載してなる半導体メモリであって、
複数のメモリアレイのそれぞれに動作電圧を供給する複数の定電圧発生回路と、
半スリープモードの設定に応じて、複数の定電圧発生回路の内、半スリープモード解除時に最初にアクセスするメモリアレイ以外の他のメモリアレイに対して動作電圧を供給する定電圧発生回路を停止させると共に、半スリープモードの解除に応じて、停止させた定電圧発生回路を起動させるコントロール回路と、を備えていることを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7538798A JP3741534B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体メモリ |
| US09/262,342 US6031780A (en) | 1998-03-24 | 1999-03-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7538798A JP3741534B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273382A JPH11273382A (ja) | 1999-10-08 |
| JP3741534B2 true JP3741534B2 (ja) | 2006-02-01 |
Family
ID=13574743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7538798A Expired - Fee Related JP3741534B2 (ja) | 1998-03-24 | 1998-03-24 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6031780A (ja) |
| JP (1) | JP3741534B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW457485B (en) * | 1998-09-08 | 2001-10-01 | Siemens Ag | Integrated semiconductor-memory |
| JP4983378B2 (ja) * | 1999-11-09 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2004062331A (ja) * | 2002-07-25 | 2004-02-26 | Ricoh Co Ltd | 直流電源装置 |
| JP2005071556A (ja) * | 2003-08-28 | 2005-03-17 | Renesas Technology Corp | 半導体記憶装置および半導体集積回路装置 |
| US7307907B2 (en) * | 2003-12-11 | 2007-12-11 | Texas Instruments Incorporated | SRAM device and a method of operating the same to reduce leakage current during a sleep mode |
| US7321516B2 (en) * | 2004-02-19 | 2008-01-22 | Stmicroelectronics, S.R.L. | Biasing structure for accessing semiconductor memory cell storage elements |
| JP2005303664A (ja) * | 2004-04-12 | 2005-10-27 | Ricoh Co Ltd | 差動増幅回路 |
| JP5514095B2 (ja) * | 2010-12-24 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101979732B1 (ko) | 2012-05-04 | 2019-08-28 | 삼성전자 주식회사 | 비휘발성 메모리 컨트롤러 및 비휘발성 메모리 시스템 |
| US9634625B2 (en) * | 2013-05-28 | 2017-04-25 | Mediatek Inc. | Radio frequency transmitter with extended power range and related radio frequency transmission method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206752A (ja) * | 1992-01-30 | 1993-08-13 | Hitachi Ltd | 半導体集積回路 |
| JP2735435B2 (ja) * | 1992-06-01 | 1998-04-02 | 三菱電機株式会社 | メモリカードのメモリ制御用回路 |
| JPH06242847A (ja) * | 1992-12-24 | 1994-09-02 | Hitachi Ltd | 基準電圧発生回路 |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
| US5563839A (en) * | 1995-03-30 | 1996-10-08 | Simtek Corporation | Semiconductor memory device having a sleep mode |
| KR0142970B1 (ko) * | 1995-06-24 | 1998-08-17 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| JPH10326493A (ja) * | 1997-05-23 | 1998-12-08 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
-
1998
- 1998-03-24 JP JP7538798A patent/JP3741534B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-04 US US09/262,342 patent/US6031780A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11273382A (ja) | 1999-10-08 |
| US6031780A (en) | 2000-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6240048B1 (en) | Synchronous type semiconductor memory system with less power consumption | |
| US7412613B2 (en) | Integrated circuit devices that support dynamic voltage scaling of power supply voltages | |
| US8164965B2 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| US6256252B1 (en) | Memory-embedded semiconductor integrated circuit device having low power consumption | |
| US6845055B1 (en) | Semiconductor memory capable of transitioning from a power-down state in a synchronous mode to a standby state in an asynchronous mode without setting by a control register | |
| CN110310686B (zh) | 存储器元件及其电源控制方法 | |
| KR100779871B1 (ko) | 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 | |
| JP5006334B2 (ja) | セルフリフレッシュを用いた低消費電力の半導体集積回路 | |
| US5804893A (en) | Semiconductor device with appropriate power consumption | |
| JP3741534B2 (ja) | 半導体メモリ | |
| JP2007128603A (ja) | メモリ回路 | |
| US7889570B2 (en) | Memory device input buffer, related memory device, controller and system | |
| US20030182588A1 (en) | Method and apparatus for controlling power states in a memory device utilizing state information | |
| US8675440B2 (en) | Method controlling deep power down mode in multi-port semiconductor memory | |
| KR100230372B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 | |
| KR100587690B1 (ko) | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 | |
| US20080037354A1 (en) | Word line voltage control circuit for memory devices | |
| CN110739013B (zh) | 动态随机存取存储器 | |
| KR100269295B1 (ko) | 데이터입/출력마스크(dqm)버퍼 | |
| US6700830B2 (en) | Semiconductor integrated circuit | |
| JP2007013190A (ja) | 半導体装置 | |
| JP2002334578A (ja) | 半導体装置 | |
| KR20010017695A (ko) | 기입 동작시 전류 소모가 적은 램버스 디램 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131118 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |