JPH0481109A

JPH0481109A - 差動増幅回路

Info

Publication number: JPH0481109A
Application number: JP2195145A
Authority: JP
Inventors: Yusuke Yamada; 山田　友右; Kenji Kano; 賢次加納; Masao Arimoto; 正生有本; Eiji Onishi; 大西　英司
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］この発明は、入力電圧が電源電圧方向と、接地方向との
間で広く活性化されて動作可能な差動増幅回路に関する
ものである。

〔従来の技術〕

第３図および第４図に、従来よりよ（用いられている、
Ｃ−ＭＯＳで構成された差動増幅回路の一例を示す。図
において、Ｑ、、Ｑ２は差動増幅器を構成するＰチャン
ネルＭＯＳトランジスタで、それぞれのゲート電極が差
動増幅回路の十人力および一入力回路となっている。Ｑ
３．Ｑ、はＮチャンネルＭＯＳトランジスタで構成され
たカレントミラー回路、Ｑ、はトランジスタＱ、、Ｑ、
のソースが結合された部分にバイアス電流を供給する定
電流源用のＰチャンネルトランジスタ、またＱ６はダイ
オード接続されたＰチャンネルＭＯＳトランジスタで、
トランジスタＱ、をバイアスするために抵抗Ｒ７によっ
て電流設定されている。

次に動作について説明する。ＰチャンネルＭＯＳトラン
ジスタＱ、、Ｑ、のソース電極同士を接続した差動回路
は、トランジスタＱ、、Ｑ、の各ゲート電極を入力とす
ることにより差動増幅回路として働く。つまり、トラン
ジスタＱ、、Ｑｚのゲートに印加されるそれぞれの士人
力信号と一人力信号の差によってトランジスタＱ、、Ｑ
２のドレイン電流が変化し、この電流はトランジスタＱ
３、Ｑ４からなるカレントミラー回路を負荷として増幅
され、出力端子に信号が出力される。なお、この回路は
従来各分野で良く用いられ、その構成および動作がよく
知られている公知の回路である。

〔発明が解決しようとする課題〕

第３図で説明した従来方式〇差動回路は、その構成され
ているＮチャンネルまたはＰチャンネルトランジスタに
必要なバイアス電圧のために入力電圧の動作可能電圧範
囲が制限されるという欠点があった。たとえば、これら
差動増幅回路の電源電圧を通常よく用いられるディジタ
ル系デバイスの標準電圧（＝５Ｖ）とすると、その入力
側は必ずしも０■〜５■の間の全振幅で動作可能なわけ
ではなく、ロス電圧により動作可能な範囲が制限される
。

第４図に第３図の回路の直流バイアス状態を図示して、
説明する。この場合、ＧＮＤ　（接地）方向は、Ｑ３の
ＶＧｓ、　Ｑ＋の■。５．Ｑ、の■。、で動作限界電圧
ＶＩＬが決定されＶ　ＩＬ　＝Ｖ　Ｇｇ３＋　Ｖ　ＤＳＩ　　Ｖ　ＧＳＩ
となり、Ｖｃｓｚ　＝ＶＧＳｌ　＝０．　８　Ｖ、　　
Ｖｎｓ＝Ｑ９ＩＶ（まで動作する）とするとＶＩＬ＝Ｏ６８Ｖ＋Ｏ，ＩＶ−０，８Ｖ＝Ｏ，ＩＶとな
る。

一方、電源Ｖ、側はＱ５のＶｏｓ、　　Ｑ、またはＱ２
のＶＧＳで決定され、Ｖ　＋Ｈ−Ｖ　ｃｃ　　（Ｖ　ｏ
ｓ、Ｖ　ｃｓ＋）となり、Ｖｏｓｓ　＝０．　　Ｉ　Ｖ、　　ＶＧＳＩ　　＝０．
　８　Ｖとすると、Ｖ＋ｕ−５（０，８±０．１）−４
，ＩＶとなる。

これは、第３図の回路がＧＮＤ　（接地）方向は０．１
■程度のロス電圧であるのに対し、ＶＣＣ（ＰＩが０．
９Ｖもの大きなロス電圧が発生し、５Ｖの電＃電圧を印
加しても、実際には入力としてＶ　（（側では、４．１
■までしか入力できない制限があることを示している。

ここで、■。、＝０．８Ｖとしたのはこれら、差動増幅
に使用されるトランジスタがバイアスされるのに必要な
ゲート・ドース○Ｎ電圧の一例であり、また■。ｓ−０
，ＩＶとしたのは、ドレイン・ソース間電圧が、トラン
ジスタとして動作する限界電圧を設定したものである。

次に第５図は第３図のＰ形とＮ形をすべて相反する極性
の構造に反転された回路である。この場合、第６図に示
すように第３図の回路とは逆にＧＮＤ接地側のロス電圧
が大きく制限される回路となってしまう。これはＶｃｃ
／２　（＝２．５Ｖ）を中心として正弦波などを入力し
た場合の出力波形の非対称性からみてもよくわかる。

従来回路は、このようにどちらの方式を用いても必ず接
地または電源側に大きなロス電圧を発生し、入力動作範
囲が狭く限定される欠点があった。

この発明は上記のような問題点を解消するためになされ
たもので、差動増幅回路の動作入力電圧範囲をＧＮＤ　
（接地）側にも■、Ｃ側にも十分法がる電圧利用率の高
い差動増幅回路を提供することを目的とする。

また、この発明はＣ−ＭＯＳアナログ回路でしばしば問
題となるＣ−ＭＯ３特有のＶＧＳ電圧のロスが大きい点
を解消し、その性能を向上させることを目的としている
。

〔課題を解決するための手段〕

本発明は、これらの問題点を解消するためになされたも
ので、差動増幅回路の入力電圧を広げるためにＰチャン
ネルＭＯ３Ｉ−ランジスタで構成された差動増幅回路と
、ＮチャンネルＭＯ３で構成された差動増幅回路を並列
駆動することによりその特性の改良を図ったものである
。

〔作用〕

本発明によれば、ＰチャンネルＭＯ３）ランジスタ構成
で不利な電源側のロス動作領域をＮチャンネル動作の差
動増幅回路でカバーし、ＮチャンネルＭＯ３）ランジス
タ構成で不利なＧＮＤ　（接地）側のロス電圧頭載をＰ
チャンネルＭＯＳトランジスタの差動増幅回路でカバー
して、ＣＮＤからＶＣＣまでの全領域にわたって動作範
囲を広げることを改良の作用としている。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による差動増幅回路を示し、
図において、Ｑ、、Ｑ２は差動増幅器を構成するＰチャ
ンネルＭＯ３）ランジスタであり、その出力ドレイン電
流は、ＮチャンネルＭＯ３トランジスタＱ、、Ｑ、に伝
えられ、さらにトランジスタＱ３とＱ　＋　７で１組、
トランジスタＱ４とＱｌで１組のカレントミラー回路が
構成される。

方、ＮチャンネルＭＯＳトランジスタＱ８とＱ９で構成
された差動増幅器は前記Ｐチャンネルの場合と同様にそ
の出力ドレイン電流はＰチャンネルＭＯＳトランジスタ
Ｑ１゜、Ｑ１□に伝えられ、さらにトランジスタＱ１゜
とＱｌｌで１組、トランジスタＱ、□、Ｑ１３で１組の
カレントミラー回路が構成される。また、トランジスタ
Ｑ１□とＱｌ。、トランジスタＱ１８とＱｌ３はそれぞ
れそのドレイン同士が接続されている。

なお、トランジスタＱ６．Ｑ６および抵抗Ｒ７で構成さ
れている部分とトランジスタＱ　＋　４　、　　Ｑ　＋
　５および抵抗Ｒ１６で構成された部分は、従来回路で
示したのと同様のバイアス回路である。

次にこの実施例の動作について説明する。

第１図において、電源付近の前記４．１■以上の領域で
は、従来例と同様にＱ、、Ｑ２からなるＰｃｈ）ランジ
スタを入力する差動増幅器は動作しない。しかし、Ｎｃ
ｈ）ランジスタＱ、、Ｑ。

を入力とすると差動増幅器は動作する。トランジスタＱ
８のドレイン電流Ｉ。８はトランジスタＱ、。

Ｑ、のカレントミラー回路によってＩ　Ｏ１＋　が流さ
れる。このＩ　Ｄｌｌ　はトランジスタＱ４に流れ込み
、トランジスタＱ、、Ｑ、、からなるカレントミラー回
路によりＩＤｌ１１が流れる。この時トランジスタＱ１
とＱ２は動作不能であるから、Ｉ　ｎＩ、　　Ｉ　Ｄ２
は流れない。つまり、この場合電源方向の動作に不利な
Ｑ、、Ｑ、からなる差動回路は４．１■以上の人力では
いわゆるＯＦＦモードとなり、トランジスタＱ２のドレ
インはカレントミラー回路のＱ４に接続されてはいるも
のの、カットオフとなっており、トランジスタＱ４のカ
レントミラー用素子はｔ源方向で活性化されているＱ、
、Ｑ、０Ｎｃｈ差動回路の出力電流をＱｌｌより伝達さ
れて動作することになる。

一方、ＧＮＤ付近の前記０．９Ｖ以下の領域では、従来
例と同様にトランジスタＱ、、Ｑ、からなるＮｃｈ）ラ
ンジスタを入力する差動増幅器は動作しない。しかし、
Ｑ、、Ｑ２からなるＰｃｈトランジスタを入力とする差
動増幅器は動作する。

トランジスタＱ２のドレイン電流ＩＤ２はＱ、、Ｑｌ、
のカレントミラー回路によりｌ０１８が流れる。

この時トランジスタＱ、、Ｑ、は動作不能であるから、
■。８．１１は流れない。つまり、こちらの場合はＧＮ
Ｄ方向の動作に不利なＱ、、Ｑ、からなる差動増幅器は
、０．９ｖ以下の入力では、ＯＦＦモードとなり、トラ
ンジスタＱ、はカレントミラー回路のＱ　Ｉ　Ｇに接続
されてはいるもののカットオフとなっており、ＧＮＤ方
向で活性化されているＰチャンネルトランジスタＱ、、
Ｑ２を入力する差動増幅器の出力電流によってのみ動作
することになる。

そしてその中間の０．９Ｖ〜４．１■の領域ではＰチャ
ンネルトランジスタＱ、、Ｑ２、Ｎチャンネルトランジ
スタＱ、、Ｑ、の両者の差動増幅器が動作し、これらの
電流が合成される形で動作する。

このように、本実施例は、第７図に示すブロック図によ
って説明されるように、Ｎチャンネルトランジスタから
なる差動増幅器１０．ＮｃｈとＰチャンネルトランジス
タからなる差動増幅器■。、、。

のそれぞれの電流の和を出力し、入力は共通にした差動
増幅回路である。

以下、本発明の他の実施例を図について説明する。

第２図において、Ｑ、、Ｑ２はＰチャンネルＭＯＳトラ
ンジスタで構成された差動増幅器であり、両トランジス
タのドレインはトランジスタＱ。

Ｑ４からなるカレントミラー回路に接続される。

一方、ＮチャンネルＭＯ３）ランジスタＱ、、Ｑ、で構
成された差動増幅器はその出力ドレイン電流がトランジ
スタＱ　ｌｏ　、　　Ｑｌ　３に伝えられ、トランジス
タＱ１゜、Ｑｌ、で１組、トランジスタＱ、３．　　Ｑ
、２で１組のカレントミラー回路が構成されている。

そして、これらの差動増幅器の出力ドレイン電流の和を
とるために、トランジスタＱ１□とＱ、、ＱとＱ４のド
レイン同士を接続することで、前記第１図の実施例と同
様の効果を奏する。

また、上記実施例では、ＣＭＯ３）ランジスタの場合に
ついて説明したが、バイポーラトランジスタであっても
同様の効果を得られるのはいうまでもない。しかし、ベ
ース電流を考えると電界効果型トランジスタの方がより
有利ではある。

５発明の効果〕以上のように、本発明によれば、ＰチャンネルＭＯ３）
ランジスタで構成された差動増幅回路と、Ｎチャンネル
ＭＯ３で構成された差動増幅回路とを並列駆動すること
によりその特性の改良を図るようにしたので、差動増幅
回路の動作入力電圧範囲をＣＮＤ　（接地）側にもＶＣ
Ｃ側にも十分に拡がる電圧利用率の高い差動増幅回路を
得ることができ、また、ＣＭＯＳアナログ回路でしばし
ば問題となるＣＭＯＳトランジスタに特有の■ＧＳ！圧
のロスが大きい点を解消し、性能を向上させることがで
きるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による差動増幅回路の構成
を示す図、第２図はこの発明の他の実施例を示す図、第
３図は従来の差動増幅回路の構成を示す図、第４図は第
３図のバイアス電圧を図示した説明図、第５図および第
６図はこの発明の他の実施例とそのバイアス電圧を図示
した説明図である。第７図は本発明の基本的なブロック
構成を示す図である。図において、Ｑｌ、Ｑ−、Ｑｓ　、Ｑ６．ＱｌｏＱ　Ｉ
Ｉ＋　　Ｑｔｚ、　ＱｔｉはＰｃｈトランジスタ、Ｑ３
゜Ｑ、、Ｑ、、Ｑ、、Ｑ、、、Ｑ、、はＮｃｈトランジ
スタ、Ｒｔ、Ｒｔ−は抵抗である。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）第１および第２のＰチャンネル電界効果形トラン
ジスタのソース電極を共通にして、第１および第２のゲ
ート電極に信号を入力し、また、第１および第２のトラ
ンジスタのドレイン電極に所要数のカレントミラー回路
を接続して構成された第１の差動増幅回路と、第３および第４のＮチャンネル電界効果トランジスタの
ソース電極を共通にして、第３および第４のゲート電極
に信号を入力し、また第３および第４のトランジスタの
ドレイン電極に所要数のカレントミラー回路を接続して
構成された第２の差動増幅回路とを備え、第１および第２の差動増幅回路を同時に動作させ、かつ
第１の差動増幅回路と第２の差動増幅回路のそれぞれの
ドレインに接続されたカレントミラー回路より出力され
る電流出力信号を合成して出力することを特徴とする差
動増幅回路。