JP4695621B2

JP4695621B2 - 半導体回路

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Description

本発明は差動増幅回路に関する。特に、出力インピーダンスをコントロールすることにより差動出力を安定させる差動増幅回路に関する。

一般的な広範囲同相入力を有する増幅回路として、入力段をＮＭＯＳ型差動対とＰＭＯＳ型差動対で構成し、出力段にはカスコードカレントミラーを用いた差動演算増幅回路を図９に示す。

広範囲同相入力に対する一般的なＰｃｈ入力部1とＮｃｈ入力部２は、入力端子ＩＮ＋、ＩＮ−と、ＰｃｈＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１４と、ＮｃｈＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１３とで構成されている。ＭＯＳトランジスタＭ１３、Ｍ１４はゲート電位であるＶｂ４、Ｖｂ５の電位により、定電流源となっている。

出力端子ＯＵＴを駆動する出力部３はカスコード接続されたＰｃｈＭＯＳトランジスタＭ２、Ｍ４、ＮｃｈＭＯＳトランジスタＭ６、Ｍ８により構成されている。

出力部３と電流ミラー関係にある電流ミラー回路部４は、カスコード接続されたＰｃｈＭＯＳトランジスタＭ１、Ｍ３と、ＮｃｈＭＯＳトランジスタＭ５、Ｍ７により構成されている。

ＰｃｈＭＯＳトランジスタＭ１、Ｍ２はゲート電位Ｖｂ１により定電流源となっており、ＰｃｈＭＯＳトランジスタＭ３とＭ４はゲート電位Ｖｂ２を、ＮｃｈＭＯＳトランジスタＭ５とＭ６のゲート電位はＶｂ３を与えられている。

さらに、Ｐｃｈ入力部１、Ｎｃｈ入力部２に流れる電流により、カレントミラー電流源となるＮｃｈＭＯＳトランジスタＭ７、Ｍ８のゲート電圧にフィードバックがかかるようにＭＯＳトランジスタＭ７、Ｍ８のゲートを電流ミラー回路部４のフィードバックトランジスタＭ３、Ｍ５のドレインがノードＸ１に接続されている。

入力ＩＮ＋、ＩＮ−の入力電圧が変動することにより、入力部1、２に流れる電流が変わると、電流ミラー回路部４のＭＯＳトランジスタＭ３、Ｍ５、Ｍ７に流れる電流が変化する。もし、ＭＯＳトランジスタＭ７、Ｍ８のゲート電位を固定し、一定電流の駆動能力に固定されていると、ＭＯＳトランジスタＭ７、Ｍ８の電流が減った場合にＭＯＳトランジスタＭ７、Ｍ８は非飽和領域での動作となる。このため、ＶＤＳ電位が下がりＭＯＳトランジスタＭ５、Ｍ６のＶＧＳが上がり、ＭＯＳトランジスタＭ５も非飽和領域での動作となる。このため、ＶＤＳ電位が下がり出力ＯＵＴは極端に電位が下がることとなる。図９の回路では、ノードＸ１の電位が変化した場合に、ＭＯＳトランジスタＭ７、Ｍ８のゲート電位を変化させ、電流量を調整することにより出力ＯＵＴを安定化する。これは、出力の振幅中心を安定化するために、カレントミラー電流源のＭＯＳトランジスタＭ７、Ｍ８が重要な働きをしているということができる。

ここで、近年では、電源電圧の低電圧化に伴い、電源ノイズの影響が顕著化してきているため、特開平６−２３７１２８に示されるように出力の差動化が必要とされている。

特開平６−２３７１２８に示されるＰＮＰ、ＮＰＮトランジスタをＮｃｈ、ＰｃｈＭＯＳトランジスタに置き換えた回路を図１０に示す。この技術により、出力電流経路とは別に用意されたダミーのカスコード接続されたトランジスタの中心電圧から、カレントミラー電流源のＭＯＳトランジスタＭ７、Ｍ８のゲート電圧を取ることにより、安定化した差動出力ＯＵＴ＋、ＯＵＴ−信号が実現されている。

しかし、出力電流経路とは別に用意されたダミーのカスコード接続されたトランジスタを設けるため、余分な電流が必要となり、高速性、低電力性では問題となる。
特開平６−２３７１２８公報

図１０に従来の回路を示す。また、図１１、図１２に図１０の回路の入力ＩＮ＋とＩＮ−の電源電圧付近での入力振幅電位差を横軸とした、各ノードの電圧波形、電流波形を示す。また、図１３、図１４に図１０の回路の入力ＩＮ＋とＩＮ−の接地電圧付近での入力振幅電位差を横軸とした、各ノードの電圧波形、電流波形を示す。

図１０の従来の回路では、カレントミラー電流源のＭＯＳトランジスタＭ７、Ｍ８のゲート電位をコントロールするフィードバックトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４に電流Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４を流す必要がある。しかし、この電流は、出力端子ＯＵＴ＋、ＯＵＴ−の推移速度を決めるＩ３、Ｉ４とは関係のない電流である。携帯電話等に使用される回路では、消費電力を抑えるために低電圧、低電流、高速動作を必要とする。よって、図１０の従来の回路のように出力端子ＯＵＴ＋、ＯＵＴ−の推移速度と関係のない別の電流を流すことは問題となる。

また、出力振幅である出力ＯＵＴ＋とＯＵＴ−の電位差は、出力電流Ｉ３、Ｉ４とＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ４、Ｍ６のソースドレイン間の出力抵抗によって決まる。出力の推移速度は出力電流Ｉ３、Ｉ４と出力ＯＵＴ＋、ＯＵＴ−の信号を受けるＭＯＳトランジスタのゲート容量によって決まる。

すなわち、出力電流Ｉ３、Ｉ４の電流が減ることにより、出力振幅が小さくなり、推移速度が遅くなる。入力ＩＮ＋、ＩＮ−の同相入力電位が電源電圧付近の高い電圧から接地電圧付近の低い電圧に変化することにより、ＭＯＳトランジスタＭ１５、Ｍ１６、Ｍ４、Ｍ６は飽和状態での動作であるため、ソースドレイン間の出力抵抗はほぼ一定であり、出力ＯＵＴ＋、ＯＵＴ−の信号を受けるＭＯＳトランジスタのゲート容量も一定である。しかし、従来の回路では、前述したように、入力ＩＮ＋、ＩＮ−の同相入力電位が電源電圧付近の高い電圧から接地電圧付近の低い電圧まで変化し、出力電流Ｉ３、Ｉ４の電流変化は（Ｉ１−Ｉ１０）／２−Ｉ１／２＝−Ｉ１０／２、（Ｉ２−Ｉ９）／２−Ｉ２／２＝−Ｉ９／２となる。これにより、回路出力の出力振幅、推移速度が同相入力電位の変化により変化することになる。出力電流Ｉ３、Ｉ４の電流変化により、出力ＯＵＴ＋、ＯＵＴ−の振幅電圧、推移速度が変化することで、出力ＯＵＴ＋、ＯＵＴ−の信号を受ける回路の動作速度が変化する。一般的なＭＯＳトランジスタ回路では、入力信号の振幅電圧が小さく、推移速度が遅い場合は、動作速度が低下する。そのため、同相入力電位の変化により、出力電流Ｉ３、Ｉ４の電流が変化し動作速度の低下が問題となる。

本発明にかかる増幅回路は、差動出力段と差動入力段を有する増幅回路であって、差動出力段は第１の電源と第２の電源間に接続されている差動信号を出力する第１の電流経路と第２の電流経路を有し、第１の電流経路は、第１の電源と第１ノード間に第１抵抗素子、第１ノードと第２ノード間に第１トランジスタと第２トランジスタ、第２ノードと第２の電源間に第２抵抗素子を有し、第２の電流経路は、第１の電源と第３ノード間に第３抵抗素子、第３ノードと第４ノード間に第３トランジスタと第４トランジスタ、第４ノードと第２の電源間に第４抵抗素子を有し、第１トランジスタのゲートは、第４ノードと接続され、第２トランジスタのゲートは、第３ノードと接続され、第３トランジスタのゲートは、第２ノードと接続され、第４トランジスタのゲートは、第１ノードと接続され、差動入力段の出力する電流は、第１ノード、第３ノードに接続されることを特徴とするものである。

本発明にかかる増幅回路によれば、フィードバックトランジスタを用いず、出力を駆動するトランジスタのゲートをミラー関係にある接点と接続することで、同相入力電圧に合わせたフィードバックをかけ、電流を増加させることなく差動出力を実現できる。

本発明によれば、同相入力電位の変化で出力トランジスタに流れる電流が変化し回路の動作速度が低下するのを防ぐことができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる差動出力増幅回路の構成の一例を示す。

差動出力増幅回路１００は、入力端子１１（入力ＩＮ＋）、入力端子１２（入力ＩＮ−）と、広範囲同相入力に対する一般的なＰｃｈ入力部１とＮｃｈ入力部２と、出力部７と、出力端子２１（出力ＯＵＴ＋）、出力端子２２（出力ＯＵＴ−）で構成されている。

Ｐｃｈ入力部１は、ＰｃｈＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１４で構成されている。ＭＯＳトランジスタＭ１１は、ゲートに入力端子１２、ドレインにノードＸ６を、ソースにＭＯＳトランジスタＭ１４のドレインを接続する。ＭＯＳトランジスタＭ１２は、ゲートに入力端子１１、ドレインにノードＸ５を、ソースにＭＯＳトランジスタＭ１４のドレインを接続する。ＭＯＳトランジスタＭ１４は、ゲートに電位Ｖｂ５を入力し、ドレインにＭＯＳトランジスタＭ１１とＭ１２のソースを、ソースに高電位側電源を接続する。ＭＯＳトランジスタＭ１４は、ゲート電位であるＶｂ５の電位により、定電流源となっている。

Ｎｃｈ入力部２は、ＮｃｈＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１３で構成されている。ＭＯＳトランジスタＭ９は、ゲートに入力端子１２、ドレインにノードＸ４を、ソースにＭＯＳトランジスタＭ１３のドレインを接続する。ＭＯＳトランジスタＭ１０は、ゲートに入力端子１１、ドレインにノードＸ３を、ソースにＭＯＳトランジスタＭ１３のドレインを接続する。ＭＯＳトランジスタＭ１３は、ゲートに電位Ｖｂ４を入力し、ドレインにＭＯＳトランジスタＭ９とＭ１０のソースを、ソースに低電位側電源ＶＳＳを接続する。ＭＯＳトランジスタＭ１３は、ゲート電位であるＶｂ４の電位により、定電流源となっている。

出力部７は、出力端子２１、２２を駆動する、ＰｃｈＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１５、Ｍ４と、ＮｃｈＭＯＳトランジスタＭ１６、Ｍ６、Ｍ１９、Ｍ２０で構成される。ＭＯＳトランジスタＭ１７は、ゲートにＶｂ１を入力し、ソースに高電位側電源ＶＤＤを、ドレインにノードＸ３を接続する。ＭＯＳトランジスタＭ１８は、ゲートにＶｂ１を入力し、ソースに高電位側電源ＶＤＤを、ドレインにノードＸ４を接続する。ＭＯＳトランジスタＭ１５は、ゲートにノードＸ６を、ソースにノードＸ３を、ドレインに出力端子２２を接続する。ＭＯＳトランジスタＭ４は、ゲートにノードＸ５を、ソースにノードＸ４を、ドレインに出力端子２１を接続する。ＭＯＳトランジスタＭ１６は、ゲートにノードＸ４を、ソースにノードＸ５を、ドレインに出力端子２２を接続する。ＭＯＳトランジスタＭ６は、ゲートにノードＸ３を、ソースにノードＸ６を、ドレインに出力端子２１を接続する。ＭＯＳトランジスタＭ１９は、ゲートにＶｂ２を入力し、ソースに低電位側電源ＶＳＳを、ドレインにノードＸ５を接続する。ＭＯＳトランジスタＭ２０は、ゲートにＶｂ２を入力し、ソースに低電位側電源ＶＳＳを、ドレインにノードＸ６を接続する。ＭＯＳトランジスタＭ１７、Ｍ１５、Ｍ１６、Ｍ１９およびＭ１８、Ｍ４、Ｍ６、Ｍ２０は、カスコード接続されている。

Ｐｃｈ入力部１を構成しているＭＯＳトランジスタＭ１１には電流Ｉ１１、ＭＯＳトランジスタＭ１２には電流Ｉ１２が流れる。Ｎｃｈ入力部２を構成しているＭＯＳトランジスタＭ９には電流Ｉ９、ＭＯＳトランジスタＭ１０には電流Ｉ１０が流れる。

出力部７を構成しているＭＯＳトランジスタＭ１７にはＩ１７、ＭＯＳトランジスタＭ１８にはＩ１８、ＭＯＳトランジスタＭ１５、Ｍ１６には電流Ｉ３、ＭＯＳトランジスタＭ４、Ｍ６には電流Ｉ４、ＭＯＳトランジスタＭ１９には電流Ｉ１９、ＭＯＳトランジスタＭ２０には電流Ｉ２０が流れる。

ここで、入力ＩＮ＋とＩＮ−に同一電位が入力された場合、電流Ｉ９とＩ１０は等しく、Ｉ１１とＩ１２は等しく、Ｉ１７とＩ１８は等しく、Ｉ３とＩ４は等しく、Ｉ１９とＩ２０は等しくなるように各トランジスタのディメンジョンを設定する。つまり、ＭＯＳトランジスタＭ９とＭ１０、またＭＯＳトランジスタＭ１１とＭ１２、またＭＯＳトランジスタＭ１７とＭ１８、またＭＯＳトランジスタＭ１５とＭ４、またＭＯＳトランジスタＭ１６とＭ６、またＭＯＳトランジスタＭ１９とＭ２０はそれぞれ等しいディメンジョンで形成される。

また、Ｖｂ１とＶｂ２により、ＭＯＳトランジスタＭ１７、Ｍ１８とＭ１９、Ｍ２０のＶＧＳを一定としているが、入力ＩＮ＋、ＩＮ−の同相入力電位変化により、Ｉ９、Ｉ１０とＩ１１、Ｉ１２の電流が変化する。このため、Ｉ１７、Ｉ１８、Ｉ１９、Ｉ２０も変化し、その電流に変化に合わせてＭＯＳトランジスタＭ１７、Ｍ１８とＭ１９、Ｍ２０は飽和状態（低電流源）から非飽和状態（抵抗）に推移する。

以上、図１の回路では、各出力駆動トランジスタＭ１５、Ｍ４、Ｍ１６、Ｍ６のゲートに、各々逆相出力のカスコード接続されたトランジスタにより、同相入力電圧に対するフィードバックをかける構成となっていることがわかる。

以下、図１の差動出力増幅回路の動作を説明する。入力端子１１と１２に同相入力電位が電源電圧付近の高い電圧で印加された場合、Ｐｃｈ入力部１はＯＦＦしＭＯＳトランジスタＭ１１、Ｍ１２に流れる電流Ｉ１１、Ｉ１２は０Ａとなる。逆にＮｃｈ入力２はＯＮし、ＭＯＳトランジスタＭ９、Ｍ１０に電流Ｉ９、Ｉ１０が流れる。よって、同相入力電位が電源電圧付近の高い電圧で印加された場合は図２に示す回路とみなすことができる。よって、以下図２の回路構成を元に説明する。

Ｎｃｈ入力２がＯＮすることにより、出力部７のノードＸ３、Ｘ４の電位が下がる。ＭＯＳトランジスタＭ１５、Ｍ１６とＭ４、Ｍ６は同一の電流Ｉ３とＩ４を流す。よって、各トランジスタのＶＧＳを確保するため、ノードＸ６、Ｘ５の電位が下がる。

また、ＭＯＳトランジスタＭ１７は飽和状態（定電流源）となって、電流Ｉ１７を流す。出力ＯＵＴ−の駆動トランジスタＭ１５、Ｍ１６、Ｍ１９の電流はＩ１７−Ｉ１０として電流Ｉ３が流れる。同様にＭＯＳトランジスタＭ１８は飽和状態（定電流源）となって、電流Ｉ１８を流す。出力ＯＵＴ＋の駆動トランジスタＭ４、Ｍ６、Ｍ８の電流はＩ１８−Ｉ９として電流Ｉ４が流れる。

次に入力端子１１と１２に同相入力電位が接地電圧付近の低い電圧で印加された場合、Ｎｃｈ入力部２はＯＦＦしＭＯＳトランジスタＭ９、Ｍ１０に流れる電流Ｉ９、Ｉ１０は０Ａとなる。逆にＰｃｈ入力部１はONしＭＯＳトランジスタＭ１１、Ｍ１２に電流Ｉ１１、Ｉ１２が流れる。よって、同相入力電位が接地電圧付近の高い電圧で印加された場合は図３に示す回路とみなすことができる。よって、以下図３の回路構成を元に説明する。

Ｐｃｈ入力部１がＯＮすることにより、出力部７のノードＸ６、Ｘ５の電位が上がる。ＭＯＳトランジスタＭ１５、Ｍ１６とＭ４、Ｍ６は同一の電流Ｉ３とＩ４を流す。よって、各トランジスタのＶＧＳを確保するため、ノードＸ３、Ｘ４の電位も同様に上がる。

また、ＭＯＳトランジスタＭ１９は飽和状態（定電流源）となって、電流Ｉ１９を流す。出力ＯＵＴ−の駆動トランジスタＭ１５、Ｍ１６、Ｍ１７の電流はＩ１９−Ｉ１２として電流Ｉ３が流れる。同様にＭＯＳトランジスタＭ２０は飽和状態となって、電流Ｉ８を流し、出力ＯＵＴ＋の駆動トランジスタＭ４、Ｍ６、Ｍ１８の電流はＩ２０−Ｉ１１として電流Ｉ４が流れる。

以上のことから、ＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１９、Ｍ２０の飽和状態での電流を同一、Ｍ１３、Ｍ１４の飽和領域での電流を同一とすることにより、入力ＩＮ＋とＩＮ−に同相入力電位の違いよるＩ３、Ｉ４の電流は等しくなる（Ｉ３＝Ｉ１７−Ｉ１０＝Ｉ１９−Ｉ１２、Ｉ４＝Ｉ１８−Ｉ９＝Ｉ２０−Ｉ１１）。Ｉ３、Ｉ４の電流が等しくなることにより、Ｍ１５、Ｍ４、Ｍ１６、Ｍ６のＶＧＳも等しくなる。

次に、入力端子１１と１２に同相入力電位が電源電圧付近の高い電圧で差動小振幅の信号が入力されている場合を図４、図５の波形を例に説明する。図４は横軸に入力ＩＮ＋と入力ＩＮ−の電位差を縦軸に各ノードの電圧波形を示している。図５は横軸に入力ＩＮ＋と入力ＩＮ−の電位差を横軸に各トランジスタの電流波形を示している。ここで、上述したが同相入力電位が電源電圧付近の高い電圧で印加された場合は図２に示す回路とみなすことができる。

図４、図５のＡ点である、入力ＩＮ＋が電源電圧、ＩＮ−が電源電圧より数十ｍＶ低い電位の時を説明する。ＭＯＳトランジスタＭ１１、Ｍ１２のＶＧＳは数十ｍＶ以下となるため完全にＯＦＦしている。よって、Ｐｃｈ入力部１はＯＦＦ、図に記載は無いがＩ１１、Ｉ１２は０ｍＡとなっている。ＭＯＳトランジスタＭ９、Ｍ１０のＶＧＳは十分高い電位となり、電流Ｉ９、Ｉ１０が流れ、ノードＸ３、Ｘ４の電位を下げる。ＭＯＳトランジスタＭ１７、Ｍ１８のＶＤＳが十分上がるため、定電流源となり、Ｉ１７、Ｉ１８はほぼ等しい電流が流れる。

また、ＶＧＳはＭＯＳトランジスタＭ９よりＭ１０が高くなるため、Ｉ９よりＩ１０の電流が多く流れ、ノードＸ４よりもＸ３の電位が下がり、Ｉ３よりもＩ４の電流が多く流れる。Ｉ１１とＩ１２は０ｍＡであるため、ＭＯＳトランジスタＭ１９、Ｍ２０に流れる電流Ｉ１９はＩ３と等しく、またＩ２０はＩ４と等しい。Ｉ１９よりもＩ２０の電流が多く流れるため、ＭＯＳトランジスタＭ１９は非飽和状態となりＶＤＳを下げる。このため、ノードＸ５の電位がＸ６の電位よりも下がる。

以上から、出力駆動電流はＩ４がＩ３より大きく、電位はノードＸ４の電位がＸ３の電位よりも高く、ノードＸ６の電位がＸ５の電位よりも高くなり、ＭＯＳトランジスタＭ１５のＶＧＳがＭＯＳトランジスタＭ４のＶＧＳよりも低くなり、ＭＯＳトランジスタＭ１６のＶＧＳがＭＯＳトランジスタＭ６のＶＧＳよりも高くなる。このため、出力OUT＋の電位がOUT−の電位よりも高くなる。

図４、図５のＢ点である、入力ＩＮ＋の電位が電源電圧より数十ｍＶ低い電位、ＩＮ−の電位が電源電圧の時は、前述したＩＮ＋の電位が電源電圧、ＩＮ−の電位が電源電圧より数十ｍＶ低い電位の時に対して、回路的にミラーとなっているため、出力ＯＵＴ−とＯＵＴ＋は反転する。

次に、入力端子１１と１２に同相入力電位が接地電圧付近の低い電圧、差動小振幅の信号が入力されている場合を図６、図７の波形を例に説明する。図６は横軸に入力ＩＮ＋と入力ＩＮ−の電位差を縦軸に各ノードの電位波形を示している。図７は横軸に図１３と同じ入力ＩＮ＋と入力ＩＮ−の電位差を横軸に各トランジスタの電流波形を示している。ここで、上述したが同相入力電位が接地電圧付近の高い電圧で印加された場合は図３に示す回路とみなすことができる。

図６、図７のＡ点である、ＩＮ＋が数十ｍＶ、ＩＮ−が０．０Ｖの時、ＭＯＳトランジスタＭ９、Ｍ１０のＶＧＳは数十ｍＶ以下となるため完全にＯＦＦしている。よって、Ｎｃｈ入力部２はＯＦＦとなり、Ｉ９、Ｉ１０は０ｍＡとなっている。ＭＯＳトランジスタＭ１１、Ｍ１２のＶＧＳは十分高い電位となり、電流Ｉ１１、Ｉ１２が流れ、ノードＸ５、Ｘ６の電位を上げる。ＭＯＳトランジスタＭ１９、Ｍ２０のＶＤＳが十分上がるため、定電流源となり、Ｉ１９、Ｉ２０はほぼ等しい電流が流れる。

また、ＶＧＳはＭＯＳトランジスタＭ１２よりＭ１１が高くなるため、Ｉ１２よりＩ１１の電流が多く流れ、ノードＸ５よりもＸ６の電位が上がり、Ｉ４よりもＩ３の電流が多く流れる。Ｉ９とＩ１０は０ｍＡであるため、ＭＯＳトランジスタＭ１７、Ｍ１８に流れる電流Ｉ１７はＩ３と等しく、Ｉ１８はＩ４と等しい。Ｉ１８よりもＩ１７の電流が多く流れるため、ＭＯＳトランジスタＭ１７は非飽和状態となりＶＤＳを下げるため、ノードＸ３の電位がＸ４の電位よりも下がる。

以上から、出力駆動電流はＩ３がＩ４より大きく、電位はノードＸ４がＸ３よりも高く、Ｘ６がＸ５よりも高くなり、ＭＯＳトランジスタＭ１５のＶＧＳがＭＯＳトランジスタＭ４のＶＧＳよりも低くなり、ＭＯＳトランジスタＭ１６のＶＧＳがＭＯＳトランジスタＭ６のＶＧＳよりも高くなる。よって、出力ＯＵＴ＋の電位がＯＵＴ−の電位よりも高くなる。

図６、図７のＢ点である、入力ＩＮ＋の電位が０Ｖ、ＩＮ−の電位が数十ｍＶの時は、前述したＩＮ＋の電位が電源電圧、ＩＮ−の電位が電源電圧より数十ｍＶ低い電位の時に対して、回路的にミラーとなっているため、出力ＯＵＴ−とＯＵＴ＋は反転する。

以下、図１の本実施の形態の差動出力増幅回路の効果を、図１０の従来技術の回路と比較して説明する。

従来技術の問題点で説明したように、回路動作速度は出力ＯＵＴ＋、ＯＵＴ−の振幅、推移速度により大きく影響される。この出力ＯＵＴ＋、ＯＵＴ−の振幅、推移速度は出力電流Ｉ３、Ｉ４に大きく影響される。

図１０の従来技術の回路では、出力電流Ｉ３、Ｉ４のほかに、フィードバック回路６を設け、Ｉ２１＋Ｉ２２（＝Ｉ２３＋Ｉ２４）の電流を流す必要がある。それに対して、図１の本実施の形態の回路では出力電流Ｉ３、Ｉ４のみでよいため、消費電流を抑えることが可能となる。

また、図１の本実施の形態の回路では、入力同相電圧によらず、出力電流Ｉ３を一定とするためには、Ｉ３＝Ｉ１７−Ｉ１０＝Ｉ１９−Ｉ１２が成り立てばよい。このためＭＯＳトランジスタＭ１７の飽和状態の電流Ｉ１７とＭＯＳトランジスタＭ１９の飽和電流Ｉ１９を同一となるようにし、かつ、Ｐｃｈ入力１とＮｃｈ入力２の電流を同一とする。

同様に、出力電流Ｉ４を一定にするためには、Ｉ４＝Ｉ１８−Ｉ９＝Ｉ２０−Ｉ１１が成り立てばよい。このため、ＭＯＳトランジスタＭ１８の飽和状態の電流Ｉ１８とＭＯＳトランジスタＭ２０の飽和電流Ｉ２０を同一となるようにし、かつ、Ｐｃｈ入力１とＮｃｈ入力２の電流を同一とする。こうすることにより出力電流Ｉ３とＩ４の変動を計算上０にすることができる。

すなわち、素子の増加、電流経路の増加をすることなく、入力同相電圧に対する出力駆動トランジスタへのフードバックを行うことにより、電流の増加を抑え、かつ、出力振幅、推移速度を安定にすることが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例として、図１の実施の形態の回路構成を図８に示す。図８の回路構成は、図１の回路構成に対して、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ７、Ｍ８を抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４に変えたものとなる。本実施例の回路では、特に低電圧動作に適した回路構成においても同様の効果が得られる特徴がある。

本発明にかかる半導体装置の回路構成の一例本発明にかかる半導体装置の回路構成の別例本発明にかかる半導体装置の回路構成の別例図１の回路の入力端子に電源電圧付近の電圧を印加した時の出力と各ノードの電圧波形の一例図１の回路の入力端子に電源電圧付近の電圧を印加した時の出力と各ノードの電流波形の一例図１の回路の入力端子に接地電圧付近の電圧を印加した時の出力と各ノードの電圧波形の一例図１の回路の入力端子に接地電圧付近の電圧を印加した時の出力と各ノードの電流波形の一例その他の実施形態にかかる半導体装置の回路構成の一例従来技術にかかる半導体装置の回路構成の一例従来技術にかかる半導体装置の回路構成の一例図１０の回路の入力端子に電源電圧付近の電圧を印加した時の出力と各ノードの電圧波形の一例図１０の回路の入力端子に電源電圧付近の電圧を印加した時の出力と各ノードの電流波形の一例図１０の回路の入力端子に接地電圧付近の電圧を印加した時の出力と各ノードの電圧波形の一例図１０の回路の入力端子に接地電圧付近の電圧を印加した時の出力と各ノードの電

符号の説明

１Ｐｃｈ入力部
２Ｎｃｈ入力部
７出力部
Ｍ４、Ｍ１１、Ｍ１２、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８ＰＭＯＳトランジスタ
Ｍ６、Ｍ９、Ｍ１０、Ｍ１３、Ｍ１６、Ｍ１９、Ｍ２０ＮＭＯＳトランジスタ

Claims

差動出力段と差動入力段を有する増幅回路であって、
差動出力段は第１の電源と第２の電源間に接続されている差動信号を出力する第１の電流経路と第２の電流経路を有し、
第１の電流経路は、第１の電源と第１ノード間に第１抵抗素子、第１ノードと第２ノード間に第１トランジスタと第２トランジスタ、第２ノードと第２の電源間に第２抵抗素子を有し、
第２の電流経路は、第１の電源と第３ノード間に第３抵抗素子、第３ノードと第４ノード間に第３トランジスタと第４トランジスタ、第４ノードと第２の電源間に第４抵抗素子を有し、
第１トランジスタのゲートは、第４ノードと接続され、
第２トランジスタのゲートは、第３ノードと接続され、
第３トランジスタのゲートは、第２ノードと接続され、
第４トランジスタのゲートは、第１ノードと接続され、
差動入力段の出力する電流は、第１ノード、第３ノードに接続されることを特徴とする増幅回路。
前記第１乃至第４抵抗素子は、トランジスタで構成されることを特徴とする請求項１に記載の増幅回路。
前記差動入力段は、第１の電源電圧付近で動作することを特徴とすることを特徴とする請求項１または請求項２に記載の増幅回路。
差動出力段と第１の差動入力段と第２の差動入力段を有する増幅回路であって、
差動出力段は第１の電源と第２の電源間に接続されている差動信号を出力する第１の電流経路と第２の電流経路を有し、
第１の電流経路は、第１の電源と第１ノード間に第１抵抗素子、第１ノードと第２ノード間に第１トランジスタと第２トランジスタ、第２ノードと第２の電源間に第２抵抗素子を有し、
第２の電流経路は、第１の電源と第３ノード間に第３抵抗素子、第３ノードと第４ノード間に第３トランジスタと第４トランジスタ、第４ノードと第２の電源間に第４抵抗素子を有し、
第１トランジスタのゲートは、第４ノードと接続され、
第２トランジスタのゲートは、第３ノードと接続され、
第３トランジスタのゲートは、第２ノードと接続され、
第４トランジスタのゲートは、第１ノードと接続され、
第１の差動入力段の出力する電流が第１ノードと第３ノードに接続され、
第２の差動入力段の出力する電流が第２ノードと第４ノードに接続されることを特徴とする増幅回路。
前記第１乃至第４抵抗素子は、トランジスタで構成されることを特徴とする請求項４に記載の増幅回路。
差動入力信号が第１の電源電圧付近である場合、前記第１の差動入力段がＯＦＦ、差動入力信号が第２の電源電圧付近である場合、前記第２の差動入力段がＯＦＦとなることを特徴とする請求項４または請求項５に記載の増幅回路。