JP2003303966A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 高耐圧で低抵抗な半導体装置およびその製造
方法を提供する。 【解決手段】 ＳｉＣ基板１の第１領域Ｒｅ１に位置す
る部分をサンドブラスト法などにより選択的に除去し
て、第２領域Ｒｅ２の厚さを４００μｍとして、凹部で
ある第１領域Ｒｅ１の厚さを２００μｍとする。ＳｉＣ
基板１のうち凹の形成された面の裏面上にｎ−エピタキ
シャル層３を形成する。ｎ−エピタキシャル層３の一部
にイオン注入を行なって、ｐウェル４およびソース領域
５を形成する。そして、ＳｉＣ基板１およびｎ−エピタ
キシャル層３のうち第１領域Ｒｅ１が動作領域となるよ
うに、ゲート絶縁膜６，ゲート電極９，ソース電極８お
よびドレイン電極７を形成する。これにより、ＳｉＣ基
板１の第１領域Ｒｅ１では、動作領域の厚さが薄いこと
から板抵抗の低減が可能となり、第２領域Ｒｅ２では、
機械的強度を保つことが可能となる。
方法を提供する。 【解決手段】 ＳｉＣ基板１の第１領域Ｒｅ１に位置す
る部分をサンドブラスト法などにより選択的に除去し
て、第２領域Ｒｅ２の厚さを４００μｍとして、凹部で
ある第１領域Ｒｅ１の厚さを２００μｍとする。ＳｉＣ
基板１のうち凹の形成された面の裏面上にｎ−エピタキ
シャル層３を形成する。ｎ−エピタキシャル層３の一部
にイオン注入を行なって、ｐウェル４およびソース領域
５を形成する。そして、ＳｉＣ基板１およびｎ−エピタ
キシャル層３のうち第１領域Ｒｅ１が動作領域となるよ
うに、ゲート絶縁膜６，ゲート電極９，ソース電極８お
よびドレイン電極７を形成する。これにより、ＳｉＣ基
板１の第１領域Ｒｅ１では、動作領域の厚さが薄いこと
から板抵抗の低減が可能となり、第２領域Ｒｅ２では、
機械的強度を保つことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧、大電流用
に使用される半導体パワーデバイスに関する。
に使用される半導体パワーデバイスに関する。
【０００２】
【従来の技術】パワーデバイスは高電圧、大電流を制御
する半導体デバイスである。このような半導体パワーデ
バイスは高耐圧でしかも大電流を扱うために、通常のシ
ステムＬＳＩと異なり、基板の厚み方向に電流を流す縦
型構造をとる。
する半導体デバイスである。このような半導体パワーデ
バイスは高耐圧でしかも大電流を扱うために、通常のシ
ステムＬＳＩと異なり、基板の厚み方向に電流を流す縦
型構造をとる。
【０００３】図１２は、従来の縦型のＭＯＳＦＥＴの構
造を示す断面図である。従来の縦型ＭＯＳＦＥＴは、高
濃度の不純物を含む低抵抗のｎ+ 基板１０１と、ｎ+ 基
板１０１の上にエピタキシャル成長されたｎ- エピタキ
シャル層１０２と、ｎ- エピタキシャル層１０２の上部
にイオン注入法や拡散法を行うことにより設けられたｐ
ウェル１０３と、ｐウェル１０３の内部に設けられたｎ
+ ソース領域１０４と、２つのｐウェル１０３とその間
に挟まれたｎ- エピタキシャル層１０２の上に設けられ
たゲート絶縁膜１０５と、ゲート絶縁膜１０５の上に形
成されたゲート電極１０６と、２つのｎ+ ソース領域１
０４とその間に挟まれたｐウェル１０３の上に設けられ
たソース電極１０７と、ｎ+ 基板１０１の裏面上に設け
られたドレイン電極１０８と、層間絶縁膜１０９と、上
部配線１１０とを備えている。
造を示す断面図である。従来の縦型ＭＯＳＦＥＴは、高
濃度の不純物を含む低抵抗のｎ+ 基板１０１と、ｎ+ 基
板１０１の上にエピタキシャル成長されたｎ- エピタキ
シャル層１０２と、ｎ- エピタキシャル層１０２の上部
にイオン注入法や拡散法を行うことにより設けられたｐ
ウェル１０３と、ｐウェル１０３の内部に設けられたｎ
+ ソース領域１０４と、２つのｐウェル１０３とその間
に挟まれたｎ- エピタキシャル層１０２の上に設けられ
たゲート絶縁膜１０５と、ゲート絶縁膜１０５の上に形
成されたゲート電極１０６と、２つのｎ+ ソース領域１
０４とその間に挟まれたｐウェル１０３の上に設けられ
たソース電極１０７と、ｎ+ 基板１０１の裏面上に設け
られたドレイン電極１０８と、層間絶縁膜１０９と、上
部配線１１０とを備えている。
【０００４】この構造においては、ソース電極１０７と
ｐウェル１０３の接触、ドレイン電極１０８とｎ+ 基板
１０１の接触がオーミック接触となるようにアニール処
理されている。
ｐウェル１０３の接触、ドレイン電極１０８とｎ+ 基板
１０１の接触がオーミック接触となるようにアニール処
理されている。
【０００５】以下に、図１２に示すＭＯＳＦＥＴの使用
方法について説明する。まず、ソース電極１０７を接地
電位に固定し、ドレイン電極１０８にソース電極１０７
に対して正の電圧Ｖｄｓを印加した状態で、ゲート電極
１０６に電圧Ｖｇｓを印加する。電圧Ｖｇｓの値がしき
い値Ｖｔｈを越えると、ゲート絶縁膜１０５とｐウェル
１０３の界面に反転層が形成され、ｎ+ ソース領域１０
４からｎ- エピタキシャル層１０２へ電子が流れるため
のチャネルが形成される。すると、ＭＯＳＦＥＴがオン
となり、ソース電極１０７とドレイン電極１０８の間に
電流が流れる。
方法について説明する。まず、ソース電極１０７を接地
電位に固定し、ドレイン電極１０８にソース電極１０７
に対して正の電圧Ｖｄｓを印加した状態で、ゲート電極
１０６に電圧Ｖｇｓを印加する。電圧Ｖｇｓの値がしき
い値Ｖｔｈを越えると、ゲート絶縁膜１０５とｐウェル
１０３の界面に反転層が形成され、ｎ+ ソース領域１０
４からｎ- エピタキシャル層１０２へ電子が流れるため
のチャネルが形成される。すると、ＭＯＳＦＥＴがオン
となり、ソース電極１０７とドレイン電極１０８の間に
電流が流れる。
【０００６】ゲートに印加する電圧Ｖｇｓがしきい値Ｖ
ｔｈを越えない場合には、ｐウェル１０３内におけるゲ
ート絶縁膜１０５との界面付近の領域に反転層が形成さ
れないので電流は流れない。このとき、ｎ- エピタキシ
ャル層１０２とｐウェル１０３は逆バイアス状態とな
り、ｎ- エピタキシャル層１０２に空乏層が伸びる。こ
の空乏層にかかる電界がその材料の絶縁破壊電界を越え
ると絶縁破壊がおこる。
ｔｈを越えない場合には、ｐウェル１０３内におけるゲ
ート絶縁膜１０５との界面付近の領域に反転層が形成さ
れないので電流は流れない。このとき、ｎ- エピタキシ
ャル層１０２とｐウェル１０３は逆バイアス状態とな
り、ｎ- エピタキシャル層１０２に空乏層が伸びる。こ
の空乏層にかかる電界がその材料の絶縁破壊電界を越え
ると絶縁破壊がおこる。
【０００７】ＭＯＳＦＥＴの抵抗成分は、下式（１）
ＲON＝Ｒcon＋Ｒsource＋Ｒch＋ＲJFET＋Ｒepi＋Ｒsub （１）
で表される。
【０００８】ここで、ＲONはデバイス全体のオン抵抗、
Ｒcon はオーミック電極のコンタクト抵抗、Ｒsourceは
ソース領域の抵抗、ＲchはＭＯＳＦＥＴのチャネル抵
抗、ＲJFETは隣接する２つのｐウェルからｎ- エピタキ
シャル成長層へ伸びる空乏層が重なるＪＦＥＴ領域の抵
抗、Ｒepi はＪＦＥＴ領域以外のエピタキシャル層に電
流が流れるときの抵抗、Ｒsubは基板の抵抗である。
Ｒcon はオーミック電極のコンタクト抵抗、Ｒsourceは
ソース領域の抵抗、ＲchはＭＯＳＦＥＴのチャネル抵
抗、ＲJFETは隣接する２つのｐウェルからｎ- エピタキ
シャル成長層へ伸びる空乏層が重なるＪＦＥＴ領域の抵
抗、Ｒepi はＪＦＥＴ領域以外のエピタキシャル層に電
流が流れるときの抵抗、Ｒsubは基板の抵抗である。
【０００９】ＭＯＳＦＥＴにおいて、オン抵抗ＲONは電
流が流れるときの損失に直接つながるのでできるだけ低
減することが望まれる。オン抵抗ＲONのうち基板抵抗Ｒ
subは、基板の厚さを薄くすことにより低減できる。
流が流れるときの損失に直接つながるのでできるだけ低
減することが望まれる。オン抵抗ＲONのうち基板抵抗Ｒ
subは、基板の厚さを薄くすことにより低減できる。
【００１０】現在のシリコン半導体デバイスでは、最終
工程でシリコン基板の裏面を研磨、研削して一様に基板
厚さを薄くしてから裏面電極を蒸着する。これは、最初
から薄いシリコン基板を使うと、プロセス時のハンドリ
ングが困難であったり、熱プロセスによって変形した
り、割れたり、欠けたりする問題が生じるからである。
シリコンのパワーデバイスでは、ｎ+ 基板１０１を５０
μｍ程度の厚さまで薄くすることが可能となっている。
工程でシリコン基板の裏面を研磨、研削して一様に基板
厚さを薄くしてから裏面電極を蒸着する。これは、最初
から薄いシリコン基板を使うと、プロセス時のハンドリ
ングが困難であったり、熱プロセスによって変形した
り、割れたり、欠けたりする問題が生じるからである。
シリコンのパワーデバイスでは、ｎ+ 基板１０１を５０
μｍ程度の厚さまで薄くすることが可能となっている。
【００１１】一方、エピタキシャル層の抵抗Ｒepi は、
エピタキシャル層を薄くすることにより低減することが
できるが、エピタキシャル層を薄くすると耐圧が低くな
ってしまう。このため、エピタキシャル層を薄くするの
には限界がある。
エピタキシャル層を薄くすることにより低減することが
できるが、エピタキシャル層を薄くすると耐圧が低くな
ってしまう。このため、エピタキシャル層を薄くするの
には限界がある。
【００１２】近年、シリコンの代わりに炭化シリコン
（ＳｉＣ）を用いることによって、上記の限界をこえる
高耐圧、低抵抗の半導体装置が試作されている。炭化シ
リコンはシリコンに比べ絶縁破壊電界の値が一桁ほど高
いため、エピタキシャル層を薄くしたときの耐圧の維持
がシリコンよりも容易である。
（ＳｉＣ）を用いることによって、上記の限界をこえる
高耐圧、低抵抗の半導体装置が試作されている。炭化シ
リコンはシリコンに比べ絶縁破壊電界の値が一桁ほど高
いため、エピタキシャル層を薄くしたときの耐圧の維持
がシリコンよりも容易である。
【００１３】しかしながら、基板を薄くしてもオン抵抗
ＲON全体の低減が小さければ効果的ではない。理論的に
は、炭化シリコンを用いたＭＯＳＦＥＴの場合、耐圧１
ｋＶで１０ｍΩ・ｃｍ2 以下のオン抵抗ＲONを実現でき
る。したがって、基板を薄くすることによって少なくと
も１ｍΩ・ｃｍ2 以上の基板抵抗Ｒsub の低減がなけれ
ば、オン抵抗ＲONを１０％以上低減することは難しく、
これ以下の基板抵抗Ｒsub の低減は効果的とはいえな
い。一般的に用いられる低抵抗基板、例えば１×１０18
ｃｍ3 の不純物濃度の基板の抵抗率は約０．０７Ω・ｃ
ｍである。現在流通している直径２インチの炭化シリコ
ンウェハの厚みは約４００μｍであるので、単位面積あ
たりの抵抗は約３ｍΩ・ｃｍ2 となり、１ｍΩ・ｃｍ2
以上の基板抵抗Ｒsub の低減を期待するのであれば、少
なくとも１５０μｍ、望ましくは２００μｍ以上、基板
を薄くすることが必要である。このように、炭化シリコ
ン半導体装置では、基板厚さを薄くすることによってオ
ン抵抗ＲONの低抵抗化が可能である。
ＲON全体の低減が小さければ効果的ではない。理論的に
は、炭化シリコンを用いたＭＯＳＦＥＴの場合、耐圧１
ｋＶで１０ｍΩ・ｃｍ2 以下のオン抵抗ＲONを実現でき
る。したがって、基板を薄くすることによって少なくと
も１ｍΩ・ｃｍ2 以上の基板抵抗Ｒsub の低減がなけれ
ば、オン抵抗ＲONを１０％以上低減することは難しく、
これ以下の基板抵抗Ｒsub の低減は効果的とはいえな
い。一般的に用いられる低抵抗基板、例えば１×１０18
ｃｍ3 の不純物濃度の基板の抵抗率は約０．０７Ω・ｃ
ｍである。現在流通している直径２インチの炭化シリコ
ンウェハの厚みは約４００μｍであるので、単位面積あ
たりの抵抗は約３ｍΩ・ｃｍ2 となり、１ｍΩ・ｃｍ2
以上の基板抵抗Ｒsub の低減を期待するのであれば、少
なくとも１５０μｍ、望ましくは２００μｍ以上、基板
を薄くすることが必要である。このように、炭化シリコ
ン半導体装置では、基板厚さを薄くすることによってオ
ン抵抗ＲONの低抵抗化が可能である。
【００１４】
【発明が解決しようとする課題】ところが、炭化シリコ
ンはダイヤモンドに次いでモース硬度が大きく、非常に
硬い材料であるので、シリコンのように研磨して基板厚
さを薄くすると割れてしまったり、欠けたりする不具合
があった。また研磨の時点で割れなくても、チップ分離
のためのダイシングを行う時に基板が割れてしまうこと
もあった。
ンはダイヤモンドに次いでモース硬度が大きく、非常に
硬い材料であるので、シリコンのように研磨して基板厚
さを薄くすると割れてしまったり、欠けたりする不具合
があった。また研磨の時点で割れなくても、チップ分離
のためのダイシングを行う時に基板が割れてしまうこと
もあった。
【００１５】通常、基板の研磨は、ワックスを用いて基
板を回転体に固定し、基板の加工面と対向して接触する
砥石板を高速回転させることによって行われる。炭化シ
リコンの熱伝導度はシリコンに比べて５倍ほど高いた
め、研削面が摩擦熱によって高温になると、この熱が固
定面まで伝導する。すると、基板を回転体に固定するワ
ックスが溶けだして基板が回転体からはずれてしまい、
研磨工程自体が困難であった。
板を回転体に固定し、基板の加工面と対向して接触する
砥石板を高速回転させることによって行われる。炭化シ
リコンの熱伝導度はシリコンに比べて５倍ほど高いた
め、研削面が摩擦熱によって高温になると、この熱が固
定面まで伝導する。すると、基板を回転体に固定するワ
ックスが溶けだして基板が回転体からはずれてしまい、
研磨工程自体が困難であった。
【００１６】本発明はこのような問題点に鑑み、基板を
割れたり欠けたりすることなく基板厚みを低減し、もっ
て、高耐圧で低抵抗な半導体装置およびその製造方法を
提供することを目的とする。
割れたり欠けたりすることなく基板厚みを低減し、もっ
て、高耐圧で低抵抗な半導体装置およびその製造方法を
提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
上面および下面のうち少なくともいずれか１方の面に凹
部を有する半導体基板と上記半導体基板の上面上に形成
された半導体層とを備え、上記半導体基板および上記半
導体層の厚み方向に電流を流すための素子が形成されて
いる半導体装置であって、上記半導体基板のうち上記凹
部に位置する領域の少なくとも一部は、上記素子の動作
領域であることを特徴とする。
上面および下面のうち少なくともいずれか１方の面に凹
部を有する半導体基板と上記半導体基板の上面上に形成
された半導体層とを備え、上記半導体基板および上記半
導体層の厚み方向に電流を流すための素子が形成されて
いる半導体装置であって、上記半導体基板のうち上記凹
部に位置する領域の少なくとも一部は、上記素子の動作
領域であることを特徴とする。
【００１８】これにより、半導体基板の厚さを薄くした
凹部に動作領域が形成されているので、基板抵抗による
損失を低減することができる。同時に、凹部の周囲では
機械的強度が十分に保持されているので、チップを保持
することが容易であり、ダイシング工程などにおける破
壊を抑制することができる。
凹部に動作領域が形成されているので、基板抵抗による
損失を低減することができる。同時に、凹部の周囲では
機械的強度が十分に保持されているので、チップを保持
することが容易であり、ダイシング工程などにおける破
壊を抑制することができる。
【００１９】上記半導体基板のうち上記凹部に位置する
領域の膜厚と、上記凹部の周囲に位置する領域との膜厚
の差が２００μｍ以上であることにより、高い効果を得
ることができる。
領域の膜厚と、上記凹部の周囲に位置する領域との膜厚
の差が２００μｍ以上であることにより、高い効果を得
ることができる。
【００２０】上記半導体基板の材料が、炭化シリコン
（ＳｉＣ）からなることにより、硬度が大きい炭化シリ
コン基板の研磨やダイシングを容易にすることができ
る。
（ＳｉＣ）からなることにより、硬度が大きい炭化シリ
コン基板の研磨やダイシングを容易にすることができ
る。
【００２１】上記素子は、ＭＩＳＦＥＴ，ショットキー
ダイオードまたはｐｎダイオードであってもよい。
ダイオードまたはｐｎダイオードであってもよい。
【００２２】上記半導体基板の上面に上記凹部が形成さ
れていてもよい。
れていてもよい。
【００２３】上記半導体基板の下面に上記凹部が形成さ
れていてもよい。
れていてもよい。
【００２４】本発明の半導体装置の製造方法は、半導体
基板および半導体層の厚み方向に電流が流れる素子を有
する半導体装置の製造方法であって、上記半導体基板の
上面または下面のうち少なくともいずれか一方の面に凹
部を形成する工程（ａ）と、上記半導体基板の上面上に
半導体層を形成する工程（ｂ）とを備え、上記半導体基
板のうち上記凹部に位置する領域の少なくとも一部は、
上記素子の動作領域であることを特徴とする。
基板および半導体層の厚み方向に電流が流れる素子を有
する半導体装置の製造方法であって、上記半導体基板の
上面または下面のうち少なくともいずれか一方の面に凹
部を形成する工程（ａ）と、上記半導体基板の上面上に
半導体層を形成する工程（ｂ）とを備え、上記半導体基
板のうち上記凹部に位置する領域の少なくとも一部は、
上記素子の動作領域であることを特徴とする。
【００２５】これにより、動作領域である半導体基板の
凹部では厚さが薄いために基板抵抗による損失が少な
く、かつ、凹部の周囲では機械的強度が十分に保持され
ている半導体装置を得ることができる。
凹部では厚さが薄いために基板抵抗による損失が少な
く、かつ、凹部の周囲では機械的強度が十分に保持され
ている半導体装置を得ることができる。
【００２６】上記工程（ａ）では、上記半導体基板の上
記凹部を形成するために、ドライエッチングを行なうこ
とにより、基板表面での欠陥の発生を抑制しつつ凹部を
形成することができる。
記凹部を形成するために、ドライエッチングを行なうこ
とにより、基板表面での欠陥の発生を抑制しつつ凹部を
形成することができる。
【００２７】上記工程（ａ）では、上記半導体基板の上
記凹部を形成するために、サンドブラストを行なうこと
により、効率的に凹部を形成することができる。
記凹部を形成するために、サンドブラストを行なうこと
により、効率的に凹部を形成することができる。
【００２８】上記工程（ｂ）の後に、上記半導体基板の
うち上記凹部の周囲に位置する領域でダイシングを行う
工程をさらに備えることにより、従来よりも、ダイシン
グによる破壊の発生を抑制することができる。
うち上記凹部の周囲に位置する領域でダイシングを行う
工程をさらに備えることにより、従来よりも、ダイシン
グによる破壊の発生を抑制することができる。
【００２９】上記工程（ａ）では、上記半導体基板の下
面に、上記凹部を形成してもよい。
面に、上記凹部を形成してもよい。
【００３０】上記工程（ａ）では、上記半導体基板の上
面に上記凹部を形成し、上記工程（ａ）の後，上記工程
（ｂ）の前には、上記半導体基板表面の欠陥を除去する
工程をさらに備えていてもよい。
面に上記凹部を形成し、上記工程（ａ）の後，上記工程
（ｂ）の前には、上記半導体基板表面の欠陥を除去する
工程をさらに備えていてもよい。
【００３１】
【発明の実施の形態】（第１の実施の形態）図１は、第
１の実施形態の２重注入ＭＯＳＦＥＴの構造を示す断面
図である。
１の実施形態の２重注入ＭＯＳＦＥＴの構造を示す断面
図である。
【００３２】本実施形態の半導体装置は、２重注入ＭＯ
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。ここで、「２重注入ＭＯＳＦＥＴの動作
領域」とは、２重注入ＭＯＳＦＥＴの動作のための電流
が流れる領域である。ただし、２重注入ＭＯＳＦＥＴの
動作領域以外にも、リーク電流等の電流が流れることも
ある。
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。ここで、「２重注入ＭＯＳＦＥＴの動作
領域」とは、２重注入ＭＯＳＦＥＴの動作のための電流
が流れる領域である。ただし、２重注入ＭＯＳＦＥＴの
動作領域以外にも、リーク電流等の電流が流れることも
ある。
【００３３】そして、ｎ型のＳｉＣ基板１では、第１領
域Ｒｅ１の部分が選択的に除去されることにより凹部が
形成され、ＳｉＣ基板１のうち第１領域Ｒｅ１の部分の
厚さが２００μｍ，第２領域Ｒｅ２の部分の厚さが４０
０μｍとなっている。
域Ｒｅ１の部分が選択的に除去されることにより凹部が
形成され、ＳｉＣ基板１のうち第１領域Ｒｅ１の部分の
厚さが２００μｍ，第２領域Ｒｅ２の部分の厚さが４０
０μｍとなっている。
【００３４】ここで、本実施形態のＳｉＣ基板１の厚さ
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。
【００３５】そして、ＳｉＣ基板１の凹部を有する面
（以下では、加工面と呼ぶ）の裏面上には、厚さ１０μ
ｍのｎ- エピタキシャル層３が形成されている。ｎ- エ
ピタキシャル層３の上部には、深さ１．５μｍのｐウェ
ル４と、ｐウェル４の内部に設けられた，深さ０．３μ
ｍのｎ+ ソース領域５とが形成されている。ｐウェル４
によって挟まれているｎ- エピタキシャル層３の上から
そのｐウェル４の上に亘ってゲート絶縁膜６が形成さ
れ、ゲート絶縁膜６の上にはゲート電極９が形成されて
いる。ｎ+ ソース領域５同士の間に挟まれたｐウェル４
の上からそのｎ+ ソース領域５の上に亘ってソース電極
８が形成されており、ＳｉＣ基板１の裏面上にはドレイ
ン電極７が形成されている。ゲート電極９およびソース
電極８は層間絶縁膜１０によって覆われており、層間絶
縁膜１０を貫通してゲート電極９およびソース電極８に
到達する上部配線１２が形成されている。
（以下では、加工面と呼ぶ）の裏面上には、厚さ１０μ
ｍのｎ- エピタキシャル層３が形成されている。ｎ- エ
ピタキシャル層３の上部には、深さ１．５μｍのｐウェ
ル４と、ｐウェル４の内部に設けられた，深さ０．３μ
ｍのｎ+ ソース領域５とが形成されている。ｐウェル４
によって挟まれているｎ- エピタキシャル層３の上から
そのｐウェル４の上に亘ってゲート絶縁膜６が形成さ
れ、ゲート絶縁膜６の上にはゲート電極９が形成されて
いる。ｎ+ ソース領域５同士の間に挟まれたｐウェル４
の上からそのｎ+ ソース領域５の上に亘ってソース電極
８が形成されており、ＳｉＣ基板１の裏面上にはドレイ
ン電極７が形成されている。ゲート電極９およびソース
電極８は層間絶縁膜１０によって覆われており、層間絶
縁膜１０を貫通してゲート電極９およびソース電極８に
到達する上部配線１２が形成されている。
【００３６】次に、本実施形態の半導体装置の製造方法
について、図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）を
参照しながら説明する。図２（ａ）〜（ｅ）、図３
（ａ）〜（ｃ）は、第１の実施形態の２重注入ＭＯＳＦ
ＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断面図であ
る。そして、図３（ｄ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴの変形例の構造を示す断面図である。
について、図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）を
参照しながら説明する。図２（ａ）〜（ｅ）、図３
（ａ）〜（ｃ）は、第１の実施形態の２重注入ＭＯＳＦ
ＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断面図であ
る。そして、図３（ｄ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴの変形例の構造を示す断面図である。
【００３７】まず、図２（ａ）に示す工程で、ｎ型不純
物濃度が１．０×１０18ｃｍ-3であり，低抵抗のＳｉＣ
基板１を準備する。このときのＳｉＣ基板１の直径は２
インチであり、基板厚さは４００μｍ程度である。
物濃度が１．０×１０18ｃｍ-3であり，低抵抗のＳｉＣ
基板１を準備する。このときのＳｉＣ基板１の直径は２
インチであり、基板厚さは４００μｍ程度である。
【００３８】そして、フォトリソグラフィー法によって
パターニングを行うことにより、ＳｉＣ基板１の動作領
域となる部分を含む第１領域Ｒｅ１を露出させ、第１領
域Ｒｅ１の側方に位置する第２領域Ｒｅ２の上をレジス
トマスク２で覆う。
パターニングを行うことにより、ＳｉＣ基板１の動作領
域となる部分を含む第１領域Ｒｅ１を露出させ、第１領
域Ｒｅ１の側方に位置する第２領域Ｒｅ２の上をレジス
トマスク２で覆う。
【００３９】ここで、第１領域Ｒｅ１は、少なくともＭ
ＯＳＦＥＴの形成領域を含むように設定し、第２領域Ｒ
ｅ２は、第１領域Ｒｅ１の周囲に位置し，順方向電流が
流れない領域に設定する。
ＯＳＦＥＴの形成領域を含むように設定し、第２領域Ｒ
ｅ２は、第１領域Ｒｅ１の周囲に位置し，順方向電流が
流れない領域に設定する。
【００４０】次に、図２（ｂ）に示す工程で、サンドブ
ラスト法により、ＳｉＣ基板１のうちレジストマスク２
で覆われていない第１領域Ｒｅ１の部分を選択的に除去
する。これにより、ＳｉＣ基板１では、第２領域Ｒｅ２
の厚さが４００μｍ程度であるのに対し、第１領域Ｒｅ
１の厚さは２００μｍとなる。ここで、第１領域Ｒｅ１
の厚さは２００μｍ以下であることが好ましい。
ラスト法により、ＳｉＣ基板１のうちレジストマスク２
で覆われていない第１領域Ｒｅ１の部分を選択的に除去
する。これにより、ＳｉＣ基板１では、第２領域Ｒｅ２
の厚さが４００μｍ程度であるのに対し、第１領域Ｒｅ
１の厚さは２００μｍとなる。ここで、第１領域Ｒｅ１
の厚さは２００μｍ以下であることが好ましい。
【００４１】サンドブラスト法とは、密閉容器内などに
おいて、ＳｉＣやダイヤモンドなどの細かい多数の砥粒
を試料にふきつけ、試料表面の物質を除去する方法であ
る。サンドブラスト法を用いると、ＳｉＣ基板において
１００μｍ以上の深さまで除去できることを確認してい
る。なお、サンドブラスト法の代わりとして、反応性イ
オンエッチングなどのドライエッチングを行なってもよ
い。ドライエッチングでは、フッ素ラジカル，フッ素イ
オンを効率的に発生する六フッ化硫黄などのガスを用い
ることによりエッチングレートを大きくすることができ
る。また、放電加工法またはレーザスクライビング法を
用いてもよい。
おいて、ＳｉＣやダイヤモンドなどの細かい多数の砥粒
を試料にふきつけ、試料表面の物質を除去する方法であ
る。サンドブラスト法を用いると、ＳｉＣ基板において
１００μｍ以上の深さまで除去できることを確認してい
る。なお、サンドブラスト法の代わりとして、反応性イ
オンエッチングなどのドライエッチングを行なってもよ
い。ドライエッチングでは、フッ素ラジカル，フッ素イ
オンを効率的に発生する六フッ化硫黄などのガスを用い
ることによりエッチングレートを大きくすることができ
る。また、放電加工法またはレーザスクライビング法を
用いてもよい。
【００４２】次に、レジストマスクを除去して洗浄する
ことにより、加工面についた砥粒やダストを除去する。
その後、ドライエッチングや犠牲酸化、高温水素アニー
ルなどを行うことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。
ことにより、加工面についた砥粒やダストを除去する。
その後、ドライエッチングや犠牲酸化、高温水素アニー
ルなどを行うことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。
【００４３】次に、図２（ｃ）に示す工程で、熱ＣＶＤ
法によって、加工面の裏面上にｎ-エピタキシャル層３
を形成する。ここで、例えば、耐圧が５００Ｖ〜２ＫＶ
の半導体装置を形成するためには、ｎ- エピタキシャル
層３のｎ型不純物濃度が１×１０15ｃｍ-3〜３×１０16
ｃｍ-3であることが好ましく、層厚は１０μｍ以上であ
ることが好ましい。
法によって、加工面の裏面上にｎ-エピタキシャル層３
を形成する。ここで、例えば、耐圧が５００Ｖ〜２ＫＶ
の半導体装置を形成するためには、ｎ- エピタキシャル
層３のｎ型不純物濃度が１×１０15ｃｍ-3〜３×１０16
ｃｍ-3であることが好ましく、層厚は１０μｍ以上であ
ることが好ましい。
【００４４】次に、図２（ｄ）に示す工程で、成長させ
たｎ- エピタキシャル層３の上にマスクパターン（図示
せず）を形成して、ドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル４を形
成する。ｐウェル４用のマスクパターンを除去した後、
さらにマスクパターン（図示せず）を形成して、ドーパ
ントの窒素（Ｎ）またはリン（Ｐ）をイオン注入するこ
とにより、ｐウェル４の内部に、ｎ型不純物濃度１×１
０19ｃｍ-3前後のソース領域５を形成する。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。
たｎ- エピタキシャル層３の上にマスクパターン（図示
せず）を形成して、ドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル４を形
成する。ｐウェル４用のマスクパターンを除去した後、
さらにマスクパターン（図示せず）を形成して、ドーパ
ントの窒素（Ｎ）またはリン（Ｐ）をイオン注入するこ
とにより、ｐウェル４の内部に、ｎ型不純物濃度１×１
０19ｃｍ-3前後のソース領域５を形成する。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。
【００４５】次に、図２（ｅ）に示す工程で、反応性イ
オンエッチング（ＲＩＥ）により基板端部を除去し、メ
サ構造を形成する。その後、基板を石英管に導入して沸
騰水でバブリングした酸素を流しながら１１００℃で数
時間加熱することにより、ｎ - エピタキシャル層３の上
に、厚さ４０ｎｍ前後の熱酸化膜６ａを形成する。この
とき、ＳｉＣ基板１の加工面上にも熱酸化膜が形成する
が、ウェットエッチングまたは機械的な研磨により除去
する。
オンエッチング（ＲＩＥ）により基板端部を除去し、メ
サ構造を形成する。その後、基板を石英管に導入して沸
騰水でバブリングした酸素を流しながら１１００℃で数
時間加熱することにより、ｎ - エピタキシャル層３の上
に、厚さ４０ｎｍ前後の熱酸化膜６ａを形成する。この
とき、ＳｉＣ基板１の加工面上にも熱酸化膜が形成する
が、ウェットエッチングまたは機械的な研磨により除去
する。
【００４６】次に、図３（ａ）に示す工程で、ＳｉＣ基
板１の加工面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極７を形成する。また、熱酸化膜６ａの
うちソース電極を形成する領域はフッ酸でエッチングし
て除去する。残った熱酸化膜がゲート絶縁膜６となる。
板１の加工面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極７を形成する。また、熱酸化膜６ａの
うちソース電極を形成する領域はフッ酸でエッチングし
て除去する。残った熱酸化膜がゲート絶縁膜６となる。
【００４７】次に、ｐウェル４をまたいで２つのｎ+ ソ
ース領域５上にニッケルを蒸着することにより、ソース
電極８を形成する。ここでは、リフトオフ法を用いるの
が好ましい。その後、ドレイン電極７とＳｉＣ基板１の
接触、ソース電極８とソース領域およびｐウェル４との
接触をオーミック接触にするために、不活性ガス中、１
０００℃で２分間加熱することによりアニールを行う。
ース領域５上にニッケルを蒸着することにより、ソース
電極８を形成する。ここでは、リフトオフ法を用いるの
が好ましい。その後、ドレイン電極７とＳｉＣ基板１の
接触、ソース電極８とソース領域およびｐウェル４との
接触をオーミック接触にするために、不活性ガス中、１
０００℃で２分間加熱することによりアニールを行う。
【００４８】次に、図３（ｂ）に示す工程で、ゲート絶
縁膜６およびソース電極８が形成されているｎ- エピタ
キシャル層３の上にアルミニウムを蒸着する。その後、
ウェットエッチングまたはドライエッチングによってア
ルミニウム膜のパターニングを行なうことにより、ゲー
ト絶縁膜６の上にゲート電極９を形成する。
縁膜６およびソース電極８が形成されているｎ- エピタ
キシャル層３の上にアルミニウムを蒸着する。その後、
ウェットエッチングまたはドライエッチングによってア
ルミニウム膜のパターニングを行なうことにより、ゲー
ト絶縁膜６の上にゲート電極９を形成する。
【００４９】次に、プラズマＣＶＤ法によって、基板上
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜１０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜１０を貫通してソース電極８に到達する
コンタクトホール１１と、ゲート電極９に到達するコン
タクトホール（図示せず）を形成する。
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜１０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜１０を貫通してソース電極８に到達する
コンタクトホール１１と、ゲート電極９に到達するコン
タクトホール（図示せず）を形成する。
【００５０】次に、図３（ｃ）に示す工程で、基板上に
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極８またはゲート電極９に接する上部配線１２を形成
する。これらの上部配線１２により、異なるセル間のソ
ース電極８が電気的に接続され、複数のゲート電極９同
士が電気的に接続される。その後、上部配線１２と接す
る電極パッド（図示せず）を形成することにより、外部
と上部配線１２とを電気的に接続する。以上の工程によ
り、本実施形態の半導体装置が形成される。
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極８またはゲート電極９に接する上部配線１２を形成
する。これらの上部配線１２により、異なるセル間のソ
ース電極８が電気的に接続され、複数のゲート電極９同
士が電気的に接続される。その後、上部配線１２と接す
る電極パッド（図示せず）を形成することにより、外部
と上部配線１２とを電気的に接続する。以上の工程によ
り、本実施形態の半導体装置が形成される。
【００５１】なお、図３（ｃ）に示す構造では、ドレイ
ン電極７をＳｉＣ基板１の第１の領域Ｒｅ１上のみに設
けているが、図３（ｄ）に示す構造のように、ドレイン
電極７をＳｉＣ基板１の第１領域Ｒｅ１から第２領域Ｒ
ｅ２にまたがるように設けてもよい。
ン電極７をＳｉＣ基板１の第１の領域Ｒｅ１上のみに設
けているが、図３（ｄ）に示す構造のように、ドレイン
電極７をＳｉＣ基板１の第１領域Ｒｅ１から第２領域Ｒ
ｅ２にまたがるように設けてもよい。
【００５２】以下に、本実施形態の半導体装置の動作に
ついて述べる。まず、ゲート電極８を接地電位に保ち、
ドレイン電極７には高電圧Ｖｄを印加する。このとき、
ゲート電極９の電位を閾値電圧Ｖｔｈ以下にしたときに
はチャネルが形成されないので半導体装置はオフとな
り、ドレイン電極７は高電位となる。ゲート電極９の電
位を閾値電圧Ｖｔｈ以上にするとチャネルが形成される
ので半導体装置はオンとなり、ソース電極８からドレイ
ン電極７まで電流が流れる。
ついて述べる。まず、ゲート電極８を接地電位に保ち、
ドレイン電極７には高電圧Ｖｄを印加する。このとき、
ゲート電極９の電位を閾値電圧Ｖｔｈ以下にしたときに
はチャネルが形成されないので半導体装置はオフとな
り、ドレイン電極７は高電位となる。ゲート電極９の電
位を閾値電圧Ｖｔｈ以上にするとチャネルが形成される
ので半導体装置はオンとなり、ソース電極８からドレイ
ン電極７まで電流が流れる。
【００５３】本実施形態の半導体装置では、ＳｉＣ基板
１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成さ
れるので、基板抵抗Ｒsub による損失を低減することが
できる。つまり、第１領域Ｒｅ１のＳｉＣ基板１の厚さ
が従来の１／２以下であるので、基板抵抗Ｒsub による
損失も従来の１／２以下に低減できる。
１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成さ
れるので、基板抵抗Ｒsub による損失を低減することが
できる。つまり、第１領域Ｒｅ１のＳｉＣ基板１の厚さ
が従来の１／２以下であるので、基板抵抗Ｒsub による
損失も従来の１／２以下に低減できる。
【００５４】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板１の厚さが第１領域Ｒｅ１より厚い第２領域Ｒ
ｅ２が位置している。これにより、機械的強度が十分に
あり、チップを保持するのが容易である。
ｉＣ基板１の厚さが第１領域Ｒｅ１より厚い第２領域Ｒ
ｅ２が位置している。これにより、機械的強度が十分に
あり、チップを保持するのが容易である。
【００５５】図４（ａ），（ｂ）は、第１の実施形態の
半導体装置をダイシングする工程を示す断面図である。
図４（ａ），（ｂ）に示す工程は、上記の工程で製造し
たデバイスのウェハをチップに分離してパッケージング
するために行なう。
半導体装置をダイシングする工程を示す断面図である。
図４（ａ），（ｂ）に示す工程は、上記の工程で製造し
たデバイスのウェハをチップに分離してパッケージング
するために行なう。
【００５６】従来では、基板抵抗Ｒsub を低減するため
にＳｉＣ基板の厚さを薄くしてダイシングを行うと、機
械的な応力に耐えるだけの強度がないので割れたり欠け
たりして破壊が起こりやすい。それに対して、本実施形
態では、機械的強度の強い第２領域Ｒｅ２でダイシング
を行うことにより、破壊を起こりにくくすることができ
る。つまり、第１領域Ｒｅ１において基板抵抗Ｒsub の
低減が可能となり、第２領域Ｒｅ２において機械的強度
の保持が可能となる。
にＳｉＣ基板の厚さを薄くしてダイシングを行うと、機
械的な応力に耐えるだけの強度がないので割れたり欠け
たりして破壊が起こりやすい。それに対して、本実施形
態では、機械的強度の強い第２領域Ｒｅ２でダイシング
を行うことにより、破壊を起こりにくくすることができ
る。つまり、第１領域Ｒｅ１において基板抵抗Ｒsub の
低減が可能となり、第２領域Ｒｅ２において機械的強度
の保持が可能となる。
【００５７】また、従来では、ＳｉＣ基板をワックスで
回転体に固定して研磨する工程が困難であるという不具
合が生じていたが、本実施形態では、研磨工程が必要な
いので、その不具合を解消することができる。
回転体に固定して研磨する工程が困難であるという不具
合が生じていたが、本実施形態では、研磨工程が必要な
いので、その不具合を解消することができる。
【００５８】なお、本実施形態においては、ＳｉＣ基
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。
【００５９】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
【００６０】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
【００６１】また、本実施形態では、ＳｉＣ基板１の選
択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板１の選択的除去の工
程をｎ - エピタキシャル層３の成長工程以降に行なって
もよい。
択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板１の選択的除去の工
程をｎ - エピタキシャル層３の成長工程以降に行なって
もよい。
【００６２】（第２の実施形態)第２の実施形態では、
ＳｉＣ基板の一部を除去することにより生じた凹部を有
する面（加工面）上にｎ- エピタキシャル層を形成する
方法について説明する。
ＳｉＣ基板の一部を除去することにより生じた凹部を有
する面（加工面）上にｎ- エピタキシャル層を形成する
方法について説明する。
【００６３】図５は、第２の実施形態の２重注入ＭＯＳ
ＦＥＴの構造を示す断面図である。
ＦＥＴの構造を示す断面図である。
【００６４】本実施形態の半導体装置は、２重注入ＭＯ
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「２重注入ＭＯＳＦＥＴの動作領
域」とは、２重注入ＭＯＳＦＥＴの動作のための電流が
流れる領域であるとする。ただし、動作領域以外にも、
リーク電流等の電流が流れることがある。
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「２重注入ＭＯＳＦＥＴの動作領
域」とは、２重注入ＭＯＳＦＥＴの動作のための電流が
流れる領域であるとする。ただし、動作領域以外にも、
リーク電流等の電流が流れることがある。
【００６５】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で厚さ４００μｍであるｎ型のＳｉ
Ｃ基板２１と、ＳｉＣ基板２１の加工面上にエピタキシ
ャル成長された，厚さ１０μｍのｎ- エピタキシャル層
２３と、ｎ- エピタキシャル層２３の上部に設けられ，
深さ１．５μｍのｐウェル２４と、ｐウェル２４の内部
に設けられた，深さ０．３μｍのｎ+ ソース領域２５
と、ｐウェル２４同士の間に挟まれたｎ- エピタキシャ
ル層２３の上からそのｐウェル２４の上に亘って設けら
れたゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成
されたゲート電極２９と、ｎ+ ソース領域２５同士の間
に挟まれたｐウェル２４の上からそのｎ+ ソース領域２
５の上に亘って設けられたソース電極２８と、ＳｉＣ基
板２１の裏面上に設けられたドレイン電極２７と、層間
絶縁膜３０と、上部配線３２とを備えている。
ｍ，第２領域Ｒｅ２で厚さ４００μｍであるｎ型のＳｉ
Ｃ基板２１と、ＳｉＣ基板２１の加工面上にエピタキシ
ャル成長された，厚さ１０μｍのｎ- エピタキシャル層
２３と、ｎ- エピタキシャル層２３の上部に設けられ，
深さ１．５μｍのｐウェル２４と、ｐウェル２４の内部
に設けられた，深さ０．３μｍのｎ+ ソース領域２５
と、ｐウェル２４同士の間に挟まれたｎ- エピタキシャ
ル層２３の上からそのｐウェル２４の上に亘って設けら
れたゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成
されたゲート電極２９と、ｎ+ ソース領域２５同士の間
に挟まれたｐウェル２４の上からそのｎ+ ソース領域２
５の上に亘って設けられたソース電極２８と、ＳｉＣ基
板２１の裏面上に設けられたドレイン電極２７と、層間
絶縁膜３０と、上部配線３２とを備えている。
【００６６】なお、本実施形態のＳｉＣ基板２１の厚さ
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。
【００６７】以下に、本実施形態の半導体装置の製造方
法について、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）
を参照しながら説明する。図６（ａ）〜（ｃ）、図７
（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造
工程を示す断面図である。
法について、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）
を参照しながら説明する。図６（ａ）〜（ｃ）、図７
（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造
工程を示す断面図である。
【００６８】まず、図６（ａ）に示す工程で、第１の実
施形態と同様の方法で凹部を形成したＳｉＣ基板２１の
加工面上に、熱ＣＶＤ法によって、ｎ- エピタキシャル
層２３を形成する。ここで、例えば、耐圧が５００Ｖ〜
２ＫＶの半導体装置を形成するためには、ｎ- エピタキ
シャル層２３のｎ型不純物濃度が１×１０15ｃｍ-3〜３
×１０16ｃｍ-3であることが好ましく、層厚は１０μｍ
以上であることが好ましい。
施形態と同様の方法で凹部を形成したＳｉＣ基板２１の
加工面上に、熱ＣＶＤ法によって、ｎ- エピタキシャル
層２３を形成する。ここで、例えば、耐圧が５００Ｖ〜
２ＫＶの半導体装置を形成するためには、ｎ- エピタキ
シャル層２３のｎ型不純物濃度が１×１０15ｃｍ-3〜３
×１０16ｃｍ-3であることが好ましく、層厚は１０μｍ
以上であることが好ましい。
【００６９】次に、図６（ｂ）に示す工程で、成長させ
たｎ- エピタキシャル層２３の上にマスクパターン（図
示せず）を形成してドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル２４を
形成する。
たｎ- エピタキシャル層２３の上にマスクパターン（図
示せず）を形成してドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル２４を
形成する。
【００７０】このとき、ｎ- エピタキシャル層２３のう
ち第１領域Ｒｅ１の上部にのみｐウェル２４を形成し、
第２領域Ｒｅ２の上部には形成しない。そして、ｐウェ
ル２４を形成するためのイオン注入時に、第１領域Ｒｅ
１と第２領域Ｒｅ２との境界部分にガードリング３３を
形成することにより、終端構造を作り込む。
ち第１領域Ｒｅ１の上部にのみｐウェル２４を形成し、
第２領域Ｒｅ２の上部には形成しない。そして、ｐウェ
ル２４を形成するためのイオン注入時に、第１領域Ｒｅ
１と第２領域Ｒｅ２との境界部分にガードリング３３を
形成することにより、終端構造を作り込む。
【００７１】次に、ｐウェル２４用のマスクパターンを
除去した後、さらにマスクパターン（図示せず）を形成
してドーパントの窒素（Ｎ）またはリン（Ｐ）をイオン
注入することにより、ｐウェル２４の内部に、ｎ型不純
物濃度１×１０19ｃｍ-3前後のｎ+ ソース領域２５を形
成する。その後、ドーパントを活性化するために１４０
０℃以上の高温で活性化アニールを行う。
除去した後、さらにマスクパターン（図示せず）を形成
してドーパントの窒素（Ｎ）またはリン（Ｐ）をイオン
注入することにより、ｐウェル２４の内部に、ｎ型不純
物濃度１×１０19ｃｍ-3前後のｎ+ ソース領域２５を形
成する。その後、ドーパントを活性化するために１４０
０℃以上の高温で活性化アニールを行う。
【００７２】次に、図６（ｃ）に示す工程で、基板を石
英管に導入して沸騰水でバブリングした酸素を流しなが
ら１１００℃で数時間加熱することにより、厚さ４０ｎ
ｍ前後の熱酸化膜２６ａを形成する。このときＳｉＣ基
板２１の裏面上にも熱酸化膜が成長するが、ウエットエ
ッチングまたは機械的な研磨により除去する。
英管に導入して沸騰水でバブリングした酸素を流しなが
ら１１００℃で数時間加熱することにより、厚さ４０ｎ
ｍ前後の熱酸化膜２６ａを形成する。このときＳｉＣ基
板２１の裏面上にも熱酸化膜が成長するが、ウエットエ
ッチングまたは機械的な研磨により除去する。
【００７３】次に、図７（ａ）に示す工程で、ＳｉＣ基
板２１の裏面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極２７を形成する。また、熱酸化膜２６
ａのうちソース電極２８を形成するための領域を除去す
ることにより、ｐウェル２４同士の間に挟まれたｎ- エ
ピタキシャル層２３からそのｐウェル２４の上に亘っ
て、ゲート絶縁膜２６を形成する。
板２１の裏面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極２７を形成する。また、熱酸化膜２６
ａのうちソース電極２８を形成するための領域を除去す
ることにより、ｐウェル２４同士の間に挟まれたｎ- エ
ピタキシャル層２３からそのｐウェル２４の上に亘っ
て、ゲート絶縁膜２６を形成する。
【００７４】次に、ｎ+ ソース領域２５同士の間に挟ま
れたｐウェル２４からそのｎ+ ソース領域２５の上に亘
ってニッケルを蒸着することにより、ソース電極２８を
形成する。ここでは、リフトオフ法を用いるのが好まし
い。その後、ドレイン電極２７とＳｉＣ基板２１の接
触、ソース電極２８とソース領域２５，ｐウェル２４と
の接触をオーミック接触にするために、不活性ガス中、
１０００℃で２分間加熱することによりアニールを行
う。
れたｐウェル２４からそのｎ+ ソース領域２５の上に亘
ってニッケルを蒸着することにより、ソース電極２８を
形成する。ここでは、リフトオフ法を用いるのが好まし
い。その後、ドレイン電極２７とＳｉＣ基板２１の接
触、ソース電極２８とソース領域２５，ｐウェル２４と
の接触をオーミック接触にするために、不活性ガス中、
１０００℃で２分間加熱することによりアニールを行
う。
【００７５】次に、図７（ｂ）に示す工程で、ゲート絶
縁膜２６およびソース電極２８が形成されているｎ- エ
ピタキシャル層２３の上にアルミニウムを蒸着する。そ
の後、ウェットエッチングまたはドライエッチングによ
ってアルミニウム膜のパターニングを行なうことによ
り、ゲート絶縁膜２６の上にゲート電極２９を形成す
る。
縁膜２６およびソース電極２８が形成されているｎ- エ
ピタキシャル層２３の上にアルミニウムを蒸着する。そ
の後、ウェットエッチングまたはドライエッチングによ
ってアルミニウム膜のパターニングを行なうことによ
り、ゲート絶縁膜２６の上にゲート電極２９を形成す
る。
【００７６】次に、プラズマＣＶＤ法によって、基板上
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜３０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜３０を貫通してソース電極２８に到達す
るコンタクトホール３１と、ゲート電極２９に到達する
コンタクトホール（図示せず）を形成する。
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜３０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜３０を貫通してソース電極２８に到達す
るコンタクトホール３１と、ゲート電極２９に到達する
コンタクトホール（図示せず）を形成する。
【００７７】次に、図７（ｃ）に示す工程で、基板上に
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極２８またはゲート電極２９に接する上部配線３２を
形成する。これらの上部配線３２により、複数のソース
電極２８同士が電気的に接続され、複数のゲート電極２
９同士が電気的に接続される。その後、上部配線３２と
接する電極パッド（図示せず）を形成することにより、
外部と上部配線３２とを電気的に接続する。以上の工程
により、本実施形態の半導体装置が形成される。
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極２８またはゲート電極２９に接する上部配線３２を
形成する。これらの上部配線３２により、複数のソース
電極２８同士が電気的に接続され、複数のゲート電極２
９同士が電気的に接続される。その後、上部配線３２と
接する電極パッド（図示せず）を形成することにより、
外部と上部配線３２とを電気的に接続する。以上の工程
により、本実施形態の半導体装置が形成される。
【００７８】本実施形態の半導体装置では、ＳｉＣ基板
２１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板２１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減することができる。
２１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板２１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減することができる。
【００７９】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板２１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、第１
の実施形態と同様に、ダイシング工程において起こる破
壊を抑制することができる。
ｉＣ基板２１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、第１
の実施形態と同様に、ダイシング工程において起こる破
壊を抑制することができる。
【００８０】なお、本実施形態では、ＳｉＣ基板２１の
一部を除去するために、サンドブラスト法、反応性イオ
ンエッチングなどのドライエッチング、放電加工および
レーザスクライビング法などを行うことができる。ドラ
イエッチングを行なう場合には、フッ素ラジカル、フッ
素イオンを効率的に発生してエッチングレートの大きな
六フッ化硫黄などのガスを用いることが好ましい。
一部を除去するために、サンドブラスト法、反応性イオ
ンエッチングなどのドライエッチング、放電加工および
レーザスクライビング法などを行うことができる。ドラ
イエッチングを行なう場合には、フッ素ラジカル、フッ
素イオンを効率的に発生してエッチングレートの大きな
六フッ化硫黄などのガスを用いることが好ましい。
【００８１】また、本実施形態においては、ＳｉＣ基
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。
【００８２】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
【００８３】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
【００８４】（第３の実施形態）第３の実施形態では、
ＳｉＣ基板を用いたショットキーダイオードについて説
明する。
ＳｉＣ基板を用いたショットキーダイオードについて説
明する。
【００８５】図８（ａ）は、第３の実施形態のショット
キーダイオードの構造を示す断面図である。これは、Ｓ
ｉＣ基板の加工面の裏面上にｎ- エピタキシャル層を形
成する場合である。
キーダイオードの構造を示す断面図である。これは、Ｓ
ｉＣ基板の加工面の裏面上にｎ- エピタキシャル層を形
成する場合である。
【００８６】本実施形態の半導体装置は、ショットキー
ダイオードの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「ショットキーダイオードの動作
領域」とは、ショットキーダイオードの動作のための電
流が流れる領域であるとする。ただし、動作領域以外に
も、リーク電流等の電流が流れることもある。
ダイオードの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「ショットキーダイオードの動作
領域」とは、ショットキーダイオードの動作のための電
流が流れる領域であるとする。ただし、動作領域以外に
も、リーク電流等の電流が流れることもある。
【００８７】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板４１と、ＳｉＣ基板４１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層４３と、ｎ-
エピタキシャル層４３内で動作領域の側方を囲むように
形成されたガードリング４６と、ｎ- エピタキシャル層
４３とショットキー接触するショットキー電極４５と、
ＳｉＣ基板４１の加工面上に形成され，ＳｉＣ基板４１
とオーミック接触するｎ型のオーミック電極４４とから
構成されている。
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板４１と、ＳｉＣ基板４１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層４３と、ｎ-
エピタキシャル層４３内で動作領域の側方を囲むように
形成されたガードリング４６と、ｎ- エピタキシャル層
４３とショットキー接触するショットキー電極４５と、
ＳｉＣ基板４１の加工面上に形成され，ＳｉＣ基板４１
とオーミック接触するｎ型のオーミック電極４４とから
構成されている。
【００８８】ここで、本実施形態のＳｉＣ基板４１の厚
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。
【００８９】以下に、本実施形態の半導体装置の製造方
法について、図９（ａ）〜（ｃ）を参照しながら説明す
る。図９（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程を示す断面図である。
法について、図９（ａ）〜（ｃ）を参照しながら説明す
る。図９（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程を示す断面図である。
【００９０】まず、図９（ａ）に示す工程で、ｎ型不純
物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉＣ
基板４１を準備する。このときのＳｉＣ基板４１の直径
は２インチであり、基板厚さは４００μｍ程度である。
そして、第１の実施形態と同様に、レジストマスク形成
後にサンドブラスト法，ドライエッチング法などを用い
てＳｉＣ基板４１の第１領域Ｒｅ１を選択的に除去する
ことにより、ＳｉＣ基板４１の第２領域Ｒｅ２の厚さを
４００μｍ、第１領域Ｒｅ１の厚さを２００μｍとす
る。
物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉＣ
基板４１を準備する。このときのＳｉＣ基板４１の直径
は２インチであり、基板厚さは４００μｍ程度である。
そして、第１の実施形態と同様に、レジストマスク形成
後にサンドブラスト法，ドライエッチング法などを用い
てＳｉＣ基板４１の第１領域Ｒｅ１を選択的に除去する
ことにより、ＳｉＣ基板４１の第２領域Ｒｅ２の厚さを
４００μｍ、第１領域Ｒｅ１の厚さを２００μｍとす
る。
【００９１】ここで、第１領域Ｒｅ１は、少なくともシ
ョットキー電極とその周囲を囲むガードリングを含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。
ョットキー電極とその周囲を囲むガードリングを含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。
【００９２】次に、レジストマスクを除去して洗浄する
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行なうことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行なうことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。
【００９３】次に、熱ＣＶＤ法によって、加工面の裏面
上にｎ- エピタキシャル層４３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層４３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。
上にｎ- エピタキシャル層４３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層４３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。
【００９４】次に、図９（ｂ）に示す工程で、成長させ
たｎ- エピタキシャル層４３にマスクパターンを形成し
て、ドーパントであるアルミニウム（Ａｌ）またはホウ
素（Ｂ）をイオン注入することにより、ガードリング４
６を形成する。このとき、ガードリング４６は、基板の
第１領域Ｒｅ１内における動作領域の側方を囲むように
形成して、第２領域Ｒｅ２には形成しない。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。
たｎ- エピタキシャル層４３にマスクパターンを形成し
て、ドーパントであるアルミニウム（Ａｌ）またはホウ
素（Ｂ）をイオン注入することにより、ガードリング４
６を形成する。このとき、ガードリング４６は、基板の
第１領域Ｒｅ１内における動作領域の側方を囲むように
形成して、第２領域Ｒｅ２には形成しない。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。
【００９５】次に、図９（ｃ）に示す工程で、ＳｉＣ基
板４１の加工面上にニッケル（Ｎｉ）を蒸着して、不活
性ガス中，１０００℃で２分間のアニールを行うことに
よりｎ型オーミック電極４４を形成する。
板４１の加工面上にニッケル（Ｎｉ）を蒸着して、不活
性ガス中，１０００℃で２分間のアニールを行うことに
よりｎ型オーミック電極４４を形成する。
【００９６】次に、ｎ- エピタキシャル層４３の上にニ
ッケルを蒸着してパターニングを行なうことにより、ｎ
型ショットキー電極４５を形成する。ここで、ショット
キー電極４５のエッジ部分がｎ- エピタキシャル層４３
に形成されたガードリング４６と接するように設定す
る。ショットキー電極４５の形成方法としてはリフトオ
フ法が好ましい。以上の工程により、本実施形態の半導
体装置が形成される。
ッケルを蒸着してパターニングを行なうことにより、ｎ
型ショットキー電極４５を形成する。ここで、ショット
キー電極４５のエッジ部分がｎ- エピタキシャル層４３
に形成されたガードリング４６と接するように設定す
る。ショットキー電極４５の形成方法としてはリフトオ
フ法が好ましい。以上の工程により、本実施形態の半導
体装置が形成される。
【００９７】本実施形態の半導体装置では、ＳｉＣ基板
４１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板４１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。
４１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板４１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。
【００９８】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板４１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。
ｉＣ基板４１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。
【００９９】なお、本実施形態では、ＳｉＣ基板４１の
選択的除去をｎ- エピタキシャル層４３の成長前に行っ
たが、本発明においては、ＳｉＣ基板４１の選択的除去
の工程をｎ- エピタキシャル層４３の成長工程以降に行
なってもよい。
選択的除去をｎ- エピタキシャル層４３の成長前に行っ
たが、本発明においては、ＳｉＣ基板４１の選択的除去
の工程をｎ- エピタキシャル層４３の成長工程以降に行
なってもよい。
【０１００】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
【０１０１】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
【０１０２】また、本実施形態では、ＳｉＣ基板４１の
加工面の裏面上にｎ- エピタキシャル層４３を形成する
場合について述べたが、本発明においては、図８（ｂ）
に示すように、ＳｉＣ基板５１の加工面上にｎ- エピタ
キシャル層５３を形成してもよい。
加工面の裏面上にｎ- エピタキシャル層４３を形成する
場合について述べたが、本発明においては、図８（ｂ）
に示すように、ＳｉＣ基板５１の加工面上にｎ- エピタ
キシャル層５３を形成してもよい。
【０１０３】（第４の実施形態）第４の実施形態では、
ＳｉＣ基板を用いたＰＮダイオードについて説明する。
ＳｉＣ基板を用いたＰＮダイオードについて説明する。
【０１０４】図１０（ａ）は、第４の実施形態のＰＮダ
イオードの構造を示す断面図である。これは、ＳｉＣ基
板の加工面の裏面上にＰＮダイオードを形成する場合で
ある。
イオードの構造を示す断面図である。これは、ＳｉＣ基
板の加工面の裏面上にＰＮダイオードを形成する場合で
ある。
【０１０５】本実施形態の半導体装置は、ＰＮダイオー
ドの動作領域を含む領域である第１領域Ｒｅ１と、第１
領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２とを有して
いる。なお、「ＰＮダイオードの動作領域」とは、ＰＮ
ダイオードの動作のための電流が流れる領域であるとす
る。ただし、動作領域以外にも、リーク電流等の電流が
流れることもある。
ドの動作領域を含む領域である第１領域Ｒｅ１と、第１
領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２とを有して
いる。なお、「ＰＮダイオードの動作領域」とは、ＰＮ
ダイオードの動作のための電流が流れる領域であるとす
る。ただし、動作領域以外にも、リーク電流等の電流が
流れることもある。
【０１０６】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板６１と、ＳｉＣ基板６１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層６３と、ｎ-
エピタキシャル層６３の上部に形成された，深さ１．５
μｍのｐ型領域６７と、ｐ型領域６７の側方を囲んで形
成されたガードリング６６と、ｐ型領域６７と接するｐ
型電極６８と、ＳｉＣ基板６１の加工面上に形成された
ｎ型オーミック電極６４とから構成されている。
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板６１と、ＳｉＣ基板６１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層６３と、ｎ-
エピタキシャル層６３の上部に形成された，深さ１．５
μｍのｐ型領域６７と、ｐ型領域６７の側方を囲んで形
成されたガードリング６６と、ｐ型領域６７と接するｐ
型電極６８と、ＳｉＣ基板６１の加工面上に形成された
ｎ型オーミック電極６４とから構成されている。
【０１０７】ここで、本実施形態のＳｉＣ基板６１の厚
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。
【０１０８】以下に、本実施形態の半導体装置の製造方
法について、図１１（ａ）〜（ｃ）を参照しながら説明
する。図１１（ａ）〜（ｃ）は、第４の実施形態の半導
体装置の製造工程を示す断面図である。
法について、図１１（ａ）〜（ｃ）を参照しながら説明
する。図１１（ａ）〜（ｃ）は、第４の実施形態の半導
体装置の製造工程を示す断面図である。
【０１０９】まず、図１１（ａ）に示す工程で、ｎ型不
純物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉ
Ｃ基板６１を準備する。このときのＳｉＣ基板６１の直
径は２インチであり、基板厚さは４００μｍ程度であ
る。そして、第１の実施形態と同様に、レジストマスク
形成後にサンドブラスト法，ドライエッチング法などを
用いてＳｉＣ基板６１の第１領域Ｒｅ１を選択的に除去
することにより、ＳｉＣ基板６１の第２領域Ｒｅ２の厚
さを４００μｍ、第１領域Ｒｅ１の厚さを２００μｍと
する。
純物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉ
Ｃ基板６１を準備する。このときのＳｉＣ基板６１の直
径は２インチであり、基板厚さは４００μｍ程度であ
る。そして、第１の実施形態と同様に、レジストマスク
形成後にサンドブラスト法，ドライエッチング法などを
用いてＳｉＣ基板６１の第１領域Ｒｅ１を選択的に除去
することにより、ＳｉＣ基板６１の第２領域Ｒｅ２の厚
さを４００μｍ、第１領域Ｒｅ１の厚さを２００μｍと
する。
【０１１０】ここで、第１領域Ｒｅ１は、少なくともｐ
型領域６７とその側方を囲むガードリング６６を含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。
型領域６７とその側方を囲むガードリング６６を含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。
【０１１１】次に、レジストマスクを除去して洗浄する
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行うことにより、加工面に入った機械的ダメージ
（欠陥）を除去する。
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行うことにより、加工面に入った機械的ダメージ
（欠陥）を除去する。
【０１１２】次に、熱ＣＶＤ法によって、加工面の裏面
上にｎ- エピタキシャル層６３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層６３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。
上にｎ- エピタキシャル層６３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層６３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。
【０１１３】次に、図１１（ｂ）に示す工程で、成長さ
せたｎ- エピタキシャル層６３にマスクパターンを形成
して、ドーパントであるアルミニウム（Ａｌ）またはホ
ウ素（Ｂ）をイオン注入することにより、ｐ型領域６７
と、ｐ型領域６７を囲むガードリング６６を形成する。
せたｎ- エピタキシャル層６３にマスクパターンを形成
して、ドーパントであるアルミニウム（Ａｌ）またはホ
ウ素（Ｂ）をイオン注入することにより、ｐ型領域６７
と、ｐ型領域６７を囲むガードリング６６を形成する。
【０１１４】このとき、ｐ型領域６７のｐ型不純物濃度
は１×１０16ｃｍ-3〜３×１０17ｃｍ-3程度であること
が好ましい。ここで、ｐ型領域６７のｐ型不純物ドーピ
ング濃度は、イオン注入によってｎ型のｎ- エピタキシ
ャル層６３をｐ型に反転させるために、ｎ- エピタキシ
ャル層のｎ型不純物ドーピング濃度よりも一桁以上高い
値であることが望ましい。また、ｐ型電極６８のオーミ
ック接触を確保するために、ｐ型領域６７の上部にドー
ピング濃度の高い（例えば１×１０18ｃｍ-3程度の）ｐ
+ 領域を形成してもよい。
は１×１０16ｃｍ-3〜３×１０17ｃｍ-3程度であること
が好ましい。ここで、ｐ型領域６７のｐ型不純物ドーピ
ング濃度は、イオン注入によってｎ型のｎ- エピタキシ
ャル層６３をｐ型に反転させるために、ｎ- エピタキシ
ャル層のｎ型不純物ドーピング濃度よりも一桁以上高い
値であることが望ましい。また、ｐ型電極６８のオーミ
ック接触を確保するために、ｐ型領域６７の上部にドー
ピング濃度の高い（例えば１×１０18ｃｍ-3程度の）ｐ
+ 領域を形成してもよい。
【０１１５】次に、図１１（ｃ）に示す工程で、ＳｉＣ
基板６１の加工面上にニッケル（Ｎｉ）を蒸着して、不
活性ガス中，１０００℃で２分間のアニールを行うこと
により、ｎ型オーミック電極６４を形成する。
基板６１の加工面上にニッケル（Ｎｉ）を蒸着して、不
活性ガス中，１０００℃で２分間のアニールを行うこと
により、ｎ型オーミック電極６４を形成する。
【０１１６】その後、アルミニウム（Ａｌ）とニッケル
（Ｎｉ）の積層膜を蒸着してパターニングすることによ
り、ｐ型電極６８を形成する。ここで、ｐ型電極６８の
エッジ部がｎ- エピタキシャル層６３のｐ型領域６７内
と接するように設定する。以上の工程により、本発明の
半導体装置が形成される。
（Ｎｉ）の積層膜を蒸着してパターニングすることによ
り、ｐ型電極６８を形成する。ここで、ｐ型電極６８の
エッジ部がｎ- エピタキシャル層６３のｐ型領域６７内
と接するように設定する。以上の工程により、本発明の
半導体装置が形成される。
【０１１７】本実施形態の半導体装置では、ＳｉＣ基板
６１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板６１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。
６１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板６１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。
【０１１８】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板６１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。
ｉＣ基板６１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。
【０１１９】なお、本実施形態では、ｎ- エピタキシャ
ル層６３の一部にｐ型不純物をイオン注入することによ
り、ｐ型領域６７と終端構造であるガードリングを形成
している。しかし、本発明においては、ｎ- エピタキシ
ャル層６３の上にｐ型のエピタキシャル層を形成した後
に、終端構造であるメサを形成してもよい。
ル層６３の一部にｐ型不純物をイオン注入することによ
り、ｐ型領域６７と終端構造であるガードリングを形成
している。しかし、本発明においては、ｎ- エピタキシ
ャル層６３の上にｐ型のエピタキシャル層を形成した後
に、終端構造であるメサを形成してもよい。
【０１２０】また、本実施形態では、ＳｉＣ基板６１の
選択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板６１の選択的除去の
工程をｎ-エピタキシャル層６３の成長工程以降に行な
ってもよい。
選択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板６１の選択的除去の
工程をｎ-エピタキシャル層６３の成長工程以降に行な
ってもよい。
【０１２１】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。
【０１２２】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。
【０１２３】また、本実施形態では、ＳｉＣ基板６１の
加工面の裏面上にｎ-エピタキシャル層６３を形成する
場合について述べたが、本発明においては、図１０
（ｂ）に示すように、ＳｉＣ基板７１の加工面上にｎ-
エピタキシャル層７３を形成してもよい。
加工面の裏面上にｎ-エピタキシャル層６３を形成する
場合について述べたが、本発明においては、図１０
（ｂ）に示すように、ＳｉＣ基板７１の加工面上にｎ-
エピタキシャル層７３を形成してもよい。
【０１２４】
【発明の効果】本発明では、電流を基板の厚さ方向に流
すＭＩＳＦＥＴ、ショットキーダイオード、ＰＮダイオ
ードなどの半導体装置において、基板の機械的強度を保
持しつつ、オン電流が流れるときの基板抵抗による損失
の低減が可能となる。
すＭＩＳＦＥＴ、ショットキーダイオード、ＰＮダイオ
ードなどの半導体装置において、基板の機械的強度を保
持しつつ、オン電流が流れるときの基板抵抗による損失
の低減が可能となる。
【図１】第１の実施形態の２重注入ＭＯＳＦＥＴの構造
を示す断面図である。
を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図である。
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図であり、（ｄ）は、変形例の構造を示す断面図であ
る。
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図であり、（ｄ）は、変形例の構造を示す断面図であ
る。
【図４】（ａ），（ｂ）は、第１の実施形態の半導体装
置をダイシングする工程を示す断面図である。
置をダイシングする工程を示す断面図である。
【図５】第２の実施形態の２重注入ＭＯＳＦＥＴの構造
を示す断面図である。
を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第３の実施形態のショット
キーダイオードの構造を示す断面図である。
キーダイオードの構造を示す断面図である。
【図９】（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１０】（ａ），（ｂ）は、第４の実施形態のＰＮダ
イオードの構造を示す断面図である。
イオードの構造を示す断面図である。
【図１１】（ａ）〜（ｃ）は、第４の実施形態の半導体
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１２】従来の縦型のＭＯＳＦＥＴの構造を示す断面
図である。
図である。
１ ＳｉＣ基板
２ マスク
３ ｎ-エピタキシャル層
４ ｐウェル
５ ｎ+ソース領域
６ ゲート絶縁膜
７ ドレイン電極
８ ソース電極
９ ゲート電極
１０ 層間絶縁膜
１１ コンタクトホール
１２ 上部配線
２１ ＳｉＣ基板
２３ ｎ-エピタキシャル層
２４ ｐウェル
２５ ｎ+ソース領域
２６ ゲート絶縁膜
２７ ドレイン電極
２８ ソース電極
２９ ゲート電極
３０ 層間絶縁膜
３１ コンタクトホール
３２ 上部配線
４１ ＳｉＣ基板
４３ ｎ-エピタキシャル層
４４ オーミック電極
４５ ショットキー電極
４６ ガードリング
５１ ＳｉＣ基板
５３ ｎ-エピタキシャル層
５４ オーミック電極
５５ ショットキー電極
５６ ガードリング
６１ ＳｉＣ基板
６３ ｎ-エピタキシャル層
６４ ｎ+オーミック電極
６６ ガードリング
６７ ｐ型領域
６８ ｐ型電極
７１ ＳｉＣ基板
７３ ｎ-エピタキシャル層
７４ ｎ+オーミック電極
７６ ガードリング
７７ ｐ型領域
７８ ｐ型電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/47 Ｈ０１Ｌ 29/91 Ｄ
29/861 29/48 Ｄ
29/872 29/91 Ｆ
(72)発明者 内田 正雄
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 高橋 邦方
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 山下 賢哉
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 宮永 良子
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 4M104 AA03 BB02 BB05 CC01 CC03
CC05 DD08 DD16 DD34 DD64
DD65 DD68 DD78 FF02 FF13
GG02 GG03 GG09 GG10 GG14
GG18 HH15
Claims (12)
- 【請求項１】 上面および下面のうち少なくともいずれ
か１方の面に凹部を有する半導体基板と上記半導体基板
の上面上に形成された半導体層とを備え、 上記半導体基板および上記半導体層の厚み方向に電流を
流すための素子が形成されている半導体装置であって、 上記半導体基板のうち上記凹部に位置する領域の少なく
とも一部は、上記素子の動作領域であることを特徴とす
る半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 上記半導体基板のうち上記凹部に位置する領域の膜厚
と、上記凹部の周囲に位置する領域との膜厚の差が２０
０μｍ以上であることを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置で
あって、 上記半導体基板の材料が、炭化シリコン（ＳｉＣ）から
なることを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置であって、 上記素子は、ＭＩＳＦＥＴ，ショットキーダイオードま
たはｐｎダイオードであることを特徴とする半導体装
置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置であって、 上記半導体基板の上面に上記凹部が形成されていること
を特徴とする半導体装置。 - 【請求項６】 請求項１〜４のうちいずれか１つに記載
の半導体装置であって、 上記半導体基板の下面に上記凹部が形成されていること
を特徴とする半導体装置。 - 【請求項７】 半導体基板および半導体層の厚み方向に
電流が流れる素子を有する半導体装置の製造方法であっ
て、 上記半導体基板の上面または下面のうち少なくともいず
れか一方の面に凹部を形成する工程（ａ）と、 上記半導体基板の上面上に半導体層を形成する工程
（ｂ）とを備え、 上記半導体基板のうち上記凹部に位置する領域の少なく
とも一部は、上記素子の動作領域であることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
であって、 上記工程（ａ）では、上記半導体基板の上記凹部を形成
するために、ドライエッチングを行なうことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 請求項７または８に記載の半導体装置の
製造方法であって、 上記工程（ａ）では、上記半導体基板の上記凹部を形成
するために、サンドブラストを行なうことを特徴とする
半導体装置の製造方法。 - 【請求項１０】 請求項７〜９のうちいずれか１つに記
載の半導体装置の製造方法であって、 上記工程（ｂ）の後に、上記半導体基板のうち上記凹部
の周囲に位置する領域でダイシングを行う工程をさらに
備えることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項７〜１０のうちいずれか１つに
記載の半導体装置の製造方法であって、 上記工程（ａ）では、上記半導体基板の下面に、上記凹
部を形成することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項７〜１０のうちいずれか１つに
記載の半導体装置の製造方法であって、 上記工程（ａ）では、上記半導体基板の上面に上記凹部
を形成し、 上記工程（ａ）の後，上記工程（ｂ）の前には、上記半
導体基板表面の欠陥を除去する工程をさらに備えること
を特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002108757A JP2003303966A (ja) | 2002-04-11 | 2002-04-11 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136149A (ja) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | 半導体素子の製造方法 |
| WO2007049413A1 (ja) * | 2005-10-28 | 2007-05-03 | National Institute Of Advanced Industrial Science And Technology | 半導体製造装置及び半導体装置 |
| JP2007208074A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2009523324A (ja) * | 2006-01-10 | 2009-06-18 | クリー・インコーポレーテッド | 炭化珪素ディンプル基板 |
| JP2014150226A (ja) * | 2013-02-04 | 2014-08-21 | Lapis Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2015002266A (ja) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法 |
| JP2015002259A (ja) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法 |
| CN104380470A (zh) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | 半导体装置 |
| JP2018014417A (ja) * | 2016-07-21 | 2018-01-25 | 株式会社デンソー | 半導体装置 |
| DE112016007081T5 (de) | 2016-07-20 | 2019-04-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| JP2021015851A (ja) * | 2019-07-10 | 2021-02-12 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (ja) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | 半導体装置 |
| JPH01184834A (ja) * | 1988-01-13 | 1989-07-24 | Nec Corp | 半導体装置の製造方法 |
| JPH06151884A (ja) * | 1992-11-13 | 1994-05-31 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH08316164A (ja) * | 1995-05-17 | 1996-11-29 | Hitachi Ltd | 半導体素子の作成方法 |
| JPH1050718A (ja) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
| JPH1174514A (ja) * | 1997-08-28 | 1999-03-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2002170963A (ja) * | 2000-12-01 | 2002-06-14 | Sanken Electric Co Ltd | 半導体素子、半導体装置、及び半導体素子の製造方法 |
-
2002
- 2002-04-11 JP JP2002108757A patent/JP2003303966A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (ja) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | 半導体装置 |
| JPH01184834A (ja) * | 1988-01-13 | 1989-07-24 | Nec Corp | 半導体装置の製造方法 |
| JPH06151884A (ja) * | 1992-11-13 | 1994-05-31 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH08316164A (ja) * | 1995-05-17 | 1996-11-29 | Hitachi Ltd | 半導体素子の作成方法 |
| JPH1050718A (ja) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
| JPH1174514A (ja) * | 1997-08-28 | 1999-03-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2002170963A (ja) * | 2000-12-01 | 2002-06-14 | Sanken Electric Co Ltd | 半導体素子、半導体装置、及び半導体素子の製造方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136149A (ja) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | 半導体素子の製造方法 |
| WO2007049413A1 (ja) * | 2005-10-28 | 2007-05-03 | National Institute Of Advanced Industrial Science And Technology | 半導体製造装置及び半導体装置 |
| JPWO2007049413A1 (ja) * | 2005-10-28 | 2009-04-30 | 独立行政法人産業技術総合研究所 | 半導体製造装置及び半導体装置 |
| JP2009523324A (ja) * | 2006-01-10 | 2009-06-18 | クリー・インコーポレーテッド | 炭化珪素ディンプル基板 |
| US8664664B2 (en) | 2006-01-10 | 2014-03-04 | Cree, Inc. | Silicon carbide dimpled substrate |
| JP2007208074A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2007243080A (ja) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| CN104380470A (zh) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | 半导体装置 |
| US9577032B2 (en) | 2012-05-18 | 2017-02-21 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2014150226A (ja) * | 2013-02-04 | 2014-08-21 | Lapis Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2015002266A (ja) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法 |
| JP2015002259A (ja) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | 炭化ケイ素半導体装置及び炭化ケイ素半導体装置の製造方法 |
| DE112016007081T5 (de) | 2016-07-20 | 2019-04-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| US10665670B2 (en) | 2016-07-20 | 2020-05-26 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
| JP2018014417A (ja) * | 2016-07-21 | 2018-01-25 | 株式会社デンソー | 半導体装置 |
| JP2021015851A (ja) * | 2019-07-10 | 2021-02-12 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP7249898B2 (ja) | 2019-07-10 | 2023-03-31 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
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