JPH01128562A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01128562A JPH01128562A JP62285473A JP28547387A JPH01128562A JP H01128562 A JPH01128562 A JP H01128562A JP 62285473 A JP62285473 A JP 62285473A JP 28547387 A JP28547387 A JP 28547387A JP H01128562 A JPH01128562 A JP H01128562A
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Landscapes
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、3端子以上の半導体能動デバイスとそれを
含む集積回路(IC)の構成に関する。
含む集積回路(IC)の構成に関する。
従来の半導体デバイス又はそれを含むICの構成を内蔵
している半導体基板においては、デバイス又はICを構
成する端子のうち、基板の裏面は1つの端子として使わ
れ、他の主要な能動デバイスの端子は基板の主表面にあ
る半導体−金属電極のコンタクト部または絶縁膜上のゲ
ート電極等として形成されている。
している半導体基板においては、デバイス又はICを構
成する端子のうち、基板の裏面は1つの端子として使わ
れ、他の主要な能動デバイスの端子は基板の主表面にあ
る半導体−金属電極のコンタクト部または絶縁膜上のゲ
ート電極等として形成されている。
例えば、第8図は従来の集積回路の一例図であり、アイ
イーイーイー パワー エレクトロニクス スペシャ
リスツ コンファレンス レコード (IEEE Po
wer Electronics 5pecialis
tSConference Record、 198
5. pp229 )に記載されている保護機能内蔵型
パワーMO8FETの断面図である。
イーイーイー パワー エレクトロニクス スペシャ
リスツ コンファレンス レコード (IEEE Po
wer Electronics 5pecialis
tSConference Record、 198
5. pp229 )に記載されている保護機能内蔵型
パワーMO8FETの断面図である。
第8図から判るように、半導体基板の主表面側には種々
の素子が形成され、各素子のゲート端子G、ソース端子
S、ドレイン端子り等が図示しない金属電極によって外
部に接続されている。しかし、半導体基板の裏面は、ア
ウトプット・ドレイン端子の1個のみとなっている。
の素子が形成され、各素子のゲート端子G、ソース端子
S、ドレイン端子り等が図示しない金属電極によって外
部に接続されている。しかし、半導体基板の裏面は、ア
ウトプット・ドレイン端子の1個のみとなっている。
上記のごとき従来の半導体基板においては、基板裏面は
半導体基板と実装基板との界面に接しており、基板への
電位設定は1つで十分であり、また、半導体ICを含む
主表面を実装基板と対向してフェースダウン・ボンディ
ングをする場合も、厚い半導体基板の裏面に異なる電位
を設定する電極を複数個、独立に設定する必要がなかっ
た。したがって基板裏面から主表面側にある能動デバイ
スの能動端子部分に個別に電気的にアイソレーションが
とれた状態で複数の個別の電位または電流を供給するこ
とは考慮されていなかった。
半導体基板と実装基板との界面に接しており、基板への
電位設定は1つで十分であり、また、半導体ICを含む
主表面を実装基板と対向してフェースダウン・ボンディ
ングをする場合も、厚い半導体基板の裏面に異なる電位
を設定する電極を複数個、独立に設定する必要がなかっ
た。したがって基板裏面から主表面側にある能動デバイ
スの能動端子部分に個別に電気的にアイソレーションが
とれた状態で複数の個別の電位または電流を供給するこ
とは考慮されていなかった。
また、従来の積層基板型三次元構成(例えば、日経マイ
クロ・デバイス 1985年7月号 175〜192頁
に記載)においては、デバイスやICが作り込まれてい
る半導体基板の主表面から裏面への信号の伝達方法が十
分開発されていなかった。そのため、例えば、二枚の積
層半導体基板を積層し、所望の位置合わせて所定の電極
部分で融着させ、第1基板と第2基板とで信号の伝送を
行なうような場合に、基板主表面から裏面へ抜ける配線
が困難であるという問題があった。
クロ・デバイス 1985年7月号 175〜192頁
に記載)においては、デバイスやICが作り込まれてい
る半導体基板の主表面から裏面への信号の伝達方法が十
分開発されていなかった。そのため、例えば、二枚の積
層半導体基板を積層し、所望の位置合わせて所定の電極
部分で融着させ、第1基板と第2基板とで信号の伝送を
行なうような場合に、基板主表面から裏面へ抜ける配線
が困難であるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、半導体装置において、能動デバ
イスやICが作り込まれている半導体基板の主表面側か
ら裏面側へ、信号を容易、かつ確実に伝送することの出
来る構成を提供することを目的とするものである。
になされたものであり、半導体装置において、能動デバ
イスやICが作り込まれている半導体基板の主表面側か
ら裏面側へ、信号を容易、かつ確実に伝送することの出
来る構成を提供することを目的とするものである。
上記の目的を達成するため、本発明においては、半導体
基板の主表面側に少なくとも一つの3端子以上の能動デ
バイスが形成され、上記主表面と反対側の裏面の一部に
少なくとも一つの凹部が形成され、上記能動デバイスの
少なくとも一つの能動領域の一部が上記凹部の底面(裏
面側から見た底面、すなわち凹部のうち主表面側に最も
近い部分)に露出し、その露出部分を除いた上記凹部の
内面と上記半導体基板の裏面の所望の部分とは絶縁膜で
覆われ、上記絶縁膜上に上記露出部分から上記半導体基
板の裏面の所定個所まで上記半導体基板とは絶縁された
少なくとも一層の配線用低抵抗部材(例えば金属膜配線
)が形成された構造を有するように構成している。上記
の?とき構成としたことにより、半導体基板を複数個融
着させた三次元デバイス等において、大幅な性能の向上
、多機能化、大容量化を実現することが出来る。
基板の主表面側に少なくとも一つの3端子以上の能動デ
バイスが形成され、上記主表面と反対側の裏面の一部に
少なくとも一つの凹部が形成され、上記能動デバイスの
少なくとも一つの能動領域の一部が上記凹部の底面(裏
面側から見た底面、すなわち凹部のうち主表面側に最も
近い部分)に露出し、その露出部分を除いた上記凹部の
内面と上記半導体基板の裏面の所望の部分とは絶縁膜で
覆われ、上記絶縁膜上に上記露出部分から上記半導体基
板の裏面の所定個所まで上記半導体基板とは絶縁された
少なくとも一層の配線用低抵抗部材(例えば金属膜配線
)が形成された構造を有するように構成している。上記
の?とき構成としたことにより、半導体基板を複数個融
着させた三次元デバイス等において、大幅な性能の向上
、多機能化、大容量化を実現することが出来る。
第1図は、本発明の第1の実施例図であり、SOI (
silicon on 1nsulator)構成のM
OSデバイスの断面図を示す。
silicon on 1nsulator)構成のM
OSデバイスの断面図を示す。
第1図において、Siの半導体基板1の上にSiO2膜
2が形成されており、このS i O2膜2の上に通常
のSOI技術を用いてp型半導体結晶層3を形成されて
いる。このSOI型の活性Si膜にn+ソース4、n“
ドレイン5を形成するが、n“ドレイン5は裏面のエッ
チ穴13(四部)の底部に達するまで環く形成する。な
お、エッチ穴の底部とは、裏面側から見た底部、すなわ
ちエッチ穴のなかで主表面側に最も近い部分である。
2が形成されており、このS i O2膜2の上に通常
のSOI技術を用いてp型半導体結晶層3を形成されて
いる。このSOI型の活性Si膜にn+ソース4、n“
ドレイン5を形成するが、n“ドレイン5は裏面のエッ
チ穴13(四部)の底部に達するまで環く形成する。な
お、エッチ穴の底部とは、裏面側から見た底部、すなわ
ちエッチ穴のなかで主表面側に最も近い部分である。
また、ゲート絶縁膜6、フィールド酸化膜7、ソース電
極8.ドレイン電極9.ゲート電極IOは通常の方法で
形成されている。また、基板裏面からのエッチ穴13は
、Siの圧力センサを形成する場合と同様のいくつかの
エツチング方法で形成しておく。また、基板裏面上の絶
縁膜11も通常の方法で形成できる。
極8.ドレイン電極9.ゲート電極IOは通常の方法で
形成されている。また、基板裏面からのエッチ穴13は
、Siの圧力センサを形成する場合と同様のいくつかの
エツチング方法で形成しておく。また、基板裏面上の絶
縁膜11も通常の方法で形成できる。
なお、基板のSiの厚さが300μ〜500μ程度とし
た場合、エッチ穴底部のSiの残っている部分は厚さ1
0μ〜30μ程度で設計可能である。
た場合、エッチ穴底部のSiの残っている部分は厚さ1
0μ〜30μ程度で設計可能である。
一方、エッチ穴13の底面にある絶縁膜のないコンタク
ト部12Aや裏面の配線12Bのパターニングは特殊な
形成方法が要求される。すなわち、基板裏面とエッチ穴
の底部とは相当の距離はなれているので、通常のフォト
リソグラフィー工程ではパターニングが困難である。こ
の部分のフォトリソグラフィー工程は、レーザ光源など
を含む平行性のよい光学系による光束照射下におけるマ
スクと基板との近接状態での位置合わせによる紫外線〜
遠紫外線領域の露光で可能となる。なお、現在開発がす
すめられている光反応励起ガス雰囲気での光化学反応に
よるレーザビームを用いた直接パターンエッチなども適
用可能となる。
ト部12Aや裏面の配線12Bのパターニングは特殊な
形成方法が要求される。すなわち、基板裏面とエッチ穴
の底部とは相当の距離はなれているので、通常のフォト
リソグラフィー工程ではパターニングが困難である。こ
の部分のフォトリソグラフィー工程は、レーザ光源など
を含む平行性のよい光学系による光束照射下におけるマ
スクと基板との近接状態での位置合わせによる紫外線〜
遠紫外線領域の露光で可能となる。なお、現在開発がす
すめられている光反応励起ガス雰囲気での光化学反応に
よるレーザビームを用いた直接パターンエッチなども適
用可能となる。
上記のごとく、第1図の構成においては、n+ドレイン
5の底部は、半導体基板1の裏面に設けられたエッチ穴
13の底部まで到達しており、コンタクト12Aを介し
て半導体基板の裏面に設けられた配線12Bに接続され
ている。そして配線12Bは絶縁膜11とSin、膜2
によって半導体基板1から絶縁されている。したがって
、n+ドレイン5はドレイン電極9によって半導体基板
1の主表面側に接続端子を有すると共に、配線12Bに
よって半導体基板1の裏面側にも他の部分と絶縁された
独立の接続端子を有することになる。
5の底部は、半導体基板1の裏面に設けられたエッチ穴
13の底部まで到達しており、コンタクト12Aを介し
て半導体基板の裏面に設けられた配線12Bに接続され
ている。そして配線12Bは絶縁膜11とSin、膜2
によって半導体基板1から絶縁されている。したがって
、n+ドレイン5はドレイン電極9によって半導体基板
1の主表面側に接続端子を有すると共に、配線12Bに
よって半導体基板1の裏面側にも他の部分と絶縁された
独立の接続端子を有することになる。
なお、第1図の構成においては、n1ドレイン5のみに
ついて裏面側端子を設けた場合を例示したが、複数の能
動領域、例えばn+ソース4についても裏面側端子を設
けることが出来るのは勿論である。
ついて裏面側端子を設けた場合を例示したが、複数の能
動領域、例えばn+ソース4についても裏面側端子を設
けることが出来るのは勿論である。
第1図で示したSOIデバイスの場合、MOSトランジ
スタのn+ドレイン5を深く導入することによって基板
裏面のコンタクト12Aとオーム性接続ができる。した
がって、第1図の5in2膜2上の半導体膜に形成され
た素子、例えばNチャネルEDMO8で信号処理を行う
場合、n+ドレイン5からは、同一平面内の他のインバ
ータ回路などへはドレイン電極9によって信号を伝送す
ることができ、また複数の基板を積層した多層基板三次
元デバイスの場合はコンタクト12A−配線12Bの経
路で下層の他の基板部へも信号を伝達することが出来る
。そしてゲート10に制御信号を与えれば、上記の伝送
の信号レベルのオン−オフ制御を行うことが出来る。
スタのn+ドレイン5を深く導入することによって基板
裏面のコンタクト12Aとオーム性接続ができる。した
がって、第1図の5in2膜2上の半導体膜に形成され
た素子、例えばNチャネルEDMO8で信号処理を行う
場合、n+ドレイン5からは、同一平面内の他のインバ
ータ回路などへはドレイン電極9によって信号を伝送す
ることができ、また複数の基板を積層した多層基板三次
元デバイスの場合はコンタクト12A−配線12Bの経
路で下層の他の基板部へも信号を伝達することが出来る
。そしてゲート10に制御信号を与えれば、上記の伝送
の信号レベルのオン−オフ制御を行うことが出来る。
この構造及びこれと類似の構造によれば、以下に示す作
用効果上の利点ある。
用効果上の利点ある。
(1)従来構造の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため基板に垂直に大電流が流れるパワーデバイス
などの出力電流の分離やMoSトランジスタのドレイン
端子の複数個の設置などの点において従来構造より有利
になる。
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため基板に垂直に大電流が流れるパワーデバイス
などの出力電流の分離やMoSトランジスタのドレイン
端子の複数個の設置などの点において従来構造より有利
になる。
(2)デバイスやICが作り込まれている基板の主表面
以外に、基板裏面から深いエッチ穴の側面に沿って配線
用電極を個別に設置できるの□で、従来不可能であった
基板主表面から基板裏面への複数個並列の信号の伝達が
可能となる。しかもその伝達は単なる電気的なオーム性
コンタクトによるのでなく、基板に形成されているMo
Sトランジスタなどの三端子能動デバイスの制御信号に
よって伝達を制御することが出来、スイッチ作用や増幅
動作も同時に可能となる。
以外に、基板裏面から深いエッチ穴の側面に沿って配線
用電極を個別に設置できるの□で、従来不可能であった
基板主表面から基板裏面への複数個並列の信号の伝達が
可能となる。しかもその伝達は単なる電気的なオーム性
コンタクトによるのでなく、基板に形成されているMo
Sトランジスタなどの三端子能動デバイスの制御信号に
よって伝達を制御することが出来、スイッチ作用や増幅
動作も同時に可能となる。
(3)本発明のデバイスを含む半導体基板を複数個積層
し、相対する電極部分を所望の部分で位置合わせして、
熱的に融着して積層三次元構造を形成すれば、二枚、三
枚の積層構造であっても、最上層のIC主面から一番下
層半導体基板のうらまで複数個所、並列処理で信号の伝
達が可能となる。このことは情報処理回路(マイクロコ
ンピュータ、イメージ処理など)の並列化、高機能化、
大量容量化に有効に利用することが出来る。
し、相対する電極部分を所望の部分で位置合わせして、
熱的に融着して積層三次元構造を形成すれば、二枚、三
枚の積層構造であっても、最上層のIC主面から一番下
層半導体基板のうらまで複数個所、並列処理で信号の伝
達が可能となる。このことは情報処理回路(マイクロコ
ンピュータ、イメージ処理など)の並列化、高機能化、
大量容量化に有効に利用することが出来る。
また、将来のセンサとして考えられている構造、すなわ
ち、第1層に複数のセンサを備え、2層、3Wjに演算
や記憶回路を備えた三次元並列処理型インテリジェント
センサにも、本実施例のデバイス構造を適用することに
より、その構成が容易に可能となる。
ち、第1層に複数のセンサを備え、2層、3Wjに演算
や記憶回路を備えた三次元並列処理型インテリジェント
センサにも、本実施例のデバイス構造を適用することに
より、その構成が容易に可能となる。
(4)平面ICを高集積化した場合は、σ)チップサイ
ズが大きくなり、配線長がチップ内で長くなる。■セル
配置や配線のレイアウト上の制約も多くなる。■歩留ま
りが低下する。などの問題があるが、本実施例のデバイ
ス構造を備えた基板による積層三次元デバイス構造を用
いれば、上記の問題をかなり軽減することが出来る。
ズが大きくなり、配線長がチップ内で長くなる。■セル
配置や配線のレイアウト上の制約も多くなる。■歩留ま
りが低下する。などの問題があるが、本実施例のデバイ
ス構造を備えた基板による積層三次元デバイス構造を用
いれば、上記の問題をかなり軽減することが出来る。
次に、第2図は、本発明の第2の実施例図であり、縦型
DSAMOSトランジスタのデバイス構造の断面図を示
す。
DSAMOSトランジスタのデバイス構造の断面図を示
す。
第2図において、p−基板14は、nエピタキシャル層
15の下のドレイン埋込層16を分離するために設定さ
れたものであり、その他のベース領域16A、16B、
ソース領域17A、17B、ゲート部酸化膜18、高濃
度ポリシリコンのゲート電極19、ソース・ベース共通
電極20A、20Bは通常の方法で形成することが出来
る。
15の下のドレイン埋込層16を分離するために設定さ
れたものであり、その他のベース領域16A、16B、
ソース領域17A、17B、ゲート部酸化膜18、高濃
度ポリシリコンのゲート電極19、ソース・ベース共通
電極20A、20Bは通常の方法で形成することが出来
る。
また、裏面からのエッチ穴13の形成方法は、前記第1
図の場合と同様に行うことが出来る。
図の場合と同様に行うことが出来る。
この実施例の構造においては、主表面側に形成された!
WD S AMOS トランジスタのドレイン埋込H1
6がエッチ穴13の底部に露出しており、電極22A、
22Bを介して裏面側に接続可能に構成されている。ま
た、ドレインの分離を良くするために、nエピタキシャ
ル層15中に適宜p分離領域55を設置する。
WD S AMOS トランジスタのドレイン埋込H1
6がエッチ穴13の底部に露出しており、電極22A、
22Bを介して裏面側に接続可能に構成されている。ま
た、ドレインの分離を良くするために、nエピタキシャ
ル層15中に適宜p分離領域55を設置する。
第2図の構造によれば、ドレイン部を局部的に限定する
ことが出来るので、それぞれ個別にドレイン出力端子を
持った複数の縦型MOSトランジスタを同一基板に形成
することが出来る。
ことが出来るので、それぞれ個別にドレイン出力端子を
持った複数の縦型MOSトランジスタを同一基板に形成
することが出来る。
そして、チップの実装方法を上下両方向がら配線出来る
形状にすれば、縦型MOSトランジスタを同一基板に複
f&設置することが可能となる。
形状にすれば、縦型MOSトランジスタを同一基板に複
f&設置することが可能となる。
また、第2図のデバイスの上下を反転し、下方に別の半
導体基板をコンタクト部で所望の位置合わせて融着すれ
ば(詳細後述)、下方の第2基板の信号処理回路の制御
信号によって上方の半導体基板内の縦型DSAMOSト
ランジスタの開閉制御を行うことができる。なお、WH
単な制御の場合は、第2図の構成ままでも基板主表面M
O3ICによって制御ゲートI9への入力信号を内部で
つくることができる。
導体基板をコンタクト部で所望の位置合わせて融着すれ
ば(詳細後述)、下方の第2基板の信号処理回路の制御
信号によって上方の半導体基板内の縦型DSAMOSト
ランジスタの開閉制御を行うことができる。なお、WH
単な制御の場合は、第2図の構成ままでも基板主表面M
O3ICによって制御ゲートI9への入力信号を内部で
つくることができる。
また、いずれの場合もドレイン埋込W116からの出力
端子22A−22Bを複数設置することが出来るので、
複数の縦型高耐圧MOSトランジスタをもつデバイス構
造も形成することが出来、適用範囲を拡げることが出来
る。
端子22A−22Bを複数設置することが出来るので、
複数の縦型高耐圧MOSトランジスタをもつデバイス構
造も形成することが出来、適用範囲を拡げることが出来
る。
次に、第3図は、本発明の第3の実施例図であり、同一
エッチ穴内に複数の出力端子を有する構造を示す。なお
、第3図は前記第1.2図の構造を上下反転した状態で
示したものであり、(A)及び(B)は断面図、(C)
は斜視図を示す。
エッチ穴内に複数の出力端子を有する構造を示す。なお
、第3図は前記第1.2図の構造を上下反転した状態で
示したものであり、(A)及び(B)は断面図、(C)
は斜視図を示す。
まず、第3図(A)は、基板23の裏面に形成されたエ
ッチ穴13を示し、(B)は絶縁膜24をつけた後コン
タクト部12Aを形成した場合を示す。
ッチ穴13を示し、(B)は絶縁膜24をつけた後コン
タクト部12Aを形成した場合を示す。
このような裏面端子(例えばドレイン端子)を複数個形
成する場合は、(C)に示すように、電極パターン25
と電極パターン26とを所望の距離だけ離して形成すれ
ばよい。例えば、MOSトランジスタのドレインは逆バ
イアスpn接合の状態であるから、通常のMO8ICと
同様に自己分離していることになる。なお、(C)にお
いて、23Aはエッチされず基板が厚く残っている部分
、23Bはエッチ穴の部分で基板が薄く残っている部分
を示す。
成する場合は、(C)に示すように、電極パターン25
と電極パターン26とを所望の距離だけ離して形成すれ
ばよい。例えば、MOSトランジスタのドレインは逆バ
イアスpn接合の状態であるから、通常のMO8ICと
同様に自己分離していることになる。なお、(C)にお
いて、23Aはエッチされず基板が厚く残っている部分
、23Bはエッチ穴の部分で基板が薄く残っている部分
を示す。
また、自己分離していない能動デバイスの場合は、エッ
チ穴の底部23Bに形成されている各出力部分を、分離
領域(pn接合分離や絶縁溝型分離等)によって分離す
れば、各電極出力を個別に取り出すことが出来る、 なお、第3図に示した方法の他に、同一チップ内に別の
エッチ穴を形成することによっても、基板裏面へ個別に
出力端子を形成することが出来る。
チ穴の底部23Bに形成されている各出力部分を、分離
領域(pn接合分離や絶縁溝型分離等)によって分離す
れば、各電極出力を個別に取り出すことが出来る、 なお、第3図に示した方法の他に、同一チップ内に別の
エッチ穴を形成することによっても、基板裏面へ個別に
出力端子を形成することが出来る。
次に、第4図は、本発明の第4の実施例図であり、2枚
の半導体基板を積層した三次元デバイスの断面図を示す
。
の半導体基板を積層した三次元デバイスの断面図を示す
。
第4図の構成は、本発明のデバイス構成(例えば第1図
又は第2図の構成)を有する第1の半導体基板101と
、通常のCMO8構造をもつICをその主表面に作り込
まれている第2の半導体基板102とを所望の電極部分
で位置合わせした後、上と下の電極を用いて熱圧着法に
よって電極部を融着したものである。
又は第2図の構成)を有する第1の半導体基板101と
、通常のCMO8構造をもつICをその主表面に作り込
まれている第2の半導体基板102とを所望の電極部分
で位置合わせした後、上と下の電極を用いて熱圧着法に
よって電極部を融着したものである。
第4図において、上部の第1半導体基板101は。
上記第1図で示したSOI型SL基板であり、下部の第
2半導体基板102は、通常のCMOSインバータ等が
作り込まれている半導体基板である。
2半導体基板102は、通常のCMOSインバータ等が
作り込まれている半導体基板である。
なお、第1半導体基板101の構成は前記第1図と同様
であり、第2半導体基板102は、フィールド酸化膜7
′、n基板27.pウェル28.p+ウェルコンタクト
29、n+基板コンタクト30% p+ソース31、p
+ドレイン32、n+ドレイン33、n+ソース34、
高濃度シリコンゲート35.36、ゲート酸化膜37.
3g、配線間絶縁膜39. Voo電極40、vss電
極41.0MO8出力用電極42、CMOSゲート入力
用電極43A等から構成されている。
であり、第2半導体基板102は、フィールド酸化膜7
′、n基板27.pウェル28.p+ウェルコンタクト
29、n+基板コンタクト30% p+ソース31、p
+ドレイン32、n+ドレイン33、n+ソース34、
高濃度シリコンゲート35.36、ゲート酸化膜37.
3g、配線間絶縁膜39. Voo電極40、vss電
極41.0MO8出力用電極42、CMOSゲート入力
用電極43A等から構成されている。
第4図のごとく、上部の半導体基板と下部の半導体基板
とを所望の電極部で融着させる方法としては、例えば、
インターナショナル エレクトロン デバイシズ ミー
ティングのテクニカル ダイジェスト(Interna
tional Electron DevicesM
eeting Technical Digest、
1984. p816. M。
とを所望の電極部で融着させる方法としては、例えば、
インターナショナル エレクトロン デバイシズ ミー
ティングのテクニカル ダイジェスト(Interna
tional Electron DevicesM
eeting Technical Digest、
1984. p816. M。
Yasumoto他著“Promissing new
fabricationprocess devel
oped for 5tacked LSI’s”)に
記載されている方法がある。
fabricationprocess devel
oped for 5tacked LSI’s”)に
記載されている方法がある。
第4図においては、上記文献記載の方法とほぼ同様の融
着方法で積層構造を形成する場合を示す。
着方法で積層構造を形成する場合を示す。
この方法においては、まず、Aa電極の上に二層のAu
/Ti層(金とチタンの合金層)を形成する。
/Ti層(金とチタンの合金層)を形成する。
次に、上記のAu/Ti層の電極と同一の高さまでポリ
イミド層でコートし、プラズマO3でエツチングした後
、Au/Ti電極を露出させ、平坦化も同時に行う。こ
のような電極構成を第4図の第1半導体基板101の裏
面と第2半導体基板102の主表面とに作り込んでおく
1次に、上記の二つの基板を所望の位置にアラインし、
熱圧着法で融着する。
イミド層でコートし、プラズマO3でエツチングした後
、Au/Ti電極を露出させ、平坦化も同時に行う。こ
のような電極構成を第4図の第1半導体基板101の裏
面と第2半導体基板102の主表面とに作り込んでおく
1次に、上記の二つの基板を所望の位置にアラインし、
熱圧着法で融着する。
第4図にそって更に説明する。
上部の第1半導体基板101の裏面の電極12Bと下部
の第2半導体基板102のゲート電極43Aとを融着す
る場合、舷の電極12Bの上にポリイミド層44とレベ
ルを一致させたAu合金71M46Uを形成し、同様に
、第2半導体基板102のゲート電極43A上にもポリ
イミドWI45とレベルを一致させたAu合金層46L
を形成する。他の場所でも第1半尊体基板101と第2
半導体基板102とを、例えば電極12Gと電極43B
の部分で融着するときは、Au合金層47Uと47Lを
形成して熱圧着すれば、複数個所を同時に融着すること
が出来る。
の第2半導体基板102のゲート電極43Aとを融着す
る場合、舷の電極12Bの上にポリイミド層44とレベ
ルを一致させたAu合金71M46Uを形成し、同様に
、第2半導体基板102のゲート電極43A上にもポリ
イミドWI45とレベルを一致させたAu合金層46L
を形成する。他の場所でも第1半尊体基板101と第2
半導体基板102とを、例えば電極12Gと電極43B
の部分で融着するときは、Au合金層47Uと47Lを
形成して熱圧着すれば、複数個所を同時に融着すること
が出来る。
なお、上部の第1半導体基板101と下部の第2半導体
基板102とを電極部のみで融着して十分な融着強度を
ウェハ間で作るためには、例えばAu合金147Lと4
7Uのような部分を通常の電極部位外にダミー的に設定
することも可能である。
基板102とを電極部のみで融着して十分な融着強度を
ウェハ間で作るためには、例えばAu合金147Lと4
7Uのような部分を通常の電極部位外にダミー的に設定
することも可能である。
また、ポリイミド層44.45はストレスの緩和と絶縁
の両方で有効に作用する。更に、製造方法を工夫すれば
、エッチ穴13にもポリイミドを埋め込むことが可能で
ある。
の両方で有効に作用する。更に、製造方法を工夫すれば
、エッチ穴13にもポリイミドを埋め込むことが可能で
ある。
なお、上記の二つの基板に配置された電極間の融着方法
は一例であって、本発明のデバイス構成がこの融着方法
に限定されるものでないことは明らかである。
は一例であって、本発明のデバイス構成がこの融着方法
に限定されるものでないことは明らかである。
上記のごとき第4図の構成においては、上層の第1半導
体基板101のドレイン12Aの出力によって、下層の
第2半導体基板102のCMOSインバータのゲート4
3Aを駆動してスイッチングさせることが出来る。
体基板101のドレイン12Aの出力によって、下層の
第2半導体基板102のCMOSインバータのゲート4
3Aを駆動してスイッチングさせることが出来る。
上記のごとく、第4図の実施例においては、2枚の半導
体基板を融着して積層基板三次元IC構成が可能である
ことを示した。
体基板を融着して積層基板三次元IC構成が可能である
ことを示した。
次に、第5図は、本発明の第5の実施例図であり、本発
明のデバイス構成(例えば第1図又は第2図の構成)を
有する半導体基板の積層三次元構造を用いて、基板間の
信号の結合を複数個の位置で並列的に処理する構成を示
す。
明のデバイス構成(例えば第1図又は第2図の構成)を
有する半導体基板の積層三次元構造を用いて、基板間の
信号の結合を複数個の位置で並列的に処理する構成を示
す。
すなわち、第5図は一本発明のデバイス構成を有するウ
ェハ基板またはチップにおける裏面でのエッチ孔と配線
のレイアウトの一例を示す図であり、エッチ孔はFl、
F2.Bl、B2の4つがあり、それぞれに2×8ビツ
トの配線がレイアウトされている。
ェハ基板またはチップにおける裏面でのエッチ孔と配線
のレイアウトの一例を示す図であり、エッチ孔はFl、
F2.Bl、B2の4つがあり、それぞれに2×8ビツ
トの配線がレイアウトされている。
上記のごとき基板61〜64を4枚重ねた場合を第6図
に示す。このように複数の基板を積層して用いる場合は
、相互に接する基板のエッチ穴同志が重ならないように
、ずらした位置に設定する。
に示す。このように複数の基板を積層して用いる場合は
、相互に接する基板のエッチ穴同志が重ならないように
、ずらした位置に設定する。
まず、信号の流れが上部基板から下部基板へ行く場合は
、前記第4図に示すような信号の結合方法でよい。これ
を第5図のFl、F2で示す。
、前記第4図に示すような信号の結合方法でよい。これ
を第5図のFl、F2で示す。
一方、信号の流れの向きが下部基板から上部基板へ行く
場合もあり、この場合を第5図のBl。
場合もあり、この場合を第5図のBl。
B2で示す。
このように信号の流れの向きが下部基板から上部基板へ
行く場合は、薄いSL膜の結合が上部基板のIC構成の
ゲート電極に直接または間接的に接続される必要がある
。この構成を実現するための一つの簡単な方法としては
、エッチ穴裏面の絶縁膜上のAll配線をゲート電極と
し、そのゲート電極の両側のn+ソース、n+ドレイン
を主表面より深い拡散によって形成してもよい。
行く場合は、薄いSL膜の結合が上部基板のIC構成の
ゲート電極に直接または間接的に接続される必要がある
。この構成を実現するための一つの簡単な方法としては
、エッチ穴裏面の絶縁膜上のAll配線をゲート電極と
し、そのゲート電極の両側のn+ソース、n+ドレイン
を主表面より深い拡散によって形成してもよい。
逆に、下部基板から上部基板へ送る出力は、ドレイン端
子からの出力電圧である必要がある。
子からの出力電圧である必要がある。
上記のようなデバイス構成に形成することは、本発明の
構成を用いれば設計上も容易に実現することが出来る。
構成を用いれば設計上も容易に実現することが出来る。
第6図のような4層構成でもって第5図のようなエッチ
チャンネルスイッチコネクタの2×8ビツトをBl、B
2.Fl、F2のごとく本発明を適用して構成すれば、
32ビツトの下向き信号(上部基板から下部基板への信
号)と32ビツトの上向き信号(下部基板から上部基板
への信号)とを同時に並列処理することができ、三次元
積層デバイスの特徴を有効に活用することが出来る。
チャンネルスイッチコネクタの2×8ビツトをBl、B
2.Fl、F2のごとく本発明を適用して構成すれば、
32ビツトの下向き信号(上部基板から下部基板への信
号)と32ビツトの上向き信号(下部基板から上部基板
への信号)とを同時に並列処理することができ、三次元
積層デバイスの特徴を有効に活用することが出来る。
また、同一半導体基板間の信号の伝送は、通常の基板主
表面にあるCMO3ICやNMO5ICなどで行なうこ
とが出来る。
表面にあるCMO3ICやNMO5ICなどで行なうこ
とが出来る。
また、信号の流れを判り易くするためには、場合によっ
ては分離領域を設ける設計方法を採用することも出来る
。
ては分離領域を設ける設計方法を採用することも出来る
。
また、第6図などで示したエッチ穴の斜面は(111)
面などの結晶面で規定されるようにすることも出来るが
、マスクを用いたRIE+現在開発が行なわれているレ
ーザ照射光化学エッチ法などの利用で、斜の角度はより
自由度をもって製作可能となる。
面などの結晶面で規定されるようにすることも出来るが
、マスクを用いたRIE+現在開発が行なわれているレ
ーザ照射光化学エッチ法などの利用で、斜の角度はより
自由度をもって製作可能となる。
なお、上記の実施例は、絶縁ゲートMOSデバイスの場
合を例示したが、本発明は2ゲートをもつテトロードタ
イプの絶縁ゲートデバイスへも適用することが出来る。
合を例示したが、本発明は2ゲートをもつテトロードタ
イプの絶縁ゲートデバイスへも適用することが出来る。
次に、第7図は、本発明の第6の実施例図であり、三端
子能動デバイスとしてバイポーラ・トランジスタを用い
た場合を示す。
子能動デバイスとしてバイポーラ・トランジスタを用い
た場合を示す。
第7図において、p−基板14の上にnエピタキシャル
層15を形成し、ベース領域48、エミッタ領域49、
エミッタ配線50.ベース配線51、n+コレクタ埋込
み層52.裏面エッチ穴内のコレクタ電極53A、これ
とつながる裏面の配線53Bを形成する。
層15を形成し、ベース領域48、エミッタ領域49、
エミッタ配線50.ベース配線51、n+コレクタ埋込
み層52.裏面エッチ穴内のコレクタ電極53A、これ
とつながる裏面の配線53Bを形成する。
また、コレクタ領域を分離するため分離域54を設ける
。
。
この実施例の構成においては、主表面側に形成されたバ
イポーラ・トランジスタのn+コレクタ埋込み層52が
エッチ穴13の底部に露出しており。
イポーラ・トランジスタのn+コレクタ埋込み層52が
エッチ穴13の底部に露出しており。
そこから配線53A、53Bを介して裏面へ接続可能に
構成されている。
構成されている。
このようなデバイス構成によってバイポーラ・トランジ
スタを含む集積回路やBiCMO8などへも適用が可能
となる。
スタを含む集積回路やBiCMO8などへも適用が可能
となる。
以上説明してきたように、本発明によればその構成は次
のようになっている。
のようになっている。
(1)板状の構成をもつ半導体基板において第1面にデ
バイス構成の主表面があり、第1面と反対の裏面に少な
くとも1つの凹部をもたせる。
バイス構成の主表面があり、第1面と反対の裏面に少な
くとも1つの凹部をもたせる。
(2)その四部と基板裏面の所望の部分は絶縁膜で覆わ
れ、その凹部の絶I8膜のない部分に1つまたは複数個
のコンタクト孔があり、該コンタクト孔に金属膜配線に
よって、1つまたは1つ以上の裏面のコンタクト配線を
基板バルクの電位とは独立に設定出来る1つ以上の配線
パターンを上記絶縁膜上に設ける。
れ、その凹部の絶I8膜のない部分に1つまたは複数個
のコンタクト孔があり、該コンタクト孔に金属膜配線に
よって、1つまたは1つ以上の裏面のコンタクト配線を
基板バルクの電位とは独立に設定出来る1つ以上の配線
パターンを上記絶縁膜上に設ける。
(3)半導体主表面に少なくとも1つの3端子以上の能
動デバイスが形成されている構成において、その能動デ
バイスの1端子は少なくとも上記基板裏面の凹部のコン
タクト部分から取り出すように構成にする。
動デバイスが形成されている構成において、その能動デ
バイスの1端子は少なくとも上記基板裏面の凹部のコン
タクト部分から取り出すように構成にする。
また本発明のデバイス構成を用いた基板を用いて積層基
板三次元デバイス構造を構成する場合は、(4)半導体
デバイスまたは集積回路が形成されている第1の半導体
基板の裏面に設けられた基板バルクとは独立した電位が
設定出来る少なくとも1つの金属配線パターンに、別途
用意された第2の半導体基板(本発明のデバイス構成を
もつ基板でもよいし、そうでない場合でもよい)のデバ
イス又は集積回路が作り込まれている主表面に配置され
ている所望の電極パターンとを所望の位置合わせによっ
て接着し、上記第1の基板の裏面の電極パターンと上記
第2の基板の主表面にある電極パターンとが所望の部分
で融着し、第1の基板と第2の基板が融着した積層基板
三次元デバイス構造を形成する。これによって上記第1
基板と第2基板との間に上記の融着電極部分を介して信
号の伝送が行なえる構造にする。
板三次元デバイス構造を構成する場合は、(4)半導体
デバイスまたは集積回路が形成されている第1の半導体
基板の裏面に設けられた基板バルクとは独立した電位が
設定出来る少なくとも1つの金属配線パターンに、別途
用意された第2の半導体基板(本発明のデバイス構成を
もつ基板でもよいし、そうでない場合でもよい)のデバ
イス又は集積回路が作り込まれている主表面に配置され
ている所望の電極パターンとを所望の位置合わせによっ
て接着し、上記第1の基板の裏面の電極パターンと上記
第2の基板の主表面にある電極パターンとが所望の部分
で融着し、第1の基板と第2の基板が融着した積層基板
三次元デバイス構造を形成する。これによって上記第1
基板と第2基板との間に上記の融着電極部分を介して信
号の伝送が行なえる構造にする。
上記のごとき構成にしたことにより、本発明においては
下記のごとき効果が得られる。
下記のごとき効果が得られる。
(1)従来構成の半導体基板における主表面でのコンタ
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため薄いSi部に垂直に高電圧が印加される縦型
MOSデバイスの出力電流を複数個分離して取り出すこ
とが出来る。
クト以外に、基板裏面からデバイス端子を個々に電気的
アイソレーションを確保しながら取り出すことが出来る
。このため薄いSi部に垂直に高電圧が印加される縦型
MOSデバイスの出力電流を複数個分離して取り出すこ
とが出来る。
(2)複数個の基板主表面にあるMoSトランジスタの
出力を同一エッチ穴または異なるエッチ穴の底面にある
コンタクト部から本来の裏面まで絶縁膜上の複数配線を
もって引き出すことが出来る。しかもこの配線を通して
行う基板主表面から基板裏面への信号の伝達は単なる電
気的なオーム性コンタクトによるのでなく、MOSトラ
ンジスタの制御ゲートによって伝達を制御することが出
来、スイッチ作用や増幅動作も可能になる。このような
構成はMOSトランジスタのみに限定されるものではな
く、三端子以上の能動端子をもつ他の能動デバイスへも
適用することが出来る。
出力を同一エッチ穴または異なるエッチ穴の底面にある
コンタクト部から本来の裏面まで絶縁膜上の複数配線を
もって引き出すことが出来る。しかもこの配線を通して
行う基板主表面から基板裏面への信号の伝達は単なる電
気的なオーム性コンタクトによるのでなく、MOSトラ
ンジスタの制御ゲートによって伝達を制御することが出
来、スイッチ作用や増幅動作も可能になる。このような
構成はMOSトランジスタのみに限定されるものではな
く、三端子以上の能動端子をもつ他の能動デバイスへも
適用することが出来る。
(3)本発明のデバイスを含む半導体基板を複数個、相
対する電極部分を所望の部分で位置合わせして熱的に融
着した積層基板三次元デバイスの場合、最上層のIC主
面から一番下層の半導体基板まで信号の伝送と制御が可
能になる。また一部のエッチ穴の薄い5iIFIの部分
を単なるオーム性コンタクトとすることも配線上有用で
ある。上記のことがチップ上の複数個所で並列的に同期
して行なうことが出来るので、例えば32ビツトの信号
の並列処理などを平面ICより大幅に大きい自由度をも
って行なうことが出来る。
対する電極部分を所望の部分で位置合わせして熱的に融
着した積層基板三次元デバイスの場合、最上層のIC主
面から一番下層の半導体基板まで信号の伝送と制御が可
能になる。また一部のエッチ穴の薄い5iIFIの部分
を単なるオーム性コンタクトとすることも配線上有用で
ある。上記のことがチップ上の複数個所で並列的に同期
して行なうことが出来るので、例えば32ビツトの信号
の並列処理などを平面ICより大幅に大きい自由度をも
って行なうことが出来る。
(4)従来の高集積化平面型ICの問題点、すなわち、
■チップサイズが大きくなり、配線長がチップ内で長く
なり、信号の遅延が起こる、■セル配置や配線のレイア
ウトの制約が多い、■歩留まりが低い、などを改善する
ことが出来る。
■チップサイズが大きくなり、配線長がチップ内で長く
なり、信号の遅延が起こる、■セル配置や配線のレイア
ウトの制約が多い、■歩留まりが低い、などを改善する
ことが出来る。
なお、現行のLSI配線に用いられている金属配線にお
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第4図の実施例に示したエッチ穴13の底部のコン
タクト12Aからウェハ裏面のコンタクト12Bへ至る
配線は、距離的に考えると平面ICの場合より長くなる
という問題がある。
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第4図の実施例に示したエッチ穴13の底部のコン
タクト12Aからウェハ裏面のコンタクト12Bへ至る
配線は、距離的に考えると平面ICの場合より長くなる
という問題がある。
この問題を解決するには、基板の厚さを出来るだけ薄く
することや配線材料をより一層低抵抗化することが考え
られる。
することや配線材料をより一層低抵抗化することが考え
られる。
また、上記のような比較的長い配線の問題を大幅に解決
する手段として、超電導材料の薄膜を数ミクロンの幅で
配線として配置することが考えられる。超電導材料薄膜
を用いた配線としては1例えば、ジョセフソン接合超電
導IC(又はJ、J。
する手段として、超電導材料の薄膜を数ミクロンの幅で
配線として配置することが考えられる。超電導材料薄膜
を用いた配線としては1例えば、ジョセフソン接合超電
導IC(又はJ、J。
超電導コンピュータ・システム)における超電導グラン
ドプレーンの上に絶縁膜を被せ、その上に幅数ミクロン
の超電導薄膜の配線をレイアウトした超電導ストリップ
線路の利用が知られている。
ドプレーンの上に絶縁膜を被せ、その上に幅数ミクロン
の超電導薄膜の配線をレイアウトした超電導ストリップ
線路の利用が知られている。
超電導体の完全反磁性特性は、これを接地面グランドプ
レーン(GP)として利用すると、線路電流による磁界
の横方向法がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
損と誘電体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい、また、誘電体損もGPとスト
リップ線路間の絶縁膜のtanδ等を小さくするとかな
り小さくなる。したがって、L、Cによる遅延はあるに
しても、信号の減衰はインピーダンスの整合がとれてい
ればかなり小さくすることが出来る。
レーン(GP)として利用すると、線路電流による磁界
の横方向法がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
損と誘電体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい、また、誘電体損もGPとスト
リップ線路間の絶縁膜のtanδ等を小さくするとかな
り小さくなる。したがって、L、Cによる遅延はあるに
しても、信号の減衰はインピーダンスの整合がとれてい
ればかなり小さくすることが出来る。
なお、現状では、前記の分野で、クロス配線までの実験
検討が、Nb配線onsio2膜o n Nbグランド
プレーン面等で行われている。
検討が、Nb配線onsio2膜o n Nbグランド
プレーン面等で行われている。
上記の超W1専膜の配線の動作は、液体へリューム温度
で行われているが、これらの構造、構成は。
で行われているが、これらの構造、構成は。
現在開発が行われているY−Ba−Cu−0系等の新高
温超電導体の膜によっても原理的には構成可能である。
温超電導体の膜によっても原理的には構成可能である。
なお、性能面の向上は、今後の製造プロセスの進展に期
待される。
待される。
したがって、第4図の12A −12B等の比較的長い
配線の部分でも、若干プロセスは増加するが、まず、S
iエッチ穴の所定部分を絶縁膜で覆い、次に超電導GP
面で同様に覆い、更に超電導GP面の上を絶縁膜で覆い
、しかる後に幅数ミクロンのストリップ線路を斜面上も
含めてレイアウトし。
配線の部分でも、若干プロセスは増加するが、まず、S
iエッチ穴の所定部分を絶縁膜で覆い、次に超電導GP
面で同様に覆い、更に超電導GP面の上を絶縁膜で覆い
、しかる後に幅数ミクロンのストリップ線路を斜面上も
含めてレイアウトし。
ドレイン・コンタクト等と接続することも可能である。
なお、基板主面上の配線についても上記のごとき線路を
利用することが出来るのは当然である。
利用することが出来るのは当然である。
以上のべたような設計上の工夫を加えれば、本発明のデ
バイス構成をもつ半導体基板を複数個用いた積層基板三
次元デバイスは、前記のごとき従来の平面型ICの問題
点を大幅に軽減することが出来る。
バイス構成をもつ半導体基板を複数個用いた積層基板三
次元デバイスは、前記のごとき従来の平面型ICの問題
点を大幅に軽減することが出来る。
(5)本発明のデバイス構成をもつ積層基板三次元デバ
イスは、レーザアニールなどによるモノリシック多層三
次元構造に比べて、製造工程が少ないため製造上の歩留
まりも大幅に向上させることが出来る。
イスは、レーザアニールなどによるモノリシック多層三
次元構造に比べて、製造工程が少ないため製造上の歩留
まりも大幅に向上させることが出来る。
(6)本発明の積層基板三次元デバイスによる集積回路
は、積層を構成する第1基板、第2基板、・・・第n基
板を個別に製造することが出来る。従って各基板の役割
の分担を区別して設計することが可能である0例えば、
第1基板(例えばセンサエC)の種類A1. A、、
A、、第2基板(例えば演算IC)の種類B、、B2.
B、、第3基板(例えば記憶IC)の種類c1. c2
. c3.第4基板(例えば比較IC)の種類り1.D
2.D3等のように設計してセルライブラリとして使用
することが出来る。したがって平面ICより設計の自由
度が大幅に向上する。
は、積層を構成する第1基板、第2基板、・・・第n基
板を個別に製造することが出来る。従って各基板の役割
の分担を区別して設計することが可能である0例えば、
第1基板(例えばセンサエC)の種類A1. A、、
A、、第2基板(例えば演算IC)の種類B、、B2.
B、、第3基板(例えば記憶IC)の種類c1. c2
. c3.第4基板(例えば比較IC)の種類り1.D
2.D3等のように設計してセルライブラリとして使用
することが出来る。したがって平面ICより設計の自由
度が大幅に向上する。
上記のごとく、本発明は、能動デバイスやICが作り込
まれている半導体基板の半導体主表面から裏面への信号
の伝送を、裏面から形成されたエッチ穴による薄い5i
19にある能動デバイスの一つの端子を介して行なうデ
バイス構造を提供するものであり、上記の半導体基板を
複数個融着させた三次元デバイス等において大幅な性能
の向上。
まれている半導体基板の半導体主表面から裏面への信号
の伝送を、裏面から形成されたエッチ穴による薄い5i
19にある能動デバイスの一つの端子を介して行なうデ
バイス構造を提供するものであり、上記の半導体基板を
複数個融着させた三次元デバイス等において大幅な性能
の向上。
多機能化、大容量化を可能とするものである。
第1図は本発明の第1の実施例であるところのSOI基
板上のMOSトランジスタをもつ半導体基板の断面図、
第2図は本発明の第2の実施例であるところの埋込みド
レインをもつ縦型DSAM○Sトランジスタをもつ半導
体基板の断面図、第3図は本発明の第3の実施例あると
ころの同一エッチ穴に2つの端子をもつデバイス構造を
示す断面図及び斜視図、第4図は本発明の第4の実施例
であるところのCMOSインバータを一部にもつ半導体
基板の上にSOI構造のMOSトランジスタの一部をエ
ッチ穴の上にもつ半導体基板を融着させた二層三次元デ
バイスの断面図、第5図は本発明の第5の実施例である
ところの基板裏面に4つのエッチ穴を形成し各エッチ穴
に2×8ビツトの能動デバイスの特定端子を取り出した
デバイス配置構造の平面図、第6図は第5図に示したよ
うな2X8ビツトのエッチ穴の能動デバイス端子出力を
もつ半導体基板を4枚積み重ね、それぞれ所望の電極部
で4枚を融着させた三次元積層構造の断面図、第7図は
本発明の他の実施例であるところのバイポーラ・トラン
ジスタをエッチ穴上のSi層部にもつ半導体基板の断面
図、第8図は従来装置の一例の断面図である。 く符号の説明〉 1・・・半導体基板 2・・・酸化膜3・・・半
導体膜 4・・・ソース5・・・ドレイン
6・・・ゲート酸化膜7・・・フィールド酸化膜
8・・・ソース電極9・・・ドレイン上部電極 10
・・・ゲート電極11・・・基板裏面絶縁膜 12A・・・エッチ穴裏面コンタクト電極12B・・・
基板裏面への引出し電極 13・・・エッチ穴 14・・・半導体p−基
板15・・・nエピタキシャル層 16・・・n+埋込み層 16A、16B・・・pベース領域 17A 、 17B −n ”ソース領域18・・・酸
化膜 19・・・Siゲート 20A、20B・・・ソース電極 22A・・・エッチ穴裏面コンタクト電極22B・・・
基板裏面への引出し電極 23A・・・SL基板部分 23B・・・エッチされた薄いSi層郡部2526・・
・裏面からみた2つの引出し電極11B・・・上部基板
の裏面の眉間絶縁膜39・・・下部基板上の眉間絶縁膜 43A・・・下部半導体基板上のCMOSゲート接合電
極 44・・・上部基板用ポリイミド層 45・・・下部基板用ポリイミド層 46U、47U・・・上部基板用融着用Au合金二層電
極46L、47L・・・下部基板用融着用Au合金二層
電極12G、43B・・・強度増加用ダミー舷電極48
・・・Pベース 49・・・n 4pエミツタ
50・・・エミッタ電極 51・・・ベース電極5
2・・・n+コレクタ埋込み層 53A・・・裏面コレクタコンタクト電極部53B・・
・裏面への引出し電極 101・・・上部の第1半導体基板 102・・・下部の第2半導体基板
板上のMOSトランジスタをもつ半導体基板の断面図、
第2図は本発明の第2の実施例であるところの埋込みド
レインをもつ縦型DSAM○Sトランジスタをもつ半導
体基板の断面図、第3図は本発明の第3の実施例あると
ころの同一エッチ穴に2つの端子をもつデバイス構造を
示す断面図及び斜視図、第4図は本発明の第4の実施例
であるところのCMOSインバータを一部にもつ半導体
基板の上にSOI構造のMOSトランジスタの一部をエ
ッチ穴の上にもつ半導体基板を融着させた二層三次元デ
バイスの断面図、第5図は本発明の第5の実施例である
ところの基板裏面に4つのエッチ穴を形成し各エッチ穴
に2×8ビツトの能動デバイスの特定端子を取り出した
デバイス配置構造の平面図、第6図は第5図に示したよ
うな2X8ビツトのエッチ穴の能動デバイス端子出力を
もつ半導体基板を4枚積み重ね、それぞれ所望の電極部
で4枚を融着させた三次元積層構造の断面図、第7図は
本発明の他の実施例であるところのバイポーラ・トラン
ジスタをエッチ穴上のSi層部にもつ半導体基板の断面
図、第8図は従来装置の一例の断面図である。 く符号の説明〉 1・・・半導体基板 2・・・酸化膜3・・・半
導体膜 4・・・ソース5・・・ドレイン
6・・・ゲート酸化膜7・・・フィールド酸化膜
8・・・ソース電極9・・・ドレイン上部電極 10
・・・ゲート電極11・・・基板裏面絶縁膜 12A・・・エッチ穴裏面コンタクト電極12B・・・
基板裏面への引出し電極 13・・・エッチ穴 14・・・半導体p−基
板15・・・nエピタキシャル層 16・・・n+埋込み層 16A、16B・・・pベース領域 17A 、 17B −n ”ソース領域18・・・酸
化膜 19・・・Siゲート 20A、20B・・・ソース電極 22A・・・エッチ穴裏面コンタクト電極22B・・・
基板裏面への引出し電極 23A・・・SL基板部分 23B・・・エッチされた薄いSi層郡部2526・・
・裏面からみた2つの引出し電極11B・・・上部基板
の裏面の眉間絶縁膜39・・・下部基板上の眉間絶縁膜 43A・・・下部半導体基板上のCMOSゲート接合電
極 44・・・上部基板用ポリイミド層 45・・・下部基板用ポリイミド層 46U、47U・・・上部基板用融着用Au合金二層電
極46L、47L・・・下部基板用融着用Au合金二層
電極12G、43B・・・強度増加用ダミー舷電極48
・・・Pベース 49・・・n 4pエミツタ
50・・・エミッタ電極 51・・・ベース電極5
2・・・n+コレクタ埋込み層 53A・・・裏面コレクタコンタクト電極部53B・・
・裏面への引出し電極 101・・・上部の第1半導体基板 102・・・下部の第2半導体基板
Claims (1)
- 板状の半導体基板に少なくとも一層の半導体層が基板
表面とほぼ平行に配置されている構造において、上記半
導体基板の主表面側に少なくとも一つの3端子以上の能
動デバイスが形成され、上記主表面と反対側の裏面の一
部に少なくとも一つの凹部が形成され、上記能動デバイ
スの少なくとも一つの能動領域の一部が上記凹部の底面
に露出し、その露出部分を除いた上記凹部の内面と上記
半導体基板の裏面の所望の部分とは絶縁膜で覆われ、上
記絶縁膜上に上記露出部分から上記半導体基板の裏面の
所定個所まで上記半導体基板とは絶縁された少なくとも
一層の配線用低抵抗部材が形成された構造を有すること
を特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62285473A JPH0821675B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体装置 |
EP88118822A EP0316799B1 (en) | 1987-11-13 | 1988-11-11 | Semiconductor device |
DE3850855T DE3850855T2 (de) | 1987-11-13 | 1988-11-11 | Halbleitervorrichtung. |
US07/602,051 US5122856A (en) | 1987-11-13 | 1990-10-25 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62285473A JPH0821675B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01128562A true JPH01128562A (ja) | 1989-05-22 |
JPH0821675B2 JPH0821675B2 (ja) | 1996-03-04 |
Family
ID=17691974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62285473A Expired - Lifetime JPH0821675B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821675B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
JP2009522806A (ja) * | 2006-01-05 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 集積回路の縦型dmosデバイス |
JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
JP2011527512A (ja) * | 2008-07-16 | 2011-10-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体素子の製造方法および半導体素子 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013172394A1 (ja) * | 2012-05-15 | 2013-11-21 | 富士電機株式会社 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS629636A (ja) * | 1985-07-08 | 1987-01-17 | Hitachi Ltd | 半導体集積回路基板内スル−ホ−ルの形成方法 |
-
1987
- 1987-11-13 JP JP62285473A patent/JPH0821675B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS629636A (ja) * | 1985-07-08 | 1987-01-17 | Hitachi Ltd | 半導体集積回路基板内スル−ホ−ルの形成方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2009522806A (ja) * | 2006-01-05 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 集積回路の縦型dmosデバイス |
JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
US8633572B2 (en) | 2006-03-27 | 2014-01-21 | Koninklijke Philips N.V. | Low ohmic through substrate interconnection for semiconductor carriers |
JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
JP4600563B2 (ja) * | 2007-10-24 | 2010-12-15 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2011527512A (ja) * | 2008-07-16 | 2011-10-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体素子の製造方法および半導体素子 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821675B2 (ja) | 1996-03-04 |
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