JP2003303966A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
- Publication number
- JP2003303966A JP2003303966A JP2002108757A JP2002108757A JP2003303966A JP 2003303966 A JP2003303966 A JP 2003303966A JP 2002108757 A JP2002108757 A JP 2002108757A JP 2002108757 A JP2002108757 A JP 2002108757A JP 2003303966 A JP2003303966 A JP 2003303966A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- semiconductor device
- thickness
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 196
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000005488 sandblasting Methods 0.000 claims abstract description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 96
- 238000001312 dry etching Methods 0.000 claims description 15
- 230000007547 defect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 101
- 239000010410 layer Substances 0.000 description 82
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 21
- 239000012535 impurity Substances 0.000 description 17
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000006378 damage Effects 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000006061 abrasive grain Substances 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009835 boiling Methods 0.000 description 2
- 230000005587 bubbling Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- -1 fluorine ions Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高耐圧、大電流用
に使用される半導体パワーデバイスに関する。TECHNICAL FIELD The present invention relates to a semiconductor power device used for high breakdown voltage and large current.
【０００２】[0002]
【従来の技術】パワーデバイスは高電圧、大電流を制御
する半導体デバイスである。このような半導体パワーデ
バイスは高耐圧でしかも大電流を扱うために、通常のシ
ステムＬＳＩと異なり、基板の厚み方向に電流を流す縦
型構造をとる。2. Description of the Related Art A power device is a semiconductor device that controls a high voltage and a large current. Since such a semiconductor power device has a high withstand voltage and handles a large current, unlike a normal system LSI, it has a vertical structure in which a current flows in the thickness direction of the substrate.
【０００３】図１２は、従来の縦型のＭＯＳＦＥＴの構
造を示す断面図である。従来の縦型ＭＯＳＦＥＴは、高
濃度の不純物を含む低抵抗のｎ+ 基板１０１と、ｎ+ 基
板１０１の上にエピタキシャル成長されたｎ- エピタキ
シャル層１０２と、ｎ- エピタキシャル層１０２の上部
にイオン注入法や拡散法を行うことにより設けられたｐ
ウェル１０３と、ｐウェル１０３の内部に設けられたｎ
+ ソース領域１０４と、２つのｐウェル１０３とその間
に挟まれたｎ- エピタキシャル層１０２の上に設けられ
たゲート絶縁膜１０５と、ゲート絶縁膜１０５の上に形
成されたゲート電極１０６と、２つのｎ+ ソース領域１
０４とその間に挟まれたｐウェル１０３の上に設けられ
たソース電極１０７と、ｎ+ 基板１０１の裏面上に設け
られたドレイン電極１０８と、層間絶縁膜１０９と、上
部配線１１０とを備えている。FIG. 12 is a sectional view showing the structure of a conventional vertical MOSFET. The conventional vertical MOSFET has a low resistance n + substrate 101 containing a high concentration of impurities, an n − epitaxial layer 102 epitaxially grown on the n + substrate 101, and an ion implantation method on the n − epitaxial layer 102. Or p provided by performing the diffusion method
Well 103 and n provided inside p well 103
+ Source region 104, two p wells 103, a gate insulating film 105 provided on the n − epitaxial layer 102 sandwiched between the two, a gate electrode 106 formed on the gate insulating film 105, and One n + source region 1
04 and a source electrode 107 provided on the p well 103 sandwiched therebetween, a drain electrode 108 provided on the back surface of the n + substrate 101, an interlayer insulating film 109, and an upper wiring 110. There is.
【０００４】この構造においては、ソース電極１０７と
ｐウェル１０３の接触、ドレイン電極１０８とｎ+ 基板
１０１の接触がオーミック接触となるようにアニール処
理されている。In this structure, the source electrode 107 and the p well 103 are annealed so that the contact between the drain electrode 108 and the n + substrate 101 is ohmic contact.
【０００５】以下に、図１２に示すＭＯＳＦＥＴの使用
方法について説明する。まず、ソース電極１０７を接地
電位に固定し、ドレイン電極１０８にソース電極１０７
に対して正の電圧Ｖｄｓを印加した状態で、ゲート電極
１０６に電圧Ｖｇｓを印加する。電圧Ｖｇｓの値がしき
い値Ｖｔｈを越えると、ゲート絶縁膜１０５とｐウェル
１０３の界面に反転層が形成され、ｎ+ ソース領域１０
４からｎ- エピタキシャル層１０２へ電子が流れるため
のチャネルが形成される。すると、ＭＯＳＦＥＴがオン
となり、ソース電極１０７とドレイン電極１０８の間に
電流が流れる。A method of using the MOSFET shown in FIG. 12 will be described below. First, the source electrode 107 is fixed to the ground potential, and the source electrode 107 is fixed to the drain electrode 108.
The voltage Vgs is applied to the gate electrode 106 while the positive voltage Vds is applied thereto. When the value of voltage Vgs exceeds threshold value Vth, an inversion layer is formed at the interface between gate insulating film 105 and p well 103, and n + source region 10 is formed.
A channel for electrons to flow from 4 to the n − epitaxial layer 102 is formed. Then, the MOSFET is turned on, and a current flows between the source electrode 107 and the drain electrode 108.
【０００６】ゲートに印加する電圧Ｖｇｓがしきい値Ｖ
ｔｈを越えない場合には、ｐウェル１０３内におけるゲ
ート絶縁膜１０５との界面付近の領域に反転層が形成さ
れないので電流は流れない。このとき、ｎ- エピタキシ
ャル層１０２とｐウェル１０３は逆バイアス状態とな
り、ｎ- エピタキシャル層１０２に空乏層が伸びる。こ
の空乏層にかかる電界がその材料の絶縁破壊電界を越え
ると絶縁破壊がおこる。The voltage Vgs applied to the gate is the threshold value V
If it does not exceed th, no current flows because the inversion layer is not formed in the region in the p-well 103 near the interface with the gate insulating film 105. At this time, the n − epitaxial layer 102 and the p well 103 are in a reverse bias state, and a depletion layer extends to the n − epitaxial layer 102. When the electric field applied to this depletion layer exceeds the dielectric breakdown electric field of the material, dielectric breakdown occurs.
【０００７】ＭＯＳＦＥＴの抵抗成分は、下式（１） ＲON＝Ｒcon＋Ｒsource＋Ｒch＋ＲJFET＋Ｒepi＋Ｒsub （１） で表される。The resistance component of the MOSFET is expressed by the following equation (1) RON = Rcon + Rsource + Rch + RJFET + Repi + Rsub (1) It is represented by.
【０００８】ここで、ＲONはデバイス全体のオン抵抗、
Ｒcon はオーミック電極のコンタクト抵抗、Ｒsourceは
ソース領域の抵抗、ＲchはＭＯＳＦＥＴのチャネル抵
抗、ＲJFETは隣接する２つのｐウェルからｎ- エピタキ
シャル成長層へ伸びる空乏層が重なるＪＦＥＴ領域の抵
抗、Ｒepi はＪＦＥＴ領域以外のエピタキシャル層に電
流が流れるときの抵抗、Ｒsubは基板の抵抗である。Where RON is the on-resistance of the entire device,
Rcon is the contact resistance of the ohmic electrode, Rsource is the resistance of the source region, Rch is the channel resistance of the MOSFET, RJFET is the resistance of the JFET region where the depletion layers extending from two adjacent p wells to the n − epitaxial growth layer overlap, and Repi is the JFET region. Rsub is the resistance of the substrate when a current flows through the epitaxial layers other than the above.
【０００９】ＭＯＳＦＥＴにおいて、オン抵抗ＲONは電
流が流れるときの損失に直接つながるのでできるだけ低
減することが望まれる。オン抵抗ＲONのうち基板抵抗Ｒ
subは、基板の厚さを薄くすことにより低減できる。In the MOSFET, the on-resistance RON directly leads to a loss when a current flows, so it is desirable to reduce it as much as possible. Substrate resistance R out of ON resistance RON
Sub can be reduced by reducing the thickness of the substrate.
【００１０】現在のシリコン半導体デバイスでは、最終
工程でシリコン基板の裏面を研磨、研削して一様に基板
厚さを薄くしてから裏面電極を蒸着する。これは、最初
から薄いシリコン基板を使うと、プロセス時のハンドリ
ングが困難であったり、熱プロセスによって変形した
り、割れたり、欠けたりする問題が生じるからである。
シリコンのパワーデバイスでは、ｎ+ 基板１０１を５０
μｍ程度の厚さまで薄くすることが可能となっている。In the current silicon semiconductor device, in the final step, the back surface of the silicon substrate is polished and ground to uniformly reduce the thickness of the substrate, and then the back surface electrode is deposited. This is because if a thin silicon substrate is used from the beginning, it is difficult to handle during the process, or it is deformed, cracked or chipped due to a thermal process.
In the silicon power device, the n + substrate 101 is 50
It is possible to reduce the thickness to about μm.
【００１１】一方、エピタキシャル層の抵抗Ｒepi は、
エピタキシャル層を薄くすることにより低減することが
できるが、エピタキシャル層を薄くすると耐圧が低くな
ってしまう。このため、エピタキシャル層を薄くするの
には限界がある。On the other hand, the resistance Repi of the epitaxial layer is
This can be reduced by making the epitaxial layer thinner, but if the epitaxial layer is made thinner, the breakdown voltage will be lower. Therefore, there is a limit to how thin the epitaxial layer can be made.
【００１２】近年、シリコンの代わりに炭化シリコン
（ＳｉＣ）を用いることによって、上記の限界をこえる
高耐圧、低抵抗の半導体装置が試作されている。炭化シ
リコンはシリコンに比べ絶縁破壊電界の値が一桁ほど高
いため、エピタキシャル層を薄くしたときの耐圧の維持
がシリコンよりも容易である。In recent years, by using silicon carbide (SiC) instead of silicon, a high breakdown voltage and low resistance semiconductor device that exceeds the above limit has been manufactured on a trial basis. Since the value of the dielectric breakdown electric field of silicon carbide is higher than that of silicon by about one digit, it is easier to maintain the breakdown voltage when the epitaxial layer is made thinner than silicon.
【００１３】しかしながら、基板を薄くしてもオン抵抗
ＲON全体の低減が小さければ効果的ではない。理論的に
は、炭化シリコンを用いたＭＯＳＦＥＴの場合、耐圧１
ｋＶで１０ｍΩ・ｃｍ2 以下のオン抵抗ＲONを実現でき
る。したがって、基板を薄くすることによって少なくと
も１ｍΩ・ｃｍ2 以上の基板抵抗Ｒsub の低減がなけれ
ば、オン抵抗ＲONを１０％以上低減することは難しく、
これ以下の基板抵抗Ｒsub の低減は効果的とはいえな
い。一般的に用いられる低抵抗基板、例えば１×１０18
ｃｍ3 の不純物濃度の基板の抵抗率は約０．０７Ω・ｃ
ｍである。現在流通している直径２インチの炭化シリコ
ンウェハの厚みは約４００μｍであるので、単位面積あ
たりの抵抗は約３ｍΩ・ｃｍ2 となり、１ｍΩ・ｃｍ2
以上の基板抵抗Ｒsub の低減を期待するのであれば、少
なくとも１５０μｍ、望ましくは２００μｍ以上、基板
を薄くすることが必要である。このように、炭化シリコ
ン半導体装置では、基板厚さを薄くすることによってオ
ン抵抗ＲONの低抵抗化が可能である。However, even if the substrate is thinned, it is not effective if the overall reduction of the on-resistance RON is small. Theoretically, in the case of MOSFET using silicon carbide, withstand voltage 1
An on-resistance RON of 10 mΩ · cm 2 or less at kV can be realized. Therefore, unless the substrate resistance Rsub is reduced by at least 1 mΩ · cm 2 or more by thinning the substrate, it is difficult to reduce the on-resistance RON by 10% or more,
It is not effective to reduce the substrate resistance Rsub below this value. A commonly used low resistance substrate, eg 1 × 10 18
The substrate with an impurity concentration of cm 3 has a resistivity of about 0.07 Ω · c.
m. Since the thickness of a silicon carbide wafer with a diameter of 2 inches currently in circulation is about 400 μm, the resistance per unit area is about 3 mΩ · cm 2 and 1 mΩ · cm 2.
If it is expected to reduce the substrate resistance Rsub as described above, it is necessary to thin the substrate by at least 150 μm, preferably 200 μm or more. As described above, in the silicon carbide semiconductor device, the on-resistance RON can be reduced by reducing the substrate thickness.
【００１４】[0014]
【発明が解決しようとする課題】ところが、炭化シリコ
ンはダイヤモンドに次いでモース硬度が大きく、非常に
硬い材料であるので、シリコンのように研磨して基板厚
さを薄くすると割れてしまったり、欠けたりする不具合
があった。また研磨の時点で割れなくても、チップ分離
のためのダイシングを行う時に基板が割れてしまうこと
もあった。However, since silicon carbide has the second highest Mohs hardness next to diamond and is a very hard material, it will be cracked or chipped if it is polished like silicon to reduce the substrate thickness. There was a problem to do. Even if the substrate is not cracked at the time of polishing, the substrate may be cracked when dicing for chip separation.
【００１５】通常、基板の研磨は、ワックスを用いて基
板を回転体に固定し、基板の加工面と対向して接触する
砥石板を高速回転させることによって行われる。炭化シ
リコンの熱伝導度はシリコンに比べて５倍ほど高いた
め、研削面が摩擦熱によって高温になると、この熱が固
定面まで伝導する。すると、基板を回転体に固定するワ
ックスが溶けだして基板が回転体からはずれてしまい、
研磨工程自体が困難であった。Usually, the polishing of the substrate is carried out by fixing the substrate to the rotating body using wax and rotating the grindstone plate facing and contacting the processed surface of the substrate at a high speed. Since the thermal conductivity of silicon carbide is about five times higher than that of silicon, when the grinding surface becomes hot due to frictional heat, this heat is conducted to the fixed surface. Then, the wax that fixes the substrate to the rotating body begins to melt and the substrate comes off the rotating body,
The polishing process itself was difficult.
【００１６】本発明はこのような問題点に鑑み、基板を
割れたり欠けたりすることなく基板厚みを低減し、もっ
て、高耐圧で低抵抗な半導体装置およびその製造方法を
提供することを目的とする。In view of the above problems, it is an object of the present invention to provide a semiconductor device having a high breakdown voltage and a low resistance and a method of manufacturing the same, which reduces the substrate thickness without cracking or chipping the substrate. To do.
【００１７】[0017]
【課題を解決するための手段】本発明の半導体装置は、
上面および下面のうち少なくともいずれか１方の面に凹
部を有する半導体基板と上記半導体基板の上面上に形成
された半導体層とを備え、上記半導体基板および上記半
導体層の厚み方向に電流を流すための素子が形成されて
いる半導体装置であって、上記半導体基板のうち上記凹
部に位置する領域の少なくとも一部は、上記素子の動作
領域であることを特徴とする。The semiconductor device of the present invention comprises:
To provide a semiconductor substrate having a recess on at least one of the upper surface and the lower surface and a semiconductor layer formed on the upper surface of the semiconductor substrate, for passing a current in the thickness direction of the semiconductor substrate and the semiconductor layer. In the semiconductor device having the element formed therein, at least a part of the region of the semiconductor substrate located in the recess is an operating region of the element.
【００１８】これにより、半導体基板の厚さを薄くした
凹部に動作領域が形成されているので、基板抵抗による
損失を低減することができる。同時に、凹部の周囲では
機械的強度が十分に保持されているので、チップを保持
することが容易であり、ダイシング工程などにおける破
壊を抑制することができる。Thus, the operating region is formed in the recess of the thin semiconductor substrate, so that the loss due to the substrate resistance can be reduced. At the same time, since sufficient mechanical strength is maintained around the recess, it is easy to hold the chip, and it is possible to suppress damage in the dicing process and the like.
【００１９】上記半導体基板のうち上記凹部に位置する
領域の膜厚と、上記凹部の周囲に位置する領域との膜厚
の差が２００μｍ以上であることにより、高い効果を得
ることができる。A high effect can be obtained when the difference in film thickness between the region of the semiconductor substrate located in the recess and the region surrounding the recess is 200 μm or more.
【００２０】上記半導体基板の材料が、炭化シリコン
（ＳｉＣ）からなることにより、硬度が大きい炭化シリ
コン基板の研磨やダイシングを容易にすることができ
る。Since the material of the semiconductor substrate is made of silicon carbide (SiC), polishing or dicing of a silicon carbide substrate having high hardness can be facilitated.
【００２１】上記素子は、ＭＩＳＦＥＴ，ショットキー
ダイオードまたはｐｎダイオードであってもよい。The device may be a MISFET, a Schottky diode or a pn diode.
【００２２】上記半導体基板の上面に上記凹部が形成さ
れていてもよい。The recess may be formed on the upper surface of the semiconductor substrate.
【００２３】上記半導体基板の下面に上記凹部が形成さ
れていてもよい。The recess may be formed on the lower surface of the semiconductor substrate.
【００２４】本発明の半導体装置の製造方法は、半導体
基板および半導体層の厚み方向に電流が流れる素子を有
する半導体装置の製造方法であって、上記半導体基板の
上面または下面のうち少なくともいずれか一方の面に凹
部を形成する工程（ａ）と、上記半導体基板の上面上に
半導体層を形成する工程（ｂ）とを備え、上記半導体基
板のうち上記凹部に位置する領域の少なくとも一部は、
上記素子の動作領域であることを特徴とする。A method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device having an element through which a current flows in a thickness direction of a semiconductor substrate and a semiconductor layer, wherein at least one of an upper surface and a lower surface of the semiconductor substrate is used. And a step (b) of forming a semiconductor layer on the upper surface of the semiconductor substrate, wherein at least a part of the region of the semiconductor substrate located in the recess is
It is characterized in that it is an operating region of the above element.
【００２５】これにより、動作領域である半導体基板の
凹部では厚さが薄いために基板抵抗による損失が少な
く、かつ、凹部の周囲では機械的強度が十分に保持され
ている半導体装置を得ることができる。As a result, it is possible to obtain a semiconductor device in which the recessed portion of the semiconductor substrate, which is the operating region, has a small thickness and therefore the loss due to the substrate resistance is small, and the mechanical strength is sufficiently maintained around the recessed portion. it can.
【００２６】上記工程（ａ）では、上記半導体基板の上
記凹部を形成するために、ドライエッチングを行なうこ
とにより、基板表面での欠陥の発生を抑制しつつ凹部を
形成することができる。In the step (a), dry etching is performed to form the recess of the semiconductor substrate, whereby the recess can be formed while suppressing the generation of defects on the substrate surface.
【００２７】上記工程（ａ）では、上記半導体基板の上
記凹部を形成するために、サンドブラストを行なうこと
により、効率的に凹部を形成することができる。In the step (a), the recess can be formed efficiently by sandblasting to form the recess in the semiconductor substrate.
【００２８】上記工程（ｂ）の後に、上記半導体基板の
うち上記凹部の周囲に位置する領域でダイシングを行う
工程をさらに備えることにより、従来よりも、ダイシン
グによる破壊の発生を抑制することができる。By further including the step of performing dicing in the region of the semiconductor substrate located around the recess after the step (b), the occurrence of breakage due to dicing can be suppressed more than in the past. .
【００２９】上記工程（ａ）では、上記半導体基板の下
面に、上記凹部を形成してもよい。In the step (a), the recess may be formed on the lower surface of the semiconductor substrate.
【００３０】上記工程（ａ）では、上記半導体基板の上
面に上記凹部を形成し、上記工程（ａ）の後，上記工程
（ｂ）の前には、上記半導体基板表面の欠陥を除去する
工程をさらに備えていてもよい。In the step (a), the recess is formed in the upper surface of the semiconductor substrate, and after the step (a) and before the step (b), a step of removing defects on the surface of the semiconductor substrate. May be further provided.
【００３１】[0031]
【発明の実施の形態】（第１の実施の形態）図１は、第
１の実施形態の２重注入ＭＯＳＦＥＴの構造を示す断面
図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 is a sectional view showing the structure of a double injection MOSFET of the first embodiment.
【００３２】本実施形態の半導体装置は、２重注入ＭＯ
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。ここで、「２重注入ＭＯＳＦＥＴの動作
領域」とは、２重注入ＭＯＳＦＥＴの動作のための電流
が流れる領域である。ただし、２重注入ＭＯＳＦＥＴの
動作領域以外にも、リーク電流等の電流が流れることも
ある。The semiconductor device of this embodiment is a double-implanted MO.
The first region Re1 which is a region including the operation region of the SFET
And a second region Re2 located around the first region Re1. Here, the “operating region of the double injection MOSFET” is a region in which a current for operating the double injection MOSFET flows. However, a current such as a leak current may flow outside the operating region of the double injection MOSFET.
【００３３】そして、ｎ型のＳｉＣ基板１では、第１領
域Ｒｅ１の部分が選択的に除去されることにより凹部が
形成され、ＳｉＣ基板１のうち第１領域Ｒｅ１の部分の
厚さが２００μｍ，第２領域Ｒｅ２の部分の厚さが４０
０μｍとなっている。Then, in the n-type SiC substrate 1, a recess is formed by selectively removing the portion of the first region Re1, and the thickness of the portion of the first region Re1 of the SiC substrate 1 is 200 μm. The thickness of the second region Re2 is 40
It is 0 μm.
【００３４】ここで、本実施形態のＳｉＣ基板１の厚さ
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。The thickness of the SiC substrate 1 of this embodiment is not limited to the above value. At this time, it is preferable that the thickness (first thickness) in the first region Re1 be 1/2 or less of the thickness (second thickness) in the second region Re2.
【００３５】そして、ＳｉＣ基板１の凹部を有する面
（以下では、加工面と呼ぶ）の裏面上には、厚さ１０μ
ｍのｎ- エピタキシャル層３が形成されている。ｎ- エ
ピタキシャル層３の上部には、深さ１．５μｍのｐウェ
ル４と、ｐウェル４の内部に設けられた，深さ０．３μ
ｍのｎ+ ソース領域５とが形成されている。ｐウェル４
によって挟まれているｎ- エピタキシャル層３の上から
そのｐウェル４の上に亘ってゲート絶縁膜６が形成さ
れ、ゲート絶縁膜６の上にはゲート電極９が形成されて
いる。ｎ+ ソース領域５同士の間に挟まれたｐウェル４
の上からそのｎ+ ソース領域５の上に亘ってソース電極
８が形成されており、ＳｉＣ基板１の裏面上にはドレイ
ン電極７が形成されている。ゲート電極９およびソース
電極８は層間絶縁膜１０によって覆われており、層間絶
縁膜１０を貫通してゲート電極９およびソース電極８に
到達する上部配線１２が形成されている。Then, a thickness of 10 μm is formed on the back surface of the surface of the SiC substrate 1 having the concave portion (hereinafter referred to as a processed surface).
An n − epitaxial layer 3 of m is formed. A p-well 4 having a depth of 1.5 μm is formed on the n − epitaxial layer 3 and a depth of 0.3 μm provided inside the p-well 4.
The n + source region 5 of m is formed. p well 4
A gate insulating film 6 is formed over the n − epitaxial layer 3 sandwiched by the p well 4 and a gate electrode 9 is formed on the gate insulating film 6. p well 4 sandwiched between n + source regions 5
A source electrode 8 is formed from above to the n + source region 5, and a drain electrode 7 is formed on the back surface of the SiC substrate 1. The gate electrode 9 and the source electrode 8 are covered with an interlayer insulating film 10, and an upper wiring 12 that penetrates the interlayer insulating film 10 and reaches the gate electrode 9 and the source electrode 8 is formed.
【００３６】次に、本実施形態の半導体装置の製造方法
について、図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）を
参照しながら説明する。図２（ａ）〜（ｅ）、図３
（ａ）〜（ｃ）は、第１の実施形態の２重注入ＭＯＳＦ
ＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断面図であ
る。そして、図３（ｄ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴの変形例の構造を示す断面図である。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 2 (a) to 2 (e) and 3 (a) to 3 (c). 2 (a) to (e), FIG.
(A)-(c) is the double injection MOSF of 1st Embodiment.
It is sectional drawing which shows the manufacturing process of ET (DIMOSFET). And FIG.3 (d) is sectional drawing which shows the structure of the modification of the double injection MOSFET of 1st Embodiment.
【００３７】まず、図２（ａ）に示す工程で、ｎ型不純
物濃度が１．０×１０18ｃｍ-3であり，低抵抗のＳｉＣ
基板１を準備する。このときのＳｉＣ基板１の直径は２
インチであり、基板厚さは４００μｍ程度である。[0037] First, in the step shown in FIG. 2 (a), an n-type impurity concentration of 1.0 × 10 18 cm -3, low-resistivity SiC
The substrate 1 is prepared. At this time, the diameter of the SiC substrate 1 is 2
The substrate thickness is about 400 μm.
【００３８】そして、フォトリソグラフィー法によって
パターニングを行うことにより、ＳｉＣ基板１の動作領
域となる部分を含む第１領域Ｒｅ１を露出させ、第１領
域Ｒｅ１の側方に位置する第２領域Ｒｅ２の上をレジス
トマスク２で覆う。Then, patterning is performed by photolithography to expose the first region Re1 including the portion to be the operation region of the SiC substrate 1, and to expose the second region Re2 located on the side of the first region Re1. Is covered with a resist mask 2.
【００３９】ここで、第１領域Ｒｅ１は、少なくともＭ
ＯＳＦＥＴの形成領域を含むように設定し、第２領域Ｒ
ｅ２は、第１領域Ｒｅ１の周囲に位置し，順方向電流が
流れない領域に設定する。Here, the first region Re1 is at least M
The second region R is set so as to include the formation region of the OSFET.
e2 is set around the first region Re1 and is set in a region where no forward current flows.
【００４０】次に、図２（ｂ）に示す工程で、サンドブ
ラスト法により、ＳｉＣ基板１のうちレジストマスク２
で覆われていない第１領域Ｒｅ１の部分を選択的に除去
する。これにより、ＳｉＣ基板１では、第２領域Ｒｅ２
の厚さが４００μｍ程度であるのに対し、第１領域Ｒｅ
１の厚さは２００μｍとなる。ここで、第１領域Ｒｅ１
の厚さは２００μｍ以下であることが好ましい。Next, in the step shown in FIG. 2B, the resist mask 2 of the SiC substrate 1 is formed by sandblasting.
The portion of the first region Re1 not covered with is selectively removed. As a result, in the SiC substrate 1, the second region Re2
Has a thickness of about 400 μm, while the first region Re
The thickness of 1 is 200 μm. Here, the first region Re1
The thickness is preferably 200 μm or less.
【００４１】サンドブラスト法とは、密閉容器内などに
おいて、ＳｉＣやダイヤモンドなどの細かい多数の砥粒
を試料にふきつけ、試料表面の物質を除去する方法であ
る。サンドブラスト法を用いると、ＳｉＣ基板において
１００μｍ以上の深さまで除去できることを確認してい
る。なお、サンドブラスト法の代わりとして、反応性イ
オンエッチングなどのドライエッチングを行なってもよ
い。ドライエッチングでは、フッ素ラジカル，フッ素イ
オンを効率的に発生する六フッ化硫黄などのガスを用い
ることによりエッチングレートを大きくすることができ
る。また、放電加工法またはレーザスクライビング法を
用いてもよい。The sandblast method is a method in which a large number of fine abrasive grains such as SiC and diamond are wiped on a sample in a closed container to remove the substance on the sample surface. It has been confirmed that the sandblast method can remove the SiC substrate to a depth of 100 μm or more. As an alternative to the sandblast method, dry etching such as reactive ion etching may be performed. In dry etching, the etching rate can be increased by using a gas such as sulfur hexafluoride that efficiently generates fluorine radicals and fluorine ions. Alternatively, an electric discharge machining method or a laser scribing method may be used.
【００４２】次に、レジストマスクを除去して洗浄する
ことにより、加工面についた砥粒やダストを除去する。
その後、ドライエッチングや犠牲酸化、高温水素アニー
ルなどを行うことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。Next, the resist mask is removed and cleaning is performed to remove the abrasive grains and dust on the processed surface.
Then, dry etching, sacrificial oxidation, high-temperature hydrogen annealing or the like is performed to remove mechanical damage (defects) entering the processed surface.
【００４３】次に、図２（ｃ）に示す工程で、熱ＣＶＤ
法によって、加工面の裏面上にｎ-エピタキシャル層３
を形成する。ここで、例えば、耐圧が５００Ｖ〜２ＫＶ
の半導体装置を形成するためには、ｎ- エピタキシャル
層３のｎ型不純物濃度が１×１０15ｃｍ-3〜３×１０16
ｃｍ-3であることが好ましく、層厚は１０μｍ以上であ
ることが好ましい。Next, in the step shown in FIG. 2C, thermal CVD is performed.
N - epitaxial layer 3 on the back surface of the processed surface by
To form. Here, for example, the withstand voltage is 500V to 2KV
To form the semiconductor device, n - n-type impurity concentration of the epitaxial layer 3 is 1 × 10 15 cm -3 ~3 × 10 16
It is preferably cm −3 , and the layer thickness is preferably 10 μm or more.
【００４４】次に、図２（ｄ）に示す工程で、成長させ
たｎ- エピタキシャル層３の上にマスクパターン（図示
せず）を形成して、ドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル４を形
成する。ｐウェル４用のマスクパターンを除去した後、
さらにマスクパターン（図示せず）を形成して、ドーパ
ントの窒素（Ｎ）またはリン（Ｐ）をイオン注入するこ
とにより、ｐウェル４の内部に、ｎ型不純物濃度１×１
０19ｃｍ-3前後のソース領域５を形成する。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。Next, in the step shown in FIG. 2D, a mask pattern (not shown) is formed on the grown n - epitaxial layer 3 to form a dopant aluminum (A).
l) or boron (B) by ion implantation,
A p-well 4 having a p-type impurity concentration of about 2 × 10 17 cm −3 is formed. After removing the mask pattern for the p-well 4,
Further, a mask pattern (not shown) is formed, and a dopant nitrogen (N) or phosphorus (P) is ion-implanted, so that an n-type impurity concentration of 1 × 1 is provided inside the p-well 4.
A source region 5 of about 0 19 cm -3 is formed. After that, activation annealing is performed at a high temperature of 1400 ° C. or higher to activate the dopant.
【００４５】次に、図２（ｅ）に示す工程で、反応性イ
オンエッチング（ＲＩＥ）により基板端部を除去し、メ
サ構造を形成する。その後、基板を石英管に導入して沸
騰水でバブリングした酸素を流しながら１１００℃で数
時間加熱することにより、ｎ - エピタキシャル層３の上
に、厚さ４０ｎｍ前後の熱酸化膜６ａを形成する。この
とき、ＳｉＣ基板１の加工面上にも熱酸化膜が形成する
が、ウェットエッチングまたは機械的な研磨により除去
する。Next, in the step shown in FIG.
The edge of the substrate is removed by on-etching (RIE) and the
Form a structure. After that, the substrate is introduced into a quartz tube and boiled.
A few minutes at 1100 ° C while flowing oxygen bubbling with boiling water
By heating for n -On the epitaxial layer 3
Then, a thermal oxide film 6a having a thickness of about 40 nm is formed. this
At this time, a thermal oxide film is also formed on the processed surface of the SiC substrate 1.
But removed by wet etching or mechanical polishing
To do.
【００４６】次に、図３（ａ）に示す工程で、ＳｉＣ基
板１の加工面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極７を形成する。また、熱酸化膜６ａの
うちソース電極を形成する領域はフッ酸でエッチングし
て除去する。残った熱酸化膜がゲート絶縁膜６となる。Next, in the step shown in FIG. 3A, the drain electrode 7 is formed by depositing nickel (Ni) on the processed surface of the SiC substrate 1. Further, the region of the thermal oxide film 6a where the source electrode is formed is removed by etching with hydrofluoric acid. The remaining thermal oxide film becomes the gate insulating film 6.
【００４７】次に、ｐウェル４をまたいで２つのｎ+ ソ
ース領域５上にニッケルを蒸着することにより、ソース
電極８を形成する。ここでは、リフトオフ法を用いるの
が好ましい。その後、ドレイン電極７とＳｉＣ基板１の
接触、ソース電極８とソース領域およびｐウェル４との
接触をオーミック接触にするために、不活性ガス中、１
０００℃で２分間加熱することによりアニールを行う。Next, the source electrode 8 is formed by depositing nickel on the two n + source regions 5 across the p well 4. Here, it is preferable to use the lift-off method. Then, in order to make the contact between the drain electrode 7 and the SiC substrate 1 and the contact between the source electrode 8 and the source region and the p-well 4 ohmic contact, in an inert gas, 1
Annealing is performed by heating at 000 ° C. for 2 minutes.
【００４８】次に、図３（ｂ）に示す工程で、ゲート絶
縁膜６およびソース電極８が形成されているｎ- エピタ
キシャル層３の上にアルミニウムを蒸着する。その後、
ウェットエッチングまたはドライエッチングによってア
ルミニウム膜のパターニングを行なうことにより、ゲー
ト絶縁膜６の上にゲート電極９を形成する。Next, in the step shown in FIG. 3B, aluminum is vapor-deposited on the n − epitaxial layer 3 on which the gate insulating film 6 and the source electrode 8 are formed. afterwards,
The gate electrode 9 is formed on the gate insulating film 6 by patterning the aluminum film by wet etching or dry etching.
【００４９】次に、プラズマＣＶＤ法によって、基板上
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜１０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜１０を貫通してソース電極８に到達する
コンタクトホール１１と、ゲート電極９に到達するコン
タクトホール（図示せず）を形成する。Then, a silicon oxide film having a thickness of about 1 μm is deposited on the substrate by the plasma CVD method to form the interlayer insulating film 10. Then, by dry etching, a contact hole 11 that penetrates the interlayer insulating film 10 to reach the source electrode 8 and a contact hole (not shown) to reach the gate electrode 9 are formed.
【００５０】次に、図３（ｃ）に示す工程で、基板上に
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極８またはゲート電極９に接する上部配線１２を形成
する。これらの上部配線１２により、異なるセル間のソ
ース電極８が電気的に接続され、複数のゲート電極９同
士が電気的に接続される。その後、上部配線１２と接す
る電極パッド（図示せず）を形成することにより、外部
と上部配線１２とを電気的に接続する。以上の工程によ
り、本実施形態の半導体装置が形成される。Next, in a step shown in FIG. 3C, aluminum having a thickness of about 2 μm is vapor-deposited and patterned on the substrate to fill the contact hole and contact the source electrode 8 or the gate electrode 9. The upper wiring 12 is formed. These upper wirings 12 electrically connect the source electrodes 8 between different cells and electrically connect the plurality of gate electrodes 9 to each other. After that, by forming an electrode pad (not shown) in contact with the upper wiring 12, the outside and the upper wiring 12 are electrically connected. Through the above steps, the semiconductor device of this embodiment is formed.
【００５１】なお、図３（ｃ）に示す構造では、ドレイ
ン電極７をＳｉＣ基板１の第１の領域Ｒｅ１上のみに設
けているが、図３（ｄ）に示す構造のように、ドレイン
電極７をＳｉＣ基板１の第１領域Ｒｅ１から第２領域Ｒ
ｅ２にまたがるように設けてもよい。In the structure shown in FIG. 3C, the drain electrode 7 is provided only on the first region Re1 of the SiC substrate 1. However, as in the structure shown in FIG. 7 is the first region Re1 to the second region R of the SiC substrate 1.
You may provide so that it may straddle e2.
【００５２】以下に、本実施形態の半導体装置の動作に
ついて述べる。まず、ゲート電極８を接地電位に保ち、
ドレイン電極７には高電圧Ｖｄを印加する。このとき、
ゲート電極９の電位を閾値電圧Ｖｔｈ以下にしたときに
はチャネルが形成されないので半導体装置はオフとな
り、ドレイン電極７は高電位となる。ゲート電極９の電
位を閾値電圧Ｖｔｈ以上にするとチャネルが形成される
ので半導体装置はオンとなり、ソース電極８からドレイ
ン電極７まで電流が流れる。The operation of the semiconductor device of this embodiment will be described below. First, keep the gate electrode 8 at the ground potential,
A high voltage Vd is applied to the drain electrode 7. At this time,
When the potential of the gate electrode 9 is equal to or lower than the threshold voltage Vth, no channel is formed, so that the semiconductor device is turned off and the drain electrode 7 has a high potential. When the potential of the gate electrode 9 is equal to or higher than the threshold voltage Vth, a channel is formed, the semiconductor device is turned on, and a current flows from the source electrode 8 to the drain electrode 7.
【００５３】本実施形態の半導体装置では、ＳｉＣ基板
１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成さ
れるので、基板抵抗Ｒsub による損失を低減することが
できる。つまり、第１領域Ｒｅ１のＳｉＣ基板１の厚さ
が従来の１／２以下であるので、基板抵抗Ｒsub による
損失も従来の１／２以下に低減できる。In the semiconductor device of this embodiment, since the operation region is formed in the first region Re1 in which the thickness of the SiC substrate 1 is thin, the loss due to the substrate resistance Rsub can be reduced. That is, since the thickness of the SiC substrate 1 in the first region Re1 is ½ or less of the conventional one, the loss due to the substrate resistance Rsub can be reduced to ½ or less of the conventional one.
【００５４】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板１の厚さが第１領域Ｒｅ１より厚い第２領域Ｒ
ｅ２が位置している。これにより、機械的強度が十分に
あり、チップを保持するのが容易である。Further, in the peripheral portion of the first region Re1, S
The second region R in which the thickness of the iC substrate 1 is thicker than the first region Re1
e2 is located. Thereby, the mechanical strength is sufficient and the chip can be easily held.
【００５５】図４（ａ），（ｂ）は、第１の実施形態の
半導体装置をダイシングする工程を示す断面図である。
図４（ａ），（ｂ）に示す工程は、上記の工程で製造し
たデバイスのウェハをチップに分離してパッケージング
するために行なう。FIGS. 4A and 4B are sectional views showing the steps of dicing the semiconductor device of the first embodiment.
The steps shown in FIGS. 4A and 4B are performed to separate the device wafer manufactured in the above steps into chips and package the chips.
【００５６】従来では、基板抵抗Ｒsub を低減するため
にＳｉＣ基板の厚さを薄くしてダイシングを行うと、機
械的な応力に耐えるだけの強度がないので割れたり欠け
たりして破壊が起こりやすい。それに対して、本実施形
態では、機械的強度の強い第２領域Ｒｅ２でダイシング
を行うことにより、破壊を起こりにくくすることができ
る。つまり、第１領域Ｒｅ１において基板抵抗Ｒsub の
低減が可能となり、第２領域Ｒｅ２において機械的強度
の保持が可能となる。Conventionally, if the SiC substrate is thinned and dicing is performed in order to reduce the substrate resistance Rsub, it does not have sufficient strength to withstand mechanical stress and is therefore easily cracked or chipped to cause damage. . On the other hand, in the present embodiment, by performing dicing in the second region Re2 having a high mechanical strength, it is possible to make the destruction less likely to occur. That is, the substrate resistance Rsub can be reduced in the first region Re1, and the mechanical strength can be maintained in the second region Re2.
【００５７】また、従来では、ＳｉＣ基板をワックスで
回転体に固定して研磨する工程が困難であるという不具
合が生じていたが、本実施形態では、研磨工程が必要な
いので、その不具合を解消することができる。Further, conventionally, there was a problem that the step of polishing the SiC substrate by fixing it to the rotating body with wax was difficult, but in the present embodiment, the polishing step is not necessary, so the problem is solved. can do.
【００５８】なお、本実施形態においては、ＳｉＣ基
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。In this embodiment, the SiC substrate, the epitaxial layer and the source may be p-type and the well may be n-type.
【００５９】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。Further, in the present embodiment, the recess may be formed on both sides of the SiC substrate by processing both sides of the SiC substrate.
【００６０】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。In the present embodiment, a SiC substrate made of 4H-SiC may be used, or a substrate made of a polytype other than 4H-SiC may be used.
【００６１】また、本実施形態では、ＳｉＣ基板１の選
択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板１の選択的除去の工
程をｎ - エピタキシャル層３の成長工程以降に行なって
もよい。In this embodiment, the SiC substrate 1 is selected.
Selective removal n-Performed before the growth of the epitaxial layer 3
However, in the present invention, the process for selectively removing the SiC substrate 1 is performed.
N -After the growth process of the epitaxial layer 3
Good.
【００６２】（第２の実施形態)第２の実施形態では、
ＳｉＣ基板の一部を除去することにより生じた凹部を有
する面（加工面）上にｎ- エピタキシャル層を形成する
方法について説明する。(Second Embodiment) In the second embodiment,
A method of forming an n - epitaxial layer on a surface (processed surface) having a recess formed by removing a part of the SiC substrate will be described.
【００６３】図５は、第２の実施形態の２重注入ＭＯＳ
ＦＥＴの構造を示す断面図である。FIG. 5 shows the double injection MOS of the second embodiment.
It is sectional drawing which shows the structure of FET.
【００６４】本実施形態の半導体装置は、２重注入ＭＯ
ＳＦＥＴの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「２重注入ＭＯＳＦＥＴの動作領
域」とは、２重注入ＭＯＳＦＥＴの動作のための電流が
流れる領域であるとする。ただし、動作領域以外にも、
リーク電流等の電流が流れることがある。The semiconductor device of this embodiment is a double-implanted MO.
The first region Re1 which is a region including the operation region of the SFET
And a second region Re2 located around the first region Re1. Note that the “operating region of the double injection MOSFET” is a region in which a current for operating the double injection MOSFET flows. However, in addition to the operating area,
A current such as a leak current may flow.
【００６５】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で厚さ４００μｍであるｎ型のＳｉ
Ｃ基板２１と、ＳｉＣ基板２１の加工面上にエピタキシ
ャル成長された，厚さ１０μｍのｎ- エピタキシャル層
２３と、ｎ- エピタキシャル層２３の上部に設けられ，
深さ１．５μｍのｐウェル２４と、ｐウェル２４の内部
に設けられた，深さ０．３μｍのｎ+ ソース領域２５
と、ｐウェル２４同士の間に挟まれたｎ- エピタキシャ
ル層２３の上からそのｐウェル２４の上に亘って設けら
れたゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成
されたゲート電極２９と、ｎ+ ソース領域２５同士の間
に挟まれたｐウェル２４の上からそのｎ+ ソース領域２
５の上に亘って設けられたソース電極２８と、ＳｉＣ基
板２１の裏面上に設けられたドレイン電極２７と、層間
絶縁膜３０と、上部配線３２とを備えている。The thickness of the first region Re1 is 200 μm.
m, n-type Si having a thickness of 400 μm in the second region Re2
A C substrate 21, an n − epitaxial layer 23 having a thickness of 10 μm epitaxially grown on the processed surface of the SiC substrate 21, and provided on the n − epitaxial layer 23,
A p-well 24 having a depth of 1.5 μm and an n + source region 25 provided inside the p-well 24 and having a depth of 0.3 μm
And a gate insulating film 26 provided over the n − epitaxial layer 23 sandwiched between the p wells 24 and over the p well 24, and a gate electrode formed on the gate insulating film 26. 29 and the n + source region 25 sandwiched between the n + source region 25 and the n + source region 2
5, a source electrode 28 provided over the upper surface of the SiC substrate 21, a drain electrode 27 provided on the back surface of the SiC substrate 21, an interlayer insulating film 30, and an upper wiring 32.
【００６６】なお、本実施形態のＳｉＣ基板２１の厚さ
は上記の値に限られない。このとき、第１領域Ｒｅ１に
おける厚さ（第１厚さ）が第２領域Ｒｅ２における厚さ
（第２厚さ）の１／２以下であることが好ましい。The thickness of the SiC substrate 21 of this embodiment is not limited to the above value. At this time, it is preferable that the thickness (first thickness) in the first region Re1 be 1/2 or less of the thickness (second thickness) in the second region Re2.
【００６７】以下に、本実施形態の半導体装置の製造方
法について、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）
を参照しながら説明する。図６（ａ）〜（ｃ）、図７
（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造
工程を示す断面図である。The manufacturing method of the semiconductor device according to the present embodiment will be described below with reference to FIGS. 6 (a) to 6 (c) and 7 (a) to 7 (c).
Will be described with reference to. 6 (a) to 6 (c) and FIG.
(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment.
【００６８】まず、図６（ａ）に示す工程で、第１の実
施形態と同様の方法で凹部を形成したＳｉＣ基板２１の
加工面上に、熱ＣＶＤ法によって、ｎ- エピタキシャル
層２３を形成する。ここで、例えば、耐圧が５００Ｖ〜
２ＫＶの半導体装置を形成するためには、ｎ- エピタキ
シャル層２３のｎ型不純物濃度が１×１０15ｃｍ-3〜３
×１０16ｃｍ-3であることが好ましく、層厚は１０μｍ
以上であることが好ましい。First, in the step shown in FIG. 6A, the n − epitaxial layer 23 is formed by thermal CVD on the processed surface of the SiC substrate 21 in which the recess is formed by the same method as in the first embodiment. To do. Here, for example, the breakdown voltage is 500 V
To form the semiconductor device of 2KV is, n - n-type impurity concentration of the epitaxial layer 23 is 1 × 10 15 cm -3 ~3
It is preferably × 10 16 cm -3 and the layer thickness is 10 μm.
The above is preferable.
【００６９】次に、図６（ｂ）に示す工程で、成長させ
たｎ- エピタキシャル層２３の上にマスクパターン（図
示せず）を形成してドーパントであるアルミニウム（Ａ
ｌ）またはホウ素（Ｂ）をイオン注入することにより、
ｐ型不純物濃度２×１０17ｃｍ-3前後のｐウェル２４を
形成する。Next, in the step shown in FIG. 6B, a mask pattern (not shown) is formed on the grown n - epitaxial layer 23 to form a dopant aluminum (A).
l) or boron (B) by ion implantation,
A p-well 24 having a p-type impurity concentration of about 2 × 10 17 cm −3 is formed.
【００７０】このとき、ｎ- エピタキシャル層２３のう
ち第１領域Ｒｅ１の上部にのみｐウェル２４を形成し、
第２領域Ｒｅ２の上部には形成しない。そして、ｐウェ
ル２４を形成するためのイオン注入時に、第１領域Ｒｅ
１と第２領域Ｒｅ２との境界部分にガードリング３３を
形成することにより、終端構造を作り込む。At this time, the p well 24 is formed only on the first region Re1 of the n − epitaxial layer 23,
It is not formed on the second region Re2. Then, at the time of ion implantation for forming the p well 24, the first region Re
By forming the guard ring 33 at the boundary between the first region 2 and the second region Re2, a termination structure is formed.
【００７１】次に、ｐウェル２４用のマスクパターンを
除去した後、さらにマスクパターン（図示せず）を形成
してドーパントの窒素（Ｎ）またはリン（Ｐ）をイオン
注入することにより、ｐウェル２４の内部に、ｎ型不純
物濃度１×１０19ｃｍ-3前後のｎ+ ソース領域２５を形
成する。その後、ドーパントを活性化するために１４０
０℃以上の高温で活性化アニールを行う。Next, after removing the mask pattern for the p-well 24, a mask pattern (not shown) is further formed, and nitrogen (N) or phosphorus (P) as a dopant is ion-implanted to form the p-well. An n + source region 25 having an n-type impurity concentration of about 1 × 10 19 cm −3 is formed inside 24. Then 140 to activate the dopant.
Activation annealing is performed at a high temperature of 0 ° C. or higher.
【００７２】次に、図６（ｃ）に示す工程で、基板を石
英管に導入して沸騰水でバブリングした酸素を流しなが
ら１１００℃で数時間加熱することにより、厚さ４０ｎ
ｍ前後の熱酸化膜２６ａを形成する。このときＳｉＣ基
板２１の裏面上にも熱酸化膜が成長するが、ウエットエ
ッチングまたは機械的な研磨により除去する。Next, in the step shown in FIG. 6C, the substrate is introduced into a quartz tube and heated at 1100 ° C. for several hours while flowing oxygen bubbling with boiling water to give a thickness of 40 n.
A thermal oxide film 26a around m is formed. At this time, a thermal oxide film grows on the back surface of the SiC substrate 21, but it is removed by wet etching or mechanical polishing.
【００７３】次に、図７（ａ）に示す工程で、ＳｉＣ基
板２１の裏面上にニッケル（Ｎｉ）を蒸着することによ
り、ドレイン電極２７を形成する。また、熱酸化膜２６
ａのうちソース電極２８を形成するための領域を除去す
ることにより、ｐウェル２４同士の間に挟まれたｎ- エ
ピタキシャル層２３からそのｐウェル２４の上に亘っ
て、ゲート絶縁膜２６を形成する。Next, in the step shown in FIG. 7A, the drain electrode 27 is formed by depositing nickel (Ni) on the back surface of the SiC substrate 21. In addition, the thermal oxide film 26
By removing the region for forming the source electrode 28 of a, the gate insulating film 26 is formed from the n − epitaxial layer 23 sandwiched between the p wells 24 to over the p well 24. To do.
【００７４】次に、ｎ+ ソース領域２５同士の間に挟ま
れたｐウェル２４からそのｎ+ ソース領域２５の上に亘
ってニッケルを蒸着することにより、ソース電極２８を
形成する。ここでは、リフトオフ法を用いるのが好まし
い。その後、ドレイン電極２７とＳｉＣ基板２１の接
触、ソース電極２８とソース領域２５，ｐウェル２４と
の接触をオーミック接触にするために、不活性ガス中、
１０００℃で２分間加熱することによりアニールを行
う。Next, by depositing nickel from p-well 24 sandwiched between the n + source region 25 to each other over the top of the n + source region 25, a source electrode 28. Here, it is preferable to use the lift-off method. Then, in order to make the contact between the drain electrode 27 and the SiC substrate 21 and the contact between the source electrode 28, the source region 25 and the p-well 24 ohmic contact, in an inert gas,
Annealing is performed by heating at 1000 ° C. for 2 minutes.
【００７５】次に、図７（ｂ）に示す工程で、ゲート絶
縁膜２６およびソース電極２８が形成されているｎ- エ
ピタキシャル層２３の上にアルミニウムを蒸着する。そ
の後、ウェットエッチングまたはドライエッチングによ
ってアルミニウム膜のパターニングを行なうことによ
り、ゲート絶縁膜２６の上にゲート電極２９を形成す
る。Next, in the step shown in FIG. 7B, aluminum is vapor-deposited on the n − epitaxial layer 23 where the gate insulating film 26 and the source electrode 28 are formed. After that, the aluminum film is patterned by wet etching or dry etching to form a gate electrode 29 on the gate insulating film 26.
【００７６】次に、プラズマＣＶＤ法によって、基板上
に厚さ１μｍ程度のシリコン酸化膜を堆積して、層間絶
縁膜３０を形成する。その後、ドライエッチングによっ
て、層間絶縁膜３０を貫通してソース電極２８に到達す
るコンタクトホール３１と、ゲート電極２９に到達する
コンタクトホール（図示せず）を形成する。Next, a silicon oxide film having a thickness of about 1 μm is deposited on the substrate by the plasma CVD method to form the interlayer insulating film 30. Then, by dry etching, a contact hole 31 penetrating the interlayer insulating film 30 to reach the source electrode 28 and a contact hole (not shown) reaching the gate electrode 29 are formed.
【００７７】次に、図７（ｃ）に示す工程で、基板上に
厚さ２μｍ程度のアルミニウムを蒸着してパターニング
を行うことにより、コンタクトホールを埋めて，ソース
電極２８またはゲート電極２９に接する上部配線３２を
形成する。これらの上部配線３２により、複数のソース
電極２８同士が電気的に接続され、複数のゲート電極２
９同士が電気的に接続される。その後、上部配線３２と
接する電極パッド（図示せず）を形成することにより、
外部と上部配線３２とを電気的に接続する。以上の工程
により、本実施形態の半導体装置が形成される。Next, in a step shown in FIG. 7C, a contact hole is filled with the source electrode 28 or the gate electrode 29 by filling the contact hole with aluminum by vapor-depositing aluminum having a thickness of about 2 μm and performing patterning. The upper wiring 32 is formed. The plurality of source electrodes 28 are electrically connected to each other by these upper wirings 32, and the plurality of gate electrodes 2 are
9 are electrically connected to each other. After that, by forming an electrode pad (not shown) in contact with the upper wiring 32,
The outside and the upper wiring 32 are electrically connected. Through the above steps, the semiconductor device of this embodiment is formed.
【００７８】本実施形態の半導体装置では、ＳｉＣ基板
２１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板２１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減することができる。In the semiconductor device of this embodiment, since the operating region is formed in the first region Re1 in which the thickness of the SiC substrate 21 is thin, the loss due to the substrate resistance Rsub can be reduced. That is, since the thickness of the SiC substrate 21 in the first region Re1 is ½ or less of the conventional one, the loss due to the substrate resistance Rsub can be reduced to ½ or less of the conventional one.
【００７９】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板２１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、第１
の実施形態と同様に、ダイシング工程において起こる破
壊を抑制することができる。Further, in the peripheral portion of the first region Re1, S
The second region Re2 in which the thickness of the iC substrate 21 is thicker than the first region Re1 is located. Thereby, the mechanical strength is sufficient and the chip can be easily held. Also, the first
Similar to the embodiment described above, it is possible to suppress the destruction that occurs in the dicing process.
【００８０】なお、本実施形態では、ＳｉＣ基板２１の
一部を除去するために、サンドブラスト法、反応性イオ
ンエッチングなどのドライエッチング、放電加工および
レーザスクライビング法などを行うことができる。ドラ
イエッチングを行なう場合には、フッ素ラジカル、フッ
素イオンを効率的に発生してエッチングレートの大きな
六フッ化硫黄などのガスを用いることが好ましい。In this embodiment, in order to remove a part of the SiC substrate 21, sandblasting, dry etching such as reactive ion etching, electric discharge machining and laser scribing can be performed. When performing dry etching, it is preferable to use a gas such as sulfur hexafluoride, which has a large etching rate by efficiently generating fluorine radicals and fluorine ions.
【００８１】また、本実施形態においては、ＳｉＣ基
板，エピタキシャル層およびソースをｐ型にし、ウェル
をｎ型としてもよい。In the present embodiment, the SiC substrate, the epitaxial layer and the source may be p-type and the well may be n-type.
【００８２】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。Further, in the present embodiment, the recesses may be formed on both sides of the SiC substrate by processing both sides of the SiC substrate.
【００８３】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。In this embodiment, a SiC substrate made of 4H-SiC may be used, or a substrate made of a polytype other than 4H-SiC may be used.
【００８４】（第３の実施形態）第３の実施形態では、
ＳｉＣ基板を用いたショットキーダイオードについて説
明する。(Third Embodiment) In the third embodiment,
A Schottky diode using a SiC substrate will be described.
【００８５】図８（ａ）は、第３の実施形態のショット
キーダイオードの構造を示す断面図である。これは、Ｓ
ｉＣ基板の加工面の裏面上にｎ- エピタキシャル層を形
成する場合である。FIG. 8A is a sectional view showing the structure of the Schottky diode of the third embodiment. This is S
This is a case where an n − epitaxial layer is formed on the back surface of the processed surface of the iC substrate.
【００８６】本実施形態の半導体装置は、ショットキー
ダイオードの動作領域を含む領域である第１領域Ｒｅ１
と、第１領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２と
を有している。なお、「ショットキーダイオードの動作
領域」とは、ショットキーダイオードの動作のための電
流が流れる領域であるとする。ただし、動作領域以外に
も、リーク電流等の電流が流れることもある。The semiconductor device of this embodiment has the first region Re1 which is a region including the operation region of the Schottky diode.
And a second region Re2 located around the first region Re1. The “operating region of the Schottky diode” is a region in which a current for operating the Schottky diode flows. However, a current such as a leak current may flow outside the operating region.
【００８７】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板４１と、ＳｉＣ基板４１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層４３と、ｎ-
エピタキシャル層４３内で動作領域の側方を囲むように
形成されたガードリング４６と、ｎ- エピタキシャル層
４３とショットキー接触するショットキー電極４５と、
ＳｉＣ基板４１の加工面上に形成され，ＳｉＣ基板４１
とオーミック接触するｎ型のオーミック電極４４とから
構成されている。The thickness of the first region Re1 is 200 μm.
m, an n-type SiC substrate 41 having a thickness of 400 μm in the second region Re2, an n − epitaxial layer 43 having a thickness of 10 μm formed on the back surface of the processed surface of the SiC substrate 41, and n −.
A guard ring 46 formed in the epitaxial layer 43 so as to surround the lateral side of the operating region, a Schottky electrode 45 in Schottky contact with the n − epitaxial layer 43,
The SiC substrate 41 is formed on the processed surface of the SiC substrate 41.
And an n-type ohmic electrode 44 that makes ohmic contact with.
【００８８】ここで、本実施形態のＳｉＣ基板４１の厚
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。The thickness of the SiC substrate 41 of this embodiment is not limited to the above value. At this time, the first area Re1
It is preferable that the thickness (first thickness) in 2 is less than or equal to 1/2 of the thickness (second thickness) in the second region Re2.
【００８９】以下に、本実施形態の半導体装置の製造方
法について、図９（ａ）〜（ｃ）を参照しながら説明す
る。図９（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程を示す断面図である。The method of manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS. 9A to 9C are cross-sectional views showing the manufacturing process of the semiconductor device of the third embodiment.
【００９０】まず、図９（ａ）に示す工程で、ｎ型不純
物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉＣ
基板４１を準備する。このときのＳｉＣ基板４１の直径
は２インチであり、基板厚さは４００μｍ程度である。
そして、第１の実施形態と同様に、レジストマスク形成
後にサンドブラスト法，ドライエッチング法などを用い
てＳｉＣ基板４１の第１領域Ｒｅ１を選択的に除去する
ことにより、ＳｉＣ基板４１の第２領域Ｒｅ２の厚さを
４００μｍ、第１領域Ｒｅ１の厚さを２００μｍとす
る。First, in the step shown in FIG. 9 (a), SiC having an n-type impurity concentration of 1 × 10 18 cm −3 or more and low resistance is used.
The substrate 41 is prepared. The diameter of the SiC substrate 41 at this time is 2 inches, and the substrate thickness is about 400 μm.
Then, as in the first embodiment, after the resist mask is formed, the second region Re2 of the SiC substrate 41 is selectively removed by using the sandblast method, the dry etching method, or the like to selectively remove the first region Re1. Is 400 μm, and the thickness of the first region Re1 is 200 μm.
【００９１】ここで、第１領域Ｒｅ１は、少なくともシ
ョットキー電極とその周囲を囲むガードリングを含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。Here, the first region Re1 is set so as to include at least a Schottky electrode and a guard ring surrounding the periphery thereof, and the second region Re2 is located around the first region Re1 and has a forward current of Set it in the area that does not flow.
【００９２】次に、レジストマスクを除去して洗浄する
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行なうことにより、加工面に入った機械的ダメー
ジ（欠陥）を除去する。Next, the resist mask is removed and washing is performed to remove the abrasive grains and dust on the processed surface. After that, dry etching, sacrificial oxidation, high-temperature hydrogen annealing, etc. are performed to remove mechanical damage (defects) on the processed surface.
【００９３】次に、熱ＣＶＤ法によって、加工面の裏面
上にｎ- エピタキシャル層４３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層４３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。Next, the n − epitaxial layer 43 is formed on the back surface of the processed surface by the thermal CVD method. Here, for example, for the breakdown voltage to form a semiconductor device 500V~2KV is, n - that n-type impurity concentration of the epitaxial layer 43 is 1 × 10 15 cm -3 ~3 × 10 16 cm -3 Preferably, the layer thickness is 10 μm or more.
【００９４】次に、図９（ｂ）に示す工程で、成長させ
たｎ- エピタキシャル層４３にマスクパターンを形成し
て、ドーパントであるアルミニウム（Ａｌ）またはホウ
素（Ｂ）をイオン注入することにより、ガードリング４
６を形成する。このとき、ガードリング４６は、基板の
第１領域Ｒｅ１内における動作領域の側方を囲むように
形成して、第２領域Ｒｅ２には形成しない。その後、ド
ーパントを活性化するために１４００℃以上の高温で活
性化アニールを行う。Next, in the step shown in FIG. 9B, a mask pattern is formed on the grown n - epitaxial layer 43, and a dopant aluminum (Al) or boron (B) is ion-implanted. , Guard ring 4
6 is formed. At this time, the guard ring 46 is formed so as to surround the lateral side of the operation region in the first region Re1 of the substrate and is not formed in the second region Re2. After that, activation annealing is performed at a high temperature of 1400 ° C. or higher to activate the dopant.
【００９５】次に、図９（ｃ）に示す工程で、ＳｉＣ基
板４１の加工面上にニッケル（Ｎｉ）を蒸着して、不活
性ガス中，１０００℃で２分間のアニールを行うことに
よりｎ型オーミック電極４４を形成する。Next, in the step shown in FIG. 9C, nickel (Ni) is vapor-deposited on the processed surface of the SiC substrate 41 and annealed in an inert gas at 1000 ° C. for 2 minutes to obtain n. A type ohmic electrode 44 is formed.
【００９６】次に、ｎ- エピタキシャル層４３の上にニ
ッケルを蒸着してパターニングを行なうことにより、ｎ
型ショットキー電極４５を形成する。ここで、ショット
キー電極４５のエッジ部分がｎ- エピタキシャル層４３
に形成されたガードリング４６と接するように設定す
る。ショットキー電極４５の形成方法としてはリフトオ
フ法が好ましい。以上の工程により、本実施形態の半導
体装置が形成される。Next, nickel is vapor-deposited on the n - epitaxial layer 43 to perform patterning.
A mold Schottky electrode 45 is formed. Here, the edge portion of the Schottky electrode 45 is the n − epitaxial layer 43.
It is set so as to come into contact with the guard ring 46 formed on. The lift-off method is preferable as the method of forming the Schottky electrode 45. Through the above steps, the semiconductor device of this embodiment is formed.
【００９７】本実施形態の半導体装置では、ＳｉＣ基板
４１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板４１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。In the semiconductor device of this embodiment, since the operating region is formed in the first region Re1 in which the thickness of the SiC substrate 41 is thin, the loss due to the substrate resistance Rsub can be reduced. That is, since the thickness of the SiC substrate 41 in the first region Re1 is ½ or less of the conventional one, the loss due to the substrate resistance Rsub can be reduced to ½ or less of the conventional one.
【００９８】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板４１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。Further, in the peripheral portion of the first region Re1, S
The second region Re2 in which the thickness of the iC substrate 41 is thicker than the first region Re1 is located. Thereby, the mechanical strength is sufficient and the chip can be easily held. In addition, when separating the chip from the wafer, the second
By performing the dicing in the region Re2, it is possible to make the destruction less likely to occur than in the past.
【００９９】なお、本実施形態では、ＳｉＣ基板４１の
選択的除去をｎ- エピタキシャル層４３の成長前に行っ
たが、本発明においては、ＳｉＣ基板４１の選択的除去
の工程をｎ- エピタキシャル層４３の成長工程以降に行
なってもよい。In this embodiment, the selective removal of the SiC substrate 41 is performed before the growth of the n − epitaxial layer 43. However, in the present invention, the selective removal step of the SiC substrate 41 is performed as the n − epitaxial layer. You may perform after the growth process of 43.
【０１００】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。In this embodiment, a SiC substrate made of 4H-SiC may be used, or a substrate made of a polytype other than 4H-SiC may be used.
【０１０１】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。Further, in the present embodiment, the recess may be formed on both sides of the SiC substrate by processing both sides of the SiC substrate.
【０１０２】また、本実施形態では、ＳｉＣ基板４１の
加工面の裏面上にｎ- エピタキシャル層４３を形成する
場合について述べたが、本発明においては、図８（ｂ）
に示すように、ＳｉＣ基板５１の加工面上にｎ- エピタ
キシャル層５３を形成してもよい。Further, although the case where the n − epitaxial layer 43 is formed on the back surface of the processed surface of the SiC substrate 41 is described in the present embodiment, in the present invention, FIG.
As shown in, the n − epitaxial layer 53 may be formed on the processed surface of the SiC substrate 51.
【０１０３】（第４の実施形態）第４の実施形態では、
ＳｉＣ基板を用いたＰＮダイオードについて説明する。(Fourth Embodiment) In the fourth embodiment,
A PN diode using a SiC substrate will be described.
【０１０４】図１０（ａ）は、第４の実施形態のＰＮダ
イオードの構造を示す断面図である。これは、ＳｉＣ基
板の加工面の裏面上にＰＮダイオードを形成する場合で
ある。FIG. 10A is a sectional view showing the structure of the PN diode of the fourth embodiment. This is a case where the PN diode is formed on the back surface of the processed surface of the SiC substrate.
【０１０５】本実施形態の半導体装置は、ＰＮダイオー
ドの動作領域を含む領域である第１領域Ｒｅ１と、第１
領域Ｒｅ１の周囲に位置する第２領域Ｒｅ２とを有して
いる。なお、「ＰＮダイオードの動作領域」とは、ＰＮ
ダイオードの動作のための電流が流れる領域であるとす
る。ただし、動作領域以外にも、リーク電流等の電流が
流れることもある。The semiconductor device of this embodiment has the first region Re1 which is a region including the operation region of the PN diode and the first region Re1.
It has the 2nd field Re2 located in the circumference of field Re1. The "operating region of the PN diode" means PN
It is assumed that this is a region in which a current flows for operating the diode. However, a current such as a leak current may flow outside the operating region.
【０１０６】そして、第１領域Ｒｅ１で厚さ２００μ
ｍ，第２領域Ｒｅ２で４００μｍであるｎ型のＳｉＣ基
板６１と、ＳｉＣ基板６１の加工面の裏面上に形成され
た，厚さ１０μｍのｎ- エピタキシャル層６３と、ｎ-
エピタキシャル層６３の上部に形成された，深さ１．５
μｍのｐ型領域６７と、ｐ型領域６７の側方を囲んで形
成されたガードリング６６と、ｐ型領域６７と接するｐ
型電極６８と、ＳｉＣ基板６１の加工面上に形成された
ｎ型オーミック電極６４とから構成されている。The thickness of the first region Re1 is 200 μm.
m, an n-type SiC substrate 61 having a thickness of 400 μm in the second region Re2, an n − epitaxial layer 63 having a thickness of 10 μm formed on the back surface of the processed surface of the SiC substrate 61, and n −.
Depth of 1.5 formed on top of the epitaxial layer 63
μm p-type region 67, guard ring 66 formed to surround the side of p-type region 67, and p contacting p-type region 67
The mold electrode 68 and the n-type ohmic electrode 64 formed on the processed surface of the SiC substrate 61 are included.
【０１０７】ここで、本実施形態のＳｉＣ基板６１の厚
さは上記の値に限られない。このとき、第１領域Ｒｅ１
における厚さ（第１厚さ）が第２領域Ｒｅ２における厚
さ（第２厚さ）の１／２以下であることが好ましい。The thickness of the SiC substrate 61 of this embodiment is not limited to the above value. At this time, the first area Re1
It is preferable that the thickness (first thickness) in 2 is less than or equal to 1/2 of the thickness (second thickness) in the second region Re2.
【０１０８】以下に、本実施形態の半導体装置の製造方
法について、図１１（ａ）〜（ｃ）を参照しながら説明
する。図１１（ａ）〜（ｃ）は、第４の実施形態の半導
体装置の製造工程を示す断面図である。The method of manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS. 11A to 11C are cross-sectional views showing the manufacturing process of the semiconductor device of the fourth embodiment.
【０１０９】まず、図１１（ａ）に示す工程で、ｎ型不
純物濃度が１×１０18ｃｍ-3以上であり，低抵抗のＳｉ
Ｃ基板６１を準備する。このときのＳｉＣ基板６１の直
径は２インチであり、基板厚さは４００μｍ程度であ
る。そして、第１の実施形態と同様に、レジストマスク
形成後にサンドブラスト法，ドライエッチング法などを
用いてＳｉＣ基板６１の第１領域Ｒｅ１を選択的に除去
することにより、ＳｉＣ基板６１の第２領域Ｒｅ２の厚
さを４００μｍ、第１領域Ｒｅ１の厚さを２００μｍと
する。[0109] First, in the step shown in FIG. 11 (a), and the n-type impurity concentration of 1 × 10 18 cm -3 or more, the low-resistance Si
The C board 61 is prepared. At this time, the SiC substrate 61 has a diameter of 2 inches and a substrate thickness of about 400 μm. Then, as in the first embodiment, after the resist mask is formed, the second region Re2 of the SiC substrate 61 is selectively removed by using the sandblast method, the dry etching method, or the like to selectively remove the first region Re1. Is 400 μm, and the thickness of the first region Re1 is 200 μm.
【０１１０】ここで、第１領域Ｒｅ１は、少なくともｐ
型領域６７とその側方を囲むガードリング６６を含むよ
うに設定し、第２領域Ｒｅ２は、第１領域Ｒｅ１の周囲
に位置し，順方向電流が流れない領域に設定する。Here, the first region Re1 is at least p.
The mold region 67 and the guard ring 66 that surrounds the mold region 67 are set to be included, and the second region Re2 is located around the first region Re1 and is set to a region in which no forward current flows.
【０１１１】次に、レジストマスクを除去して洗浄する
ことにより加工面についた砥粒やダストを除去する。そ
の後、ドライエッチングや犠牲酸化、高温水素アニール
などを行うことにより、加工面に入った機械的ダメージ
（欠陥）を除去する。Then, the resist mask is removed and cleaning is performed to remove the abrasive grains and dust on the processed surface. Then, dry etching, sacrificial oxidation, high-temperature hydrogen annealing or the like is performed to remove mechanical damage (defects) entering the processed surface.
【０１１２】次に、熱ＣＶＤ法によって、加工面の裏面
上にｎ- エピタキシャル層６３を形成する。ここで、例
えば、耐圧が５００Ｖ〜２ＫＶの半導体装置を形成する
ためには、ｎ- エピタキシャル層６３のｎ型不純物濃度
が１×１０15ｃｍ-3〜３×１０16ｃｍ-3であることが好
ましく、層厚は１０μｍ以上であることが好ましい。Next, the n − epitaxial layer 63 is formed on the back surface of the processed surface by the thermal CVD method. Here, for example, for the breakdown voltage to form a semiconductor device 500V~2KV is, n - that n-type impurity concentration of the epitaxial layer 63 is 1 × 10 15 cm -3 ~3 × 10 16 cm -3 Preferably, the layer thickness is 10 μm or more.
【０１１３】次に、図１１（ｂ）に示す工程で、成長さ
せたｎ- エピタキシャル層６３にマスクパターンを形成
して、ドーパントであるアルミニウム（Ａｌ）またはホ
ウ素（Ｂ）をイオン注入することにより、ｐ型領域６７
と、ｐ型領域６７を囲むガードリング６６を形成する。Next, in the step shown in FIG. 11B, a mask pattern is formed on the grown n − epitaxial layer 63, and a dopant aluminum (Al) or boron (B) is ion-implanted. , P-type region 67
Then, a guard ring 66 surrounding the p-type region 67 is formed.
【０１１４】このとき、ｐ型領域６７のｐ型不純物濃度
は１×１０16ｃｍ-3〜３×１０17ｃｍ-3程度であること
が好ましい。ここで、ｐ型領域６７のｐ型不純物ドーピ
ング濃度は、イオン注入によってｎ型のｎ- エピタキシ
ャル層６３をｐ型に反転させるために、ｎ- エピタキシ
ャル層のｎ型不純物ドーピング濃度よりも一桁以上高い
値であることが望ましい。また、ｐ型電極６８のオーミ
ック接触を確保するために、ｐ型領域６７の上部にドー
ピング濃度の高い（例えば１×１０18ｃｍ-3程度の）ｐ
+ 領域を形成してもよい。At this time, the p-type impurity concentration of the p-type region 67 is preferably about 1 × 10 16 cm −3 to 3 × 10 17 cm −3 . Here, p-type impurity doping concentration of the p-type region 67, n-type n by ion implantation - to reverse the epitaxial layer 63 to p-type, n - an order of magnitude more than the n-type impurity doping concentration of the epitaxial layer A high value is desirable. In order to ensure ohmic contact with the p-type electrode 68, p with a high doping concentration (eg, about 1 × 10 18 cm −3 ) is formed on the p-type region 67.
A + region may be formed.
【０１１５】次に、図１１（ｃ）に示す工程で、ＳｉＣ
基板６１の加工面上にニッケル（Ｎｉ）を蒸着して、不
活性ガス中，１０００℃で２分間のアニールを行うこと
により、ｎ型オーミック電極６４を形成する。Next, in the step shown in FIG. 11C, SiC is used.
Nickel (Ni) is deposited on the processed surface of the substrate 61 and annealed in an inert gas at 1000 ° C. for 2 minutes to form an n-type ohmic electrode 64.
【０１１６】その後、アルミニウム（Ａｌ）とニッケル
（Ｎｉ）の積層膜を蒸着してパターニングすることによ
り、ｐ型電極６８を形成する。ここで、ｐ型電極６８の
エッジ部がｎ- エピタキシャル層６３のｐ型領域６７内
と接するように設定する。以上の工程により、本発明の
半導体装置が形成される。Then, a laminated film of aluminum (Al) and nickel (Ni) is deposited and patterned to form the p-type electrode 68. Here, it is set so that the edge portion of the p-type electrode 68 is in contact with the inside of the p-type region 67 of the n − epitaxial layer 63. Through the above steps, the semiconductor device of the present invention is formed.
【０１１７】本実施形態の半導体装置では、ＳｉＣ基板
６１の厚さを薄くした第１領域Ｒｅ１に動作領域が形成
されるので、基板抵抗Ｒsub による損失を低減すること
ができる。つまり、第１領域Ｒｅ１のＳｉＣ基板６１の
厚さが従来の１／２以下であるので、基板抵抗Ｒsub に
よる損失も従来の１／２以下に低減できる。In the semiconductor device of this embodiment, since the operation region is formed in the first region Re1 in which the thickness of the SiC substrate 61 is thin, the loss due to the substrate resistance Rsub can be reduced. That is, since the thickness of the SiC substrate 61 in the first region Re1 is ½ or less of the conventional one, the loss due to the substrate resistance Rsub can be reduced to ½ or less of the conventional one.
【０１１８】さらに、第１領域Ｒｅ１の周囲部には、Ｓ
ｉＣ基板６１の厚さが第１領域Ｒｅ１より厚い第２領域
Ｒｅ２が位置している。これにより、機械的強度が十分
にあり、チップを保持するのが容易である。また、ウエ
ハからチップを切り離すときに、機械的強度の強い第２
領域Ｒｅ２でダイシングすることにより、従来よりも破
壊を起こりにくくすることができる。Further, in the peripheral portion of the first region Re1, S
The second region Re2 in which the thickness of the iC substrate 61 is thicker than the first region Re1 is located. Thereby, the mechanical strength is sufficient and the chip can be easily held. In addition, when separating the chip from the wafer, the second
By performing the dicing in the region Re2, it is possible to make the destruction less likely to occur than in the past.
【０１１９】なお、本実施形態では、ｎ- エピタキシャ
ル層６３の一部にｐ型不純物をイオン注入することによ
り、ｐ型領域６７と終端構造であるガードリングを形成
している。しかし、本発明においては、ｎ- エピタキシ
ャル層６３の上にｐ型のエピタキシャル層を形成した後
に、終端構造であるメサを形成してもよい。In this embodiment, p-type impurities are ion-implanted into part of the n − epitaxial layer 63 to form the p-type region 67 and the guard ring as the termination structure. However, in the present invention, after forming the p-type epitaxial layer on the n − epitaxial layer 63, the mesa as the termination structure may be formed.
【０１２０】また、本実施形態では、ＳｉＣ基板６１の
選択的除去をｎ- エピタキシャル層３の成長前に行った
が、本発明においては、ＳｉＣ基板６１の選択的除去の
工程をｎ-エピタキシャル層６３の成長工程以降に行な
ってもよい。Further, in the present embodiment, the selective removal of the SiC substrate 61 was performed before the growth of the n − epitaxial layer 3. However, in the present invention, the selective removal step of the SiC substrate 61 is performed as the n − epitaxial layer. It may be performed after the growth step 63.
【０１２１】また、本実施形態では、４Ｈ−ＳｉＣから
なるＳｉＣ基板を用いてもよいし、４Ｈ−ＳｉＣ以外の
ポリタイプからなる基板を用いてもよい。In this embodiment, a SiC substrate made of 4H-SiC may be used, or a substrate made of a polytype other than 4H-SiC may be used.
【０１２２】また、本実施形態においては、ＳｉＣ基板
の両面を加工することにより、ＳｉＣ基板の両面に凹部
を形成してもよい。Further, in the present embodiment, the recess may be formed on both sides of the SiC substrate by processing both sides of the SiC substrate.
【０１２３】また、本実施形態では、ＳｉＣ基板６１の
加工面の裏面上にｎ-エピタキシャル層６３を形成する
場合について述べたが、本発明においては、図１０
（ｂ）に示すように、ＳｉＣ基板７１の加工面上にｎ-
エピタキシャル層７３を形成してもよい。Further, although the case where the n − epitaxial layer 63 is formed on the back surface of the processed surface of the SiC substrate 61 has been described in the present embodiment, in the present invention, FIG.
As shown in (b), n − on the processed surface of the SiC substrate 71.
The epitaxial layer 73 may be formed.
【０１２４】[0124]
【発明の効果】本発明では、電流を基板の厚さ方向に流
すＭＩＳＦＥＴ、ショットキーダイオード、ＰＮダイオ
ードなどの半導体装置において、基板の機械的強度を保
持しつつ、オン電流が流れるときの基板抵抗による損失
の低減が可能となる。According to the present invention, in a semiconductor device such as a MISFET, a Schottky diode, or a PN diode which allows a current to flow in the thickness direction of a substrate, the substrate resistance when an on-current flows while maintaining the mechanical strength of the substrate. It is possible to reduce the loss due to.
【図１】第１の実施形態の２重注入ＭＯＳＦＥＴの構造
を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a double injection MOSFET of a first embodiment.
【図２】（ａ）〜（ｅ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図である。2A to 2E are cross-sectional views showing a manufacturing process of the double injection MOSFET (DIMOSFET) according to the first embodiment.
【図３】（ａ）〜（ｃ）は、第１の実施形態の２重注入
ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の製造工程を示す断
面図であり、（ｄ）は、変形例の構造を示す断面図であ
る。3A to 3C are cross-sectional views showing a manufacturing process of the double-injection MOSFET (DIMOSFET) of the first embodiment, and FIG. 3D is a cross-sectional view showing a structure of a modified example. is there.
【図４】（ａ），（ｂ）は、第１の実施形態の半導体装
置をダイシングする工程を示す断面図である。4A and 4B are cross-sectional views showing a process of dicing the semiconductor device of the first embodiment.
【図５】第２の実施形態の２重注入ＭＯＳＦＥＴの構造
を示す断面図である。FIG. 5 is a cross-sectional view showing the structure of the double-injection MOSFET of the second embodiment.
【図６】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程を示す断面図である。6A to 6C are cross-sectional views showing a manufacturing process of the semiconductor device of the second embodiment.
【図７】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程を示す断面図である。7A to 7C are cross-sectional views showing the manufacturing process of the semiconductor device of the second embodiment.
【図８】（ａ），（ｂ）は、第３の実施形態のショット
キーダイオードの構造を示す断面図である。8A and 8B are cross-sectional views showing the structure of the Schottky diode according to the third embodiment.
【図９】（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程を示す断面図である。9A to 9C are cross-sectional views showing the manufacturing process of the semiconductor device of the third embodiment.
【図１０】（ａ），（ｂ）は、第４の実施形態のＰＮダ
イオードの構造を示す断面図である。10A and 10B are cross-sectional views showing the structure of a PN diode according to a fourth embodiment.
【図１１】（ａ）〜（ｃ）は、第４の実施形態の半導体
装置の製造工程を示す断面図である。11A to 11C are cross-sectional views showing the manufacturing process of the semiconductor device of the fourth embodiment.
【図１２】従来の縦型のＭＯＳＦＥＴの構造を示す断面
図である。FIG. 12 is a cross-sectional view showing the structure of a conventional vertical MOSFET.
１ ＳｉＣ基板 ２ マスク ３ ｎ-エピタキシャル層 ４ ｐウェル ５ ｎ+ソース領域 ６ ゲート絶縁膜 ７ ドレイン電極 ８ ソース電極 ９ ゲート電極 １０ 層間絶縁膜 １１ コンタクトホール １２ 上部配線 ２１ ＳｉＣ基板 ２３ ｎ-エピタキシャル層 ２４ ｐウェル ２５ ｎ+ソース領域 ２６ ゲート絶縁膜 ２７ ドレイン電極 ２８ ソース電極 ２９ ゲート電極 ３０ 層間絶縁膜 ３１ コンタクトホール ３２ 上部配線 ４１ ＳｉＣ基板 ４３ ｎ-エピタキシャル層 ４４ オーミック電極 ４５ ショットキー電極 ４６ ガードリング ５１ ＳｉＣ基板 ５３ ｎ-エピタキシャル層 ５４ オーミック電極 ５５ ショットキー電極 ５６ ガードリング ６１ ＳｉＣ基板 ６３ ｎ-エピタキシャル層 ６４ ｎ+オーミック電極 ６６ ガードリング ６７ ｐ型領域 ６８ ｐ型電極 ７１ ＳｉＣ基板 ７３ ｎ-エピタキシャル層 ７４ ｎ+オーミック電極 ７６ ガードリング ７７ ｐ型領域 ７８ ｐ型電極1 SiC substrate 2 mask 3 n - epitaxial layer 4 p well 5 n + source region 6 gate insulating film 7 drain electrode 8 source electrode 9 gate electrode 10 interlayer insulating film 11 contact hole 12 upper wiring 21 SiC substrate 23 n - epitaxial layer 24 p well 25 n + source region 26 gate insulating film 27 drain electrode 28 source electrode 29 gate electrode 30 interlayer insulating film 31 contact hole 32 upper wiring 41 SiC substrate 43 n - epitaxial layer 44 ohmic electrode 45 Schottky electrode 46 guard ring 51 SiC Substrate 53 n - Epitaxial layer 54 Ohmic electrode 55 Schottky electrode 56 Guard ring 61 SiC substrate 63 n - Epitaxial layer 64 n + Ohmic electrode 66 Guard ring 67 p-type region 68 p-type electrode 71 SiC substrate 73 n - epitaxial layer 74 n + ohmic electrode 76 guard ring 77 p-type region 78 p-type electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/47 Ｈ０１Ｌ 29/91 Ｄ 29/861 29/48 Ｄ 29/872 29/91 Ｆ (72)発明者 内田 正雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 邦方 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 賢哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮永 良子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M104 AA03 BB02 BB05 CC01 CC03 CC05 DD08 DD16 DD34 DD64 DD65 DD68 DD78 FF02 FF13 GG02 GG03 GG09 GG10 GG14 GG18 HH15 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/47 H01L 29/91 D 29/861 29/48 D 29/872 29/91 F (72) Invention Person Masao Uchida 1006 Kadoma, Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Kunikata Takahashi Kadoma, Osaka Prefecture 1006 Kadoma Matsushita Electric Industrial Co., Ltd. (72) Inventor Kenya Yamashita Kadoma, Osaka Prefecture Daiji Kadoma 1006 Matsushita Electric Industrial Co., Ltd. (72) Inventor Ryoko Miyanaga Osaka Kadoma City Kadoma City 1006 Matsushita Electric Industrial Co., Ltd. F term (reference) 4M104 AA03 BB02 BB05 CC01 CC03 CC05 DD08 DD16 DD34 DD64 DD65 DD68 DD78 FF02 FF13 GG02 GG03 GG09 GG10 GG14 GG18 HH15
Claims (12)
か１方の面に凹部を有する半導体基板と上記半導体基板
の上面上に形成された半導体層とを備え、 上記半導体基板および上記半導体層の厚み方向に電流を
流すための素子が形成されている半導体装置であって、 上記半導体基板のうち上記凹部に位置する領域の少なく
とも一部は、上記素子の動作領域であることを特徴とす
る半導体装置。1. A semiconductor substrate having a recess on at least one of an upper surface and a lower surface and a semiconductor layer formed on the upper surface of the semiconductor substrate, wherein the semiconductor substrate and the semiconductor layer have a thickness direction. A semiconductor device in which an element for allowing a current to flow is formed, wherein at least a part of a region of the semiconductor substrate located in the recess is an operating region of the device.
と、上記凹部の周囲に位置する領域との膜厚の差が２０
０μｍ以上であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein a difference in film thickness between a region of the semiconductor substrate located in the recess and a region of the semiconductor substrate surrounding the recess is 20.
A semiconductor device having a thickness of 0 μm or more.
あって、 上記半導体基板の材料が、炭化シリコン（ＳｉＣ）から
なることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein a material of the semiconductor substrate is silicon carbide (SiC).
の半導体装置であって、 上記素子は、ＭＩＳＦＥＴ，ショットキーダイオードま
たはｐｎダイオードであることを特徴とする半導体装
置。4. The semiconductor device according to claim 1, wherein the element is a MISFET, a Schottky diode or a pn diode.
の半導体装置であって、 上記半導体基板の上面に上記凹部が形成されていること
を特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the recess is formed in the upper surface of the semiconductor substrate.
の半導体装置であって、 上記半導体基板の下面に上記凹部が形成されていること
を特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein the recess is formed in the lower surface of the semiconductor substrate.
電流が流れる素子を有する半導体装置の製造方法であっ
て、 上記半導体基板の上面または下面のうち少なくともいず
れか一方の面に凹部を形成する工程（ａ）と、 上記半導体基板の上面上に半導体層を形成する工程
（ｂ）とを備え、 上記半導体基板のうち上記凹部に位置する領域の少なく
とも一部は、上記素子の動作領域であることを特徴とす
る半導体装置の製造方法。7. A method of manufacturing a semiconductor device having a semiconductor substrate and an element through which a current flows in a thickness direction of the semiconductor layer, wherein a step of forming a concave portion on at least one of an upper surface and a lower surface of the semiconductor substrate. (A) and the step (b) of forming a semiconductor layer on the upper surface of the semiconductor substrate, wherein at least a part of the region of the semiconductor substrate located in the recess is an operating region of the device. A method for manufacturing a semiconductor device, comprising:
であって、 上記工程（ａ）では、上記半導体基板の上記凹部を形成
するために、ドライエッチングを行なうことを特徴とす
る半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (a), dry etching is performed to form the recess of the semiconductor substrate. Manufacturing method.
製造方法であって、 上記工程（ａ）では、上記半導体基板の上記凹部を形成
するために、サンドブラストを行なうことを特徴とする
半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein in step (a), sandblasting is performed to form the recess of the semiconductor substrate. Device manufacturing method.
載の半導体装置の製造方法であって、 上記工程（ｂ）の後に、上記半導体基板のうち上記凹部
の周囲に位置する領域でダイシングを行う工程をさらに
備えることを特徴とする半導体装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 7, wherein after the step (b), a region of the semiconductor substrate located around the recess is formed. A method of manufacturing a semiconductor device, further comprising a step of performing dicing.
記載の半導体装置の製造方法であって、 上記工程（ａ）では、上記半導体基板の下面に、上記凹
部を形成することを特徴とする半導体装置の製造方法。11. The method for manufacturing a semiconductor device according to claim 7, wherein in the step (a), the recess is formed on the lower surface of the semiconductor substrate. And a method for manufacturing a semiconductor device.
記載の半導体装置の製造方法であって、 上記工程（ａ）では、上記半導体基板の上面に上記凹部
を形成し、 上記工程（ａ）の後，上記工程（ｂ）の前には、上記半
導体基板表面の欠陥を除去する工程をさらに備えること
を特徴とする半導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (a), the recess is formed in the upper surface of the semiconductor substrate, and the step (a) is formed. A method of manufacturing a semiconductor device, further comprising a step of removing defects on the surface of the semiconductor substrate after the step (a) and before the step (b).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002108757A JP2003303966A (en) | 2002-04-11 | 2002-04-11 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002108757A JP2003303966A (en) | 2002-04-11 | 2002-04-11 | Semiconductor device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303966A true JP2003303966A (en) | 2003-10-24 |
Family
ID=29392408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002108757A Pending JP2003303966A (en) | 2002-04-11 | 2002-04-11 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003303966A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136149A (en) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | Method for manufacturing semiconductor device |
| WO2007049413A1 (en) * | 2005-10-28 | 2007-05-03 | National Institute Of Advanced Industrial Science And Technology | Semiconductor production apparatus and semiconductor device |
| JP2007208074A (en) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
| JP2007243080A (en) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| JP2009523324A (en) * | 2006-01-10 | 2009-06-18 | クリー・インコーポレーテッド | Silicon carbide dimple substrate |
| JP2014150226A (en) * | 2013-02-04 | 2014-08-21 | Lapis Semiconductor Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| JP2015002259A (en) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | Silicon carbide semiconductor device, and method for manufacturing the same |
| JP2015002266A (en) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | Silicon carbide semiconductor device, and method for manufacturing the same |
| CN104380470A (en) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | Semiconductor device |
| JP2018014417A (en) * | 2016-07-21 | 2018-01-25 | 株式会社デンソー | Semiconductor device |
| DE112016007081T5 (en) | 2016-07-20 | 2019-04-04 | Mitsubishi Electric Corporation | Semiconductor device and method for its production |
| JP2021015851A (en) * | 2019-07-10 | 2021-02-12 | 株式会社東芝 | Semiconductor device and method for manufacturing semiconductor device |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (en) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | Semiconductor device |
| JPH01184834A (en) * | 1988-01-13 | 1989-07-24 | Nec Corp | Manufacture of semiconductor device |
| JPH06151884A (en) * | 1992-11-13 | 1994-05-31 | Ricoh Co Ltd | Semiconductor device and its manufacture |
| JPH08316164A (en) * | 1995-05-17 | 1996-11-29 | Hitachi Ltd | Manufacture of semiconductor element |
| JPH1050718A (en) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH10321877A (en) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | Semiconductor device for high withstand voltage power |
| JPH1174514A (en) * | 1997-08-28 | 1999-03-16 | Hitachi Ltd | Manufacture of semiconductor device |
| JP2002170963A (en) * | 2000-12-01 | 2002-06-14 | Sanken Electric Co Ltd | Semiconductor element, manufacturing method thereof and semiconductor device |
-
2002
- 2002-04-11 JP JP2002108757A patent/JP2003303966A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128562A (en) * | 1987-11-13 | 1989-05-22 | Nissan Motor Co Ltd | Semiconductor device |
| JPH01184834A (en) * | 1988-01-13 | 1989-07-24 | Nec Corp | Manufacture of semiconductor device |
| JPH06151884A (en) * | 1992-11-13 | 1994-05-31 | Ricoh Co Ltd | Semiconductor device and its manufacture |
| JPH08316164A (en) * | 1995-05-17 | 1996-11-29 | Hitachi Ltd | Manufacture of semiconductor element |
| JPH1050718A (en) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH10321877A (en) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | Semiconductor device for high withstand voltage power |
| JPH1174514A (en) * | 1997-08-28 | 1999-03-16 | Hitachi Ltd | Manufacture of semiconductor device |
| JP2002170963A (en) * | 2000-12-01 | 2002-06-14 | Sanken Electric Co Ltd | Semiconductor element, manufacturing method thereof and semiconductor device |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136149A (en) * | 2003-10-30 | 2005-05-26 | Nippon Precision Circuits Inc | Method for manufacturing semiconductor device |
| WO2007049413A1 (en) * | 2005-10-28 | 2007-05-03 | National Institute Of Advanced Industrial Science And Technology | Semiconductor production apparatus and semiconductor device |
| JPWO2007049413A1 (en) * | 2005-10-28 | 2009-04-30 | 独立行政法人産業技術総合研究所 | Semiconductor manufacturing apparatus and semiconductor device |
| JP2009523324A (en) * | 2006-01-10 | 2009-06-18 | クリー・インコーポレーテッド | Silicon carbide dimple substrate |
| US8664664B2 (en) | 2006-01-10 | 2014-03-04 | Cree, Inc. | Silicon carbide dimpled substrate |
| JP2007208074A (en) * | 2006-02-02 | 2007-08-16 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
| JP2007243080A (en) * | 2006-03-13 | 2007-09-20 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| CN104380470A (en) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | Semiconductor device |
| US9577032B2 (en) | 2012-05-18 | 2017-02-21 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2014150226A (en) * | 2013-02-04 | 2014-08-21 | Lapis Semiconductor Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| JP2015002259A (en) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | Silicon carbide semiconductor device, and method for manufacturing the same |
| JP2015002266A (en) * | 2013-06-14 | 2015-01-05 | 新電元工業株式会社 | Silicon carbide semiconductor device, and method for manufacturing the same |
| DE112016007081T5 (en) | 2016-07-20 | 2019-04-04 | Mitsubishi Electric Corporation | Semiconductor device and method for its production |
| US10665670B2 (en) | 2016-07-20 | 2020-05-26 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
| JP2018014417A (en) * | 2016-07-21 | 2018-01-25 | 株式会社デンソー | Semiconductor device |
| JP2021015851A (en) * | 2019-07-10 | 2021-02-12 | 株式会社東芝 | Semiconductor device and method for manufacturing semiconductor device |
| JP7249898B2 (en) | 2019-07-10 | 2023-03-31 | 株式会社東芝 | Semiconductor device and method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6841436B2 (en) | Method of fabricating SiC semiconductor device | |
| US7745276B2 (en) | Method for manufacturing SiC semiconductor device | |
| US9543395B2 (en) | Normally-off power JFET and manufacturing method thereof | |
| JP2009130266A (en) | Semiconductor substrate and semiconductor device, and method of manufacturing the same | |
| US10403554B2 (en) | Method for manufacturing semiconductor device | |
| KR20100084525A (en) | Semiconductor device with (110)-oriented silicon | |
| JP2016015482A (en) | Semiconductor device | |
| JP2015019014A (en) | Semiconductor device and method of manufacturing the same | |
| JP2011035322A (en) | Semiconductor device and method of manufacturing the same | |
| EP2919273B1 (en) | Method for manufacturing semiconductor device | |
| JP2005229105A (en) | Semiconductor element and its manufacturing method | |
| JP6549552B2 (en) | Method of manufacturing switching element | |
| JP5509543B2 (en) | Manufacturing method of semiconductor device | |
| JP5735077B2 (en) | Manufacturing method of semiconductor device | |
| JP2003303966A (en) | Semiconductor device and its manufacturing method | |
| JP5233158B2 (en) | Silicon carbide semiconductor device | |
| US5952679A (en) | Semiconductor substrate and method for straightening warp of semiconductor substrate | |
| JP5880311B2 (en) | Silicon carbide semiconductor device | |
| JP6152701B2 (en) | Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device | |
| JP5458608B2 (en) | Manufacturing method of semiconductor device | |
| JP3496509B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JPWO2019216085A1 (en) | Manufacturing method of semiconductor devices | |
| JP4710724B2 (en) | Manufacturing method of semiconductor device | |
| JP2003282888A (en) | Semiconductor device and its manufacturing method | |
| JP6289738B2 (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050128 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081007 |