JPWO2019216085A1 - 半導体装置の製造方法 - Google Patents

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Abstract

半導体装置の製造方法は、まず、第１導電型の半導体基板（１０）の一方の主面（１０ａ）側に半導体素子のおもて面素子構造を形成する。次に、半導体基板（１０）の他方の主面（１０ｂ）側に第１保護膜（１７）を形成する。次に、第１保護膜（１７）を形成した他方の主面（１０ｂ）側から半導体基板（１０）にイオンを注入する。次に、第１保護膜（１７）を除去する。第１保護膜（１７）を形成後、半導体基板（１０）の一方の主面（１０ａ）側に第２保護膜（１６）を形成してもよい。

Description

この発明は、半導体装置の製造方法に関する。
従来、高加速エネルギーでのイオン注入によりライフタイムキラーとなる不純物欠陥を導入することで特性向上および特性改善を図ったパワーデバイスが開発されている。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）では、ヘリウム（Ｈｅ）を照射してライフタイムキラーとなる欠陥をｎ-型ドリフト領域に形成することが公知である。
図８、図９は、従来のＲＣ−ＩＧＢＴの構造を示す断面図である。図８に示す従来のＲＣ−ＩＧＢＴでは、ｎ-型ドリフト領域１０１とｐ型ベース領域１０２との界面付近に、ヘリウム照射による欠陥１１５が形成されている。この欠陥１１５は、ＦＷＤ領域１２２だけでなく、ＩＧＢＴ領域１２１にも形成されている。ＩＧＢＴ領域１２１は、ＩＧＢＴが配置された領域である。ＦＷＤ領域１２２は、ＦＷＤが配置された領域である。また、図９に示すように、ＩＧＢＴ領域１２１での漏れ電流低減や損失低減を図るために、ＦＷＤ領域１２２のみに欠陥１１５を形成したＲＣ−ＩＧＢＴが提案されている。
このようなＲＣ−ＩＧＢＴを作製（製造）するにあたって、欠陥１１５は、高加速で飛程の深いイオン注入、例えば、ヘリウム（Ｈｅ照射）を行うことにより形成される。図８のようなＩＧＢＴ領域１２１にも欠陥１１５を導入する場合は、半導体ウエハ１１０の裏面（ｐ+型コレクタ領域１１３、ｎ+型カソード領域１１４側）から全面に欠陥１１５を導入することにより形成される。図９のようにＦＷＤ領域１２２のみに欠陥１１５を導入する場合は、図１０に示すように形成される。
図１０は、メタルマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。不純物のイオン注入の遮蔽膜としてメタルマスク１３１を用いる場合、半導体ウエハ１１０に予め形成されたアライメントマーク（位置合わせ用マーク）を基準として半導体ウエハ１１０とメタルマスク１３１との位置合わせが行われ、両者が対向する主面同士が接触しないように例えばクリップやネジ（不図示）等で固定される。そして、半導体ウエハ１１０とメタルマスク１３１とが固定された状態で、図１０に示すように、メタルマスク１３１側から高加速エネルギーで不純物（例えば、Ｈｅイオン）を照射１３２することで、所定領域にのみ所定のイオン種の不純物や欠陥が導入される。
図１１は、従来のＲＣ−ＩＧＢＴの製造方法におけるアライメントマークを示す上面図である。半導体ウエハ１１０の裏面にレジスト１１９を全面に塗布して、アライメントマーク１１８の位置が明確になるように、アライメントマーク１１８の周りにのみレジスト１１９を残している。
また、メタルマスクに付着した汚染物質が半導体ウエハに照射されることを抑制する技術として、イオン照射の深さの調整を行うアブソーバをメタルマスクと半導体ウエハとの間に配置することが公知である（例えば、下記特許文献１参照。）。
特開２０１７−１５７７９５号公報
従来、半導体素子が形成されたおもて面（非照射面）はキズができることを避けるため、保護膜を形成して保護を行っていた。例えば、保護膜は、レジスト膜・テープ等を用いている。しかしながら、半導体ウエハ１１０の裏面には、保護膜は設けられていなかった。
ここで、ハードマスク１３１を半導体ウエハ１１０の裏面に装着する工程は、半導体クリーンルームレベルでない環境、例えば、クリーンルームでもクラスが低い（塵埃量が多い）環境で、実施される場合がある。この場合、ハードマスク１３１と半導体ウエハ１１０の裏面との間に異物が付着する場合がある。異物が付着した場合でも、ヘリウム照射後、ハードマスク１３１を外した後、半導体ウエハ１１０の枚葉処理による両面洗浄を行い、この後のバッチ式洗浄槽による両面洗浄を行うことで異物を除去できる場合が多い。
しかしながら、半導体ウエハ１１０に付着した異物が洗浄工程で除去されない場合がある。例えば、半導体ウエハ１１０の材料のシリコンと付着しやすい異物は除去されにくい。この場合、洗浄工程で除去しきれない異物は、その後のアニール工程（縦型炉で実施）において、以下のような問題を発生させる。図１２は、従来のＲＣ−ＩＧＢＴの製造方法におけるアニール炉を模式的に示す断面図である。洗浄工程で除去しきれない異物があると、そのまま焼き付いて不良の原因になったり、図１２のＡに示すように、異物１４０が直下の半導体ウエハ１１０に落下し、直下の半導体ウエハ１１０の表面上で不良が発生するという問題が生じる。また、異物１４０により、アニール炉が汚染され、他の半導体ウエハ１１０への汚染を起こすという問題が生じる。
また、アブソーバをメタルマスクと半導体ウエハとの間に配置する従来技術でも、アブソーバ、メタルマスクを半導体ウエハに装着する工程が、半導体クリーンルームレベルの環境で実施されないと、アブソーバが汚染源になり、アブソーバと半導体ウエハの裏面との間に異物が付着する場合がある。このため、洗浄工程で除去しきれない異物があると、アブソーバがない場合と同様の問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、高加速で飛程の深いイオン注入を実施する際に、異物が半導体ウエハに付着することを抑制できる半導体装置の製造方法を提供することを目的とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板の一方の主面側に半導体素子のおもて面素子構造を形成する第１工程を行う。次に、前記半導体基板の他方の主面側に第１保護膜を形成する第２工程を行う。次に、前記第１保護膜を形成した主面側から前記半導体基板にイオンを注入する第３工程を行う。次に、前記第１保護膜を除去する第４工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程より後、前記第３工程より前に、前記半導体基板の一方の主面側に第２保護膜を形成する第５工程を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１保護膜と前記第２保護膜は、同様の材料から形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記半導体基板の端部には前記第１保護膜を形成しないことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１保護膜にアライメントマークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第２保護膜にアライメントマークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記半導体基板の前記一方の主面側にアライメントマークを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程と前記第２工程との間に前記半導体基板の他方の主面を研削する工程をさらに含むことを特徴とする。
上述した発明によれば、半導体ウエハ（第１導電型の半導体基板）の裏面（照射面）に保護膜（第１保護膜）が形成されている。これにより、保護膜を除去する際に、半導体ウエハの裏面に付着した異物が除去時のリフトオフ効果で除去され、異物が半導体ウエハに付着することを抑制できる。このため、アニール工程で、異物がそのまま焼き付いて不良の原因になったり、直下の半導体ウエハに落下することを防止し、異物により、アニール炉が汚染されることも防止できる。
本発明にかかる半導体装置の製造方法によれば高加速で飛程の深いイオン注入を実施する際に、異物が半導体ウエハに付着することを抑制できるという効果を奏する。
図１は、実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。 図２は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図３は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図４は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図５は、実施の形態にかかる半導体装置の製造方法におけるアライメントマークを示す上面図である。 図６は、実施の形態にかかる半導体装置の製造方法におけるメタルマスクの設置を示す斜視図である。 図７は、実施の形態にかかる半導体装置の製造方法における半導体ウエハの端部を示す断面図である。 図８は、従来のＲＣ−ＩＧＢＴの構造を示す断面図である。 図９は、従来のＲＣ−ＩＧＢＴの構造を示す断面図である。 図１０は、メタルマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。 図１１は、従来のＲＣ−ＩＧＢＴの製造方法におけるアライメントマークを示す上面図である。 図１２は、従来のＲＣ−ＩＧＢＴの製造方法におけるアニール炉を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、”−”はその直後の指数につくバーを意味しており、指数の前に”−”を付けることで負の指数を表している。
（実施の形態）
実施の形態にかかる半導体装置の製造方法について、ＦＷＤ領域にヘリウム（Ｈｅ）照射によりヘリウムの欠陥を導入した耐圧１２００ＶクラスのＲＣ−ＩＧＢＴを例に説明する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。図１は、実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。図２〜図４は、実施の形態にかかる半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である。
ＲＣ−ＩＧＢＴは、例えばトレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤとを同一の半導体基板（半導体チップ）上に一体化してなる。具体的には、同一の半導体基板上の活性領域に、ＩＧＢＴの動作領域となるＩＧＢＴ領域２１と、ＦＷＤの動作領域となるＦＷＤ領域２２とが並列に設けられている（図２参照）。活性領域は、オン状態のときに電流が流れる領域である。活性領域の周囲を囲むエッジ終端領域（不図示）にガードリングやフィールドプレート等の耐圧構造が設けられていてもよい。
まず、半導体装置のおもて面に素子構造を形成する（ステップＳ１：第１工程）。図２に示すように、ｎ-型ドリフト領域１となるｎ-型の半導体ウエハ（第１導電型の半導体基板）１０を用意する。半導体ウエハ１０の材料は、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）であってもよい。以下、半導体ウエハ１０がシリコンウエハである場合を例に説明する。半導体ウエハ１０の不純物濃度は、例えば比抵抗が２０Ωｃｍ以上９０Ωｃｍ以下程度となる範囲であってもよい。半導体ウエハ１０のおもて面１０ａは、例えば（００１）面であってもよい。半導体ウエハ１０の厚さ（後述するバックグラインド前の厚さ）は、例えば７２５μｍであってもよい。
ここから、おもて面素子構造を形成する。まず、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０のおもて面１０ａ側に、ＩＧＢＴのｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４を形成する。ｐ型ベース領域２は、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって活性領域全面に形成される。ｐ型ベース領域２は、ＦＷＤ領域２２においてｐ型アノード領域を兼ねる。ｎ+型エミッタ領域３およびｐ+型コンタクト領域４は、ＩＧＢＴ領域２１においてｐ型ベース領域２の内部に選択的に形成される。
半導体ウエハ１０の、ｐ型ベース領域２および後述するｎ型フィールドストップ（ＦＳ）層１２、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４以外の部分がｎ-型ドリフト領域１である。ＩＧＢＴ領域２１において、ｎ-型ドリフト領域１とｐ型ベース領域２との間に、ｎ型蓄積層５を形成してもよい。ｎ型蓄積層５は、ＩＧＢＴのターンオン時にｎ-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト領域１に少数キャリアを蓄積する機能を有する。
次に、半導体ウエハ１０のおもて面１０ａを熱酸化して、エッジ終端領域において半導体ウエハ１０のおもて面１０ａを覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域２１においてｎ+型エミッタ領域３、ｐ型ベース領域２およびｎ型蓄積層５を貫通してｎ-型ドリフト領域１に達するトレンチ６を形成する。トレンチ６は、半導体ウエハ１０のおもて面１０ａ側から見て、例えば、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向（図２の横方向）と直交する方向（図２の奥行き方向）に延びるストライプ状のレイアウトに配置されている。
また、トレンチ６は、ＩＧＢＴ領域２１と同様のレイアウトで、ＦＷＤ領域２２にも形成される。ＦＷＤ領域２２において、トレンチ６は、ｐ型ベース領域２（ｐ型アノード領域）を貫通してｎ-型ドリフト領域１に達する。次に、例えば熱酸化により、トレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、半導体ウエハ１０のおもて面１０ａ上に、トレンチ６の内部を埋め込むようにポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。
これらのｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４およびｎ型蓄積層５を形成してもよい。ｎ+型エミッタ領域３は、隣り合うトレンチ６間（メサ領域）の少なくとも１つのメサ領域に配置されていればよく、ｎ+型エミッタ領域３を配置しないメサ領域が存在してもよい。また、ｎ+型エミッタ領域３は、トレンチ６がストライプ状に延びる方向に所定の間隔で選択的に配置されていてもよい。
次に、半導体ウエハ１０のおもて面１０ａ上に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、半導体ウエハ１０のおもて面１０ａから裏面１０ｂに向かう方向である。ＩＧＢＴ領域２１のコンタクトホールには、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４が露出される。ＦＷＤ領域２２のコンタクトホールには、ｐ型ベース領域２が露出される。
次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにおもて面電極１１を形成する。おもて面電極１１は、ＩＧＢＴ領域２１においてｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４に電気的に接続され、エミッタ電極として機能する。また、おもて面電極１１は、ＦＷＤ領域２２においてｐ型ベース領域２に電気的に接続され、アノード電極として機能する。おもて面電極１１は、ｎ+型エミッタ領域３を配置しないメサ領域においてｐ型ベース領域２に電気的に接続されていてもよい。次に、ポリイミドなどのパッシベーション膜（図示していない）をエッジ終端領域に形成して、おもて面素子構造が完成する。
次に、半導体ウエハ１０を裏面１０ｂ側から研削していき（バックグラインド）（ステップＳ２）、半導体装置として用いる製品厚さ（例えば１１５μｍ程度）の位置まで研削する。耐圧１２００Ｖの場合、半導体装置として用いる製品厚さは、例えば１１０μｍ以上１５０μｍ以下程度である。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０の裏面１０ｂ側に、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１２およびｎ+型カソード領域１４を形成する。
ｎ+型カソード領域１４は、半導体ウエハ１０の研削後の裏面１０ｂの表面層に、半導体ウエハ１０の裏面１０ｂの全面にわたって形成される。ｎ型フィールドストップ層１２は、半導体ウエハ１０の研削後の裏面１０ｂからｎ+型カソード領域１４よりも深い位置に形成される。ｎ型フィールドストップ層１２は、少なくともＩＧＢＴ領域２１からＦＷＤ領域２２にわたって形成される。ｎ型フィールドストップ層１２は、ｎ+型カソード領域１４に接していてもよい。
次に、フォトリソグラフィおよびイオン注入により、ｎ+型カソード領域１４の、ＩＧＢＴ領域２１に対応する部分をｐ+型に変えることでｐ+型コレクタ領域１３を形成する。すなわち、ｐ+型コレクタ領域１３は、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向においてｎ+型カソード領域１４に接する。ｐ+型コレクタ領域１３は、深さ方向においてｎ型フィールドストップ層１２に接していてもよい。ここまでの状態が図２に示される。
次に、半導体ウエハ１０のおもて面１０ａ（非照射面）側に保護膜を形成する（ステップＳ３：第５工程）。例えば、図３に示すように、半導体ウエハ１０のおもて面１０ａ上に、保護膜（第２保護膜）１６を形成する。例えば、保護膜１６は、１μｍ以上１０μｍ以下の膜厚で形成する。１μｍ未満の膜厚だと、保護膜１６の表面に段差ができてしまい、保護膜としての機能が低下するためであり、１０μｍ以上であると、保護膜１６が剥離しにくいため、後述する洗浄工程の工数が長くなるためである。
次に、半導体ウエハ１０の裏面１０ｂ（照射面）側に保護膜を形成する（ステップＳ４：第２工程）。例えば、図３に示すように、半導体ウエハ１０の裏面１０ｂ上に、保護膜（第１保護膜）１７を形成する。例えば、保護膜１７は、１μｍ以上８μｍ以下の膜厚で形成する。１μｍ未満の膜厚だと、保護膜１７の表面に段差ができてしまい、保護膜としての機能が低下するためであり、８μｍ以上であると保護膜１７によりＨｅの遮蔽が大きくなり、Ｈｅの飛程のばらつきが大きくなるためである。
後述するＨｅの照射は保護膜１７を介して行われるため、保護膜１７の材料はＨｅを透過する材料である。例えば、レジスト膜、ポリイミド膜などの樹脂材料、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＳｉＯ2（二酸化珪素）膜、ＳｉＮ（窒化珪素）膜が挙げられる。表面電極１１を形成後に保護膜１７を形成するため、形成時に高温にならない膜が好ましい。
また、保護膜１６と保護膜１７は、同様の材料から形成されることが好ましい。同様の材料とは、同じ材料または同じ材料系の材料である。例えば、保護膜１６、１７をどちらもレジストで形成して、ポジ型およびネガ型のいずれかのフォトレジストに統一することが好ましい。このようにすることで、保護膜１６、１７の除去を同時に行うことができる。
また、保護膜１７を保護膜１６より先に形成してもかまわない。同じ材料系から形成される場合、保護膜１６、１７を同時に形成してもかまわない。
次に、アライメントマークを形成する（ステップＳ５：第２工程）。図５は、実施の形態にかかる半導体装置の製造方法におけるアライメントマークを示す上面図である。図５は、半導体ウエハ１０を裏面１０ｂ側から見た上面図である。図５に示すように、メタルマスク３１との位置合せに必要なアライメントマーク１８を形成する際に、アライメントマーク１８以外の部分は保護膜１７を残し、保護膜として使用する。図５のアライメントマーク１８の形状は例であり、十字・円・矩形等コントラストがはっきりしていればどのような形でもよい。本例では、アライメントマーク１８は、保護膜１７に形成されているが、保護膜１６に形成してもよい。また、おもて面１０ａの、おもて面電極１１、パッシベーション膜（図示していない）、その他の層でもよい。
次に、半導体ウエハにメタルマスクを装着する（ステップＳ６）。図６は、実施の形態にかかる半導体装置の製造方法におけるメタルマスクの設置を示す斜視図である。図６に示すように、半導体ウエハ１０をプレート３５に設置して、半導体ウエハ１０に対してメタルマスク３１を対向配置し、アライメントを取る。
プレート３５は、Ｈｅ照射を行うときに、半導体ウエハ１０を保持するウエハホルダーとなるものである。例えば、プレート３５には、図６に示すように、略円形状の半導体ウエハ１０を保持する円環状の保持部３７が備えられており、この保持部３７に設けられた開口部から半導体ウエハ１０の一面が露出させられるようにして半導体ウエハ１０が配置されるようになっている。また、プレート３５には保持片３６が備えられており、この保持片３６にてメタルマスク３１などを保持する。
メタルマスク３１には、ＦＷＤ領域２２に対応する部分が開口した開口部３３、アライメント孔３４が設けられている。例えば、アライメント孔３４を通じて半導体ウエハ１０に形成しておいたアライメントマーク１８を確認することで、メタルマスク３１の半導体ウエハ１０に対するアライメントが取れるようになっている。
次に、半導体ウエハの裏面からＨｅ照射を行う（ステップＳ７：第３工程）。図４に示すように、半導体ウエハ１０の裏面１０ｂから、メタルマスク３１をマスク（遮蔽膜）として高加速エネルギー（例えば１５ＭｅＶ以下）で深い飛程（例えば１００μｍ以上）のヘリウムの照射３２を行い、ｎ-型ドリフト領域１の内部にライフタイムキラーとなるヘリウムの欠陥１５を導入（形成）する。ヘリウムの欠陥１５は、ｎ-型ドリフト領域１の、ｐ型ベース領域２（ｐ型アノード領域）との境界付近に導入される。ヘリウムの注入深さ（飛程）ｄ２は、半導体ウエハ１０の裏面１０ｂから例えば１００μｍ程度であり、また、おもて面１０ａからの深さｄ１は例えば１５μｍ程度である。ここまでの状態が図４に示される。
次に、半導体ウエハ１０を１枚ずつ枚葉洗浄を行い（ステップＳ８）、この後、半導体ウエハ１０を複数枚まとめてバッチ洗浄を行う（ステップＳ９：第４工程）。このバッチ洗浄により、保護膜１６、１７が除去される。この際、半導体ウエハの裏面１０ｂに付着した異物が除去時のリフトオフ効果で除去されるため、異物が半導体ウエハの裏面１０ｂに付着することを抑制できる。このため、以下のＨｅアニール工程で、異物が直下の半導体ウエハ１０に落下することを防止し、異物によりアニール炉が汚染されることも防止できる。
また、図７は、実施の形態にかかる半導体装置の製造方法における半導体ウエハの端部を示す断面図である。図７では素子構造は図示していない。半導体ウエハ１０の裏面に形成された保護膜１７は、ウエハ端部２４、特にウエハホルダーの保持部３７に接触する部分は除去することが望ましい。デバイス領域外周端２５より外側（図７のＳ１側）の部分を除去すればよい。保護膜１７がレジスト膜である場合は、薬剤によりレジスト膜を除去できるため、スループットが早くなる。しかしながら、半導体ウエハ１０に異物が入りにくくするため、ウエハ端部２４に形成された部分も残すのが好ましく、ウエハ端部２４の剥離面２６より外側の部分だけ除去することが好ましい。剥離面２６の外側の部分とは、半導体ウエハ１０の側壁および面取り部分である。保護膜１７がレジスト膜である場合は、スピンコーターのエッジリンス機能または周辺露光装置でウエハ端部２４を露光することにより除去することができる。周辺露光装置を用いた方がより制御性が高い。半導体ウエハ１０のおもて面に形成された保護膜１６も同様に、デバイス領域２３より外側の端部、特にウエハホルダーの保持部３７に接触する部分は除去することが望ましい。
次に、Ｈｅアニールを行う（ステップＳ１０）。Ｈｅ照射によりｎ-型ドリフト領域１内に形成されたヘリウム格子欠陥を回復させて半導体ウエハ１０中の格子欠陥量を調整する。これにより、キャリアライフタイムを調整することができる。
次に、半導体ウエハ１０の裏面１０ｂの全面に、裏面電極（不図示）を形成する（ステップＳ１１）。裏面電極は、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４に接する。裏面電極は、コレクタ電極として機能するとともに、カソード電極として機能する。その後、半導体ウエハ１０をチップ状に切断（ダイシング）して個片化することで、ＲＣ−ＩＧＢＴチップ（半導体チップ）が完成する。
なお、ＦＷＤ領域２２にのみＨｅ照射をする場合を説明してきたが、メタルマスク３１を装着せずに全面にＨｅ照射を行ってもよい。この場合、メタルマスク３１を用いていないが、Ｈｅ照射のため、半導体クリーンルームレベルでない環境に半導体ウエハ１０を持ち出す場合があり、裏面１０ｂに異物が付着することがある。このため、裏面１０ｂに保護膜を設けることで、異物が半導体ウエハ１０に付着することを抑制できる。また、半導体ウエハ１０をプレート３５に装着する際に、プレート３５からの異物が半導体ウエハ１０に付着する場合があり、この異物も保護膜１６、１７を除去する際に除去することができる。
以上、説明したように、実施の形態によれば、半導体ウエハのおもて面（非照射面）側に保護膜が形成されている。これにより、保護膜を除去する際に、半導体ウエハの裏面に付着した異物が除去時のリフトオフ効果で除去され、異物が半導体ウエハに付着することを抑制できる。このため、アニール工程で、異物が直下の半導体ウエハに落下することを防止し、異物により、アニール炉が汚染されることも防止できる。
以上において本発明では、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ヘリウムを照射する場合を例に説明しているが、これに限らず、所定の不純物のイオン注入で行う場合に、本発明を適用可能である。また、上述した実施の形態では、ＲＣ−ＩＧＢＴを例に説明しているが、これに限らず、上記条件で高加速度エネルギーのヘリウム照射や不純物のイオン注入を行う様々な素子構造のデバイスに本発明を適用可能である。例えば、ライフタイムキラーの導入を行うＦＷＤと他の半導体素子とを組み合わせた半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、高加速エネルギーでのイオン注入を行う必要のある半導体装置に有用である。
１、１０１ ｎ-型ドリフト領域
２、１０２ ｐ型ベース領域
３、１０３ ｎ+型エミッタ領域
４、１０４ ｐ+型コンタクト領域
５、１０５ ｎ型蓄積層
６、１０６ トレンチ
７、１０７ ゲート絶縁膜
８、１０８ ゲート電極
９、１０９ 層間絶縁膜
１０、１１０ 半導体ウエハ
１０ａ 半導体ウエハのおもて面
１０ｂ 半導体ウエハの裏面
１１、１１１ おもて面電極
１２、１１２ ｎ型フィールドストップ層
１３、１１３ ｐ+型コレクタ領域
１４、１１４ ｎ+型カソード領域
１５、１１５ 欠陥
１６ 保護膜
１７ 保護膜
１８、１１８ アライメントマーク
２１、１２１ ＩＧＢＴ領域
２２、１２２ ＦＷＤ領域
２３ デバイス領域
２４ ウエハ端部
２５ デバイス領域外周端
２６ 剥離面
３１、１３１ メタルマスク
３２、１３２ Ｈｅ照射
３３ 開口部
３４ アライメント孔
３５ プレート
３６ 保持片
３７ 保持部
１４０ 異物

Claims (8)

  1. 第１導電型の半導体基板の一方の主面側に半導体素子のおもて面素子構造を形成する第１工程と、
    前記半導体基板の他方の主面側に第１保護膜を形成する第２工程と、
    前記第１保護膜を形成した主面側から前記半導体基板にイオンを注入する第３工程と、
    前記第１保護膜を除去する第４工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１工程より後、前記第３工程より前に、
    前記半導体基板の一方の主面側に第２保護膜を形成する第５工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１保護膜と前記第２保護膜は、同様の材料から形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２工程では、前記半導体基板の端部には前記第１保護膜を形成しないことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第２工程では、前記第１保護膜にアライメントマークを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第５工程では、前記第２保護膜にアライメントマークを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 前記第１工程では、前記半導体基板の前記一方の主面側にアライメントマークを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１工程と前記第２工程との間に前記半導体基板の他方の主面を研削する工程をさらに含むことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
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