JPH06151884A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH06151884A JPH06151884A JP32846392A JP32846392A JPH06151884A JP H06151884 A JPH06151884 A JP H06151884A JP 32846392 A JP32846392 A JP 32846392A JP 32846392 A JP32846392 A JP 32846392A JP H06151884 A JPH06151884 A JP H06151884A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- substrate
- resistance
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 基板抵抗を小さくしてオン抵抗を小さくする
とともに、製造時のチップ割れや作業性の低下を防ぐ。 【構成】 N型シリコン基板1の一主表面にN型エピタ
キシャル層2が形成され、エピタキシャル層2の表面領
域にはP型不純物拡散層によるゲート領域5とN型ソー
ス領域6が形成されている。シリコン基板1の裏面側は
ドレイン領域であり、ドレイン領域には複数の溝3が形
成され、溝3の内面及び基板1の裏面にはドレイン電極
4としてニッケルメッキ層が形成されている。
とともに、製造時のチップ割れや作業性の低下を防ぐ。 【構成】 N型シリコン基板1の一主表面にN型エピタ
キシャル層2が形成され、エピタキシャル層2の表面領
域にはP型不純物拡散層によるゲート領域5とN型ソー
ス領域6が形成されている。シリコン基板1の裏面側は
ドレイン領域であり、ドレイン領域には複数の溝3が形
成され、溝3の内面及び基板1の裏面にはドレイン電極
4としてニッケルメッキ層が形成されている。
Description
【0001】
【産業上の利用分野】本発明は縦型電界効果トランジス
タや縦型静電誘導トランジスタなどの半導体装置に関
し、特にオン抵抗の低い半導体装置に関するものであ
る。
タや縦型静電誘導トランジスタなどの半導体装置に関
し、特にオン抵抗の低い半導体装置に関するものであ
る。
【0002】
【従来の技術】低耐圧で低オン抵抗の半導体装置では、
チャネル抵抗やエピタキシャル層抵抗に対して基板抵抗
の割合が高くなっているため、オン抵抗を低くするため
にチップ面積を大きくしている。しかし、チップ面積を
大きくするとコスト高になり、また静電容量も増大して
高速動作に支障を来す。オン抵抗の増大は電界効果トラ
ンジスタの素子内部での電力損失のために素子の発熱や
回路上での損失をもたらすため、オン抵抗はできる限り
小さい方が望ましい。そこで、オン抵抗を小さくする手
段としてシリコン基板を研磨やエッチングで薄くし、基
板抵抗を小さくするという対策が採られている。
チャネル抵抗やエピタキシャル層抵抗に対して基板抵抗
の割合が高くなっているため、オン抵抗を低くするため
にチップ面積を大きくしている。しかし、チップ面積を
大きくするとコスト高になり、また静電容量も増大して
高速動作に支障を来す。オン抵抗の増大は電界効果トラ
ンジスタの素子内部での電力損失のために素子の発熱や
回路上での損失をもたらすため、オン抵抗はできる限り
小さい方が望ましい。そこで、オン抵抗を小さくする手
段としてシリコン基板を研磨やエッチングで薄くし、基
板抵抗を小さくするという対策が採られている。
【0003】
【発明が解決しようとする課題】シリコン基板を薄くし
て基板抵抗を小さくすると、作業性が低下したり、製造
時のチップ割れが生じる問題がある。また、実装時にお
いては、ダイとの接着時に共晶接合や半田接合を行なう
とき200〜350℃程度の作業温度が必要であるが、
その熱ストレス、特にダイとの熱膨張係数の違いからく
る応力によりダイにクラックが発生しやすくなる。ま
た、樹脂封止した完成品においても、半田リフロー時の
熱ストレスなどにより、少しの内部応力でもデバイスの
破壊が起こりやすくなる問題がある。
て基板抵抗を小さくすると、作業性が低下したり、製造
時のチップ割れが生じる問題がある。また、実装時にお
いては、ダイとの接着時に共晶接合や半田接合を行なう
とき200〜350℃程度の作業温度が必要であるが、
その熱ストレス、特にダイとの熱膨張係数の違いからく
る応力によりダイにクラックが発生しやすくなる。ま
た、樹脂封止した完成品においても、半田リフロー時の
熱ストレスなどにより、少しの内部応力でもデバイスの
破壊が起こりやすくなる問題がある。
【0004】本発明の目的は、半導体基板の一主表面側
にエピタキシャル層を有し、そのエピタキシャル層にソ
ース領域及びゲート電極を有し、半導体基板の裏面側に
ドレイン領域を有する半導体装置において、基板抵抗を
小さくしてオン抵抗を小さくするとともに、製造時のチ
ップ割れや作業性の低下を防ぎ、作成が容易で、応力に
対しても強い構造の半導体装置と、その製造方法を提供
することである。
にエピタキシャル層を有し、そのエピタキシャル層にソ
ース領域及びゲート電極を有し、半導体基板の裏面側に
ドレイン領域を有する半導体装置において、基板抵抗を
小さくしてオン抵抗を小さくするとともに、製造時のチ
ップ割れや作業性の低下を防ぎ、作成が容易で、応力に
対しても強い構造の半導体装置と、その製造方法を提供
することである。
【0005】
【課題を解決するための手段】本発明の半導体装置は、
ドレイン領域となる半導体基板裏面側に、半導体基板表
面側のエピタキシャル層には達しない深さの複数の溝を
設け、その溝の内面及び半導体基板裏面を金属層で被っ
てドレイン電極としたものである。本発明が適用される
半導体装置の例は、縦型電界効果トランジスタ又は縦型
静電誘導トランジスタである。
ドレイン領域となる半導体基板裏面側に、半導体基板表
面側のエピタキシャル層には達しない深さの複数の溝を
設け、その溝の内面及び半導体基板裏面を金属層で被っ
てドレイン電極としたものである。本発明が適用される
半導体装置の例は、縦型電界効果トランジスタ又は縦型
静電誘導トランジスタである。
【0006】本発明の製造方法は、以下の工程(A)か
ら(E)を含んでいる。(A)半導体基板の一主表面に
エピタキシャル層を成長させ、そのエピタキシャル層の
表面に酸化膜を形成する工程、(B)前記酸化膜にゲー
ト用の窓をあけ、その窓を経て前記エピタキシャル層に
不純物を導入してゲート領域を形成する工程、(C)前
記酸化膜にソース用の窓をあけ、その窓を経て前記エピ
タキシャル層に不純物を導入してソース領域を形成する
工程、(D)メタル膜を形成し、パターン化を施してゲ
ート電極とソース電極を形成する工程、(E)半導体基
板の裏面に前記エピタキシャル層には達しない深さの複
数の溝を形成し、溝の内面及び半導体基板の裏面に金属
メッキを施す工程。
ら(E)を含んでいる。(A)半導体基板の一主表面に
エピタキシャル層を成長させ、そのエピタキシャル層の
表面に酸化膜を形成する工程、(B)前記酸化膜にゲー
ト用の窓をあけ、その窓を経て前記エピタキシャル層に
不純物を導入してゲート領域を形成する工程、(C)前
記酸化膜にソース用の窓をあけ、その窓を経て前記エピ
タキシャル層に不純物を導入してソース領域を形成する
工程、(D)メタル膜を形成し、パターン化を施してゲ
ート電極とソース電極を形成する工程、(E)半導体基
板の裏面に前記エピタキシャル層には達しない深さの複
数の溝を形成し、溝の内面及び半導体基板の裏面に金属
メッキを施す工程。
【0007】
【作用】シリコン基板の裏面に溝を設け、その溝の内面
及び基板裏面にドレイン電極となる金属層を形成したの
で、基板が厚いままのものに比べると基板抵抗が減少す
る。また、基板全面を薄くするものに比べると作成が容
易で、応力に対しても強く、チップ割れや作業性低下の
問題も減る。
及び基板裏面にドレイン電極となる金属層を形成したの
で、基板が厚いままのものに比べると基板抵抗が減少す
る。また、基板全面を薄くするものに比べると作成が容
易で、応力に対しても強く、チップ割れや作業性低下の
問題も減る。
【0008】
【実施例】図1は本発明をオン抵抗の低い静電誘導トラ
ンジスタに適用した一実施例の要部を示す断面図であ
る。基板1は高不純物濃度のN型シリコン基板であり、
その比抵抗は約0.01Ω・cm、厚さは約500μm
である。シリコン基板1の一主表面には低不純物濃度の
N型エピタキシャル層2が形成されており、エピタキシ
ャル層2の不純物濃度は約2×1015/cm3、厚さは
約3.5μmである。エピタキシャル層2の表面領域に
はP型不純物拡散層によるゲート領域5が形成され、ゲ
ート領域5の不純物濃度は約5×1014/cm3、深さ
は約2.5μmである。エピタキシャル層2の表面領域
には、ゲート領域5,5に挾まれてN型不純物拡散層に
よるソース領域6が形成され、ソース領域6の不純物濃
度は約3×1020/cm3、深さは約0.75μmであ
る。7はエピタキシャル層2の表面に形成されたシリコ
ン酸化膜で、厚さは約0.5μmである。8はシリコン
酸化膜7のコンタクトホールを介してソース領域6に接
続されたソース電極、9はシリコン酸化膜7のコンタク
トホールを介してゲート領域5に接続されたゲート電極
である。
ンジスタに適用した一実施例の要部を示す断面図であ
る。基板1は高不純物濃度のN型シリコン基板であり、
その比抵抗は約0.01Ω・cm、厚さは約500μm
である。シリコン基板1の一主表面には低不純物濃度の
N型エピタキシャル層2が形成されており、エピタキシ
ャル層2の不純物濃度は約2×1015/cm3、厚さは
約3.5μmである。エピタキシャル層2の表面領域に
はP型不純物拡散層によるゲート領域5が形成され、ゲ
ート領域5の不純物濃度は約5×1014/cm3、深さ
は約2.5μmである。エピタキシャル層2の表面領域
には、ゲート領域5,5に挾まれてN型不純物拡散層に
よるソース領域6が形成され、ソース領域6の不純物濃
度は約3×1020/cm3、深さは約0.75μmであ
る。7はエピタキシャル層2の表面に形成されたシリコ
ン酸化膜で、厚さは約0.5μmである。8はシリコン
酸化膜7のコンタクトホールを介してソース領域6に接
続されたソース電極、9はシリコン酸化膜7のコンタク
トホールを介してゲート領域5に接続されたゲート電極
である。
【0009】シリコン基板1の裏面側はドレイン領域で
あり、基板の裏面側には複数の溝3が形成されている。
溝3は幅が約60μm、深さが約400μm、ピッチが
約1mmに形成されている。溝3の内面及び基板1の裏
面にはドレイン電極4としてニッケルメッキ層が約5μ
mの厚さに形成されている。
あり、基板の裏面側には複数の溝3が形成されている。
溝3は幅が約60μm、深さが約400μm、ピッチが
約1mmに形成されている。溝3の内面及び基板1の裏
面にはドレイン電極4としてニッケルメッキ層が約5μ
mの厚さに形成されている。
【0010】図2は溝3を概略的に示したものであり、
(A)はウエハの側面図である。溝3の形状は底面図
(B)に示されるようなストライプ状のものであっても
よく、底面図(C)に示されるようなクロス状のもので
あってもよい。
(A)はウエハの側面図である。溝3の形状は底面図
(B)に示されるようなストライプ状のものであっても
よく、底面図(C)に示されるようなクロス状のもので
あってもよい。
【0011】一実施例としてチップ面積が0.72cm
2の静電誘導トランジスタを製作した。静電誘導トラン
ジスタのオン抵抗(Ron)は、エピタキシャル層抵抗
(Repi)と基板抵抗(Ro)の直列抵抗となる。基
板抵抗は図3に示されるように、溝をもたない約500
μmの厚さのシリコン基板の抵抗より低く、1cm2当
りの基板抵抗は約0.15mΩとなり、1チャネル当り
約0.14Ωになる。エピタキシャル層抵抗は1チャネ
ル当り約1.5Ωであるので、基板抵抗とエピタキシャ
ル層抵抗を合計すると、1チャネル当りのオン抵抗は約
1.65Ωとなる。それが1チップに900チャネル形
成されているので、1チップのオン抵抗は約1.9mΩ
となる。
2の静電誘導トランジスタを製作した。静電誘導トラン
ジスタのオン抵抗(Ron)は、エピタキシャル層抵抗
(Repi)と基板抵抗(Ro)の直列抵抗となる。基
板抵抗は図3に示されるように、溝をもたない約500
μmの厚さのシリコン基板の抵抗より低く、1cm2当
りの基板抵抗は約0.15mΩとなり、1チャネル当り
約0.14Ωになる。エピタキシャル層抵抗は1チャネ
ル当り約1.5Ωであるので、基板抵抗とエピタキシャ
ル層抵抗を合計すると、1チャネル当りのオン抵抗は約
1.65Ωとなる。それが1チップに900チャネル形
成されているので、1チップのオン抵抗は約1.9mΩ
となる。
【0012】これに対し、基板に溝を設けない従来の方
法で、オン抵抗が上記の実施例と同様の約1.9mΩの
半導体装置を製作すると、エピタキシャル層抵抗は変わ
らないので1チャネル当り約1.5Ωであるが、基板抵
抗は基板の厚みが約500μmであるため1チャネル当
り約0.63Ωとなる。基板抵抗とエピタキシャル層抵
抗を合計すると1チャネル当りのオン抵抗は約2.13
Ωとなるので、1チップのオン抵抗は約2.37mΩと
なり、本発明の方がオン抵抗が約13%低くなってい
る。
法で、オン抵抗が上記の実施例と同様の約1.9mΩの
半導体装置を製作すると、エピタキシャル層抵抗は変わ
らないので1チャネル当り約1.5Ωであるが、基板抵
抗は基板の厚みが約500μmであるため1チャネル当
り約0.63Ωとなる。基板抵抗とエピタキシャル層抵
抗を合計すると1チャネル当りのオン抵抗は約2.13
Ωとなるので、1チップのオン抵抗は約2.37mΩと
なり、本発明の方がオン抵抗が約13%低くなってい
る。
【0013】次に、図4により一実施例を製造する方法
について説明する。 (A)比抵抗が約0.01Ω・cmのN型シリコン基板
1の一主表面に不純物密度が約2×1015/cm3のエ
ピタキシャル層2を約3.5μmの厚さに成長させる。
次に、エピタキシャル層2の表面を酸化させて約0.5
μmの厚さのシリコン酸化膜7を形成する。
について説明する。 (A)比抵抗が約0.01Ω・cmのN型シリコン基板
1の一主表面に不純物密度が約2×1015/cm3のエ
ピタキシャル層2を約3.5μmの厚さに成長させる。
次に、エピタキシャル層2の表面を酸化させて約0.5
μmの厚さのシリコン酸化膜7を形成する。
【0014】(B)写真製版とエッチング工程を経て約
2μmサイズのゲート用拡散窓をあけ、シリコン酸化膜
7をマスクとして不純物密度が約5×1014/cm
3で、拡散深さが約2.5μmになる条件でイオン打込
みを行ない、その後アニールを行なってゲート領域5を
形成する。
2μmサイズのゲート用拡散窓をあけ、シリコン酸化膜
7をマスクとして不純物密度が約5×1014/cm
3で、拡散深さが約2.5μmになる条件でイオン打込
みを行ない、その後アニールを行なってゲート領域5を
形成する。
【0015】(C)ゲート領域5,5の間の領域にシリ
コン酸化膜7にソース領域用の約2μmサイズの拡散窓
をあけ、その窓を経て不純物濃度が約3×1020/cm
3で拡散深さが約0.75μmになるようにN型不純物
をイオン打込みし、その後アニールを行なってソース領
域6を形成する。
コン酸化膜7にソース領域用の約2μmサイズの拡散窓
をあけ、その窓を経て不純物濃度が約3×1020/cm
3で拡散深さが約0.75μmになるようにN型不純物
をイオン打込みし、その後アニールを行なってソース領
域6を形成する。
【0016】(D)アルミニウム又はシリコンを1%含
んだアルミニウム合金をスパッタリング法により堆積
し、写真製版とエッチングによりパターン化を施すこと
によってソース領域6に接続されたソース電極8とゲー
ト領域5に接続されたゲート電極9を形成する。これに
よりデバイス領域が完成する。このとき、チャネルピッ
チは約8μmとし、1チップ内にチャネルが900本形
成されるようにする。
んだアルミニウム合金をスパッタリング法により堆積
し、写真製版とエッチングによりパターン化を施すこと
によってソース領域6に接続されたソース電極8とゲー
ト領域5に接続されたゲート電極9を形成する。これに
よりデバイス領域が完成する。このとき、チャネルピッ
チは約8μmとし、1チップ内にチャネルが900本形
成されるようにする。
【0017】(E)次に、ワックスでガラス板等に基板
表面側を接着し、裏面側を上にしてダイシングソーで基
板裏面に溝3を形成する。溝3は幅が約60μm、深さ
が約400μm、ピッチが約1mmとする。溝3はスク
ライプラインと重ならないように位置合わせを行なう。
溝3の内面と基板1の裏面にニッケルメッキ層4を約5
μmの厚さに被着する。本発明は縦型電界効果トランジ
スタにも同様に適用することができる。
表面側を接着し、裏面側を上にしてダイシングソーで基
板裏面に溝3を形成する。溝3は幅が約60μm、深さ
が約400μm、ピッチが約1mmとする。溝3はスク
ライプラインと重ならないように位置合わせを行なう。
溝3の内面と基板1の裏面にニッケルメッキ層4を約5
μmの厚さに被着する。本発明は縦型電界効果トランジ
スタにも同様に適用することができる。
【0018】
【発明の効果】本発明では半導体基板の裏面側に溝を設
けたので、基板の厚みを薄くするのと同様に基板抵抗を
減じる効果があり、したがってそのシリコン基板に形成
される半導体装置のオン抵抗を小さくすることができ
る。また、オン抵抗を小さくすることができる結果とし
て、同じオン抵抗で比較するとチップ面積を小さくする
ことができるので、低価格化に寄与する。本発明の製造
方法では、基板の裏面に溝を形成するのはデバイス形成
後であるため、プロセス中の作業性の低下やチップ割れ
などを避けることができる。
けたので、基板の厚みを薄くするのと同様に基板抵抗を
減じる効果があり、したがってそのシリコン基板に形成
される半導体装置のオン抵抗を小さくすることができ
る。また、オン抵抗を小さくすることができる結果とし
て、同じオン抵抗で比較するとチップ面積を小さくする
ことができるので、低価格化に寄与する。本発明の製造
方法では、基板の裏面に溝を形成するのはデバイス形成
後であるため、プロセス中の作業性の低下やチップ割れ
などを避けることができる。
【図1】一実施例の要部断面図である。
【図2】一実施例の基板を示す図であり、(A)は側面
図、(B)は溝形状の一例を示す底面図、(C)は溝形
状の他の例を示す底面図である。
図、(B)は溝形状の一例を示す底面図、(C)は溝形
状の他の例を示す底面図である。
【図3】溝を形成した基板の抵抗を示す概略図である。
【図4】一実施例の製造方法を示す工程断面図である。
【符号の説明】 1 シリコン基板 2 エピタキシャル層 3 溝 4 ニッケルメッキ層 5 ゲート領域 6 ソース領域 7 シリコン酸化膜 8 ソース電極 9 ゲート電極
Claims (3)
- 【請求項1】 半導体基板の一主表面側にエピタキシャ
ル層を有し、そのエピタキシャル層にソース領域及びゲ
ート電極を有し、半導体基板の裏面側にドレイン領域を
有する半導体装置において、ドレイン領域となる半導体
基板裏面側に、前記エピタキシャル層には達しない深さ
の複数の溝を設け、その溝の内面及び半導体基板裏面を
金属層で被ってドレイン電極としたことを特徴とする半
導体装置。 - 【請求項2】 前記ソース領域、ドレイン領域及びゲー
ト電極により形成される素子は縦型電界効果トランジス
タ又は縦型静電誘導トランジスタである請求項1に記載
の半導体装置。 - 【請求項3】 以下の工程(A)から(E)を含む半導
体装置の製造方法。(A)半導体基板の一主表面にエピ
タキシャル層を成長させ、そのエピタキシャル層の表面
に酸化膜を形成する工程、(B)前記酸化膜にゲート用
の窓をあけ、その窓を経て前記エピタキシャル層に不純
物を導入してゲート領域を形成する工程、(C)前記酸
化膜にソース用の窓をあけ、その窓を経て前記エピタキ
シャル層に不純物を導入してソース領域を形成する工
程、(D)メタル膜を形成し、パターン化を施してゲー
ト電極とソース電極を形成する工程、(E)半導体基板
の裏面に前記エピタキシャル層には達しない深さの複数
の溝を形成し、溝の内面及び半導体基板の裏面に金属メ
ッキを施す工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32846392A JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32846392A JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06151884A true JPH06151884A (ja) | 1994-05-31 |
Family
ID=18210553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32846392A Pending JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06151884A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-11-13 JP JP32846392A patent/JPH06151884A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4788390B2 (ja) | 半導体装置の製造方法 | |
US7271068B2 (en) | Method of manufacture of semiconductor device | |
US5373192A (en) | Electromigration resistance metal interconnect | |
US7821073B2 (en) | Patterned backside stress engineering for transistor performance optimization | |
JPH0637041A (ja) | 配線部材の形成方法 | |
US5654226A (en) | Wafer bonding for power devices | |
US4695869A (en) | GAAS semiconductor device | |
JP3113426B2 (ja) | 絶縁ゲート半導体装置及びその製造方法 | |
JPH06151884A (ja) | 半導体装置とその製造方法 | |
JP2001044414A (ja) | 半導体装置 | |
JPS609159A (ja) | 半導体装置 | |
WO2021070252A1 (ja) | 半導体装置 | |
JPH065852A (ja) | Mosfet及びその製造方法 | |
JPH1051010A (ja) | 半導体装置の製造方法 | |
JPS5984468A (ja) | 半導体装置 | |
JPH01102969A (ja) | 化合物半導体素子 | |
JPS59138363A (ja) | 半導体装置及びその製造方法 | |
JPS639658B2 (ja) | ||
JPS60144972A (ja) | 半導体装置 | |
JPH03101231A (ja) | 半導体装置及びその形成方法 | |
JPS62139355A (ja) | 半導体装置 | |
JPH0491441A (ja) | 電界効果トランジスタの製造方法 | |
JPH03201558A (ja) | Bi―CMOS半導体装置 | |
JP2003163225A (ja) | 半導体装置およびその製造方法 | |
JPH05251693A (ja) | 半導体装置の製造方法 |