JP2003204061A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

Info

Publication number
JP2003204061A
JP2003204061A JP2002001546A JP2002001546A JP2003204061A JP 2003204061 A JP2003204061 A JP 2003204061A JP 2002001546 A JP2002001546 A JP 2002001546A JP 2002001546 A JP2002001546 A JP 2002001546A JP 2003204061 A JP2003204061 A JP 2003204061A
Authority
JP
Japan
Prior art keywords
semiconductor device
metal element
silicon
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002001546A
Other languages
English (en)
Other versions
JP4102072B2 (ja
Inventor
Seiji Inumiya
誠治 犬宮
Kazuhiro Eguchi
和弘 江口
Yoshitaka Tsunashima
祥隆 綱島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002001546A priority Critical patent/JP4102072B2/ja
Priority to US10/101,913 priority patent/US6844234B2/en
Priority to TW091125022A priority patent/TW589660B/zh
Priority to KR10-2003-0000790A priority patent/KR100502381B1/ko
Priority to CN03101048A priority patent/CN1431716A/zh
Publication of JP2003204061A publication Critical patent/JP2003204061A/ja
Priority to US10/911,516 priority patent/US7101775B2/en
Priority to KR10-2005-0003200A priority patent/KR100512824B1/ko
Priority to US11/475,879 priority patent/US7282774B2/en
Priority to US11/902,300 priority patent/US7858536B2/en
Application granted granted Critical
Publication of JP4102072B2 publication Critical patent/JP4102072B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28229Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 メタル元素を含有するシリコン酸化膜を有す
る半導体装置において、その特性や信頼性の向上をはか
る。 【解決手段】 半導体基板(11)と、半導体基板上に
形成され、メタル元素を含有するシリコン酸化膜を含む
ゲート絶縁膜(14)と、ゲート絶縁膜上に形成された
電極(15)とを含む半導体装置であって、メタル元素
を含有するシリコン酸化膜は、下面近傍の第1の領域
と、上面近傍の第2の領域と、第1の領域と第2の領域
との間の第3の領域とを有し、シリコン酸化膜に含有さ
れたメタル元素の厚さ方向における濃度分布は、第3の
領域に最大点を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法、特に半導体装置に用いる絶縁膜に
関する。
【0002】
【従来の技術】MOSFETの微細化に伴い、ゲート絶
縁膜の薄膜化が要求されている。従来用いられているシ
リコン酸化膜やシリコン酸窒化膜では、ダイレクトトン
ネル電流の増加により、約2nmで薄膜化の限界に達し
てしまう。
【0003】そこで、メタルを含有するシリコン酸化膜
(メタルシリケイト膜或いはシリケイト膜と呼ぶ場合も
ある)のゲート絶縁膜への適用が提案されている。この
メタルシリケイト膜は、誘電率がシリコン酸化膜よりも
高く、且つ結晶化温度が比較的高いことから、ポリSi
(ポリSiGe)ゲート電極プロセスとの整合性が高い。
【0004】ゲート電極からのボロン拡散を抑制するた
めに、窒素を含むオキシ窒化メタルシリコン膜も提案さ
れている(特開2000−49349)。しかしなが
ら、良好な界面特性を有するオキシ窒化メタルシリコン
膜は得られていない。また、メタル窒化物が導電性であ
るため、リーク電流が多く、電荷トラップ密度も高い。
さらに、ゲート電極界面においてメタルシリサイドが形
成され、絶縁特性を損なうこともある。
【0005】メタルシリケイト膜の形成方法としては、
有機シランを用いたCVD法(化学気相堆積法)があげ
られる。有機シランの中でも、テトラエトキシシラン
(Si(OC2H5)4 : TEOS)がよく用いられている。TEO
Sは、分解温度が高いため、熱CVD法を用いた場合に
は、700℃以上の温度が必要である。そこで、より低
温で膜形成を行うために、TEOSとともにオゾン(O
3)を用いる方法や、プラズマCVD法が用いられる。
【0006】しかしながら、オゾンやプラズマを用いた
場合、成膜雰囲気に酸素ラジカルや酸素イオンなどの酸
素の活性種が生成される。活性な酸素は反応性が高いた
め、下地を酸化してしまうといった問題が生じる。ま
た、プラズマを用いた場合、プラズマダメージによって
下地に損傷を与えるといった問題も生じる。
【0007】メタルシリケイト膜の形成方法に関連する
公知技術としては、以下のようなものがある。
【0008】特開平5−239650号公報には、アル
コキシシランをソースとしたCVD法において、チタン
族元素のアルコキシド或いはアルキルアミン化合物を添
加する方法が開示されている。しかしながら、オゾンや
プラズマを用いているため、基本的に酸素の活性種を用
いる方法である。
【0009】特開平6−160657号公報も、オゾン
を用いる方法であり、酸素の活性種を用いる方法であ
る。
【0010】特開平11−111715号公報には、ア
ルコキシル基を有する化合物の熱分解によって生じる生
成物を、ソースガスに添加する方法が開示されている。
しかしながら、シリコンソースとメタルソースを混ぜる
ことに関する記載はない。
【0011】特開平5−226608号公報には、メタ
ルシリケイト膜に含有されるメタルとして、チタンを用
いることが開示されている。しかしながら、チタンを含
有するメタルシリケイト膜は、良好な特性が得られ難
く、半導体装置への適用が難しいという問題がある。
【0012】
【発明が解決しようとする課題】以上述べたように、従
来は、優れた特性を有するメタルシリケイト膜が得られ
ないといった問題や、下地に悪影響を与えるといった問
題があった。そのため、特性や信頼性に優れた半導体装
置を得ることが困難であった。
【0013】本発明は上記従来の課題に対してなされた
ものであり、メタル元素を含有するシリコン酸化膜を有
する半導体装置において、その特性や信頼性の向上をは
かることを目的としている。
【0014】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板と、前記半導体基板上に形成され、メタ
ル元素を含有するシリコン酸化膜を含むゲート絶縁膜
と、前記ゲート絶縁膜上に形成された電極とを含む半導
体装置であって、前記メタル元素を含有するシリコン酸
化膜は、下面近傍の第1の領域と、上面近傍の第2の領
域と、第1の領域と第2の領域との間の第3の領域とを
有し、前記シリコン酸化膜に含有されたメタル元素の厚
さ方向における濃度分布は、前記第3の領域に最大点を
有することを特徴とする。
【0015】本発明に係る半導体装置の製造方法は、下
面近傍の第1の領域と、上面近傍の第2の領域と、第1
の領域と第2の領域との間の第3の領域とを有し、メタ
ル元素の厚さ方向における濃度分布が第1の領域又は第
3の領域に最大点を有する、メタル元素を含有する非晶
質シリコン膜を半導体基板上に形成する工程と、前記メ
タル元素を含有する非晶質シリコン膜を酸化して、前記
メタル元素を含有するシリコン酸化膜を形成する工程
と、を含むことを特徴とする。
【0016】また、本発明に係る半導体装置の製造方法
は、シリコンを含有する有機化合物と、Zr、Hf、A
l及びLaの群の中から選択されたメタル元素を含有す
る有機化合物とを、基板が保持された容器に供給する工
程と、酸素の活性種を用いない熱CVDによって、前記
基板上に前記メタル元素を含有するシリコン酸化膜を形
成する工程と、を含むことを特徴とする。
【0017】また、本発明に係る半導体装置の製造方法
は、メタル元素を含有するシリコン酸化膜をCVDによ
って半導体基板上に形成する工程を含む半導体装置の製
造方法であって、半導体基板が保持された容器へのシリ
コンを含有する有機化合物の供給を開始する工程と、前
記シリコンを含有する有機化合物の供給を開始した後
に、前記容器へのメタル元素を含有する有機化合物の供
給を開始する工程と、前記容器への前記メタル元素を含
有する有機化合物の供給量を増加させる工程と、を含む
ことを特徴とする。
【0018】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【0019】(第1の実施形態)以下、図面を参照し
て、本発明の第1の実施形態を説明する。
【0020】図1は、第1の実施形態に係るMIS(M
OS)型電界効果トランジスタにおいて、ゲート絶縁膜
として用いるメタルシリケイト膜(シリコンを含有する
シリコン酸化膜)中のメタル元素の膜厚方向の濃度分布
を模式的に示したものである。ここではメタル元素とし
てZr(ジルコニウム)を用いているが、Hf(ハフニ
ウム)、Al(アルミニウム)、La(ランタン)等、
シリコン酸化膜に添加することでシリコン酸化膜に比べ
て誘電率が増加する元素を用いても、Zrの場合と同様
の効果を得ることが可能である。
【0021】図1に示すように、メタルシリケイト膜の
中央付近においてZrの濃度が最大となっている。な
お、濃度ピークは、必ずしもメタルシリケイト膜の中央
である必要はなく、メタルシリケイト膜の下面近傍の領
域(メタルシリケイト膜とシリコン基板との界面近傍の
領域)と、上面近傍の領域(メタルシリケイト膜とゲー
ト電極との界面近傍の領域)とに挟まれた領域(内部領
域)であればよい。
【0022】このような構成にすることで、特性や信頼
性に優れたMIS型電界効果トランジスタを得ることが
できる。すなわち、半導体基板側の界面においては、界
面での固定電荷密度が低く、チャネル移動度の低下が抑
制される。また、ゲート電極側の界面においては、ゲー
ト電極としてポリSiやポリSiGeを用いた場合、界
面でのシリサイド反応を抑制することができ、信頼性の
低下を防止することができる。
【0023】図2は、上述したような構成に対し、さら
にゲート電極側に窒素(N)を導入した場合の、Zr及
びNの濃度分布を模式的に示したものである。図2に示
すように、ゲート電極側の界面近傍においてN濃度が最
大となっている。
【0024】このように、メタルシリケイト膜の上面側
に急峻なN濃度のピークがあるため、ゲート電極として
ポリSiやポリSiGeを用いた場合、ドーパントとし
て用いるボロン等の不純物がゲート絶縁膜中さらには半
導体基板へ拡散することを、有効に抑制することができ
る。また、Zrと窒素の反応が抑制されるため、リーク
電流の増加や信頼性の低下を抑制することができる。さ
らに、上面側に窒素が存在するため、基板側界面近傍の
固定電荷密度の増加が抑制され、チャネル移動度の低下
を抑制することができる。
【0025】なお、メタルシリケイト膜中に含有される
メタル元素は、必ずしも1種類である必要はなく、Z
r、Hf、Al及びLaの中の2種類以上の元素が含有
されていてもよい。
【0026】次に、本実施形態の製造方法について、図
3(a)乃至図3(e)を参照して説明する。
【0027】まず、図3(a)に示すように、通常の素
子分離領域(図示せず)を設けたシリコン基板11を用
意する。
【0028】次に、図3(b)に示すように、シリコン
基板11の表面上に、Zrを含有する非晶質シリコン膜
12を約2nm堆積する。この非晶質シリコン膜12
は、例えばZrCl4、SiH4及びH2を用いたLPC
VD法によって形成される。典型的な成膜条件は、50
0℃、0.5Torrである。ZrCl4とSiH4の流量比
を制御することで、Zrを含有する非晶質シリコン膜1
2中のZr濃度のピークを、膜厚方向の中央付近にする
ことが可能である。
【0029】非晶質シリコン膜12は、Zrターゲット
とSiターゲットを用いたスパッタリング法を用いて堆
積してもよい。この場合は、ZrスパッタリングとSi
スパッタリングのパワー比を制御することで、Zr濃度
のピークを、膜厚方向の中央付近にすることが可能であ
る。
【0030】なお、Zrの濃度ピークは、必ずしも非晶
質シリコン膜12の中央である必要はなく、非晶質シリ
コン膜12の下面近傍の領域と上面近傍の領域とに挟ま
れた領域(内部領域)であればよい。また、非晶質シリ
コン膜12の下面近傍の領域にZrの濃度ピークがあっ
てもよい。
【0031】次に、図3(c)に示すように、基板温度
400℃とし、O2プラズマ酸化法を用いて、Zrを含
有する非晶質シリコン膜12を酸化し、Zrシリケイト
膜(Zrを含有するシリコン酸化膜)13を形成する。
Zrシリケイト膜13は、非晶質シリコン膜12のZr
濃度分布を反映して、図1に示すようなZr濃度分布を
有する。ここで、比較的低温で酸化が可能なプラズマ酸
化法を用いることにより、酸化時の結晶化が抑制され、
結晶化に伴うモフォロジー荒れを防止することができ
る。
【0032】なお、非晶質シリコン膜12の下面近傍の
領域にZrの濃度ピークがある場合にも、上記酸化工程
においてシリコン基板11の表面領域も酸化されるた
め、やはりZrシリケイト膜13の内部にZrの濃度ピ
ークが位置する。
【0033】次に、図3(d)に示すように、ウエハ温
度を400℃とし、N2プラズマ窒化法を用いて、Zr
シリケイト膜13の表面を窒化し、表面が窒化されたZ
rシリケイト膜14を形成する。この表面が窒化された
Zrシリケイト膜14は、図2に示すような窒素濃度分
布になる。
【0034】次に、図3(e)に示すように、ゲート電
極となるポリSiGe膜(ポリSi膜でもよい)15
を、LPCVD法を用いて約150nm堆積する。ここ
で、ポリSiGe膜15を堆積する前に、例えば900
℃、10秒のアニールを行い、導入された窒素の安定化
を行ってもよい。
【0035】その後に、リソグラフィー工程、ゲート電
極エッチング工程、イオン注入工程、活性化アニール工
程等を経て、MIS型トランジスタが形成される(図示
せず)。さらに、配線工程を経て、半導体装置が完成す
る(図示せず)。
【0036】以上のように、本実施形態によれば、メタ
ルシリケイト膜中のメタル元素の濃度分布を最適化する
ことで、良好な界面特性が得られるとともに、ゲート電
極界面の反応が抑制される。また、窒素の濃度分布を最
適化することで、メタルシリケイト膜中のトラップの増
加が抑制されるとともに、ゲート電極からの不純物の拡
散を抑制できる。したがって、高性能且つ信頼性の高い
半導体装置を実現することができる。
【0037】また、メタル元素としてZr、Hf、Al
或いはLaを用いることで、メタルシリケイト膜の実効
的な誘電率を増加させることができる。そのため、物理
的膜厚の厚いメタルシリケイト膜をゲート絶縁膜として
用いることができ、高性能且つ信頼性の高い半導体装置
を実現することができる。
【0038】また、本実施形態によれば、メタルとシリ
コンの2元系の堆積によって非晶質シリコン膜を形成す
ることで、組成の制御が容易となり、低コストで高性能
な半導体装置を製造することができる。また、部分的な
金属酸化物結晶の形成が抑制され、特性ばらつきの少な
い半導体装置を実現することができる。さらに、メタル
元素と独立に窒素を導入することにより、最適な膜組成
を容易に実現することができる。
【0039】また、メタルソースとシリコンソースを用
いたCVD法で非晶質シリコン膜を形成することによ
り、例えば局所的な凹凸を有する半導体表面上にも、均
一に成膜を行うことが可能となり、信頼性の高い半導体
装置を実現することができる。また、メタルソースにメ
タル元素のハロゲン化物を用い、シリコンソースにシリ
コンの水素化物を用いることで、極薄膜の制御性を確保
可能な比較的低温で成膜が可能であり、歩留まりを高く
することができる。
【0040】また、O2プラズマ酸化法等、非晶質シリ
コン膜を活性な酸化種を用いて酸化することで、メタル
シリケイト膜の多結晶化を抑制することが可能となる。
さらに、メタルシリケイト膜の表面をプラズマを用いて
窒化することで、急峻な濃度分布を有する窒素を低温で
メタルシリケイト膜に導入することが可能となる。
【0041】(第2の実施形態)以下、図面を参照し
て、本発明の第2の実施形態を説明する。本実施形態
は、メタルシリケイト膜(メタル元素を含有するシリコ
ン酸化膜)を、酸素の活性種を用いずに、熱CVD法に
よって形成するものである。ガスソースには、シリコン
を含有する有機化合物と、メタル元素(Zr、Hf、A
l又はLa)を含有する有機化合物を用いる。
【0042】(実施形態2−A)本実施形態は、メタル
シリケイト膜を、テトラエトキシシラン(Si(OC2H5)4 :
TEOS)とジルコニウムターシャリーブトキサイド(Zr(O
t-C4H9)4: ZTB)を用いて、熱CVD法で堆積する例で
ある。
【0043】図4は、本実施形態で用いるLPCVD装
置の一例を示したものである。以下、図4を参照しなが
ら、製造方法を説明する。
【0044】まず、8インチシリコン基板を用意し、純
水で希釈したフッ酸を用いて、シリコン基板表面に形成
されている自然酸化膜を除去する。希フッ酸処理後直ち
に、シリコン基板103を反応容器101内に設置され
ているサセプター104上に搬送する。さらに、反応容
器101内を真空ポンプ107で排気する。
【0045】反応容器101内の圧力が10-2Torr以下
に到達した後、マスフローコントローラー124及び1
25によって流量を300sccmに設定したArガスを反
応容器内に導入する。そして、圧力計108と連動する
圧力調整バルブ106によって、反応容器101内の圧
力が10Torrなるように制御する。反応容器101内の
圧力が安定した後、基板加熱ヒーター105により基板
103の加熱を開始する。基板103の温度は、サセプ
ター104に接するように配置された熱電対と温度調節
器(図示せず)を用いて、595℃になるように制御す
る。
【0046】基板温度が安定した後、酸素ガス(O2
ス)を、マスフローコントローラー123で流量が20
0sccmになるように調整し、バルブ143を通して、反
応容器101を介さずに流す。また、アルゴンガスを、
マスフローコントローラー121及び122でそれぞれ
100sccmになるように調整し、原料容器111及び1
12に流すことで、原料のバブリングを開始する。これ
らのガスも、それぞれバルブ141及び142を通し、
反応容器101を介さずに流す。
【0047】原料容器111内にはTEOSが、原料容
器112内にはZTBが、それぞれ充填されている。原
料容器111及び112はいずれも、70℃となるよう
に温度制御する。また、圧力計151及び152並びに
圧力調整バルブ131及び132を用いて、原料容器1
11及び112内の圧力が、それぞれ100Torrになる
ように調整する。このような条件で、TEOSは56sc
cm、ZTBは1.6sccmの流量になると推定される。
【0048】原料の温度が70℃と室温より高いため、
反応容器101へ原料ガスを輸送する配管及びバルブを
オーブン内に収納して200℃程度に加熱し、凝集を防
止する。また、シャワーヘッド102も、オイルを用い
て200℃程度に加熱し、シャワーヘッド内での原料の
凝集も防止する。ここまでが成膜を開始する前段階であ
る。
【0049】予め流しておいた酸素ガスと原料ガスを、
バルブ141、142及び143を同時にバルブ14
4、145及び146へ切り替えることにより、シャワ
ーヘッド102を介して反応容器101内に導入し、成
膜を開始する。成膜時間は10分である。
【0050】10分経過後、バルブ144、145及び
146をバルブ141、142及び143へ切り替える
ことにより、TEOS、ZTB及び酸素ガスの反応容器
内への供給を停止する。ガスの供給を停止した後、直ち
に基板加熱ヒーター105への通電を停止し、基板10
3を冷却する。基板温度が200℃まで低下した後、基
板103を反応容器101から取り出す。
【0051】このようにして形成した薄膜の膜厚を、エ
リプソメーターを用いて測定したところ、237nmの
Zrシリケイト膜が形成されていた。また、基板温度を
550℃、570℃にして、同様の成膜を行った。基板
温度を変えた以外は、上述した条件と同じである。その
結果、550℃では191nm、570℃では176n
mであった。図5は、これらのデータを成膜速度に変換
したものである。
【0052】比較のため、TEOSのみを用いて成膜を
行った。成膜の手順は、上述したのと全く同様である。
ただし、ZTBの供給は行わなかった。基板温度は57
0℃及び590℃とした。その結果、基板温度570℃
では0.7nm、590℃では0.9nmの膜厚であっ
た。図6は、これらのデータを成膜速度に変換したもの
である。
【0053】また、ZTBのみを用いて595℃で成膜
を行った結果、成膜速度は0.1nm/分以下であっ
た。
【0054】これらのことから、TEOSとZTBの両
方を同時に供給した場合に限り、成膜速度が増加するこ
とがわかる。
【0055】以上のように、TEOSの流量(供給量)
の1/10以下のわずかなZTBを同時に供給すること
により、TEOSのみの場合に比べて、100倍以上の
成膜速度が得られ、実用的な成膜速度でのメタルシリケ
イト膜の形成が可能である。
【0056】また、下地基板に悪影響を与えるプラズマ
やオゾンなどの化学的に活性な酸素を用いなくても、6
00℃以下の比較的低温で、熱CVD法によってメタル
シリケイト膜を形成することができる。これは、ZTB
によりTEOSの分解反応が促進されるためである。
【0057】Zrシリケイト膜に含有されたZr原子数
とSi原子数の和に対するZr原子数の比率(組成比)
を、蛍光X線測定によって調べた。上記比率を、ここで
はZr/(Zr+Si)と表す。その結果、ZTBとT
EOSを同時に供給して成膜した試料では、Zr/(Z
r+Si)が12〜30%であった。また、ZTBとT
EOSの流量を制御することにより、Zr/(Zr+S
i)を5〜30%の範囲で制御できることを確認した。
【0058】Zr/(Zr+Si)が大きくなると、得
られるZrシリケイト膜の比誘電率が高くなる。言いか
えると、ZrとSiの比率を制御することにより、Zr
シリケイト膜の比誘電率を制御できることになる。この
ことは、半導体装置へ応用する際に重要になる。すなわ
ち、層間絶縁膜やスペーサー膜等、比誘電率が低い方が
好ましい場合には、Zr/(Zr+Si)が小さくなる
ように、ZTBとTEOSの供給量を調整する。一方、
ゲート絶縁膜のように、比誘電率が高い方が好ましい場
合には、Zr/(Zr+Si)が大きくなるように、Z
TBとTEOSの供給量を調整する。
【0059】(実施形態2−B)本実施形態は、メタル
シリケイト膜を、TEOSとハフニウムターシャリーブ
トキサイド(Hf(Ot-C4H9)4: HTB)を用いて、熱CV
D法で堆積する例である。本実施形態でも、上述した実
施形態2−A同様、図4に示したLPCVD装置を用い
る。
【0060】まず、8インチシリコン基板を用意し、純
水で希釈したフッ酸を用いて、シリコン基板表面に形成
されている自然酸化膜を除去する。希フッ酸処理後直ち
に、シリコン基板103を反応容器101内に設置され
ているサセプター104上に搬送する。さらに、反応容
器101内を真空ポンプ107で排気する。
【0061】反応容器101内の圧力が10-2Torr以下
に到達した後、マスフローコントローラー124及び1
25によって流量を300sccmに設定したArガスを反
応容器内に導入する。そして、圧力計108と連動する
圧力調整バルブ106によって、反応容器101内の圧
力が1Torrなるように制御する。反応容器101内の圧
力が安定した後、基板加熱ヒーター105により基板1
03の加熱を開始する。基板103の温度は、サセプタ
ー104に接するように配置された熱電対と温度調節器
(図示せず)を用いて、570℃になるように制御す
る。
【0062】基板温度が安定した後、酸素ガス(O2
ス)を、マスフローコントローラー123で流量が20
0sccmになるように調整し、バルブ143を通して、反
応容器101を介さずに流す。また、アルゴンガスを、
マスフローコントローラー121及び122でそれぞれ
100sccmになるように調整し、原料容器111及び1
12に流すことで、原料のバブリングを開始した。これ
らのガスも、それぞれバルブ141及び142を通し、
反応容器101を介さずに流す。
【0063】原料容器111内にはTEOSが、原料容
器112内にはHTBが、それぞれ充填されている。原
料容器111及び112はそれぞれ、40℃及び45℃
となるように温度制御する。また、圧力計151及び1
52並びに圧力調整バルブ131及び132を用いて、
原料容器111及び112内の圧力が、それぞれ100
Torrになるように調整する。このような条件で、TEO
Sは12sccm、ZTBは0.31sccmの流量になると推
定される。
【0064】原料の温度が室温より高いため、反応容器
101へ原料ガスを輸送する配管及びバルブをオーブン
内に収納して200℃程度に加熱し、凝集を防止する。
また、シャワーヘッド102も、オイルを用いて200
℃程度に加熱し、シャワーヘッド内での原料の凝集も防
止する。ここまでが成膜を開始する前段階である。
【0065】予め流しておいた酸素ガスと原料ガスを、
バルブ141、142及び143を同時にバルブ14
4、145及び146へ切り替えることにより、シャワ
ーヘッド102を介して反応容器101内に導入し、成
膜を開始する。成膜時間は10分である。
【0066】10分経過後、バルブ144、145及び
146をバルブ141、142及び143へ切り替える
ことにより、TEOS、HTB及び酸素ガスの反応容器
内への供給を停止する。ガスの供給を停止した後、直ち
に基板加熱ヒーター105への通電を停止し、基板10
3を冷却する。基板温度が200℃まで低下した後、基
板103を反応容器101から取り出す。
【0067】このようにして形成した薄膜の膜厚を、エ
リプソメーターを用いて測定したところ、40nmのH
fシリケイト膜が形成されていた。
【0068】比較のため、TEOSのみを用いて成膜を
行った。成膜の手順は、上述したのと全く同様である。
ただし、HTBの供給は行わなかった。その結果、膜厚
は0nmであり、メタルシリケイト膜の形成は認められ
なかった。
【0069】また、HTBのみを用いて570℃で成膜
を行った結果、成膜速度は0.1nm/分以下であっ
た。
【0070】これらのことから、TEOSとHTBの両
方を同時に供給した場合に限り、成膜速度が増加するこ
とがわかる。
【0071】以上のように、TEOSの流量(供給量)
の1/10以下のわずかなHTBを同時に供給すること
により、TEOSのみの場合に比べて、成膜速度が大幅
に増加し、実用的な成膜速度でのメタルシリケイト膜の
形成が可能である。
【0072】また、下地基板に悪影響を与えるプラズマ
やオゾンなどの化学的に活性な酸素を用いなくても、6
00℃以下の比較的低温で、熱CVD法によってメタル
シリケイト膜を形成することができる。これは、HTB
によりTEOSの分解反応が促進されるためである。
【0073】Hfシリケイト膜に含有されたHf原子数
とSi原子数の和に対するHf原子数の比率(組成比)
を、蛍光X線測定によって調べた。上記比率を、ここで
はHf/(Hf+Si)と表す。その結果、HTBとT
EOSを同時に供給して成膜した試料では、Hf/(H
f+Si)が23%であった。また、HTBとTEOS
の流量を制御することにより、Hf/(Hf+Si)を
5〜30%の範囲で制御できることを確認した。
【0074】Hf/(Hf+Si)が大きくなると、得
られるHfシリケイト膜の比誘電率が高くなる。言いか
えると、HfとSiの比率を制御することにより、Hf
シリケイト膜の比誘電率を制御できることになる。この
ことは、半導体装置へ応用する際に重要になる。すなわ
ち、層間絶縁膜やスペーサー膜等、比誘電率が低い方が
好ましい場合には、Hf/(Hf+Si)が小さくなる
ように、ZTBとTEOSの供給量を調整する。一方、
ゲート絶縁膜のように、比誘電率が高い方が好ましい場
合には、Hf/(Hf+Si)が大きくなるように、H
TBとTEOSの供給量を調整する。
【0075】本実施形態で行った成膜の結果を図7に示
す。基板温度はいずれも570℃、反応室内の圧力は1
Torr、成膜時間は10分である。
【0076】(実施形態2−C)本実施形態は、実施形
態2−Bの方法によって形成したメタルシリケイト膜を
有するMOSキャパシタに関するものである。
【0077】図8に示すように、n型シリコン基板21
上に、実施形態2−Bの方法によってメタルシリケイト
膜22を4nmの厚さで形成した。膜厚の制御は、成膜
時間を変えることで行った。形成されたメタルシリケイ
ト膜22では、Hf/(Hf+Si)が10%であるこ
とを、蛍光X線測定により確認した。さらに、メタルシ
リケイト膜22上に、白金電極23を形成した。白金電
極23は、シャドーマスクを通して、スパッタリング法
により形成した。
【0078】このようにして作製したMOSキャパシタ
を用いて、容量−電圧法(C−V法)により、界面準位
密度を測定した。その結果、シリコンのバンドギャップ
中に形成された界面準位密度の最低値は、2×1011
-2eV-1であった。
【0079】比較のため、メタルシリケイト膜22を、
TEOSと酸素を用いたプラズマCVD法で形成した。
基板温度を400℃とし、13.56MHzのRFプラ
ズマを用いた。膜厚は4nmとした。電極23には、ス
パッタリング法により形成した白金を用いた。このよう
にして形成されたMOSキャパシタの界面準位密度を測
定した結果、1×1013cm-2eV-1であった。
【0080】別の比較例として、メタルシリケイト膜2
2をTEOS−O3を用いた熱CVD法で形成し、先と
同様のMOSキャパシタを作製した。メタルシリケイト
膜22は、ホットウォール型CVD装置を用い、常圧、
400℃で形成した。膜厚は4nmとした。上部電極2
3は白金とした。このMOSキャパシタを用いて測定し
た結果、界面準位密度は5×1012cm-2eV-1であっ
た。
【0081】図9は、上述した各測定結果をまとめたも
のである。
【0082】プラズマCVD法でメタルシリケイト膜を
形成した場合に、界面準位密度が高くなるのは、メタル
シリケイト膜の形成時に、プラズマによってシリコン基
板表面が損傷を受けるためである。TEOS−O3を用
いた熱CVD法でメタルシリケイト膜を形成した場合
に、界面準位密度が高くなるのは、O3の化学反応性が
高いため、シリコン基板表面が良好な状態を維持できな
いためである。
【0083】これに対し、本実施形態では、酸素の活性
種を用いないため、欠陥の少ない酸化膜/シリコン界面
を形成することができる。その結果として、低い界面準
位密度が得られる。
【0084】以上のように、本実施形態によれば、シリ
コンソースとメタルソースの相互作用により、ソースガ
スの分解が促進される。そのため、例えば600℃以下
の低温でも、酸素の活性種を用いずに、熱CVD法によ
って良質のメタルシリケイト膜を形成することができ
る。また、酸素の活性種を用いないことから、メタルシ
リケイト膜と半導体基板の間の界面では、優れた界面特
性を得ることができる。
【0085】また、メタル元素としては、上述したZr
及びHfの他、Al或いはLaを用いてもよい。これら
の金属元素を用いることで、メタルシリケイト膜の実効
的な誘電率を増加させることができる。そのため、物理
的膜厚の厚いメタルシリケイト膜をゲート絶縁膜として
用いることができ、高性能且つ信頼性の高い半導体装置
を実現することができる。なお、メタルシリケイト膜中
に含有されるメタル元素は、必ずしも1種類である必要
はなく、Zr、Hf、Al及びLaの中の2種類以上の
元素が含有されていても、同様の効果を得ることが可能
である。
【0086】また、シリコンソースとしては、シリコン
を含有する有機化合物を用いることができ、メタルソー
スとしては、Zr、Hf、Al及びLaの中の少なくと
も一つのメタル元素を含有する有機化合物を用いること
ができる。
【0087】特に、シリコンを含有する有機化合物とし
ては、TEOS等、シリコンのアルコキシド化合物を用
いることが好ましい。また、メタル元素を含有する有機
化合物としては、ターシャリーブトキシ化合物(M(Ot-
C4H9)4: ただし、MはZr、Hf、Al又はLa)等の
メタル元素のアルコキシド化合物を用いることが好まし
い。これらの化合物は、蒸気圧が高いため、CVDの制
御性が向上する。その結果、膜厚均一性や組成制御性に
優れたメタルシリケイト膜の形成が可能になる。
【0088】また、反応容器に供給されるメタルソース
の流量(供給量)がシリコンソースの流量(供給量)の
1/10よりも大きいと、メタルシリケイト膜の成膜速
度の増大効果が得られ難いが、1/10以下とすること
で成膜速度を大幅に増大させることが可能である。
【0089】また、メタルシリケイト膜に含有されたメ
タル元素の原子数をNM、シリコンの原子数をNSiとし
て、 0<NM/(NM+NSi)<0.5 であることが好ましい。メタル元素の比率が高すぎると
メタルシリケイト膜が熱的に不安定になり、特に比率が
0.5以上になるとその傾向が顕著になるためである。
【0090】(第3の実施形態)以下、図面を参照し
て、本発明の第3の実施形態を説明する。本実施形態
は、メタルシリケイト膜に含有されるメタル元素(Z
r、Hf、Al又はLa)に濃度分布を持たせる方法に
関するものである。
【0091】図10は、例えば第2の実施形態で説明し
たようなCVD装置を用いてメタルシリケイト膜を形成
する際の、ガス供給シーケンスを示した図である。ここ
では、シリコンソースとしてTEOSを、メタルソース
としてZTB(或いはHTB)を用いている。なお、基
本的な成膜条件等については、第2の実施形態と同様で
あり、ここでは説明を省略する。
【0092】まず、シリコン基板が収容された反応容器
内へのTEOSの供給を開始する。TEOSの供給が安
定した後、ZTBの供給を開始し、ZTBの供給量を徐
々に増加させてゆく。その後、ZTBの供給量を一定に
保ち、所定時間経過した後、ZTBの供給量を徐々に減
少させてゆく。その後、ZTBの供給を停止し、さらに
TEOSの供給を停止する。このようにして、シリコン
基板上にメタルシリケイト膜が形成される。さらに、窒
素プラズマを用いてメタルシリケイト膜の表面を窒化す
る。
【0093】このようにして得られたメタルシリケイト
膜では、メタル元素及び窒素の濃度分布は、例えば第1
の実施形態で示した図2のようになる。したがって、図
3(a)乃至図3(e)で説明したような工程を減るこ
とで、第1の実施形態で述べたのと同様の効果を有する
半導体装置を得ることができる。
【0094】また、シリコンソース及びメタルソースに
は、TEOS及びZTB以外にも、第2の実施形態で詳
述したものを同様に適用可能である。したがって、例え
ば第2の実施形態と同様に、酸素の活性種を用いない熱
CVD法を用いることで、第2の実施形態で述べたのと
同様の効果を有する半導体装置を得ることができる。
【0095】以上のように、本実施形態によれば、メタ
ルシリケイト膜中のメタル元素や窒素の濃度分布を最適
化することができ、高性能且つ信頼性の高い半導体装置
を実現することが可能となる。また、酸素の活性種を用
いない熱CVD法を用いることで、より高性能且つ信頼
性の高い半導体装置を実現することが可能となる。
【0096】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【0097】
【発明の効果】本発明によれば、メタル元素を含有する
シリコン酸化膜を有する半導体装置の特性や信頼性を向
上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係り、メタルシリケ
イト膜中のメタル元素の膜厚方向の濃度分布を模式的に
示した図である。
【図2】本発明の第1の実施形態に係り、メタルシリケ
イト膜中のメタル元素及び窒素の膜厚方向の濃度分布を
模式的に示した図である。
【図3】本発明の第1の実施形態に係る半導体装置の製
造方法を示した断面図である。
【図4】本発明の第2の実施形態に係り、CVD装置の
構成を示した図である。
【図5】本発明の第2の実施形態に係り、メタルシリケ
イト膜の成膜速度と基板温度との関係を示した図であ
る。
【図6】本発明の第2の実施形態の比較例に係り、メタ
ルシリケイト膜の成膜速度と基板温度との関係を示した
図である。
【図7】本発明の第2の実施形態に係り、HTBとTE
OSの流量を変化させたときの、メタルシリケイト膜の
測定結果を示した図である。
【図8】本発明の第2の実施形態に係る半導体装置の構
成を示した断面図である。
【図9】本発明の第2の実施形態に係り、界面準位密度
の低減効果を示した図である。
【図10】本発明の第3の実施形態に係り、ガス供給シ
ーケンスを示した図である。
【符号の説明】
11…シリコン基板 12…非晶質シリコン膜 13…Zrシリケイト膜 14…表面が窒化されたZrシリケイト膜 15…ポリSiGe膜 21…n型シリコン基板 22…メタルシリケイト膜 23…白金電極 101…反応容器 102…シャワーヘッド 103…シリコン基板 104…サセプター 105…基板加熱ヒーター 106、131、132…圧力調整バルブ 107…真空ポンプ 108、151、152…圧力計 109…加熱オーブン 111、112…原料容器 121、122、123、124、125…マスフロー
コントローラー 141、142、143、144、145、146…バ
ルブ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 4M104 AA01 BB01 BB06 BB36 BB40 CC05 DD43 DD55 EE03 EE14 GG08 HH04 HH14 HH20 5F058 BC02 BC08 BD01 BD04 BD05 BD10 BF04 BF73 BF74 BJ10 5F140 AA19 AA24 AA37 BA01 BD06 BD13 BD15 BD16 BD17 BE07 BE08 BE10 BE16 BF01 BF04 CB01

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】半導体基板と、前記半導体基板上に形成さ
    れ、メタル元素を含有するシリコン酸化膜を含むゲート
    絶縁膜と、前記ゲート絶縁膜上に形成された電極とを含
    む半導体装置であって、 前記メタル元素を含有するシリコン酸化膜は、下面近傍
    の第1の領域と、上面近傍の第2の領域と、第1の領域
    と第2の領域との間の第3の領域とを有し、 前記シリコン酸化膜に含有されたメタル元素の厚さ方向
    における濃度分布は、前記第3の領域に最大点を有する
    ことを特徴とする半導体装置。
  2. 【請求項2】前記シリコン酸化膜はさらに窒素を含有
    し、 前記シリコン酸化膜に含有された窒素の厚さ方向におけ
    る濃度分布は、前記第2の領域に最大点を有することを
    特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】前記シリコン酸化膜に含有されたメタル元
    素は、Zr、Hf、Al及びLaの群の中から選択され
    ることを特徴とする請求項1に記載の半導体装置。
  4. 【請求項4】前記シリコン酸化膜はさらに別のメタル元
    素を含有し、 前記別のメタル元素は、Zr、Hf、Al及びLaの群
    の中から選択されることを特徴とする請求項1に記載の
    半導体装置。
  5. 【請求項5】下面近傍の第1の領域と、上面近傍の第2
    の領域と、第1の領域と第2の領域との間の第3の領域
    とを有し、メタル元素の厚さ方向における濃度分布が第
    1の領域又は第3の領域に最大点を有する、メタル元素
    を含有する非晶質シリコン膜を半導体基板上に形成する
    工程と、 前記メタル元素を含有する非晶質シリコン膜を酸化し
    て、前記メタル元素を含有するシリコン酸化膜を形成す
    る工程と、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項6】前記シリコン酸化膜の表面を窒化する工程
    をさらに含むことを特徴とする請求項5に記載の半導体
    装置の製造方法。
  7. 【請求項7】前記非晶質シリコン膜は、メタルソースと
    シリコンソースを用いたCVDによって形成されること
    を特徴とする請求項5に記載の半導体装置の製造方法。
  8. 【請求項8】前記メタルソースは前記メタル元素のハロ
    ゲン化物であり、前記シリコンソースはシリコンの水素
    化物であることを特徴とする請求項7に記載の半導体装
    置の製造方法。
  9. 【請求項9】前記非晶質シリコン膜は、活性な酸化種を
    用いて酸化されることを特徴とする請求項5に記載の半
    導体装置の製造方法。
  10. 【請求項10】前記シリコン酸化膜の表面は、プラズマ
    を用いて窒化されることを特徴とする請求項6に記載の
    半導体装置の製造方法。
  11. 【請求項11】シリコンを含有する有機化合物と、Z
    r、Hf、Al及びLaの群の中から選択されたメタル
    元素を含有する有機化合物とを、基板が保持された容器
    に供給する工程と、 酸素の活性種を用いない熱CVDによって、前記基板上
    に前記メタル元素を含有するシリコン酸化膜を形成する
    工程と、 を含むことを特徴とする半導体装置の製造方法。
  12. 【請求項12】前記容器にさらにO2ガスを供給するこ
    とを特徴とする請求項11に記載の半導体装置の製造方
    法。
  13. 【請求項13】前記メタル元素を含有するシリコン酸化
    膜はゲート絶縁膜であることを特徴とする請求項11に
    記載の半導体装置の製造方法。
  14. 【請求項14】前記メタル元素を含有する有機化合物は
    さらに別のメタル元素を含有し、 前記別のメタル元素は、Zr、Hf、Al及びLaの群
    の中から選択されることを特徴とする請求項11に記載
    の半導体装置の製造方法。
  15. 【請求項15】前記容器に供給される前記メタル元素を
    含有する有機化合物の供給量は、前記容器に供給される
    前記シリコンを含有する有機化合物の供給量の1/10
    以下であることを特徴とする請求項11に記載の半導体
    装置の製造方法。
  16. 【請求項16】前記シリコン酸化膜に含有されたメタル
    元素の原子数をNM、シリコンの原子数をNSiとして、 0<NM/(NM+NSi)<0.5 であることを特徴とする請求項11に記載の半導体装置
    の製造方法。
  17. 【請求項17】メタル元素を含有するシリコン酸化膜を
    CVDによって半導体基板上に形成する工程を含む半導
    体装置の製造方法であって、 半導体基板が保持された容器へのシリコンを含有する有
    機化合物の供給を開始する工程と、 前記シリコンを含有する有機化合物の供給を開始した後
    に、前記容器へのメタル元素を含有する有機化合物の供
    給を開始する工程と、 前記容器への前記メタル元素を含有する有機化合物の供
    給量を増加させる工程と、 を含むことを特徴とする半導体装置の製造方法。
  18. 【請求項18】前記メタル元素を含有する有機化合物の
    供給量を増加させた後、前記容器への前記メタル元素を
    含有する有機化合物の供給量を減少させる工程と、 前記容器への前記メタル元素を含有する有機化合物の供
    給を停止する工程と、 前記メタル元素を含有する有機化合物の供給を停止した
    後、前記容器への前記シリコンを含有する有機化合物の
    供給を停止する工程と、 をさらに含むことを特徴とする請求項17に記載の半導
    体装置の製造方法。
  19. 【請求項19】前記シリコンを含有する有機化合物の供
    給を停止した後に得られた前記メタル元素を含有するシ
    リコン酸化膜の表面を窒化する工程をさらに含むことを
    特徴とする請求項18に記載の半導体装置の製造方法。
  20. 【請求項20】前記シリコンを含有する有機化合物は、
    シリコンのアルコキシド化合物であることを特徴とする
    請求項11又は17に記載の半導体装置の製造方法。
  21. 【請求項21】前記シリコンのアルコキシド化合物は、
    テトラエトキシシランであることを特徴とする請求項2
    0に記載の半導体装置の製造方法。
  22. 【請求項22】前記メタル元素を含有する有機化合物
    は、前記メタル元素のアルコキシド化合物であることを
    特徴とする請求項11又は17に記載の半導体装置の製
    造方法。
  23. 【請求項23】前記メタル元素のアルコキシド化合物
    は、ターシャリーブトキシ化合物であることを特徴とす
    る請求項22に記載の半導体装置の製造方法。
JP2002001546A 2002-01-08 2002-01-08 半導体装置 Expired - Lifetime JP4102072B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2002001546A JP4102072B2 (ja) 2002-01-08 2002-01-08 半導体装置
US10/101,913 US6844234B2 (en) 2002-01-08 2002-03-21 Semiconductor device and method for manufacturing semiconductor device
TW091125022A TW589660B (en) 2002-01-08 2002-10-25 Semiconductor device and method of manufacturing semiconductor device
KR10-2003-0000790A KR100502381B1 (ko) 2002-01-08 2003-01-07 반도체 장치 및 반도체 장치의 제조 방법
CN03101048A CN1431716A (zh) 2002-01-08 2003-01-08 半导体装置及半导体装置的制造方法
US10/911,516 US7101775B2 (en) 2002-01-08 2004-08-05 Semiconductor device and method for manufacturing semiconductor device
KR10-2005-0003200A KR100512824B1 (ko) 2002-01-08 2005-01-13 반도체 장치의 제조 방법
US11/475,879 US7282774B2 (en) 2002-01-08 2006-06-28 Semiconductor device and method for manufacturing semiconductor device
US11/902,300 US7858536B2 (en) 2002-01-08 2007-09-20 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002001546A JP4102072B2 (ja) 2002-01-08 2002-01-08 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005208755A Division JP4224044B2 (ja) 2005-07-19 2005-07-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003204061A true JP2003204061A (ja) 2003-07-18
JP4102072B2 JP4102072B2 (ja) 2008-06-18

Family

ID=19190630

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002001546A Expired - Lifetime JP4102072B2 (ja) 2002-01-08 2002-01-08 半導体装置

Country Status (5)

Country Link
US (4) US6844234B2 (ja)
JP (1) JP4102072B2 (ja)
KR (2) KR100502381B1 (ja)
CN (1) CN1431716A (ja)
TW (1) TW589660B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005038928A1 (ja) * 2003-10-17 2005-04-28 Tokyo Electron Limited トランジスタの製造方法
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2006066587A (ja) * 2004-08-26 2006-03-09 Hitachi Kokusai Electric Inc シリコン酸化膜の形成方法
JP2006073758A (ja) * 2004-09-01 2006-03-16 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2006310601A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置およびその製造方法
US7265427B2 (en) 2003-08-29 2007-09-04 Kabushiki Kaisha Toshiba Semiconductor apparatus and method of manufacturing the semiconductor apparatus
KR100832929B1 (ko) * 2004-03-31 2008-05-27 도쿄엘렉트론가부시키가이샤 금속 실리케이트막의 성막 방법 및 장치, 그리고 반도체장치의 제조 방법
US7473994B2 (en) 2003-10-07 2009-01-06 Sony Corporation Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
JP2009515363A (ja) * 2005-11-09 2009-04-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ゲート酸化物の漏れを抑えたリプレースメントゲートトランジスタ
US7648874B2 (en) 2005-01-25 2010-01-19 Samsung Electronics Co., Ltd. Method of forming a dielectric structure having a high dielectric constant and method of manufacturing a semiconductor device having the dielectric structure
US7679148B2 (en) 2002-07-16 2010-03-16 Nec Corporation Semiconductor device, production method and production device thereof
US7812412B2 (en) 2005-10-04 2010-10-12 Nec Corporation Semiconductor device
US8258064B2 (en) 2009-10-29 2012-09-04 Samsung Electronics Co., Ltd. Methods of forming a metal silicate layer and methods of fabricating a semiconductor device including the metal silicate layer

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193150A (ja) * 2002-12-06 2004-07-08 Toshiba Corp 半導体装置および半導体装置の製造方法
JP4112404B2 (ja) * 2003-03-13 2008-07-02 株式会社東芝 半導体装置の製造方法
AU2003221382A1 (en) * 2003-03-13 2004-09-30 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
US20040237889A1 (en) * 2003-05-28 2004-12-02 Winbond Electronics Corporation Chemical gas deposition process and dry etching process and apparatus of same
JP3790242B2 (ja) * 2003-09-26 2006-06-28 株式会社東芝 半導体装置及びその製造方法
KR20060109904A (ko) 2003-10-15 2006-10-23 보드 오브 리전츠, 더 유니버시티 오브 텍사스 시스템 전자 공학적, 광학적, 자기적, 반도체 및 생물 공학적용도의 지지체로서의 다기능성 생체 재료
TW200526804A (en) * 2003-10-30 2005-08-16 Tokyo Electron Ltd Method of manufacturing semiconductor device, film-forming apparatus, and storage medium
US7695763B2 (en) * 2004-01-28 2010-04-13 Tokyo Electron Limited Method for cleaning process chamber of substrate processing apparatus, substrate processing apparatus, and method for processing substrate
GB0412790D0 (en) * 2004-06-08 2004-07-14 Epichem Ltd Precursors for deposition of silicon nitride,silicon oxynitride and metal silicon oxynitrides
JP4550507B2 (ja) * 2004-07-26 2010-09-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
JP4028538B2 (ja) * 2004-09-10 2007-12-26 株式会社東芝 半導体装置の製造方法およびその製造装置
US7563727B2 (en) * 2004-11-08 2009-07-21 Intel Corporation Low-k dielectric layer formed from aluminosilicate precursors
US7501352B2 (en) * 2005-03-30 2009-03-10 Tokyo Electron, Ltd. Method and system for forming an oxynitride layer
US20060228898A1 (en) * 2005-03-30 2006-10-12 Cory Wajda Method and system for forming a high-k dielectric layer
US7517814B2 (en) * 2005-03-30 2009-04-14 Tokyo Electron, Ltd. Method and system for forming an oxynitride layer by performing oxidation and nitridation concurrently
JP4689324B2 (ja) * 2005-04-04 2011-05-25 東京エレクトロン株式会社 成膜装置、成膜方法および記録媒体
KR100608453B1 (ko) * 2005-04-30 2006-08-02 주식회사 아이피에스 HfSiN 박막증착방법
US20070065593A1 (en) * 2005-09-21 2007-03-22 Cory Wajda Multi-source method and system for forming an oxide layer
US20070066084A1 (en) * 2005-09-21 2007-03-22 Cory Wajda Method and system for forming a layer with controllable spstial variation
JP4413858B2 (ja) 2005-12-13 2010-02-10 株式会社東芝 乱数検定回路
JP2007235093A (ja) * 2006-01-31 2007-09-13 Toshiba Corp 半導体装置の製造方法
US8012822B2 (en) * 2007-12-27 2011-09-06 Canon Kabushiki Kaisha Process for forming dielectric films
US8148275B2 (en) * 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
JP5286052B2 (ja) 2008-11-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
JP6142300B2 (ja) * 2013-12-02 2017-06-07 株式会社Joled 薄膜トランジスタの製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US64970A (en) * 1867-05-21 graham
US23120A (en) * 1859-03-01 Washing-machine
US500113A (en) * 1893-06-27 harrison
US3796182A (en) * 1971-12-16 1974-03-12 Applied Materials Tech Susceptor structure for chemical vapor deposition reactor
JPS5661165A (en) 1979-10-24 1981-05-26 Fujitsu Ltd Control of threshold voltage of transistor
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US4854263B1 (en) * 1987-08-14 1997-06-17 Applied Materials Inc Inlet manifold and methods for increasing gas dissociation and for PECVD of dielectric films
US6444137B1 (en) * 1990-07-31 2002-09-03 Applied Materials, Inc. Method for processing substrates using gaseous silicon scavenger
JPH04221822A (ja) * 1990-12-21 1992-08-12 Kazuo Tsubouchi 堆積膜形成法
JPH05226608A (ja) 1992-02-10 1993-09-03 Matsushita Electric Ind Co Ltd 薄膜高誘電率体およびその製造方法
JPH05239650A (ja) 1992-02-27 1993-09-17 Kojundo Chem Lab Co Ltd シリコン酸化膜の製造法
JP2900732B2 (ja) 1992-11-24 1999-06-02 三菱電機株式会社 光導波路の製造方法
KR100291971B1 (ko) * 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
US6159854A (en) * 1994-08-22 2000-12-12 Fujitsu Limited Process of growing conductive layer from gas phase
KR100272259B1 (ko) * 1996-10-23 2000-12-01 김영환 반도체소자의실리사이드막의형성방법
JPH10308361A (ja) 1997-05-07 1998-11-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3406811B2 (ja) 1997-09-17 2003-05-19 株式会社東芝 半導体装置及びその製造方法
JPH11135774A (ja) 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
US6451686B1 (en) * 1997-09-04 2002-09-17 Applied Materials, Inc. Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
JPH11111715A (ja) 1997-10-03 1999-04-23 Hitachi Ltd 半導体集積回路装置の製造方法
US6146938A (en) * 1998-06-29 2000-11-14 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
JP2000049349A (ja) 1998-07-15 2000-02-18 Texas Instr Inc <Ti> 集積回路に電界効果デバイスを製造する方法
US6291283B1 (en) * 1998-11-09 2001-09-18 Texas Instruments Incorporated Method to form silicates as high dielectric constant materials
JP3415496B2 (ja) 1999-07-07 2003-06-09 Necエレクトロニクス株式会社 半導体装置及びその製造方法
US6399208B1 (en) * 1999-10-07 2002-06-04 Advanced Technology Materials Inc. Source reagent composition and method for chemical vapor deposition formation or ZR/HF silicate gate dielectric thin films
AU2001234468A1 (en) * 2000-01-19 2001-07-31 North Carolina State University Lanthanum oxide-based gate dielectrics for integrated circuit field effect transistors and methods of fabricating same
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001291865A (ja) 2000-04-10 2001-10-19 Sharp Corp 絶縁ゲート型トランジスタ及びその製造方法
KR100721503B1 (ko) 2000-06-08 2007-05-23 에이에스엠지니텍코리아 주식회사 박막 형성 방법
JP3687651B2 (ja) 2000-06-08 2005-08-24 ジニテック インク. 薄膜形成方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびsoi基板
US6486080B2 (en) * 2000-11-30 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
US6844604B2 (en) * 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
US6566147B2 (en) * 2001-02-02 2003-05-20 Micron Technology, Inc. Method for controlling deposition of dielectric films
US7005392B2 (en) * 2001-03-30 2006-02-28 Advanced Technology Materials, Inc. Source reagent compositions for CVD formation of gate dielectric thin films using amide precursors and method of using same
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US20030013241A1 (en) * 2001-07-16 2003-01-16 Motorola, Inc. Structure and method for fabricating vertical fet semiconductor structures and devices
JP4120938B2 (ja) 2001-08-23 2008-07-16 日本電気株式会社 高誘電率絶縁膜を有する半導体装置とその製造方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679148B2 (en) 2002-07-16 2010-03-16 Nec Corporation Semiconductor device, production method and production device thereof
US7652341B2 (en) 2003-08-29 2010-01-26 Kabushiki Kaisha Toshiba Semiconductor apparatus having a semicondutor element with a high dielectric constant film
US7824976B2 (en) 2003-08-29 2010-11-02 Kabushiki Kaisha Toshiba Semiconductor apparatus and method of manufacturing the semiconductor apparatus
US7265427B2 (en) 2003-08-29 2007-09-04 Kabushiki Kaisha Toshiba Semiconductor apparatus and method of manufacturing the semiconductor apparatus
US7473994B2 (en) 2003-10-07 2009-01-06 Sony Corporation Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
US7622401B2 (en) 2003-10-07 2009-11-24 Sony Corporation Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
WO2005038928A1 (ja) * 2003-10-17 2005-04-28 Tokyo Electron Limited トランジスタの製造方法
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
KR100832929B1 (ko) * 2004-03-31 2008-05-27 도쿄엘렉트론가부시키가이샤 금속 실리케이트막의 성막 방법 및 장치, 그리고 반도체장치의 제조 방법
JP2006066587A (ja) * 2004-08-26 2006-03-09 Hitachi Kokusai Electric Inc シリコン酸化膜の形成方法
JP4563113B2 (ja) * 2004-08-26 2010-10-13 株式会社日立国際電気 シリコン酸化膜の形成方法、半導体デバイスの製造方法および基板処理装置
JP4564310B2 (ja) * 2004-09-01 2010-10-20 株式会社日立国際電気 半導体装置の製造方法
JP2006073758A (ja) * 2004-09-01 2006-03-16 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US7648874B2 (en) 2005-01-25 2010-01-19 Samsung Electronics Co., Ltd. Method of forming a dielectric structure having a high dielectric constant and method of manufacturing a semiconductor device having the dielectric structure
JP2006310601A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置およびその製造方法
US7812412B2 (en) 2005-10-04 2010-10-12 Nec Corporation Semiconductor device
JP2009515363A (ja) * 2005-11-09 2009-04-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ゲート酸化物の漏れを抑えたリプレースメントゲートトランジスタ
TWI447913B (zh) * 2005-11-09 2014-08-01 Advanced Micro Devices Inc 具有減少之閘極氧化物洩漏的取代金屬閘極電晶體
TWI447908B (zh) * 2005-11-09 2014-08-01 Advanced Micro Devices Inc 具有減少之閘極氧化物洩漏的取代金屬閘極電晶體
US8258064B2 (en) 2009-10-29 2012-09-04 Samsung Electronics Co., Ltd. Methods of forming a metal silicate layer and methods of fabricating a semiconductor device including the metal silicate layer

Also Published As

Publication number Publication date
TW589660B (en) 2004-06-01
US20080242115A1 (en) 2008-10-02
JP4102072B2 (ja) 2008-06-18
US20060244083A1 (en) 2006-11-02
US6844234B2 (en) 2005-01-18
US20050006674A1 (en) 2005-01-13
KR20050011003A (ko) 2005-01-28
KR100512824B1 (ko) 2005-09-07
US7282774B2 (en) 2007-10-16
KR100502381B1 (ko) 2005-07-19
US7858536B2 (en) 2010-12-28
CN1431716A (zh) 2003-07-23
KR20030060804A (ko) 2003-07-16
US7101775B2 (en) 2006-09-05
US20030127640A1 (en) 2003-07-10

Similar Documents

Publication Publication Date Title
JP4102072B2 (ja) 半導体装置
US7473655B2 (en) Method for silicon based dielectric chemical vapor deposition
JP4165076B2 (ja) 高誘電率絶縁膜を有する半導体装置
US7498270B2 (en) Method of forming a silicon oxynitride film with tensile stress
US7202166B2 (en) Surface preparation prior to deposition on germanium
US7056835B2 (en) Surface preparation prior to deposition
JP2001257208A (ja) 半導体装置のゲート絶縁膜形成方法
WO2005096358A1 (en) A silicon germanium surface layer for high-k dielectric integ ration
JPWO2003088341A1 (ja) 下地絶縁膜の形成方法
JP4224044B2 (ja) 半導体装置の製造方法
US20030054669A1 (en) Amorphous metal oxide gate dielectric structure and method thereof
JPH1197439A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051129

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051227

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080321

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110328

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4102072

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140328

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term