KR100272259B1 - 반도체소자의실리사이드막의형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 실리사이드막의 형성방법에 관한 것으로, 보다 구체적으로는 금속 실리사이드내의 저항치를 균일하게 할 수 있는 반도체 소자의 실리사이드막의 형성방법에 관한 것이다. 본 발명에 따르면, 실리사이드막 형성 공정시, 실리사이드막내에 포함되는 전이 금속을 포함하는 가스의 양을 달리하여, 다 단계로 증착하므로서, 실리사이드막 내부의 저항을 균일하게 하므로서 반도체 소자의 특성이 개선된다.

Description

반도체 소자의 실리사이드막의 형성방법.
본 발명은 반도체 소자의 실리사이드막의 형성방법에 관한 것으로, 보다 구체적으로는 금속 실리사이드내의 저항치를 균일하게 할 수 있는 반도체 소자의 실리사이드막의 형성방법에 관한 것이다.
일반적으로 실리사이드는 실리콘 기판 또는 폴리실리콘을 상부에 전이 금속막 예를들어, Ti, Ta, W, Ag, Au등의 금속막이 증착되고, 소정 시간 동안 열처리되어, 생성되는 막을 말한다.
이러한 실리사이드는 반도체 소자내에서, 접합 영역의 접촉 특성을 개선하기 위한 층, 또는 워드 라인 및 비트 라인을 구성하는 폴리실리콘 상부에 전도 특성을 개선하기 위하여 적층되는 층등으로 이용되며, 현재의 고집적 소자에서는 워드 라인 및 비트 라인 자체를 금속 실리사이드로 형성하기도 한다.
종래의 실리사이드를 형성하는 방법은, 도 1에 도시된 바와 같이, 실리사이드막이 형성이전의 웨이퍼가 챔버내에 장입되고, 챔버내에는 실리사이드를 형성하기 위하여, 소정 온도에서 실리콘 제공 가스로 SiH4가스와 전이 금속의 제공가스로 WF6 가스가 주입되어, 실리사이드막(2)이 형성된다.
그러나, 종래의 실리사이드 형성방법에 따르면, 워드 라인 또는 비트 라인등을 형성하기 위한 실리사이드의 증착후, 오이거(AUGER) 분석을 실시하여 보면, 스퍼터(sputter) 시간에 따른 텅스텐 원자에 대한 실리콘 원자의 비(이하 W/Si로 표기)가 일정하지 않은 것을 첨부한 도면 제 2 도에 의하여 알 수 있다. 즉, 금속 실리사이드막(2)은 표면측에 비하여, 중앙 부분의 W/Si 비가 상대적으로 높게된다. 이에따라, 막의 두께에 따라 저항치가 일정하지 않게 되고, 이피엠(EPM)상의 바(Bar) 저항이 일반적인 저항 타겟보다 크므로 소자의 특성이 저하되는 문제점이 존재 하였다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 금속 실리사이드막의 증착 두께에 따라 W/Si비를 일정하게 하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 실리사이드막의 형성방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 소자의 실리사이드막의 형성방법을 설명하기 위한 단면도.
도 2는 종래의 방법에 의하여 형성된 실리사이드막의 특성을 나타낸 그래프.
도 3은 본 발명의 반도체 소자의 실리사이드막의 형성방법에 따라 형성된 실리사이드막의 특성을 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판2 : 실리사이드
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 소자의 실리사이드막의 형성방법에 있어서, 상기 실리사이드막은 실리콘 제공가스의 양은 일정하게 두고, 전이 금속을 포함하는 가스의 양을 변화시키면서, 다단계에 걸쳐 형성하는 것을 특징으로 한다.
즉, 본 발명에 의하면 실리사이드막 형성 공정시, 실리사이드막내에 포함되는 전이 금속의 양을 달리하여 다 단계로 증착하므로서, 실리사이드막 내부의 저항을 균일하게 하므로서 반도체 소자의 특성이 개선된다.
[실시예]
이하, 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
첨부된 도면 제 3 도는 본 발명에 따라 형성된 실리사이드막의 특성이 도시된 그래프이다.
먼저, 실리사이드막이 증착되기 이전 공정까지 진행된 웨이퍼가 실리사이드를 형성하기 위한 반응 챔버에 장입된다. 이어서, 챔버내에는 초기 공정을 진행하기 위하여, 380 내지 400℃의 온도에서 10초 동안 380 내지 420 sccm 정도 SiH4 가스가 플로우 된다.
이어서, 380 내지 400℃의 온도에서 8초동안 반응 챔버내에 SiH4 가스를 380 내지 420 sccm 정도 플로우하고, WF6 가스를 4.2 내지 4.4 sccm 정도로 플로우하여, 1단계 실리사이드막이 형성된다.
1 단계 실리사이드막이 증착된 다음, 반응 챔버내의 웨이퍼 상에는 퍼지 단계가 진행된다. 이 퍼지 단계는 가스의 플로우 없이 380 내지 400℃의 온도에서 10초동안 진행된다.
다음으로, 반응 챔버의 온도는 그대로 유지하고, SiH4 가스의 양은 380 내지 420 sccm 정도 플로우되도록 하고, WF6 가스는 1단계 실리사이드막 형성시에 주입된 양보다는 적게 3.9 내지 4.1 sccm 정도로 26초동안 플로우 시키어 2 단계 실리사이드막이 형성된다. 이때, WF6 가스의 양을 1단계 실리사이드막 보다 적게 주입하는 것은, 오이거 분석시, 실리사이드막 이 표면에 비하여 중앙 부분의 W/Si 비가 높은 것을 감안하여, 텅스텐의 양을 상대적으로 낮춘 것이다.
그 후에, 2단계로 형성된 실리사이드막 표면이 퍼지된다.
이어서, 1단계로 형성된 실리사이드막과 동일한 조건하에서, 3단계 실리사이드막이 증착된후, 380 내지 400℃의 온도에서, SiH4 가스만을 380 내지 420 sccm 플로우한다.
그런다음, 상기의 결과물을 어닐링하면, 도3에 도시된 바와 같이, 실리사이드막의 중앙 부분에 저항치가 상이하지 않게되고, 막질내의 W/Si비가 약 2.2 내지 2.3 정도로 일정하게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 실리사이드막 형성 공정시, 실리사이드막내에 포함되는 전이 금속의 양을 달리하여 다 단계로 증착하므로서, 실리사이드막 내부의 저항을 균일하게 하므로서 반도체 소자의 특성이 개선된다.

Claims (9)

  1. 금속 실리사이드막을 증착할 대상층을 상부에 갖는 반도체 기판을 챔버내에 장입하는 단계; 및
    상기 금속 실리사이드 막의 형성을 위한 실리콘 성분에 대한 제 1 소오스 가스의 양을 일정하게 유지하고, 금속 성분에 대한 제 2 소오스 가스의 공급량을 변화시키면서, 상기한 챔버내로 제 1, 제 2 소오스 가스들을 공급하는 단계를 포함하며, 이때 제 1, 제 2 소오스 가스들은 다단계에 걸쳐서 불연속적(Discrete)으로 공급되며, 챔버는 장입 단계 및 상기 공급단계동안 소정 시간 및 소정 온도를 유지하도록 하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  2. 제 1 항에 있어서, 상기 소오스 가스들의 공급은 초기, 중기, 및 종기의 3단계에 걸쳐서 행하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  3. 제 2 항에 있어서, 상기 소오스 가스는 텅스텐 함유가스와 실리콘 함유가스를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  4. 제 3 항에 있어서, 상기 텅스텐 함유가스는 WF6이고, 상기 실리콘 함유가스는 SiH4인 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  5. 제 4 항에 있어서, 상기 초기, 중기, 및 종기의 SiH4가스의 공급율은 일정하게 유지하고, 상기 중기의 WF6가스의 공급율은 초기, 종기의 WF6의 공급량보다 소정량만큼 적게 공급하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  6. 제 4 항에 있어서, 상기 초기 및 종기에서 SiH4가스와 WF6가스의 공급율은 각각 380 내지 420 sccm, 4.2 내지 4.4 sccm 이고, 중기에서 상기 SiH4가스와 WF6의 공급율은 각각 380 내지 420 sccm, 3.9 내지 4.1 sccm인 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  7. 제 2 항에 있어서, 상기 초기 및 중기 단계들의 완료후에, 상기 제 1, 제 2 소오스가스들의 공급없이, 상기 반응 챔버로부터 잔류 소오스 가스를 외부로 배출하는 퍼지 스텝을 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  8. 제 7 항에 있어서, 상기 종기 단계후에 반응 챔버내의 온도는 380 내지 400℃의 온도를 유지하고, 상기 제 1 소오스 가스를 380 내지 420 sccm 의 공급율로서 공급하여, 상기 종기 단계에서 형성된 실리사이드 막위에 박막의 실리콘을 형성하는 캡슐레이션 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막의 형성방법.
  9. 제 8 항에 있어서, 상기 제 1 소오스 가스는 여행스케치 SiH4인 것을 특징으로 하는 반도체 소자의 실리사이드 막의 형성방법.
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