JPH11111715A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH11111715A JPH11111715A JP27075197A JP27075197A JPH11111715A JP H11111715 A JPH11111715 A JP H11111715A JP 27075197 A JP27075197 A JP 27075197A JP 27075197 A JP27075197 A JP 27075197A JP H11111715 A JPH11111715 A JP H11111715A
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- manufacturing
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Abstract
(57)【要約】
【課題】 アルコキシル基を有する化合物を含むソース
ガスを用いた熱ＣＶＤ法によって半導体基板上にＴＥＯ
Ｓ（テトラエトキシシラン）などの薄膜を堆積する際、
ＣＶＤ装置内で発生する異物の量を低減する。 【解決手段】 ＴＥＯＳを含むソースガスを用いた熱Ｃ
ＶＤ法によって基板上に酸化シリコン膜を堆積する際、
ＴＥＯＳの熱分解によって生じる反応生成物（オレフィ
ン系炭化水素あるいはアルコール）をソースガスに添加
する。
ガスを用いた熱ＣＶＤ法によって半導体基板上にＴＥＯ
Ｓ（テトラエトキシシラン）などの薄膜を堆積する際、
ＣＶＤ装置内で発生する異物の量を低減する。 【解決手段】 ＴＥＯＳを含むソースガスを用いた熱Ｃ
ＶＤ法によって基板上に酸化シリコン膜を堆積する際、
ＴＥＯＳの熱分解によって生じる反応生成物（オレフィ
ン系炭化水素あるいはアルコール）をソースガスに添加
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、アルコキシル基を有する化
合物を含むソースガスを用いた熱ＣＶＤ法によって基板
上に薄膜を堆積するプロセスに適用して有効な技術に関
するものである。
置の製造技術に関し、特に、アルコキシル基を有する化
合物を含むソースガスを用いた熱ＣＶＤ法によって基板
上に薄膜を堆積するプロセスに適用して有効な技術に関
するものである。
【０００２】
【従来の技術】テトラエトキシシラン(Tetra Ethoxy Si
lane; 以下、ＴＥＯＳという）をソースガスに用いた減
圧熱ＣＶＤ法によって半導体基板上に堆積した酸化シリ
コン膜は、シランやジクロルシランなどの無機系ソース
ガスを用いて堆積した酸化シリコン膜に比べて成膜速度
が一桁程度速く、しかもステップカバレッジおよび膜厚
均一性に優れていることから、近年の半導体製造プロセ
スにおいて、層間絶縁膜材料やパッシベーション膜材料
として多用されている。
lane; 以下、ＴＥＯＳという）をソースガスに用いた減
圧熱ＣＶＤ法によって半導体基板上に堆積した酸化シリ
コン膜は、シランやジクロルシランなどの無機系ソース
ガスを用いて堆積した酸化シリコン膜に比べて成膜速度
が一桁程度速く、しかもステップカバレッジおよび膜厚
均一性に優れていることから、近年の半導体製造プロセ
スにおいて、層間絶縁膜材料やパッシベーション膜材料
として多用されている。
【０００３】一方、近年の半導体製造プロセスは、ＤＲ
ＡＭを始めとするＬＳＩの高集積化に伴い、微細加工技
術が高度化し、設備投資が増大する傾向にある。これを
回避する方法としてウエハの大口径化が進められてお
り、それに伴って上記酸化シリコン膜を堆積するプロセ
スも、多数枚の半導体ウエハを一括して処理するバッチ
処理から枚葉処理化への移行が進められている。
ＡＭを始めとするＬＳＩの高集積化に伴い、微細加工技
術が高度化し、設備投資が増大する傾向にある。これを
回避する方法としてウエハの大口径化が進められてお
り、それに伴って上記酸化シリコン膜を堆積するプロセ
スも、多数枚の半導体ウエハを一括して処理するバッチ
処理から枚葉処理化への移行が進められている。
【０００４】しかしながら、枚葉処理は、バッチ処理に
比べて一度に処理できるウエハの枚数が少ないため、処
理速度を上げることによってスループットを確保する必
要がある。
比べて一度に処理できるウエハの枚数が少ないため、処
理速度を上げることによってスループットを確保する必
要がある。
【０００５】例えば上記酸化シリコン膜の場合、その成
膜速度を上げるためにはＣＶＤ装置の炉体の温度を上げ
るか、あるいはソースガス中のＴＥＯＳ濃度を高くする
必要があるが、そうするとウエハの表面に異物が多数付
着し、ＬＳＩの信頼性および製造歩留まりが低下すると
いう問題が生じる。このウエハへの異物付着の原因は、
炉体よりも下流に位置するフランジおよび排気管に付着
した粉末状ないしは薄膜状の異物がゲートバルブの開閉
あるいはソースガスの導入開始および終了に伴う圧力変
動によって巻き上げられるためと考えられる。
膜速度を上げるためにはＣＶＤ装置の炉体の温度を上げ
るか、あるいはソースガス中のＴＥＯＳ濃度を高くする
必要があるが、そうするとウエハの表面に異物が多数付
着し、ＬＳＩの信頼性および製造歩留まりが低下すると
いう問題が生じる。このウエハへの異物付着の原因は、
炉体よりも下流に位置するフランジおよび排気管に付着
した粉末状ないしは薄膜状の異物がゲートバルブの開閉
あるいはソースガスの導入開始および終了に伴う圧力変
動によって巻き上げられるためと考えられる。
【０００６】また、上記のような装置内異物を除去する
には、フランジや排気管を装置から取り外してその表面
を水およびＨＦ（フッ酸）水溶液などで洗浄し、さらに
流水洗浄を行った後、乾燥、組み立てという作業を定期
的に（例えば１週間に１回程度）行う必要があるため、
装置の保守作業に手数が掛かるという問題もある。
には、フランジや排気管を装置から取り外してその表面
を水およびＨＦ（フッ酸）水溶液などで洗浄し、さらに
流水洗浄を行った後、乾燥、組み立てという作業を定期
的に（例えば１週間に１回程度）行う必要があるため、
装置の保守作業に手数が掛かるという問題もある。
【０００７】そこで、上記したウエハへの異物の付着お
よび装置内異物の発生の問題を解決するために、例えば
特開平６−３３０３２３号公報に記載されているよう
に、装置壁面に付着した異物を無水ＨＦガスおよびＣｌ
Ｆ3 ガスを用いて除去する方法などが検討されている。
よび装置内異物の発生の問題を解決するために、例えば
特開平６−３３０３２３号公報に記載されているよう
に、装置壁面に付着した異物を無水ＨＦガスおよびＣｌ
Ｆ3 ガスを用いて除去する方法などが検討されている。
【０００８】
【発明が解決しようとする課題】ところが、ＣＶＤ装置
内で発生する異物を除去する従来の対策は、装置内での
異物の発生自体を低減するという配慮がなされていない
ため、装置内異物の発生を本質的に抑制する対策とはな
っていなかった。
内で発生する異物を除去する従来の対策は、装置内での
異物の発生自体を低減するという配慮がなされていない
ため、装置内異物の発生を本質的に抑制する対策とはな
っていなかった。
【０００９】本発明の目的は、ＣＶＤ法を用いて基板上
にＴＥＯＳ膜などの薄膜を形成する際にＣＶＤ装置内で
発生する異物の量を低減することによって、ＬＳＩの信
頼性および製造歩留まりを向上させることのできる技術
を提供することにある。
にＴＥＯＳ膜などの薄膜を形成する際にＣＶＤ装置内で
発生する異物の量を低減することによって、ＬＳＩの信
頼性および製造歩留まりを向上させることのできる技術
を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体集積回路装置の製造
方法は、アルコキシル基を有する化合物を含むソースガ
スを用いた熱ＣＶＤ法によって基板上に薄膜を堆積する
際、前記アルコキシル基を有する化合物の熱分解によっ
て生じる生成物を前記ソースガスに添加するものであ
る。
方法は、アルコキシル基を有する化合物を含むソースガ
スを用いた熱ＣＶＤ法によって基板上に薄膜を堆積する
際、前記アルコキシル基を有する化合物の熱分解によっ
て生じる生成物を前記ソースガスに添加するものであ
る。
【００１３】（２）本発明の半導体集積回路装置の製造
方法は、前記アルコキシル基を有する化合物の熱分解に
よって生じる生成物がオレフィン系炭化水素またはアル
コールである。
方法は、前記アルコキシル基を有する化合物の熱分解に
よって生じる生成物がオレフィン系炭化水素またはアル
コールである。
【００１４】（３）本発明の半導体集積回路装置の製造
方法は、テトラエトキシシランを含むソースガスを用い
た熱ＣＶＤ法によって基板上に酸化シリコン膜を堆積す
る際、前記テトラエトキシシランの熱分解によって生じ
る生成物を前記ソースガスに添加するものである。
方法は、テトラエトキシシランを含むソースガスを用い
た熱ＣＶＤ法によって基板上に酸化シリコン膜を堆積す
る際、前記テトラエトキシシランの熱分解によって生じ
る生成物を前記ソースガスに添加するものである。
【００１５】（４）本発明の半導体集積回路装置の製造
方法は、前記テトラエトキシシランの熱分解によって生
じる生成物がエチレンまたはエチルアルコールである。
方法は、前記テトラエトキシシランの熱分解によって生
じる生成物がエチレンまたはエチルアルコールである。
【００１６】（５）本発明の半導体集積回路装置の製造
方法は、前記酸化シリコン膜が、上下層の配線を分離す
る層間絶縁膜またはファイナルパッシベーション膜であ
る。
方法は、前記酸化シリコン膜が、上下層の配線を分離す
る層間絶縁膜またはファイナルパッシベーション膜であ
る。
【００１７】（６）本発明の半導体集積回路装置の製造
方法は、ペンタエトキシタンタルを含むソースガスを用
いた熱ＣＶＤ法によって基板上に酸化タンタル膜を堆積
する際、前記ペンタエトキシタンタルの熱分解によって
生じる生成物を前記ソースガスに添加するものである。
方法は、ペンタエトキシタンタルを含むソースガスを用
いた熱ＣＶＤ法によって基板上に酸化タンタル膜を堆積
する際、前記ペンタエトキシタンタルの熱分解によって
生じる生成物を前記ソースガスに添加するものである。
【００１８】（７）本発明の半導体集積回路装置の製造
方法は、前記ペンタエトキシタンタルの熱分解によって
生じる反応生成物がエチレンまたはエチルアルコールで
ある。
方法は、前記ペンタエトキシタンタルの熱分解によって
生じる反応生成物がエチレンまたはエチルアルコールで
ある。
【００１９】（８）本発明の半導体集積回路装置の製造
方法は、前記酸化タンタル膜がキャパシタの容量絶縁膜
である。
方法は、前記酸化タンタル膜がキャパシタの容量絶縁膜
である。
【００２０】（９）本発明の半導体集積回路装置の製造
方法は、トリエチルｎペントキシ鉛、テトラｔブトキシ
ジルコニウム、テトラｉプロポキシチタン、テトラエト
キシチタンのうち、いずれか一種または複数種の有機金
属化合物を含むソースガスを用いた熱ＣＶＤ法によって
基板上に金属酸化膜を堆積する際、前記有機金属化合物
の熱分解によって生じる生成物を前記ソースガスに添加
するものである。
方法は、トリエチルｎペントキシ鉛、テトラｔブトキシ
ジルコニウム、テトラｉプロポキシチタン、テトラエト
キシチタンのうち、いずれか一種または複数種の有機金
属化合物を含むソースガスを用いた熱ＣＶＤ法によって
基板上に金属酸化膜を堆積する際、前記有機金属化合物
の熱分解によって生じる生成物を前記ソースガスに添加
するものである。
【００２１】（１０）本発明の半導体集積回路装置の製
造方法は、前記有機金属化合物の熱分解によって生じる
生成物が、エチレン、プロピレン、イソブチレンのう
ち、いずれか一種または複数種のオレフィン系炭化水
素、もしくはエチルアルコール、イソプロピルアルコー
ル、ｔブチルアルコールのうち、いずれか一種または複
数種のアルコールである。
造方法は、前記有機金属化合物の熱分解によって生じる
生成物が、エチレン、プロピレン、イソブチレンのう
ち、いずれか一種または複数種のオレフィン系炭化水
素、もしくはエチルアルコール、イソプロピルアルコー
ル、ｔブチルアルコールのうち、いずれか一種または複
数種のアルコールである。
【００２２】（１１）本発明の半導体集積回路装置の製
造方法は、前記金属酸化膜がキャパシタの容量絶縁膜で
ある。
造方法は、前記金属酸化膜がキャパシタの容量絶縁膜で
ある。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００２４】本実施の形態は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に情報蓄積用容量素子を配置するスタック
ド・キャパシタ(Stacked Capacitor) 構造のメモリセル
を備えたＤＲＡＭ(Dynamic Random Access Memory)の製
造に適用したものである。このメモリセルは、情報蓄積
用容量素子の下部電極と上部電極とをそれぞれＴｉＮ
（チタンナイトライド）で構成し、容量絶縁膜をＴａ2
Ｏ5 （酸化タンタル）で構成している。また、情報蓄積
用容量素子とその上部に形成されるビット線とを分離す
る層間絶縁膜をＴＥＯＳ膜で構成している。
ＦＥＴの上部に情報蓄積用容量素子を配置するスタック
ド・キャパシタ(Stacked Capacitor) 構造のメモリセル
を備えたＤＲＡＭ(Dynamic Random Access Memory)の製
造に適用したものである。このメモリセルは、情報蓄積
用容量素子の下部電極と上部電極とをそれぞれＴｉＮ
（チタンナイトライド）で構成し、容量絶縁膜をＴａ2
Ｏ5 （酸化タンタル）で構成している。また、情報蓄積
用容量素子とその上部に形成されるビット線とを分離す
る層間絶縁膜をＴＥＯＳ膜で構成している。
【００２５】このメモリセルを形成するには、まず図１
に示すように、例えばｐ型の単結晶シリコンからなる半
導体基板１の主面にｐ型不純物（ホウ素）をイオン打ち
込みしてｐ型ウエル２を形成した後、周知のＬＯＣＯＳ
法でｐ型ウエル２の表面の素子分離領域にフィールド酸
化膜３を形成し、次いで素子形成領域にゲート酸化膜４
を形成する。次に、フィールド酸化膜３の下部を含むｐ
型ウエル２内にｐ型不純物（ホウ素）をイオン打ち込み
して素子分離用のｐ型チャネルストッパ層５を形成す
る。
に示すように、例えばｐ型の単結晶シリコンからなる半
導体基板１の主面にｐ型不純物（ホウ素）をイオン打ち
込みしてｐ型ウエル２を形成した後、周知のＬＯＣＯＳ
法でｐ型ウエル２の表面の素子分離領域にフィールド酸
化膜３を形成し、次いで素子形成領域にゲート酸化膜４
を形成する。次に、フィールド酸化膜３の下部を含むｐ
型ウエル２内にｐ型不純物（ホウ素）をイオン打ち込み
して素子分離用のｐ型チャネルストッパ層５を形成す
る。
【００２６】次に、図２に示すように、ゲート酸化膜４
上にメモリセル選択用ＭＩＳＦＥＴのゲート電極６を形
成する。このゲート電極６は、メモリセルのワード線Ｗ
Ｌを兼ねている。ゲート電極６（ワード線ＷＬ）は、ｐ
型ウエル２上にＣＶＤ法で多結晶シリコン膜（または多
結晶シリコン膜と高融点金属シリサイド膜とを積層した
ポリサイド膜）と酸化シリコン膜７とを堆積し、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして形成する。
上にメモリセル選択用ＭＩＳＦＥＴのゲート電極６を形
成する。このゲート電極６は、メモリセルのワード線Ｗ
Ｌを兼ねている。ゲート電極６（ワード線ＷＬ）は、ｐ
型ウエル２上にＣＶＤ法で多結晶シリコン膜（または多
結晶シリコン膜と高融点金属シリサイド膜とを積層した
ポリサイド膜）と酸化シリコン膜７とを堆積し、フォト
レジストをマスクにしたエッチングでこれらの膜をパタ
ーニングして形成する。
【００２７】次に、図３に示すように、ｐ型ウエル２に
ｎ型不純物（リン）をイオン打ち込みしてメモリセル選
択用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ド
レイン領域）を形成した後、図４に示すように、ゲート
電極６（ワード線ＷＬ）の側壁にサイドウォールスペー
サ９を形成し、次いでｐ型ウエル２の全面にＣＶＤ法で
酸化シリコン膜１０を堆積する。サイドウォールスペー
サ９は、ｐ型ウエル２の全面にＣＶＤ法で堆積した酸化
シリコン膜を反応性イオンエッチング法でパターニング
して形成する。
ｎ型不純物（リン）をイオン打ち込みしてメモリセル選
択用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ド
レイン領域）を形成した後、図４に示すように、ゲート
電極６（ワード線ＷＬ）の側壁にサイドウォールスペー
サ９を形成し、次いでｐ型ウエル２の全面にＣＶＤ法で
酸化シリコン膜１０を堆積する。サイドウォールスペー
サ９は、ｐ型ウエル２の全面にＣＶＤ法で堆積した酸化
シリコン膜を反応性イオンエッチング法でパターニング
して形成する。
【００２８】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方の上
部の酸化シリコン膜１０およびゲート酸化膜４をエッチ
ングして接続孔１１を形成した後、酸化シリコン膜１０
の上部にＣＶＤ法で膜厚２００nm程度のＴｉＮ膜１２を
堆積する。
用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方の上
部の酸化シリコン膜１０およびゲート酸化膜４をエッチ
ングして接続孔１１を形成した後、酸化シリコン膜１０
の上部にＣＶＤ法で膜厚２００nm程度のＴｉＮ膜１２を
堆積する。
【００２９】次に、図６に示すように、フォトレジスト
をマスクにしたドライエッチングでＴｉＮ膜１２をパタ
ーニングすることにより、情報蓄積用容量素子の下部電
極１２Ａを形成する。この下部電極１２Ａは、接続孔１
１を通じてメモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の一方（ｎ型半導体領域８）に接続さ
れる。
をマスクにしたドライエッチングでＴｉＮ膜１２をパタ
ーニングすることにより、情報蓄積用容量素子の下部電
極１２Ａを形成する。この下部電極１２Ａは、接続孔１
１を通じてメモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の一方（ｎ型半導体領域８）に接続さ
れる。
【００３０】次に、図７に示すように、下部電極１２Ａ
の上部に膜厚２００nm程度のＴａ2Ｏ5 膜１３を堆積す
る。
の上部に膜厚２００nm程度のＴａ2Ｏ5 膜１３を堆積す
る。
【００３１】図８は、上記Ｔａ2 Ｏ5 膜１３の堆積に用
いる枚葉式減圧熱ＣＶＤ装置の全体構成図である。
いる枚葉式減圧熱ＣＶＤ装置の全体構成図である。
【００３２】ホットウォール型のリアクタ部を構成する
石英製の炉体５１内には、半導体ウエハ１Ａを載置する
ウエハ支持台５２が設けられており、炉体５１の外周に
は、炉体５１内の半導体ウエハ１Ａを加熱するヒータ５
３が設けられている。
石英製の炉体５１内には、半導体ウエハ１Ａを載置する
ウエハ支持台５２が設けられており、炉体５１の外周に
は、炉体５１内の半導体ウエハ１Ａを加熱するヒータ５
３が設けられている。
【００３３】炉体５１の両端部にはフランジ５４ａ、５
４ｂが接続されており、一方のフランジ５４ａには、ガ
ス供給管５５を介してペンタエトキシタンタル供給器７
６、ヘリウム供給器７３、酸素供給器７４およびエチレ
ン供給器７７が接続されている。
４ｂが接続されており、一方のフランジ５４ａには、ガ
ス供給管５５を介してペンタエトキシタンタル供給器７
６、ヘリウム供給器７３、酸素供給器７４およびエチレ
ン供給器７７が接続されている。
【００３４】Ｔａ2 Ｏ5 膜１３を堆積するには、まず炉
体５１の温度を５００℃に設定した後、搬送室５９内の
半導体ウエハ１Ａ（２枚）をゲートバルブ６１を通じて
炉体５１に挿入し、ウエハ支持台５２の上に位置決めす
る。続いて、炉体５１の内部にペンタエトキシタンタ
ル、酸素およびエチレンをそれぞれ１００sccmの流量で
供給し、炉体５１内の圧力をコンダクタンスバルブ５７
により１００Ｐａに制御して成膜を行う。２００ｎｍの
膜厚を得るための成膜時間は、エチレンの添加によって
若干低下するため、エチレンを添加しない場合（約１０
分）の５割増し（約１５分）とした。これにより、比誘
電率が約２５のＴａ2 Ｏ5 膜１３を形成することができ
た。また、エチレンに代えてエチルアルコールを添加し
た場合についても同様に成膜を行い、Ｔａ2 Ｏ5 膜１３
を形成した。
体５１の温度を５００℃に設定した後、搬送室５９内の
半導体ウエハ１Ａ（２枚）をゲートバルブ６１を通じて
炉体５１に挿入し、ウエハ支持台５２の上に位置決めす
る。続いて、炉体５１の内部にペンタエトキシタンタ
ル、酸素およびエチレンをそれぞれ１００sccmの流量で
供給し、炉体５１内の圧力をコンダクタンスバルブ５７
により１００Ｐａに制御して成膜を行う。２００ｎｍの
膜厚を得るための成膜時間は、エチレンの添加によって
若干低下するため、エチレンを添加しない場合（約１０
分）の５割増し（約１５分）とした。これにより、比誘
電率が約２５のＴａ2 Ｏ5 膜１３を形成することができ
た。また、エチレンに代えてエチルアルコールを添加し
た場合についても同様に成膜を行い、Ｔａ2 Ｏ5 膜１３
を形成した。
【００３５】図９は、エチレンまたはエチルアルコール
を添加した場合と添加しない場合とで成膜をそれぞれ５
０回行った場合に、半導体ウエハ１Ａの表面に付着した
異物の推移を示すグラフである。この図から、ソースガ
スにエチレンまたはエチルアルコールを加えることによ
り、半導体ウエハ１Ａの表面に付着する異物の数を低減
できることが分かる。
を添加した場合と添加しない場合とで成膜をそれぞれ５
０回行った場合に、半導体ウエハ１Ａの表面に付着した
異物の推移を示すグラフである。この図から、ソースガ
スにエチレンまたはエチルアルコールを加えることによ
り、半導体ウエハ１Ａの表面に付着する異物の数を低減
できることが分かる。
【００３６】また、５０回の成膜後にガス排気管５６の
内壁に付着した単位面積当たりの異物量を、エチレンま
たはエチルアルコールを添加した場合と添加しなかった
場合とで比較した結果を表１に示す。
内壁に付着した単位面積当たりの異物量を、エチレンま
たはエチルアルコールを添加した場合と添加しなかった
場合とで比較した結果を表１に示す。
【００３７】
【表１】
【００３８】この結果から、エチレンまたはエチルアル
コールを添加することによって装置内異物の付着量を低
減できることが分かる。また、フランジ５４ｂの内壁に
付着した異物の量も、ガス排気管５６の内壁と同様に低
減されていることが観察された。
コールを添加することによって装置内異物の付着量を低
減できることが分かる。また、フランジ５４ｂの内壁に
付着した異物の量も、ガス排気管５６の内壁と同様に低
減されていることが観察された。
【００３９】次に、図１０に示すように、Ｔａ2 Ｏ5 膜
１３の上部に膜厚３００nm程度のＴｉＮ膜１４を堆積す
る。このＴｉＮ膜１４は、下部電極１２Ａを構成する前
記ＴｉＮ膜１２を堆積した方法と同一の方法で堆積す
る。
１３の上部に膜厚３００nm程度のＴｉＮ膜１４を堆積す
る。このＴｉＮ膜１４は、下部電極１２Ａを構成する前
記ＴｉＮ膜１２を堆積した方法と同一の方法で堆積す
る。
【００４０】次に、図１１に示すように、フォトレジス
トをマスクにしたドライエッチングでＴｉＮ膜１４およ
びその下層のＴａ2 Ｏ5 膜１３をパターニングすること
により、情報蓄積用容量素子の上部電極１４Ａおよび容
量絶縁膜を形成する。これにより、下部電極１２Ａ、容
量絶縁膜（Ｔａ2 Ｏ5 膜１３）および上部電極１４Ａの
積層構造で構成された情報蓄積用容量素子が得られる。
トをマスクにしたドライエッチングでＴｉＮ膜１４およ
びその下層のＴａ2 Ｏ5 膜１３をパターニングすること
により、情報蓄積用容量素子の上部電極１４Ａおよび容
量絶縁膜を形成する。これにより、下部電極１２Ａ、容
量絶縁膜（Ｔａ2 Ｏ5 膜１３）および上部電極１４Ａの
積層構造で構成された情報蓄積用容量素子が得られる。
【００４１】次に、図１２に示すように、情報蓄積用容
量素子の上部に膜厚５００nm程度のＴＥＯＳ膜１５を堆
積する。
量素子の上部に膜厚５００nm程度のＴＥＯＳ膜１５を堆
積する。
【００４２】図１３は、上記ＴＥＯＳ膜１５の堆積に用
いる枚葉式減圧熱ＣＶＤ装置の全体構成図であり、前記
Ｔａ2 Ｏ5 膜１３の堆積に用いたＣＶＤ装置とは、ガス
供給部の構成が異なっている。すなわち、このＣＶＤ装
置の炉体５１の一端部に接続されたフランジ５４ａに
は、ガス供給管５５を介してＴＥＯＳ供給器７８、ヘリ
ウム供給器７３およびエチレン供給器７７が接続されて
いる。また、フランジ５４ａ、５４ｂ、ガス供給管５５
およびガス排気管５６は、ＴＥＯＳの凝縮を防ぐため
に、図示しない加熱源によって９０℃以上に加熱される
ようになっている。
いる枚葉式減圧熱ＣＶＤ装置の全体構成図であり、前記
Ｔａ2 Ｏ5 膜１３の堆積に用いたＣＶＤ装置とは、ガス
供給部の構成が異なっている。すなわち、このＣＶＤ装
置の炉体５１の一端部に接続されたフランジ５４ａに
は、ガス供給管５５を介してＴＥＯＳ供給器７８、ヘリ
ウム供給器７３およびエチレン供給器７７が接続されて
いる。また、フランジ５４ａ、５４ｂ、ガス供給管５５
およびガス排気管５６は、ＴＥＯＳの凝縮を防ぐため
に、図示しない加熱源によって９０℃以上に加熱される
ようになっている。
【００４３】ＴＥＯＳ膜１５を堆積するには、まず炉体
５１の温度を７５０℃に設定した後、搬送室５９内の半
導体ウエハ１Ａ（２枚）をゲートバルブ６１を通じて炉
体５１に挿入し、ウエハ支持台５２の上に位置決めす
る。続いて、炉体５１の内部にＴＥＯＳおよびエチレン
をそれぞれ１００sccmの流量で供給し、炉体５１内の圧
力をコンダクタンスバルブ５７により１００Ｐａに制御
して成膜を行う。５００nmの膜厚を得るための成膜時間
は、エチレンの添加によって若干低下するため、エチレ
ンを添加しない場合の約１８分に対して約４０分とし
た。また、エチレンに代えてエチルアルコールを添加し
た場合についても同様に成膜を行い、ＴＥＯＳ膜１５を
形成した。ただし、成膜時間は成膜速度の低下がエチレ
ンを添加した場合ほどではなかったため約２８分として
成膜した。
５１の温度を７５０℃に設定した後、搬送室５９内の半
導体ウエハ１Ａ（２枚）をゲートバルブ６１を通じて炉
体５１に挿入し、ウエハ支持台５２の上に位置決めす
る。続いて、炉体５１の内部にＴＥＯＳおよびエチレン
をそれぞれ１００sccmの流量で供給し、炉体５１内の圧
力をコンダクタンスバルブ５７により１００Ｐａに制御
して成膜を行う。５００nmの膜厚を得るための成膜時間
は、エチレンの添加によって若干低下するため、エチレ
ンを添加しない場合の約１８分に対して約４０分とし
た。また、エチレンに代えてエチルアルコールを添加し
た場合についても同様に成膜を行い、ＴＥＯＳ膜１５を
形成した。ただし、成膜時間は成膜速度の低下がエチレ
ンを添加した場合ほどではなかったため約２８分として
成膜した。
【００４４】図１４は、エチレンまたはエチルアルコー
ルを添加した場合と添加しない場合とで成膜をそれぞれ
５０回行った場合に、半導体ウエハ１Ａの表面に付着し
た異物の推移を示すグラフである。この図から、ソース
ガスにエチレンまたはエチルアルコールを加えることに
より、半導体ウエハ１Ａの表面に付着する異物の数を低
減できることが分かる。特に、エチルアルコールを加え
た場合に異物を大幅に低減することができた。
ルを添加した場合と添加しない場合とで成膜をそれぞれ
５０回行った場合に、半導体ウエハ１Ａの表面に付着し
た異物の推移を示すグラフである。この図から、ソース
ガスにエチレンまたはエチルアルコールを加えることに
より、半導体ウエハ１Ａの表面に付着する異物の数を低
減できることが分かる。特に、エチルアルコールを加え
た場合に異物を大幅に低減することができた。
【００４５】また、５０回の成膜後にガス排気管５６の
内壁に付着した単位面積当たりの異物量を、エチレンま
たはエチルアルコールを添加した場合と添加しなかった
場合とで比較した結果を表２に示す。
内壁に付着した単位面積当たりの異物量を、エチレンま
たはエチルアルコールを添加した場合と添加しなかった
場合とで比較した結果を表２に示す。
【００４６】
【表２】
【００４７】この結果から、エチレンまたはエチルアル
コールを添加することによって装置内異物の付着量を低
減できることが分かる。特に、エチルアルコールを加え
た場合に装置内異物を大幅に低減することができた。ま
た、フランジ５４ｂの内壁に付着した異物の量も、ガス
排気管５６の内壁と同様に低減されていることが観察さ
れた。
コールを添加することによって装置内異物の付着量を低
減できることが分かる。特に、エチルアルコールを加え
た場合に装置内異物を大幅に低減することができた。ま
た、フランジ５４ｂの内壁に付着した異物の量も、ガス
排気管５６の内壁と同様に低減されていることが観察さ
れた。
【００４８】上記ＴＥＯＳ膜１５の形成においては、半
導体ウエハ１Ａの表面あるいは炉体５１の壁面付近でＴ
ＥＯＳが熱分解反応により直接膜を形成するが、それ以
外の気相中でも高温領域を通過する過程で図１５に示す
ような気相反応が生じることによって、高活性中間体と
多量体とが生成し、これらが半導体ウエハ１Ａの表面あ
るいは炉体５１の壁面付近で熱分解反応により膜を形成
することが知られている(Japanese Journal of Applied
Physics,Vol.33(1994) Part1,No.6A,pp.3339-3342) 。
導体ウエハ１Ａの表面あるいは炉体５１の壁面付近でＴ
ＥＯＳが熱分解反応により直接膜を形成するが、それ以
外の気相中でも高温領域を通過する過程で図１５に示す
ような気相反応が生じることによって、高活性中間体と
多量体とが生成し、これらが半導体ウエハ１Ａの表面あ
るいは炉体５１の壁面付近で熱分解反応により膜を形成
することが知られている(Japanese Journal of Applied
Physics,Vol.33(1994) Part1,No.6A,pp.3339-3342) 。
【００４９】しかし、通常、この気相反応領域が半導体
ウエハ１Ａの表面あるいは炉体５１の壁面の面積よりも
大きいため、膜の形成に寄与しない高活性中間体および
多量体が炉体５１からガス排気管５６に移動する。この
うち、高活性中間体は活性であるためにフランジ５４ｂ
の内面に粉状の異物を生成し、また多量体はその凝縮温
度がＴＥＯＳに比べて高温化するため、さらに下流のガ
ス排気管５６の内面に凝縮して薄膜状の異物を生成する
と考えられる。さらに、気相反応が進行することにより
重合が進み、炉体５１の気相中で微粒子が発生し、これ
が直接半導体ウエハ１Ａの表面に堆積して異物となるこ
とも考えられる。
ウエハ１Ａの表面あるいは炉体５１の壁面の面積よりも
大きいため、膜の形成に寄与しない高活性中間体および
多量体が炉体５１からガス排気管５６に移動する。この
うち、高活性中間体は活性であるためにフランジ５４ｂ
の内面に粉状の異物を生成し、また多量体はその凝縮温
度がＴＥＯＳに比べて高温化するため、さらに下流のガ
ス排気管５６の内面に凝縮して薄膜状の異物を生成する
と考えられる。さらに、気相反応が進行することにより
重合が進み、炉体５１の気相中で微粒子が発生し、これ
が直接半導体ウエハ１Ａの表面に堆積して異物となるこ
とも考えられる。
【００５０】上記反応により生成される高活性中間体、
多量体および微粒子の濃度は、ソースガスの分圧、雰囲
気温度および各反応生成物濃度で決まる。このうち、反
応生成物であるエチレンまたはエチルアルコールの濃度
を高めることにより、ルシャトリエの法則に従って気相
反応の進行を抑える方向に化学平衡がシフトし、高活性
中間体、多量体および微粒子の濃度を低くすることがで
きる。
多量体および微粒子の濃度は、ソースガスの分圧、雰囲
気温度および各反応生成物濃度で決まる。このうち、反
応生成物であるエチレンまたはエチルアルコールの濃度
を高めることにより、ルシャトリエの法則に従って気相
反応の進行を抑える方向に化学平衡がシフトし、高活性
中間体、多量体および微粒子の濃度を低くすることがで
きる。
【００５１】その後、図１６に示すように、ＴＥＯＳ膜
１５、酸化シリコン膜１０およびゲート酸化膜４をエッ
チングして、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の他方（ｎ型半導体領域８）の上部に
接続孔１６を形成する。続いて、この接続孔１６の内部
にＷ膜あるいは多結晶シリコン膜を埋め込んでプラグ１
７を形成した後、ＴＥＯＳ膜１５の上部にＣＶＤ法また
はスパッタリング法で堆積したＷ膜をパターニングして
ビット線ＢＬを形成する。
１５、酸化シリコン膜１０およびゲート酸化膜４をエッ
チングして、メモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域の他方（ｎ型半導体領域８）の上部に
接続孔１６を形成する。続いて、この接続孔１６の内部
にＷ膜あるいは多結晶シリコン膜を埋め込んでプラグ１
７を形成した後、ＴＥＯＳ膜１５の上部にＣＶＤ法また
はスパッタリング法で堆積したＷ膜をパターニングして
ビット線ＢＬを形成する。
【００５２】なお、ビット線ＢＬの上部には層間絶縁膜
を介して上部配線が形成され、さらにその上部にはパッ
シベーション膜が形成されるが、それらの図示は省略す
る。これらの層間絶縁膜やパッシベーション膜をＴＥＯ
Ｓを用いたＣＶＤ法で形成する場合は、前述したＴＥＯ
Ｓ膜１５と同様の方法で成膜すればよい。
を介して上部配線が形成され、さらにその上部にはパッ
シベーション膜が形成されるが、それらの図示は省略す
る。これらの層間絶縁膜やパッシベーション膜をＴＥＯ
Ｓを用いたＣＶＤ法で形成する場合は、前述したＴＥＯ
Ｓ膜１５と同様の方法で成膜すればよい。
【００５３】上記した本実施の形態によれば、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子を構成するＴａ2 Ｏ
5 膜１３をＣＶＤ法で成膜する際に半導体基板１の表面
に付着する異物の量を低減することができるので、ＤＲ
ＡＭの信頼性および製造歩留まりを向上させることがで
きる。
のメモリセルの情報蓄積用容量素子を構成するＴａ2 Ｏ
5 膜１３をＣＶＤ法で成膜する際に半導体基板１の表面
に付着する異物の量を低減することができるので、ＤＲ
ＡＭの信頼性および製造歩留まりを向上させることがで
きる。
【００５４】なお、本実施の形態の製造方法は、情報蓄
積用容量素子の容量絶縁膜材料として前記Ｔａ2 Ｏ5 膜
１３を使用する場合だけでなく、アルコキシ金属を含む
ソースガスを用いた熱ＣＶＤ法によって成膜される各種
金属酸化膜を容量絶縁膜材料として使用する場合に適用
することができる。
積用容量素子の容量絶縁膜材料として前記Ｔａ2 Ｏ5 膜
１３を使用する場合だけでなく、アルコキシ金属を含む
ソースガスを用いた熱ＣＶＤ法によって成膜される各種
金属酸化膜を容量絶縁膜材料として使用する場合に適用
することができる。
【００５５】例えば容量絶縁膜材料として、前記Ｔａ2
Ｏ5 膜に代えてＰＺＴ（ＰｂＺｒXＴｉ1-x Ｏ3)膜を用
いる場合について説明する。
Ｏ5 膜に代えてＰＺＴ（ＰｂＺｒXＴｉ1-x Ｏ3)膜を用
いる場合について説明する。
【００５６】図１７は、ＰＺＴ膜の堆積に用いる枚葉式
減圧熱ＣＶＤ装置の全体構成図である。この熱ＣＶＤ装
置と前記Ｔａ2 Ｏ5 膜１３の堆積に用いたＣＶＤ装置と
は、ガス供給部の構成のみが異なっている。すなわち、
このＣＶＤ装置の炉体５１の一端部に接続されたフラン
ジ５４ａには、ガス供給管５５を介してトリエチルｎ
（ノルマル）ペントキシ鉛（ＴＥＰＯＬ）供給器７０、
テトラｔ（第三）ブトキシジルコニウム供給器７１、テ
トラｉ（イソ）プロポキシチタン供給器７２、ヘリウム
供給器７３、酸素供給器７４およびプロピレン供給器７
５が接続されている。また、他方のフランジ５４ｂに
は、ガス排気管５６を介して炉体５１内部の圧力を制御
するためのコンダクタンスバルブ５７および真空ポンプ
５８が接続されている。
減圧熱ＣＶＤ装置の全体構成図である。この熱ＣＶＤ装
置と前記Ｔａ2 Ｏ5 膜１３の堆積に用いたＣＶＤ装置と
は、ガス供給部の構成のみが異なっている。すなわち、
このＣＶＤ装置の炉体５１の一端部に接続されたフラン
ジ５４ａには、ガス供給管５５を介してトリエチルｎ
（ノルマル）ペントキシ鉛（ＴＥＰＯＬ）供給器７０、
テトラｔ（第三）ブトキシジルコニウム供給器７１、テ
トラｉ（イソ）プロポキシチタン供給器７２、ヘリウム
供給器７３、酸素供給器７４およびプロピレン供給器７
５が接続されている。また、他方のフランジ５４ｂに
は、ガス排気管５６を介して炉体５１内部の圧力を制御
するためのコンダクタンスバルブ５７および真空ポンプ
５８が接続されている。
【００５７】ＰＺＴ膜を堆積するには、まず炉体５１の
温度を６００℃に設定した後、搬送室５９内の半導体ウ
エハ１Ａ（２枚）をゲートバルブ６１を通じて炉体５１
に挿入し、ウエハ支持台５２の上に位置決めする。続い
て、炉体５１の内部にＴＥＰＯＬ、テトラｔブトキシジ
ルコニウム、テトラｉプロポキシチタン、酸素およびプ
ロピレンをそれぞれ６０sccm、１００sccm、１００scc
m、、２６０sccm、１００sccmの流量で供給し、炉体５
１内の圧力をコンダクタンスバルブ５７により１００Ｐ
ａに制御して成膜を行う。２００ｎｍの膜厚を得るため
の成膜時間は、プロピレンの添加によって若干低下する
ため、プロピレンを添加しない場合（約１０分）の２割
増し（約１２分）とした。これにより、比誘電率が約５
００の強誘電性ＰＺＴ膜を形成することができた。ま
た、プロピレンに代えてイソプロピルアルコールを添加
した場合についても同様に成膜を行い、比誘電率が約５
００の強誘電性ＰＺＴ膜を形成した。
温度を６００℃に設定した後、搬送室５９内の半導体ウ
エハ１Ａ（２枚）をゲートバルブ６１を通じて炉体５１
に挿入し、ウエハ支持台５２の上に位置決めする。続い
て、炉体５１の内部にＴＥＰＯＬ、テトラｔブトキシジ
ルコニウム、テトラｉプロポキシチタン、酸素およびプ
ロピレンをそれぞれ６０sccm、１００sccm、１００scc
m、、２６０sccm、１００sccmの流量で供給し、炉体５
１内の圧力をコンダクタンスバルブ５７により１００Ｐ
ａに制御して成膜を行う。２００ｎｍの膜厚を得るため
の成膜時間は、プロピレンの添加によって若干低下する
ため、プロピレンを添加しない場合（約１０分）の２割
増し（約１２分）とした。これにより、比誘電率が約５
００の強誘電性ＰＺＴ膜を形成することができた。ま
た、プロピレンに代えてイソプロピルアルコールを添加
した場合についても同様に成膜を行い、比誘電率が約５
００の強誘電性ＰＺＴ膜を形成した。
【００５８】図１８は、プロピレンまたはイソプロピル
アルコールを添加した場合と添加しない場合とで成膜を
それぞれ５０回行った場合に、半導体ウエハ１Ａの表面
に付着した異物の推移を示すグラフである。この図か
ら、ソースガスにプロピレンまたはイソプロピルアルコ
ールを添加することによって、半導体ウエハ１Ａの表面
に付着する異物の数を低減できることが分かる。
アルコールを添加した場合と添加しない場合とで成膜を
それぞれ５０回行った場合に、半導体ウエハ１Ａの表面
に付着した異物の推移を示すグラフである。この図か
ら、ソースガスにプロピレンまたはイソプロピルアルコ
ールを添加することによって、半導体ウエハ１Ａの表面
に付着する異物の数を低減できることが分かる。
【００５９】また、５０回の成膜後にガス排気管５６の
内壁に付着した単位面積当たりの異物量を、プロピレン
またはイソプロピルアルコールを添加した場合と添加し
なかった場合とで比較した結果を表３に示す。
内壁に付着した単位面積当たりの異物量を、プロピレン
またはイソプロピルアルコールを添加した場合と添加し
なかった場合とで比較した結果を表３に示す。
【００６０】
【表３】
【００６１】この結果から、プロピレンまたはイソプロ
ピルアルコールを添加することによって装置内異物の付
着量を低減できることが分かる。また、フランジ５４ｂ
の内壁に付着した異物の量も、ガス排気管５６の内壁と
同様に低減されていることが観察された。
ピルアルコールを添加することによって装置内異物の付
着量を低減できることが分かる。また、フランジ５４ｂ
の内壁に付着した異物の量も、ガス排気管５６の内壁と
同様に低減されていることが観察された。
【００６２】上記の例では、添加ガスとしてプロピレン
またはイソプロピルアルコールを使用した場合について
説明したが、これらの添加ガスに代えてエチレン、イソ
ブチレン、エチルアルコールまたはｔブチルアルコール
を添加した場合にも異物を低減することができた。ま
た、テトラｉプロポキシチタンに代えてテトラエトキシ
チタンを用いた場合にも同様の効果が得られた。
またはイソプロピルアルコールを使用した場合について
説明したが、これらの添加ガスに代えてエチレン、イソ
ブチレン、エチルアルコールまたはｔブチルアルコール
を添加した場合にも異物を低減することができた。ま
た、テトラｉプロポキシチタンに代えてテトラエトキシ
チタンを用いた場合にも同様の効果が得られた。
【００６３】また、本実施の形態によれば、ＤＲＡＭの
メモリセルの情報蓄積用容量素子とビット線とを分離す
るＴＥＯＳ膜１５をＣＶＤ法で成膜する際に半導体基板
１の表面に付着する異物の量を低減することができるの
で、ＤＲＡＭの信頼性および製造歩留まりを向上させる
ことができる。
メモリセルの情報蓄積用容量素子とビット線とを分離す
るＴＥＯＳ膜１５をＣＶＤ法で成膜する際に半導体基板
１の表面に付着する異物の量を低減することができるの
で、ＤＲＡＭの信頼性および製造歩留まりを向上させる
ことができる。
【００６４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６５】前記実施の形態ではホットウォール型のリ
アクタを有する減圧熱ＣＶＤ装置を用いた場合について
説明したが、ウエハのみを加熱し、リアクタ壁面の温度
を成膜温度より十分低くしたコールドウォール型のリア
クタを有する減圧熱ＣＶＤ装置を用いて成膜する場合で
も、ウエハ近くの高温領域で先に述べた気相反応が生じ
るため、同様の効果が得られる。
アクタを有する減圧熱ＣＶＤ装置を用いた場合について
説明したが、ウエハのみを加熱し、リアクタ壁面の温度
を成膜温度より十分低くしたコールドウォール型のリア
クタを有する減圧熱ＣＶＤ装置を用いて成膜する場合で
も、ウエハ近くの高温領域で先に述べた気相反応が生じ
るため、同様の効果が得られる。
【００６６】また、前記実施の形態では、ＤＲＡＭの製
造に適用した場合について説明したが、本発明は、少な
くともアルコキシル基を有する化合物を含むソースガス
を用いた熱ＣＶＤ法によって基板上に薄膜を堆積する工
程を有するＬＳＩの製造に広く適用することができる。
造に適用した場合について説明したが、本発明は、少な
くともアルコキシル基を有する化合物を含むソースガス
を用いた熱ＣＶＤ法によって基板上に薄膜を堆積する工
程を有するＬＳＩの製造に広く適用することができる。
【００６７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６８】本発明の製造方法によれば、アルコキシル
基を有する化合物を含むソースガスを用いた熱ＣＶＤ法
によって基板上に薄膜を堆積する際に、基板上に付着す
る異物量を低減することができるので、上記薄膜を堆積
する工程を含む半導体集積回路装置の信頼性、製造歩留
まりを向上させることができる。
基を有する化合物を含むソースガスを用いた熱ＣＶＤ法
によって基板上に薄膜を堆積する際に、基板上に付着す
る異物量を低減することができるので、上記薄膜を堆積
する工程を含む半導体集積回路装置の信頼性、製造歩留
まりを向上させることができる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態で使用する枚葉式減圧熱
ＣＶＤ装置の全体構成図である。
ＣＶＤ装置の全体構成図である。
【図９】Ｔａ2 Ｏ5 膜の成膜回数と半導体ウエハの表面
に付着した異物の推移を示すグラフである。
に付着した異物の推移を示すグラフである。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態で使用する枚葉式減圧
熱ＣＶＤ装置の全体構成図である。
熱ＣＶＤ装置の全体構成図である。
【図１４】ＴＥＯＳ膜の成膜回数と半導体ウエハの表面
に付着した異物の推移を示すグラフである。
に付着した異物の推移を示すグラフである。
【図１５】ＴＥＯＳの熱分解反応機構を示す説明図であ
る。
る。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態で使用する枚葉式減圧
熱ＣＶＤ装置の全体構成図である。
熱ＣＶＤ装置の全体構成図である。
【図１８】ＰＺＴ膜の成膜回数と半導体ウエハの表面に
付着した異物の推移を示すグラフである。
付着した異物の推移を示すグラフである。
１ 半導体基板 １Ａ 半導体ウエハ ２ ｐ型ウエル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ｐ型チャネルストッパ層 ６ ゲート電極 ７ 酸化シリコン膜 ８ ｎ型半導体領域（ソース領域、ドレイン領域） ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ 接続孔 １２ ＴｉＮ膜 １２Ａ 下部電極 １３ Ｔａ2 Ｏ5 膜（容量絶縁膜） １４ ＴｉＮ膜 １４Ａ 上部電極 １５ ＴＥＯＳ膜 １６ 接続孔 １７ プラグ ５１ 炉体 ５２ ウエハ支持台 ５３ ヒータ ５４ａ、５４ｂ フランジ ５５ ガス供給管 ５６ ガス排気管 ５７ コンダクタンスバルブ ５８ 真空ポンプ ５９ 搬送室 ６０ 搬送アーム ６１ ゲートバルブ ７０ トリエチル−ｎペントキシ鉛供給器 ７１ テトラ−ｔブトキシジルコニウム供給器 ７２ テトラ−ｉプロポキシチタン供給器 ７３ ヘリウム供給器 ７４ 酸素供給器 ７５ プロピレン供給器 ７６ ペンタエトキシタンタル供給器 ７７ エチレン供給器 ７８ ＴＥＯＳ供給器 ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 美和子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (11)
- 【請求項１】 アルコキシル基を有する化合物を含むソ
ースガスを用いた熱ＣＶＤ法によって基板上に薄膜を堆
積する際、前記アルコキシル基を有する化合物の熱分解
によって生じる生成物を前記ソースガスに添加すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記生成物は、オレフィン系炭化水素
またはアルコールであることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 テトラエトキシシランを含むソースガス
を用いた熱ＣＶＤ法によって基板上に酸化シリコン膜を
堆積する際、前記テトラエトキシシランの熱分解によっ
て生じる生成物を前記ソースガスに添加することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記生成物は、エチレンまたはエチル
アルコールであることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 請求項３記載の半導体集積回路装置の製
造方法であって、前記酸化シリコン膜は、上下層の配線
を分離する層間絶縁膜またはファイナルパッシベーショ
ン膜であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項６】 ペンタエトキシタンタルを含むソースガ
スを用いた熱ＣＶＤ法によって基板上に酸化タンタル膜
を堆積する際、前記ペンタエトキシタンタルの熱分解に
よって生じる生成物を前記ソースガスに添加することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、前記生成物は、エチレンまたはエチル
アルコールであることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記酸化タンタル膜は、キャパシタの
容量絶縁膜であることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項９】 トリエチルｎペントキシ鉛、テトラｔブ
トキシジルコニウム、テトラｉプロポキシチタン、テト
ラエトキシチタンのうち、いずれか一種または複数種の
有機金属化合物を含むソースガスを用いた熱ＣＶＤ法に
よって基板上に金属酸化膜を堆積する際、前記有機金属
化合物の熱分解によって生じる生成物を前記ソースガス
に添加することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１０】 請求項９記載の半導体集積回路装置の
製造方法であって、前記生成物は、エチレン、プロピレ
ン、イソブチレンのうち、いずれか一種または複数種の
オレフィン系炭化水素、もしくはエチルアルコール、イ
ソプロピルアルコール、ｔブチルアルコールのうち、い
ずれか一種または複数種のアルコールであることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項１１】 請求項９記載の半導体集積回路装置の
製造方法であって、前記金属酸化膜は、キャパシタの容
量絶縁膜であることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27075197A JPH11111715A (ja) | 1997-10-03 | 1997-10-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27075197A JPH11111715A (ja) | 1997-10-03 | 1997-10-03 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111715A true JPH11111715A (ja) | 1999-04-23 |
Family
ID=17490479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27075197A Pending JPH11111715A (ja) | 1997-10-03 | 1997-10-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844234B2 (en) | 2002-01-08 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
-
1997
- 1997-10-03 JP JP27075197A patent/JPH11111715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844234B2 (en) | 2002-01-08 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
| US7101775B2 (en) | 2002-01-08 | 2006-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
| US7282774B2 (en) | 2002-01-08 | 2007-10-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
| US7858536B2 (en) | 2002-01-08 | 2010-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
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