JP2002158349A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2002158349A JP2002158349A JP2000356043A JP2000356043A JP2002158349A JP 2002158349 A JP2002158349 A JP 2002158349A JP 2000356043 A JP2000356043 A JP 2000356043A JP 2000356043 A JP2000356043 A JP 2000356043A JP 2002158349 A JP2002158349 A JP 2002158349A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- concentration
- gate electrode
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000012535 impurity Substances 0.000 claims description 41
- 238000002955 isolation Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 62
- 230000015556 catabolic process Effects 0.000 description 9
- -1 phosphorus ions Chemical class 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 耐圧を確保したまま、低オン抵抗化を可能に
する。 【解決手段】 Ｐ型の半導体基板１上にゲート酸化膜１
０Ａ，１１を介して形成されたゲート電極１２と、この
ゲート電極１２に隣接するように形成されたＮ型の高濃
度ソース領域１３と、前記ゲート電極１２と離間された
位置に形成されたＮ型の高濃度ドレイン領域１４と、こ
のドレイン領域１４を取り囲むように形成されたＮ型の
ドリフト領域３とを有し、前記高濃度ドレイン領域１４
の近傍を取り囲むように当該ドレイン領域１４の濃度よ
りも低く前記ドリフト領域３の濃度よりも高い濃度を有
するＮ型層６が形成された半導体装置。
する。 【解決手段】 Ｐ型の半導体基板１上にゲート酸化膜１
０Ａ，１１を介して形成されたゲート電極１２と、この
ゲート電極１２に隣接するように形成されたＮ型の高濃
度ソース領域１３と、前記ゲート電極１２と離間された
位置に形成されたＮ型の高濃度ドレイン領域１４と、こ
のドレイン領域１４を取り囲むように形成されたＮ型の
ドリフト領域３とを有し、前記高濃度ドレイン領域１４
の近傍を取り囲むように当該ドレイン領域１４の濃度よ
りも低く前記ドリフト領域３の濃度よりも高い濃度を有
するＮ型層６が形成された半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タの耐圧を損なうことなく、低オン抵抗化を図る技術に
関する。
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タの耐圧を損なうことなく、低オン抵抗化を図る技術に
関する。
【０００２】
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。
参照しながら説明する。
【０００３】図８において、５１は例えばＰ型の半導体
基板で、当該基板５１内にＬＮ層５２（ドリフト領域を
構成する。）が形成されている。５３Ａ，５３ＢはＬＯ
ＣＯＳ法により形成された選択酸化膜（第１のゲート酸
化膜を構成する。）及び素子分離膜である。
基板で、当該基板５１内にＬＮ層５２（ドリフト領域を
構成する。）が形成されている。５３Ａ，５３ＢはＬＯ
ＣＯＳ法により形成された選択酸化膜（第１のゲート酸
化膜を構成する。）及び素子分離膜である。
【０００４】５４は第２のゲート酸化膜で、５５は前記
第２のゲート酸化膜５４から前記第１のゲート酸化膜５
３Ａ上にまたがるように形成されたゲート電極で、５
６，５７は前記ゲート電極５５に隣接するように形成さ
れたＮ型の高濃度ソース領域及びゲート電極５５と離間
された位置に形成されたＮ型の高濃度ドレイン領域であ
る。
第２のゲート酸化膜５４から前記第１のゲート酸化膜５
３Ａ上にまたがるように形成されたゲート電極で、５
６，５７は前記ゲート電極５５に隣接するように形成さ
れたＮ型の高濃度ソース領域及びゲート電極５５と離間
された位置に形成されたＮ型の高濃度ドレイン領域であ
る。
【０００５】上記した従来の半導体装置は、図８に示す
ように高耐圧化を図るために、前記ドレイン領域５７を
取り囲むように深く拡散したドリフト領域（ＬＮ層５
２）を有した片側ＬＤＤ構造の半導体装置である。
ように高耐圧化を図るために、前記ドレイン領域５７を
取り囲むように深く拡散したドリフト領域（ＬＮ層５
２）を有した片側ＬＤＤ構造の半導体装置である。
【０００６】
【発明が解決しようとする課題】上述したような片側Ｌ
ＤＤ構造の半導体装置では、この部分が高抵抗となるた
め、駆動能力が低下する要因となっていた。
ＤＤ構造の半導体装置では、この部分が高抵抗となるた
め、駆動能力が低下する要因となっていた。
【０００７】また、このドレイン領域側にしか高電圧が
印加されない片側ＬＤＤ構造の半導体装置において、ド
レイン領域側は、電界が集中するのを緩和するために前
述したように高濃度のドレイン領域５７を低濃度のドリ
フト領域（ＬＮ層５２）で囲んでいたが、ソース領域側
は高濃度ソース領域５６だけであった。
印加されない片側ＬＤＤ構造の半導体装置において、ド
レイン領域側は、電界が集中するのを緩和するために前
述したように高濃度のドレイン領域５７を低濃度のドリ
フト領域（ＬＮ層５２）で囲んでいたが、ソース領域側
は高濃度ソース領域５６だけであった。
【０００８】このような構造の半導体装置であっても静
的な耐圧に関しては、特に問題にする必要はなかった。
しかし、動作時には、以下に説明する問題が発生してい
た。
的な耐圧に関しては、特に問題にする必要はなかった。
しかし、動作時には、以下に説明する問題が発生してい
た。
【０００９】即ち、ソース領域（エミッタ領域）、基板
（ベース領域）、そしてドレイン領域（コレクタ領域）
から成るバイポーラ構造において、エミッタ領域は高濃
度ソース領域５６が剥き出しのため、キャリアの注入効
率が良く、基板電流Ｉsubが多いため、容易にバイポー
ラトランジスタがオンしてしまう。
（ベース領域）、そしてドレイン領域（コレクタ領域）
から成るバイポーラ構造において、エミッタ領域は高濃
度ソース領域５６が剥き出しのため、キャリアの注入効
率が良く、基板電流Ｉsubが多いため、容易にバイポー
ラトランジスタがオンしてしまう。
【００１０】つまり、バイポーラトランジスタにおける
電流利得βが高いため、両側ＬＤＤ構造の半導体装置に
比して動作時のドレイン耐圧が低下してしまう。
電流利得βが高いため、両側ＬＤＤ構造の半導体装置に
比して動作時のドレイン耐圧が低下してしまう。
【００１１】ここで、動作時のドレイン耐圧を向上させ
るには、基板電流Ｉsubを低減させる必要がある。つま
り、ドレイン電界を更に弱める必要がある。
るには、基板電流Ｉsubを低減させる必要がある。つま
り、ドレイン電界を更に弱める必要がある。
【００１２】しかし、基板電流Ｉsubを低減させるため
に低濃度のドリフト領域（ＬＮ層５２）全体の不純物濃
度を低くすると、図９に実線で示すように基板電流Ｉsu
bは、電圧Ｖｇｓが増大するにつれて２つのピーク
（（１）、（２））を持ったDouble hump構造となる。
に低濃度のドリフト領域（ＬＮ層５２）全体の不純物濃
度を低くすると、図９に実線で示すように基板電流Ｉsu
bは、電圧Ｖｇｓが増大するにつれて２つのピーク
（（１）、（２））を持ったDouble hump構造となる。
【００１３】そして、当該低濃度のドリフト領域（ＬＮ
層５２）がより低濃度である場合には、基板電流Ｉsub
の第１のピーク（１）は低く、低Ｖｇｓ時のドレイン耐
圧は向上するが、基板電流Ｉsubの第２のピーク（２）
は比較的高くなるため、高Ｖｇｓ時のドレイン耐圧は低
下してしまう。
層５２）がより低濃度である場合には、基板電流Ｉsub
の第１のピーク（１）は低く、低Ｖｇｓ時のドレイン耐
圧は向上するが、基板電流Ｉsubの第２のピーク（２）
は比較的高くなるため、高Ｖｇｓ時のドレイン耐圧は低
下してしまう。
【００１４】また、逆に、低濃度のドリフト領域（ＬＮ
層５２）全体の不純物濃度を高くすると、図９に一点鎖
線で示すように基板電流Ｉsubは、ある電圧Ｖｇｓをピ
ークにした１つのピークができ、高Ｖｇｓ時のドレイン
耐圧には有効であるが、低Ｖｇｓ時のドレイン耐圧がも
たないという問題があった。
層５２）全体の不純物濃度を高くすると、図９に一点鎖
線で示すように基板電流Ｉsubは、ある電圧Ｖｇｓをピ
ークにした１つのピークができ、高Ｖｇｓ時のドレイン
耐圧には有効であるが、低Ｖｇｓ時のドレイン耐圧がも
たないという問題があった。
【００１５】このように低濃度のドリフト領域（ＬＮ層
５２）全体の不純物濃度を一様に変動させてしまうと、
低Ｖｇｓ時のドレイン耐圧と高Ｖｇｓ時のドレイン耐圧
のトレードオフ関係から抜け出せない。
５２）全体の不純物濃度を一様に変動させてしまうと、
低Ｖｇｓ時のドレイン耐圧と高Ｖｇｓ時のドレイン耐圧
のトレードオフ関係から抜け出せない。
【００１６】また、一般的に用いられている両側ＬＤＤ
構造を採用すれば電流利得βが下がり確かに耐圧はもつ
が、本来、ソース領域側は耐圧を必要としないにもかか
わらず、ソース側にも通常のＬＤＤ構造を採用すること
で、ドレイン領域側と同様のドリフト領域の距離（Ｌ）
を持つことになり、オン抵抗が上昇し、駆動能力が低下
することになる。
構造を採用すれば電流利得βが下がり確かに耐圧はもつ
が、本来、ソース領域側は耐圧を必要としないにもかか
わらず、ソース側にも通常のＬＤＤ構造を採用すること
で、ドレイン領域側と同様のドリフト領域の距離（Ｌ）
を持つことになり、オン抵抗が上昇し、駆動能力が低下
することになる。
【００１７】
【課題を解決するための手段】そこで、上記課題に鑑み
て本発明の半導体装置は、第１導電型の半導体層上に形
成された第１のゲート酸化膜から第２のゲート酸化膜上
にまたがるように形成されたゲート電極と、このゲート
電極に隣接するように形成された第２導電型のソース領
域と、前記ゲート電極と離間された位置に形成された第
２導電型のドレイン領域と、このドレイン領域を取り囲
むように形成された第２導電型のドリフト領域とを有す
るものにおいて、前記高濃度ドレイン領域の近傍を取り
囲むように当該ドレイン領域の濃度よりも低く前記ドリ
フト領域の濃度よりも高い濃度を有する第２導電型不純
物層が形成されていることを特徴とする。
て本発明の半導体装置は、第１導電型の半導体層上に形
成された第１のゲート酸化膜から第２のゲート酸化膜上
にまたがるように形成されたゲート電極と、このゲート
電極に隣接するように形成された第２導電型のソース領
域と、前記ゲート電極と離間された位置に形成された第
２導電型のドレイン領域と、このドレイン領域を取り囲
むように形成された第２導電型のドリフト領域とを有す
るものにおいて、前記高濃度ドレイン領域の近傍を取り
囲むように当該ドレイン領域の濃度よりも低く前記ドリ
フト領域の濃度よりも高い濃度を有する第２導電型不純
物層が形成されていることを特徴とする。
【００１８】また、その製造方法は、前記第１導電型の
半導体層内に第２導電型不純物をイオン注入して第１の
注入層を形成し、これを拡散させることで第２導電型の
低濃度ドリフト領域を形成した後に、当該ドリフト領域
内に第２導電型不純物をイオン注入して第２の注入層を
形成する。続いて、前記半導体層上の所定領域に耐酸化
性膜を形成し、当該耐酸化性膜を含む前記半導体層上の
所定領域にレジスト膜を形成した後に、前記耐酸化性膜
及び前記レジスト膜をマスクに第１導電型不純物をイオ
ン注入して前記半導体層上の所定領域に第３の注入層を
形成する。次に、前記レジスト膜を除去した後に、前記
耐酸化性膜をマスクに半導体層をＬＯＣＯＳ酸化して選
択酸化膜及び素子分離膜を形成すると共に、前記第２，
第３の注入層内の不純物を拡散させて第２導電型不純物
層を形成し、更に前記素子分離膜下に第１導電型のチャ
ネルストッパ層を形成する。また、前記選択酸化膜及び
素子分離膜をマスクに前記半導体層上を熱酸化してゲー
ト酸化膜を形成し、当該ゲート酸化膜から選択酸化膜上
にまたがるようにゲート電極を形成する。そして、前記
ゲート電極及び前記選択酸化膜をマスクに第２導電型不
純物をイオン注入して前記ゲート電極に隣接するように
第２導電型の高濃度ソース領域を形成すると共に、前記
ゲート電極と離間された位置に第２導電型の高濃度ドレ
イン領域を形成する工程とを有することを特徴とする。
半導体層内に第２導電型不純物をイオン注入して第１の
注入層を形成し、これを拡散させることで第２導電型の
低濃度ドリフト領域を形成した後に、当該ドリフト領域
内に第２導電型不純物をイオン注入して第２の注入層を
形成する。続いて、前記半導体層上の所定領域に耐酸化
性膜を形成し、当該耐酸化性膜を含む前記半導体層上の
所定領域にレジスト膜を形成した後に、前記耐酸化性膜
及び前記レジスト膜をマスクに第１導電型不純物をイオ
ン注入して前記半導体層上の所定領域に第３の注入層を
形成する。次に、前記レジスト膜を除去した後に、前記
耐酸化性膜をマスクに半導体層をＬＯＣＯＳ酸化して選
択酸化膜及び素子分離膜を形成すると共に、前記第２，
第３の注入層内の不純物を拡散させて第２導電型不純物
層を形成し、更に前記素子分離膜下に第１導電型のチャ
ネルストッパ層を形成する。また、前記選択酸化膜及び
素子分離膜をマスクに前記半導体層上を熱酸化してゲー
ト酸化膜を形成し、当該ゲート酸化膜から選択酸化膜上
にまたがるようにゲート電極を形成する。そして、前記
ゲート電極及び前記選択酸化膜をマスクに第２導電型不
純物をイオン注入して前記ゲート電極に隣接するように
第２導電型の高濃度ソース領域を形成すると共に、前記
ゲート電極と離間された位置に第２導電型の高濃度ドレ
イン領域を形成する工程とを有することを特徴とする。
【００１９】これにより、前記低濃度ドリフト領域内の
高濃度ドレイン領域の近傍を取り囲むように当該ドレイ
ン領域の濃度よりも低く前記ドリフト領域の濃度よりも
高い濃度を有する第２導電型不純物層を形成すること
で、低濃度ドリフト領域内の不純物分布を一様に変化さ
せるのではなく、当該低濃度ドリフト領域で低Ｖｇｓ耐
圧をもたせ、当該低濃度ドリフト領域よりも不純物濃度
が高い第２導電型不純物層で高Ｖｇｓ耐圧をもたせるこ
とができる。
高濃度ドレイン領域の近傍を取り囲むように当該ドレイ
ン領域の濃度よりも低く前記ドリフト領域の濃度よりも
高い濃度を有する第２導電型不純物層を形成すること
で、低濃度ドリフト領域内の不純物分布を一様に変化さ
せるのではなく、当該低濃度ドリフト領域で低Ｖｇｓ耐
圧をもたせ、当該低濃度ドリフト領域よりも不純物濃度
が高い第２導電型不純物層で高Ｖｇｓ耐圧をもたせるこ
とができる。
【００２０】また、前記第２導電型不純物層は、混載さ
れる第１導電型ＭＯＳトランジスタとの間に形成される
素子分離膜下に第２導電型のチャネルストッパ層を形成
する工程と同一工程であることを特徴とする。
れる第１導電型ＭＯＳトランジスタとの間に形成される
素子分離膜下に第２導電型のチャネルストッパ層を形成
する工程と同一工程であることを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００２２】図１乃至図７は、本発明の高耐圧ＭＯＳト
ランジスタの製造方法を各工程順に示した断面図であ
り、一例としてＮチャネル型の高耐圧ＭＯＳトランジス
タ構造について図示してある。尚、Ｐチャネル型の高耐
圧ＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
ランジスタの製造方法を各工程順に示した断面図であ
り、一例としてＮチャネル型の高耐圧ＭＯＳトランジス
タ構造について図示してある。尚、Ｐチャネル型の高耐
圧ＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
【００２３】先ず、図１において、例えばＰ型の半導体
基板１上に形成したレジスト膜２をマスクにして前記基
板１の所望領域にＮ型不純物をイオン注入して第１注入
層３Ａを形成する。
基板１上に形成したレジスト膜２をマスクにして前記基
板１の所望領域にＮ型不純物をイオン注入して第１注入
層３Ａを形成する。
【００２４】続いて、前記レジスト膜２を除去した後
に、前記第１注入層３Ａ内の不純物を拡散させること
で、低濃度のＮ型層３（以下、ＬＮ層３と称す。）を形
成する。ここで、前記ＬＮ層３は低濃度のドリフト領域
を構成することになる。尚、本工程では、Ｎ型不純物と
して、例えばリンイオンをおよそ１００ＫｅＶの加速電
圧で、およそ６．５×１０12／ｃｍ2の注入条件で行
い、このリンイオンをおよそ１１００℃、４時間で熱拡
散させている。
に、前記第１注入層３Ａ内の不純物を拡散させること
で、低濃度のＮ型層３（以下、ＬＮ層３と称す。）を形
成する。ここで、前記ＬＮ層３は低濃度のドリフト領域
を構成することになる。尚、本工程では、Ｎ型不純物と
して、例えばリンイオンをおよそ１００ＫｅＶの加速電
圧で、およそ６．５×１０12／ｃｍ2の注入条件で行
い、このリンイオンをおよそ１１００℃、４時間で熱拡
散させている。
【００２５】次に、図３において、前記基板１上に形成
したパッド酸化膜４及び前記ＬＮ層３上に開口を有する
レジスト膜５をマスクにして前記ＬＮ層３の所望領域に
Ｎ型不純物をイオン注入して第２注入層６Ａを形成す
る。尚、本工程では、Ｎ型不純物として、例えばリンイ
オンをおよそ１６０ＫｅＶの加速電圧で、およそ５．０
×１０13／ｃｍ2の注入条件で行っている。また、前記
パッド酸化膜４はイオン注入時に基板表層にダメージ層
が形成されるのを抑制するためのものである。また、前
記ＬＮ層３の所定領域上に形成される第２注入層６Ａ内
の不純物は、後述するように選択酸化膜１０Ａ及び素子
分離膜１０Ｂの形成工程時の熱処理により基板内に拡散
されてＮ型層６を構成する。更に言えば、当該Ｎ型層６
は、Ｎチャネル型ＭＯＳトランジスタ（本実施形態の高
耐圧ＭＯＳトランジスタ）と混載されるＰチャネル型Ｍ
ＯＳトランジスタ（図示省略）とを素子分離するため
に、当該Ｐチャネル型ＭＯＳトランジスタ側に形成され
るＮ型不純物層から成るチャネルストッパ層（図示省
略）を形成する工程を利用している。
したパッド酸化膜４及び前記ＬＮ層３上に開口を有する
レジスト膜５をマスクにして前記ＬＮ層３の所望領域に
Ｎ型不純物をイオン注入して第２注入層６Ａを形成す
る。尚、本工程では、Ｎ型不純物として、例えばリンイ
オンをおよそ１６０ＫｅＶの加速電圧で、およそ５．０
×１０13／ｃｍ2の注入条件で行っている。また、前記
パッド酸化膜４はイオン注入時に基板表層にダメージ層
が形成されるのを抑制するためのものである。また、前
記ＬＮ層３の所定領域上に形成される第２注入層６Ａ内
の不純物は、後述するように選択酸化膜１０Ａ及び素子
分離膜１０Ｂの形成工程時の熱処理により基板内に拡散
されてＮ型層６を構成する。更に言えば、当該Ｎ型層６
は、Ｎチャネル型ＭＯＳトランジスタ（本実施形態の高
耐圧ＭＯＳトランジスタ）と混載されるＰチャネル型Ｍ
ＯＳトランジスタ（図示省略）とを素子分離するため
に、当該Ｐチャネル型ＭＯＳトランジスタ側に形成され
るＮ型不純物層から成るチャネルストッパ層（図示省
略）を形成する工程を利用している。
【００２６】更に、図４において、前記レジスト膜２を
除去した後に、前記基板１の所定領域上にシリコン窒化
膜７及びレジスト膜８をそれぞれパターニング形成す
る。
除去した後に、前記基板１の所定領域上にシリコン窒化
膜７及びレジスト膜８をそれぞれパターニング形成す
る。
【００２７】また、前記シリコン窒化膜７及びレジスト
膜８をマスクにＰ型不純物をイオン注入して前記基板１
の所定領域上に第３注入層９Ａを形成する。尚、本工程
では、Ｐ型不純物として、例えばボロンイオンをおよそ
１００ＫｅＶの加速電圧で、およそ５．０×１０13／ｃ
ｍ2の注入条件で行っている。また、前記基板１の所定
領域上に形成される第３注入層９Ａ内の不純物は、後述
するように選択酸化膜１０Ａ及び素子分離膜１０Ｂの形
成工程時の熱処理により基板内に拡散されてＮチャネル
型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジス
タとを素子分離するためにＮチャネル型ＭＯＳトランジ
スタ側に形成されるチャネルストッパ層（Ｐ型層９）を
構成するものである。
膜８をマスクにＰ型不純物をイオン注入して前記基板１
の所定領域上に第３注入層９Ａを形成する。尚、本工程
では、Ｐ型不純物として、例えばボロンイオンをおよそ
１００ＫｅＶの加速電圧で、およそ５．０×１０13／ｃ
ｍ2の注入条件で行っている。また、前記基板１の所定
領域上に形成される第３注入層９Ａ内の不純物は、後述
するように選択酸化膜１０Ａ及び素子分離膜１０Ｂの形
成工程時の熱処理により基板内に拡散されてＮチャネル
型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジス
タとを素子分離するためにＮチャネル型ＭＯＳトランジ
スタ側に形成されるチャネルストッパ層（Ｐ型層９）を
構成するものである。
【００２８】そして、図５に示すように前記レジスト膜
８を除去した後に、前記シリコン窒化膜７をマスクに基
板表面をＬＯＣＯＳ酸化して、およそ８００ｎｍ程度の
膜厚の選択酸化膜１０Ａ（第１のゲート酸化膜を構成す
る。）及び素子分離膜１０Ｂを形成する。このＬＯＣＯ
Ｓ酸化処理時の熱処理により前記第２注入層６Ａ内のリ
ンイオンが拡散されてドリフト領域（ＬＮ層３）内にＮ
型層６が形成され、また前記第３注入層９Ａ内のボロン
イオンが拡散されて素子分離膜１０Ｂ下にチャネルスト
ッパ層としてのＰ型層９が形成される。即ち、当該Ｎ型
層６は、本実施形態のＮチャネル型高耐圧ＭＯＳトラン
ジスタと混載されるＰチャネル型ＭＯＳトランジスタ
（例えば、５Ｖ程度の通常耐圧のＰチャネル型ＭＯＳト
ランジスタ）の素子分離膜下に形成するチャネルストッ
パ層の形成工程を転用しているため、Ｎ型層６の形成用
に新たに製造工程数が増大することはない。
８を除去した後に、前記シリコン窒化膜７をマスクに基
板表面をＬＯＣＯＳ酸化して、およそ８００ｎｍ程度の
膜厚の選択酸化膜１０Ａ（第１のゲート酸化膜を構成す
る。）及び素子分離膜１０Ｂを形成する。このＬＯＣＯ
Ｓ酸化処理時の熱処理により前記第２注入層６Ａ内のリ
ンイオンが拡散されてドリフト領域（ＬＮ層３）内にＮ
型層６が形成され、また前記第３注入層９Ａ内のボロン
イオンが拡散されて素子分離膜１０Ｂ下にチャネルスト
ッパ層としてのＰ型層９が形成される。即ち、当該Ｎ型
層６は、本実施形態のＮチャネル型高耐圧ＭＯＳトラン
ジスタと混載されるＰチャネル型ＭＯＳトランジスタ
（例えば、５Ｖ程度の通常耐圧のＰチャネル型ＭＯＳト
ランジスタ）の素子分離膜下に形成するチャネルストッ
パ層の形成工程を転用しているため、Ｎ型層６の形成用
に新たに製造工程数が増大することはない。
【００２９】続いて、図６において、前記基板１上を熱
酸化して前記選択酸化膜１０Ａ及び前記素子分離膜１０
Ｂ以外の領域におよそ４５ｎｍ程度の膜厚の第２のゲー
ト酸化膜１１を形成し、この第２のゲート酸化膜１１か
ら選択酸化膜１０Ａ（第１のゲート酸化膜）上にまたが
るようにゲート電極１２をおよそ４００ｎｍ程度の膜厚
で形成する。尚、本実施形態のゲート電極１２は、ＰＯ
Ｃｌ3を熱拡散源にしてリンドープし導電化を図ったポ
リシリコン膜から構成されている。更に言えば、このポ
リシリコン膜の上にタングステンシリサイド（ＷＳｉ
ｘ）膜等が積層されて成るポリサイド電極としても良
い。
酸化して前記選択酸化膜１０Ａ及び前記素子分離膜１０
Ｂ以外の領域におよそ４５ｎｍ程度の膜厚の第２のゲー
ト酸化膜１１を形成し、この第２のゲート酸化膜１１か
ら選択酸化膜１０Ａ（第１のゲート酸化膜）上にまたが
るようにゲート電極１２をおよそ４００ｎｍ程度の膜厚
で形成する。尚、本実施形態のゲート電極１２は、ＰＯ
Ｃｌ3を熱拡散源にしてリンドープし導電化を図ったポ
リシリコン膜から構成されている。更に言えば、このポ
リシリコン膜の上にタングステンシリサイド（ＷＳｉ
ｘ）膜等が積層されて成るポリサイド電極としても良
い。
【００３０】続いて、図７において、前記ゲート電極１
２，前記選択酸化膜１０Ａ及び前記素子分離膜１０Ｂを
マスクにＮ型不純物を注入して高濃度のＮ型拡散領域１
３（以下、ソース領域１３と称す。）及び高濃度のＮ型
拡散領域１４（以下、ドレイン領域１４と称す。）を形
成する。尚、本工程では、例えばリンイオンをおよそ７
０ＫｅＶの加速電圧で、およそ１．０×１０14／ｃｍ2
の注入量で注入し、更に、例えばヒ素イオンをおよそ８
０ＫｅＶの加速電圧で、およそ６．０×１０15／ｃｍ2
の注入量で注入することで、いわゆるＤＤＤ構造のソー
ス・ドレイン領域を形成している。更に言えば、前記ソ
ース・ドレイン領域１３，１４は、上記ＤＤＤ構造に限
定されるものではなく、いわゆるＬＤＤ構造であっても
構わない。
２，前記選択酸化膜１０Ａ及び前記素子分離膜１０Ｂを
マスクにＮ型不純物を注入して高濃度のＮ型拡散領域１
３（以下、ソース領域１３と称す。）及び高濃度のＮ型
拡散領域１４（以下、ドレイン領域１４と称す。）を形
成する。尚、本工程では、例えばリンイオンをおよそ７
０ＫｅＶの加速電圧で、およそ１．０×１０14／ｃｍ2
の注入量で注入し、更に、例えばヒ素イオンをおよそ８
０ＫｅＶの加速電圧で、およそ６．０×１０15／ｃｍ2
の注入量で注入することで、いわゆるＤＤＤ構造のソー
ス・ドレイン領域を形成している。更に言えば、前記ソ
ース・ドレイン領域１３，１４は、上記ＤＤＤ構造に限
定されるものではなく、いわゆるＬＤＤ構造であっても
構わない。
【００３１】以下、図示した説明は省略するが、基板全
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
【００３２】以上説明したように、本発明では前記ドレ
イン領域１４を取り囲むように形成されるドリフト領域
（ＬＮ層３）内に、前記ドレイン領域１４の近傍を取り
囲むように当該ドレイン領域１４の濃度よりも低く、ド
リフト領域（ＬＮ層３）の濃度よりも高いＮ型層６を形
成することで、耐圧劣化を生じさせることなく、当該ド
リフト領域の抵抗値を下げられる。従って、高耐圧ＭＯ
Ｓトランジスタのオン抵抗を減少させることができる。
イン領域１４を取り囲むように形成されるドリフト領域
（ＬＮ層３）内に、前記ドレイン領域１４の近傍を取り
囲むように当該ドレイン領域１４の濃度よりも低く、ド
リフト領域（ＬＮ層３）の濃度よりも高いＮ型層６を形
成することで、耐圧劣化を生じさせることなく、当該ド
リフト領域の抵抗値を下げられる。従って、高耐圧ＭＯ
Ｓトランジスタのオン抵抗を減少させることができる。
【００３３】更に言えば、上述したように低オン抵抗化
が可能になるため、当該高耐圧ＭＯＳトランジスタのゲ
ート幅（ＧＷ）サイズを小さくでき、トランジスタの占
有面積の縮小化を可能にすることができる。
が可能になるため、当該高耐圧ＭＯＳトランジスタのゲ
ート幅（ＧＷ）サイズを小さくでき、トランジスタの占
有面積の縮小化を可能にすることができる。
【００３４】また、本発明では、前記Ｎ型層６の形成工
程が、混載されるＰチャネル型ＭＯＳトランジスタの素
子分離膜下にＮ型不純物層から成るチャネルストッパ層
を形成する工程を転用し、同一工程で形成しているため
に製造工程数が増大することがなく、作業性が良い。
程が、混載されるＰチャネル型ＭＯＳトランジスタの素
子分離膜下にＮ型不純物層から成るチャネルストッパ層
を形成する工程を転用し、同一工程で形成しているため
に製造工程数が増大することがなく、作業性が良い。
【００３５】更に、図７に示すように前記Ｎ型層６が、
第１のゲート酸化膜を介して前記ゲート電極の一端部に
隣接し、かつ前記素子分離膜１０Ｂの一端部に隣接する
位置まで前記ドレイン領域１４の近傍を略一様に取り囲
むように形成されているため、当該ドレイン領域１４の
近傍は均一な濃度分布を持つことになり、局部的な濃度
分布の異なりによる局所的な電界集中を避けることがで
きる。
第１のゲート酸化膜を介して前記ゲート電極の一端部に
隣接し、かつ前記素子分離膜１０Ｂの一端部に隣接する
位置まで前記ドレイン領域１４の近傍を略一様に取り囲
むように形成されているため、当該ドレイン領域１４の
近傍は均一な濃度分布を持つことになり、局部的な濃度
分布の異なりによる局所的な電界集中を避けることがで
きる。
【００３６】
【発明の効果】本発明によれば、ドリフト領域内に形成
される高濃度ドレイン領域の近傍を取り囲むように当該
ドレイン領域の濃度よりも低く、ドリフト領域の濃度よ
りも高い不純物層を形成することで、耐圧劣化を生じさ
せることなく、当該ドリフト領域の抵抗値を下げること
ができ、低オン抵抗化が可能になる。
される高濃度ドレイン領域の近傍を取り囲むように当該
ドレイン領域の濃度よりも低く、ドリフト領域の濃度よ
りも高い不純物層を形成することで、耐圧劣化を生じさ
せることなく、当該ドリフト領域の抵抗値を下げること
ができ、低オン抵抗化が可能になる。
【００３７】また、上述したように低オン抵抗化が可能
になるため、トランジスタのゲート幅（ＧＷ）サイズを
小さくでき、当該トランジスタの占有面積の縮小化が図
れる。
になるため、トランジスタのゲート幅（ＧＷ）サイズを
小さくでき、当該トランジスタの占有面積の縮小化が図
れる。
【００３８】更に、本発明ではドリフト領域内に形成さ
れる高濃度ドレイン領域の近傍を取り囲むように形成さ
れる不純物層の形成工程を、混載される他の導電型ＭＯ
Ｓトランジスタ側の素子分離膜下に形成するチャネルス
トッパ層形成工程を転用しているため、製造工程数が増
大するという問題は発生しない。
れる高濃度ドレイン領域の近傍を取り囲むように形成さ
れる不純物層の形成工程を、混載される他の導電型ＭＯ
Ｓトランジスタ側の素子分離膜下に形成するチャネルス
トッパ層形成工程を転用しているため、製造工程数が増
大するという問題は発生しない。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来技術の課題を説明するための図である。
フロントページの続き Ｆターム(参考） 5F040 DA10 DA20 DA22 DB03 DC01 EC01 EC07 EC13 EC24 ED09 EF02 EF13 EF18 EK01 EK02 FB01 FC17
Claims (7)
- 【請求項１】 第１導電型の半導体層上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極に隣
接するように形成された第２導電型の高濃度ソース領域
と、前記ゲート電極と離間された位置に形成された第２
導電型の高濃度ドレイン領域と、このドレイン領域を取
り囲むように形成された第２導電型のドリフト領域とを
有する半導体装置において、 前記高濃度ドレイン領域の近傍を取り囲むように当該ド
レイン領域の濃度よりも低く前記ドリフト領域の濃度よ
りも高い濃度を有する第２導電型不純物層が形成されて
いることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体層上に形成された第
１のゲート酸化膜から第２のゲート酸化膜上にまたがる
ように形成されたゲート電極と、このゲート電極に隣接
するように形成された第２導電型のソース領域と、前記
ゲート電極と離間された位置に形成された第２導電型の
ドレイン領域と、このドレイン領域を取り囲むように形
成された第２導電型のドリフト領域とを有する半導体装
置において、 前記高濃度ドレイン領域の近傍を取り囲むように当該ド
レイン領域の濃度よりも低く前記ドリフト領域の濃度よ
りも高い濃度を有する第２導電型不純物層が形成されて
いることを特徴とする半導体装置。 - 【請求項３】 前記第２導電型不純物層は、少なくとも
前記ドレイン領域の一端部から前記ゲート電極の一端部
に隣接するように形成されていることを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項４】 前記第２導電型不純物層は、前記第１の
ゲート酸化膜を介して前記ゲート電極の一端部に隣接す
るように前記ドレイン領域の近傍を取り囲むように略一
様に形成されていることを特徴とする請求項２に記載の
半導体装置。 - 【請求項５】 第１導電型の半導体層上にゲート酸化膜
を介してゲート電極を形成する工程と、このゲート電極
に隣接するように第２導電型の高濃度ソース領域を形成
すると共に前記ゲート電極と離間された位置に第２導電
型の高濃度ドレイン領域を形成する工程と、このドレイ
ン領域を取り囲むように第２導電型のドリフト領域を形
成する工程とを有する半導体装置の製造方法において、 前記高濃度ドレイン領域の近傍を取り囲むように当該ド
レイン領域の濃度よりも低く前記ドリフト領域の濃度よ
りも高い濃度を有する第２導電型不純物層を形成する工
程を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体層内に第２導電型不
純物をイオン注入して第１の注入層を形成し、これを拡
散させることで第１の第２導電型層を形成する工程と、 前記第２導電型層内に第２導電型不純物をイオン注入し
て第２の注入層を形成する工程と、 前記半導体層上の所定領域に耐酸化性膜を形成する工程
と、 前記耐酸化性膜を含む前記半導体層上の所定領域にレジ
スト膜を形成した後に前記耐酸化性膜及び前記レジスト
膜をマスクに第１導電型不純物をイオン注入して前記半
導体層上の所定領域に第３の注入層を形成する工程と、 前記レジスト膜を除去した後に前記耐酸化性膜をマスク
に半導体層をＬＯＣＯＳ酸化して選択酸化膜及び素子分
離膜を形成すると共に前記第２，第３の注入層内の不純
物を拡散させて第２の第２導電型層及び第１導電型層を
形成する工程と、 前記選択酸化膜及び素子分離膜をマスクに前記半導体層
上を熱酸化してゲート酸化膜を形成する工程と、 前記ゲート酸化膜から選択酸化膜上にまたがるようにゲ
ート電極を形成する工程と、 前記ゲート電極及び前記選択酸化膜をマスクに第２導電
型不純物をイオン注入して前記ゲート電極に隣接するよ
うに第２導電型のソース領域を形成すると共に前記ゲー
ト電極と離間された位置に第２導電型のドレイン領域を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項７】 前記第２導電型不純物層の形成工程は、
混載される第１導電型ＭＯＳトランジスタとの間に形成
される素子分離膜下に第２導電型のチャネルストッパ層
を形成する工程と同一工程であることを特徴とする請求
項５または請求項６に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356043A JP2002158349A (ja) | 2000-11-22 | 2000-11-22 | 半導体装置とその製造方法 |
| TW090103346A TW512533B (en) | 2000-04-26 | 2001-02-15 | Semiconductor device and its manufacturing process |
| US09/789,163 US6638827B2 (en) | 2000-04-26 | 2001-02-20 | Semiconductor device and method of manufacturing it |
| KR10-2001-0012568A KR100393153B1 (ko) | 2000-04-26 | 2001-03-12 | 반도체 장치 및 그 제조 방법 |
| CNB011113464A CN1223007C (zh) | 2000-04-26 | 2001-03-12 | 半导体装置及其制造方法 |
| US10/651,855 US7087961B2 (en) | 2000-04-26 | 2003-08-29 | Semiconductor device with reduced on-state resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356043A JP2002158349A (ja) | 2000-11-22 | 2000-11-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158349A true JP2002158349A (ja) | 2002-05-31 |
Family
ID=18828355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000356043A Pending JP2002158349A (ja) | 2000-04-26 | 2000-11-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002158349A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079208A (ja) * | 2003-08-28 | 2005-03-24 | Nec Electronics Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| JP2007266473A (ja) * | 2006-03-29 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2009105392A (ja) * | 2007-10-02 | 2009-05-14 | Ricoh Co Ltd | 半導体装置 |
| JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177376A (ja) * | 1992-12-04 | 1994-06-24 | Toyota Motor Corp | Ｍｏｓ電界効果半導体装置の製造方法 |
| JPH0730107A (ja) * | 1993-07-13 | 1995-01-31 | Sony Corp | 高耐圧トランジスタ及びその製造方法 |
| JPH11121742A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | 高耐圧半導体装置 |
| JPH11163336A (ja) * | 1997-11-28 | 1999-06-18 | Nec Corp | 半導体装置 |
| JP2000174218A (ja) * | 1998-12-04 | 2000-06-23 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6117738A (en) * | 1998-11-20 | 2000-09-12 | United Microelectronics Corp. | Method for fabricating a high-bias semiconductor device |
| JP2000294742A (ja) * | 1999-04-06 | 2000-10-20 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2000
- 2000-11-22 JP JP2000356043A patent/JP2002158349A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177376A (ja) * | 1992-12-04 | 1994-06-24 | Toyota Motor Corp | Ｍｏｓ電界効果半導体装置の製造方法 |
| JPH0730107A (ja) * | 1993-07-13 | 1995-01-31 | Sony Corp | 高耐圧トランジスタ及びその製造方法 |
| JPH11121742A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Corp | 高耐圧半導体装置 |
| JPH11163336A (ja) * | 1997-11-28 | 1999-06-18 | Nec Corp | 半導体装置 |
| US6117738A (en) * | 1998-11-20 | 2000-09-12 | United Microelectronics Corp. | Method for fabricating a high-bias semiconductor device |
| JP2000174218A (ja) * | 1998-12-04 | 2000-06-23 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2000294742A (ja) * | 1999-04-06 | 2000-10-20 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079208A (ja) * | 2003-08-28 | 2005-03-24 | Nec Electronics Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| US7750402B2 (en) | 2003-08-28 | 2010-07-06 | Nec Electronics Corporation | Lateral planar type power semiconductor device including drain buried region immediately below drain region and its manufacturing method |
| JP2007266473A (ja) * | 2006-03-29 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2009105392A (ja) * | 2007-10-02 | 2009-05-14 | Ricoh Co Ltd | 半導体装置 |
| JP2015023208A (ja) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3142132B2 (ja) | Ｃｍｏｓ装置の製造方法 | |
| US6649982B2 (en) | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors | |
| US6638827B2 (en) | Semiconductor device and method of manufacturing it | |
| JP2002124671A (ja) | 半導体装置とその製造方法 | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP4804666B2 (ja) | 半導体装置の製造方法 | |
| JP2745228B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JP2002158349A (ja) | 半導体装置とその製造方法 | |
| US6489209B1 (en) | Manufacturing method of LDD-type MOSFET | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JP2796047B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| JP2000068499A (ja) | 半導体装置とその製造方法 | |
| JPH0837239A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20050170620A1 (en) | Transistors for semiconductor device and methods of fabricating the same | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JP3454776B2 (ja) | 半導体装置とその製造方法 | |
| JP2900686B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0824147B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002134738A (ja) | 半導体装置とその製造方法 | |
| JP2002208694A (ja) | 半導体装置およびその製造方法 | |
| JPH07297397A (ja) | 半導体装置の製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JP2003092401A (ja) | 半導体装置の製造方法 | |
| JPH08186252A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071031 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090205 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110805 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120105 |