JP2007266473A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、高耐圧トランジスタを備えた半導体装置に関し、高耐圧トランジスタの耐圧を高耐圧にすると共に、ソース−ドレイン間のオン抵抗を小さくすることを課題とする。
【解決手段】Ｎチャネル型高耐圧ＭＯＳトランジスタ１２において、Ｎ型拡散領域１６に、ドレイン領域１８とゲート電極２４が設けられたフィールド酸化膜２１の少なくとも一部分とを連続して覆うようにＮ型拡散領域１７を設け、Ｎ型拡散領域１７のＮ型不純物濃度をＮ型拡散領域１６のＮ型不純物濃度よりも高く、かつドレイン領域１８のＮ型不純物濃度よりも低くする。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、高耐圧トランジスタを備えた半導体装置に関する。
図２０は、従来の高耐圧トランジスタを備えた半導体装置の断面図である。
図２０を参照するに、半導体装置１００は、半導体基板１０１と、高耐圧トランジスタであるＮチャネル型ＭＯＳトランジスタ１０２とを有した構成とされている。
Ｎチャネル型ＭＯＳトランジスタ１０２は、半導体基板１０１に設けられている。Ｎチャネル型ＭＯＳトランジスタ１０２は、Ｐウェル層１０３と、Ｎ型拡散層１０４と、ドレイン領域１０５と、ソース領域１０６と、フィールド酸化膜１０７と、ゲート酸化膜１０８と、ゲート電極１０９とを有する。
Ｐウェル層１０３は、半導体基板１０１に設けられている。Ｎ型拡散層１０４は、Ｐウェル層１０３に設けられている。Ｎ型拡散層１０４は、実効的なドレイン領域である。Ｎ型拡散層１０４は、Ｎ型不純物をＰウェル層１０３にドーピングすることで形成される。Ｎ型拡散層１０４のＮ型不純物濃度は、ドレイン領域１０５のＮ型不純物濃度よりも低くなるように設定されている。
ドレイン領域１０５は、Ｎ型拡散層１０４に設けられている。ドレイン領域１０５は、Ｎ型不純物をドーピングすることで形成されている。ドレイン領域１０５には、ドレイン用電極（図示せず）が接続される。ドレイン領域１０５のＮ型不純物濃度は、Ｎ型拡散層１０４の不純物濃度よりも高くなるように設定されている。ソース領域１０６は、Ｐウェル層１０３に設けられている。ソース領域１０６の上面には、ソース用電極（図示せず）が接続される。
フィールド酸化膜１０７は、半導体基板１０１、Ｐウェル層１０３、及びＮ型拡散層１０４上に設けられている。ゲート酸化膜１０８は、Ｎ型拡散層１０４とソース領域１０６との間に位置するＰウェル層１０３に設けられている。ゲート電極１０９は、ゲート酸化膜１０８からＮ型拡散層１０４上に配置されたフィールド酸化膜１０７に亘るように設けられている。
このような構成とされた半導体装置１００では、Ｎチャネル型ＭＯＳトランジスタ１０２の耐圧を高くするために、Ｎ型拡散層１０４のＮ型不純物濃度を低くすることが行われている（例えば、特許文献１参照。）。
特開平２−１０２５７６号公報
しかしながら、従来の半導体装置１００では、Ｎチャネル型ＭＯＳトランジスタ１０２の耐圧を高くすることは可能であるが、Ｎ型拡散層１０４の不純物濃度を低くすることにより、ソース−ドレイン間のオン抵抗（ＭＯＳトランジスタがオン（ＯＮ）するときの抵抗）が大きくなってしまうという問題があった。
そこで、本発明は上記の点に鑑みてなされたものであり、高耐圧トランジスタの耐圧を高耐圧にすると共に、ソース−ドレイン間のオン抵抗を小さくすることのできる半導体装置を提供することを目的とする。
本発明の一観点によれば、半導体基板（１１）に形成された第１導電型ウェル層（１４）と、前記第１導電型ウェル層（１４）に形成された第２導電型第１拡散領域（１６）と、前記第２導電型第１拡散領域（１６）よりも不純物濃度の高い第２導電型第２拡散領域（１８）と、前記第２導電型第１拡散領域（１６）上に設けられ、前記第２導電型第２拡散領域（１８）を囲むように配置されたフィールド酸化膜（２１）と、前記第１導電型ウェル層（１４）上に設けられ、前記フィールド酸化膜（２１）と接触するゲート酸化膜（２２）と、前記ゲート酸化膜（２２）上から前記フィールド酸化膜（２１）上に亘って設けられたゲート電極（２４）とを有する高耐圧トランジスタ（１２）を備えた半導体装置（１０）であって、前記第２導電型第１拡散領域（１６）に、前記第２導電型第２拡散領域（１８）の底部（１８Ａ）と前記ゲート電極（２４）が設けられたフィールド酸化膜（２１）の底部（２１Ａ）の少なくとも一部分とを覆うように第２導電型第３拡散領域（１７）を設け、前記第２導電型第３拡散領域（１７）の不純物濃度を、前記第２導電型第１拡散領域（１６）の不純物濃度よりも高く、かつ前記第２導電型第２拡散領域（１８）の不純物濃度よりも低くしたことを特徴とする半導体装置（１０）が提供される。
本発明によれば、第２導電型第２拡散領域（１８）よりも不純物濃度の低い第２導電型第１拡散領域（１６）を設けると共に、第２導電型第１拡散領域（１６）に第２導電型第２拡散領域（１８）の底部（１８Ａ）とゲート電極（２４）が設けられたフィールド酸化膜（２１）の底部（２１Ａ）の少なくとも一部分とを覆うように第２導電型第３拡散領域（１７）を設け、第２導電型第３拡散領域（１７）の不純物濃度を、第２導電型第３拡散領域（１７）の不純物濃度を第２導電型第１拡散領域（１６）の不純物濃度よりも高く、かつ第２導電型第２拡散領域（１８）の不純物濃度よりも低くすることにより、高耐圧トランジスタ（１２）の耐圧を高耐圧にすると共に、ソース−ドレイン間のオン抵抗を小さくすることができる。
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
本発明は、高耐圧トランジスタの耐圧を高耐圧にすると共に、ソース−ドレイン間のオン抵抗を小さくすることができる。
次に、図面に基づいて本発明の実施の形態を説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
図１を参照するに、本発明の第１の実施の形態に係る半導体装置１０は、半導体基板１１と、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２と、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３とを有する。なお、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２では、第１導電型をＰ型、第２導電型をＮ型とし、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３では、第１導電型をＮ型、第２導電型をＰ型として以下の説明をする。
半導体基板１１は、板状とされている。半導体基板１１は、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２及びＰチャネル型高耐圧ＭＯＳトランジスタ１３を形成するためのものである。半導体基板１１としては、例えば、シリコンよりなるＰ型の半導体基板またはＮ型の半導体基板を用いることができる。
Ｎチャネル型高耐圧ＭＯＳトランジスタ１２は、Ｐウェル層１４と、ソース領域１５と、Ｎ型第１拡散領域であるＮ型拡散領域１６と、Ｎ型第３拡散領域であるＮ型拡散領域１７と、Ｎ型第２拡散領域であるドレイン領域１８と、フィールド酸化膜２１と、ゲート酸化膜２２と、ゲート電極２４と、絶縁膜２７と、ソース用引き出し電極２９と、ゲート用引き出し電極３１と、ドレイン用引き出し電極３２と、酸化膜５５を有する。
Ｐウェル層１４は、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２の形成領域に対応する半導体基板１１に設けられている。Ｐウェル層１４は、Ｐ型不純物を半導体基板１１に拡散させることで形成する。
ソース領域１５は、Ｐウェル層１４に設けられている。ソース領域１５は、高濃度のＮ型不純物をＰウェル層１４に拡散させることで形成する。ソース領域１５のＮ型不純物濃度は、例えば、１．０Ｅ２０ｃｍ−３とすることができる。また、ソース領域１５の深さ（酸化膜５５を基準としたときのソース領域１５の深さ）は、例えば、０．３μｍとすることができる。
Ｎ型拡散領域１６は、ソース領域１５から離間したＰウェル層１４に設けられている。Ｎ型拡散領域１６は、ドレイン領域１８が形成されたＮ型拡散領域１７の底部を囲むように配置されている。Ｎ型拡散領域１６は、Ｎ型不純物をＰウェル層１４に拡散させることで形成する。Ｎ型拡散領域１６のＮ型不純物濃度は、ドレイン領域１８及びＮ型拡散領域１７のＮ型不純物濃度よりも低くなるように設定されている。ドレイン領域１８のＮ型不純物濃度が１．０Ｅ２０ｃｍ３、Ｎ型拡散領域１７のＮ型不純物濃度が１．０Ｅ１９ｃｍ−３の場合、Ｎ型拡散領域１６のＮ型不純物の濃度は、例えば、１．０Ｅ１７ｃｍ−３とすることができる。また、Ｎ型拡散領域１６の深さＤ１（ゲート酸化膜２２の下面を基準としたときのＮ型拡散領域１６の深さ）は、例えば、２．０μｍとすることができる。
このように、Ｎ型不純物濃度がドレイン領域１８及びＮ型拡散領域１７のよりも低いＮ型拡散領域１６を、ドレイン領域１８が形成されたＮ型拡散領域１７の底部を覆うようにＰウェル層１４に設けることにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２の耐圧を高くすることができる。
Ｎ型拡散領域１７は、Ｎ型拡散領域１６に設けられている。Ｎ型拡散領域１７は、ドレイン領域１８の底部１８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ａの少なくとも一部分とを連続して覆うように配置されている。Ｎ型拡散領域１７は、Ｎ型拡散領域１６にＮ型不純物を拡散させることで形成する。Ｎ型拡散領域１７のＮ型不純物濃度は、Ｎ型拡散領域１６のＮ型不純物濃度よりも高く、かつドレイン領域１８のＮ型不純物濃度よりも低い。Ｎ型拡散領域１６のＮ型不純物濃度が１．０Ｅ１７ｃｍ−３、ドレイン領域１８のＮ型不純物濃度が１．０Ｅ２０ｃｍ−３の場合、Ｎ型拡散領域１７のＮ型不純物の濃度は、例えば、１．０Ｅ１９ｃｍ−３とすることができる。Ｎ型拡散領域１７の深さＤ２（ゲート酸化膜２２の下面を基準としたときのＮ型拡散領域１７の深さ）は、例えば、１．０μｍとすることができる。また、Ｎ型拡散領域１６の外周面とＮ型拡散領域１７の外周面との間隔Ｗ１〜Ｗ３は、例えば、１．０μｍとすることができる。
このように、ドレイン領域１８の底部１８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ａの少なくとも一部分とを連続して覆うようにＮ型拡散領域１７を設け、Ｎ型拡散領域１７のＮ型不純物濃度をＮ型拡散領域１６のＮ型不純物濃度よりも高く、かつドレイン領域１８のＮ型不純物濃度よりも低くすることにより、ソース−ドレイン間の電子の移動経路にＮ型拡散領域１６よりもＮ型不純物濃度の高いＮ型拡散領域１７が配置されるため、ソース−ドレイン間のオン抵抗を小さくすることができる。
ドレイン領域１８は、Ｎ型拡散領域１７に設けられている。ドレイン領域１８は、ドレイン用引き出し電極３２と電気的に接続されている。ドレイン領域１８は、Ｎ型不純物をＮ型拡散領域１７に拡散させることで形成する。ドレイン領域１８のＮ型不純物濃度は、例えば、１．０Ｅ２０ｃｍ−３とすることができる。また、ドレイン領域１８の深さ（酸化膜５５を基準としたときのドレイン領域１８の深さ）は、例えば、０．３μｍとすることができる。
フィールド酸化膜２１は、半導体基板１１、Ｐウェル層１４、及びＮ型拡散領域１６，１７上に設けられている。フィールド酸化膜２１の一部は、ドレイン領域１８を囲むように設けられている。
ゲート酸化膜２２は、ソース領域１５とＮ型拡散領域１６との間に位置するＰウェル層１４上に設けられている。ゲート電極２４は、ゲート酸化膜２２上からゲート酸化膜２２と接触するフィールド酸化膜２１上に亘って設けられている。ゲート電極２４は、ゲート用引き出し電極３１と電気的に接続されている。ゲート電極２４の材料としては、例えば、ポリシリコンを用いることができる。
絶縁膜２７は、フィールド酸化膜２１、ゲート電極２４、及び酸化膜５５上を覆うように設けられている。絶縁膜２７は、ソース領域１５を露出する開口部２７Ａと、ゲート電極２４を露出する開口部２７Ｂと、ドレイン領域１８を露出する開口部２７Ｃとを有する。絶縁膜２７としては、例えば、酸化膜を用いることができる。
ソース用引き出し電極２９は、開口部２７Ａに設けられている。ソース用引き出し電極２９は、ソース領域１５と電気的に接続されている。ゲート用引き出し電極３１は、開口部２７Ｂに設けられている。ゲート用引き出し電極３１は、ゲート電極２４と電気的に接続されている。ドレイン用引き出し電極３２は、開口部２７Ｃに設けられている。ドレイン用引き出し電極３２は、ドレイン領域１８と電気的に接続されている。
酸化膜５５は、ソース用引き出し電極２９と接触していない部分のソース領域１５と、ドレイン用引き出し電極３２と接触していない部分のドレイン領域１８とを覆うように設けられている。
Ｐチャネル型高耐圧ＭＯＳトランジスタ１３は、Ｎウェル層３４と、ソース領域３５と、Ｐ型第１拡散領域であるＰ型拡散領域３６と、Ｐ型第３拡散領域であるＰ型拡散領域３７と、Ｐ型第２拡散領域であるドレイン領域３８と、フィールド酸化膜２１と、ゲート酸化膜４２と、ゲート電極４４と、絶縁膜２７と、ソース用引き出し電極４７と、ゲート用引き出し電極４８と、ドレイン用引き出し電極４９と、酸化膜５５とを有する。
Ｎウェル層３４は、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３の形成領域に対応する半導体基板１１に設けられている。Ｎウェル層３４は、Ｎ型不純物を半導体基板１１に拡散させることで形成する。
ソース領域３５は、Ｎウェル層３４に設けられている。ソース領域３５は、高濃度のＰ型不純物をＮウェル層３４に拡散させることで形成する。ソース領域３５のＰ型不純物濃度は、例えば、１．０Ｅ２０ｃｍ−３とすることができる。また、ソース領域３５の深さ（酸化膜５５を基準としたときのソース領域３５の深さ）は、例えば、０．３μｍとすることができる。
Ｐ型拡散領域３６は、ソース領域３５から離間したＮウェル層３４に設けられている。Ｐ型拡散領域３６は、ドレイン領域３８が形成されたＰ型拡散領域３７の底部を覆うように配置されている。Ｐ型拡散領域３６は、Ｐ型不純物をＮウェル層３４に拡散させることで形成する。Ｐ型拡散領域３６のＰ型不純物濃度は、ドレイン領域３８及びＰ型拡散領域３７のＰ型不純物濃度よりも低くなるように設定されている。ドレイン領域３８のＰ型不純物濃度が１．０Ｅ２０ｃｍ−３、Ｐ型拡散領域３７のＰ型不純物濃度が１．０Ｅ１９ｃｍ−３の場合、Ｐ型拡散領域３６のＰ型不純物の濃度は、例えば、１．０Ｅ２０ｃｍ−３とすることができる。また、Ｐ型拡散領域３６の深さＤ３（ゲート酸化膜４２の下面を基準としたときのＰ型拡散領域３６の深さ）は、例えば、２．０μｍとすることができる。
このように、Ｐ型不純物濃度がドレイン領域３８及びＰ型拡散領域３７よりも低いＰ型拡散領域３６を、ドレイン領域３８が形成されたＰ型拡散領域３７の底部を覆うようにＮウェル層３４に設けることにより、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３の耐圧を高くすることができる。
Ｐ型拡散領域３７は、Ｐ型拡散領域３６に設けられている。Ｐ型拡散領域３７は、ドレイン領域３８の底部３８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ｂの少なくとも一部分とを連続して覆うように配置されている。Ｐ型拡散領域３７は、Ｐ型拡散領域３６にＰ型不純物を拡散させることで形成する。Ｐ型拡散領域３７のＰ型不純物濃度は、Ｐ型拡散領域３６のＰ型不純物濃度よりも高く、かつドレイン領域３８のＰ型不純物濃度よりも低い。Ｐ型拡散領域３６のＰ型不純物濃度が１．０Ｅ１７ｃｍ−３、ドレイン領域３８のＰ型不純物濃度が１．０Ｅ２０ｃｍ−３の場合、Ｐ型拡散領域３７のＰ型不純物の濃度は、例えば、１．０Ｅ１９ｃｍ−３とすることができる。また、Ｐ型拡散領域３７の深さＤ４（ゲート酸化膜４２の下面を基準としたときのＰ型拡散領域３７の深さ）は、例えば、１．０μｍとすることができる。
このように、Ｐ型拡散領域３６にドレイン領域３８の底部３８Ａとゲート電極４４が設けられたフィールド酸化膜２１の底部２１Ｂの少なくとも一部分とを連続して覆うようにＰ型拡散領域３７を設け、Ｐ型拡散領域３７のＰ型不純物濃度をＰ型拡散領域３６のＰ型不純物濃度よりも高く、かつドレイン領域３８のＰ型不純物濃度よりも低くすることにより、ソース−ドレイン間の正孔の移動経路にＰ型拡散領域３６よりもＰ型不純物濃度の高いＰ型拡散領域３７が配置されるため、ソース−ドレイン間のオン抵抗を小さくすることができる。
ドレイン領域３８は、Ｐ型拡散領域３７に設けられている。ドレイン領域３８は、ドレイン用引き出し電極４９と電気的に接続されている。ドレイン領域３８は、Ｐ型不純物をＰ型拡散領域３７に拡散させることで形成する。ドレイン領域３８のＰ型不純物濃度は、例えば、１．０Ｅ２０ｃｍ−３とすることができる。また、Ｐ型拡散領域３６の外周面とＰ型拡散領域３７の外周面との間隔Ｗ４〜Ｗ６は、例えば、１．０μｍとすることができる。
フィールド酸化膜２１は、半導体基板１１、Ｎウェル層３４、及びＰ型拡散領域３６，３７上に設けられている。フィールド酸化膜２１の一部は、ドレイン領域３８を囲むように設けられている。
ゲート酸化膜４２は、ソース領域３５とＰ型拡散領域３６との間に位置するＮウェル層３４上に設けられている。ゲート電極４４は、ゲート酸化膜４２上からゲート酸化膜４２と接触するフィールド酸化膜２１上に亘って設けられている。ゲート電極４４は、ゲート用引き出し電極４８と電気的に接続されている。ゲート電極４４の材料としては、例えば、ポリシリコンを用いることができる。
絶縁膜２７は、フィールド酸化膜２１、ゲート電極４４、及び酸化膜５５上を覆うように設けられている。絶縁膜２７は、ソース領域３５を露出する開口部２７Ｄと、ゲート電極４４を露出する開口部２７Ｅと、ドレイン領域３８を露出する開口部２７Ｆとを有する。絶縁膜２７としては、例えば、酸化膜を用いることができる。
ソース用引き出し電極４７は、開口部２７Ｄに設けられている。ソース用引き出し電極４７は、ソース領域３５と電気的に接続されている。ゲート用引き出し電極４８は、開口部２７Ｅに設けられている。ゲート用引き出し電極４８は、ゲート電極４４と電気的に接続されている。ドレイン用引き出し電極４９は、開口部２７Ｆに設けられている。ドレイン用引き出し電極４９は、ドレイン領域３８と電気的に接続されている。
酸化膜５５は、ソース用引き出し電極４７と接触していない部分のソース領域３５と、ドレイン用引き出し電極４９と接触していない部分のドレイン領域３８とを覆うように設けられている。
本実施の形態の半導体装置によれば、ドレイン領域１８の底部１８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ａの少なくとも一部分とを連続して覆うＮ型拡散領域１７を設け、Ｎ型拡散領域１７のＮ型不純物濃度をＮ型拡散領域１６のＮ型不純物濃度よりも高く、かつドレイン領域１８のＮ型不純物濃度よりも低くすることにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２の耐圧を高耐圧にすると共に、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２のソース−ドレイン間のオン抵抗を小さくすることができる。
また、Ｐ型拡散領域３６にドレイン領域３８の底部３８Ａとゲート電極４４が設けられたフィールド酸化膜２１の底部２１Ｂの少なくとも一部分とを連続して覆うＰ型拡散領域３７を設け、Ｐ型拡散領域３７のＰ型不純物濃度をＰ型拡散領域３６のＰ型不純物濃度よりも高く、かつドレイン領域３８のＰ型不純物濃度よりも低くすることにより、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３の耐圧を高耐圧にすると共に、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３のソース−ドレイン間のオン抵抗を小さくすることができる。
なお、Ｎ型拡散領域１７は、ドレイン領域１８の底部１８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ａの少なくとも一部分とを覆うように設ければよい。また、Ｐ型拡散領域３７は、ドレイン領域３８の底部３８Ａとゲート電極２４が設けられたフィールド酸化膜２１の底部２１Ｂの少なくとも一部分とを覆うように設ければよい。
図２〜図１８は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図２〜図１８において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
始めに、図２に示す工程では、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２が形成されるＮ型高耐圧ＭＯＳトランジスタ形成領域Ａと、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３が形成されるＰ型高耐圧ＭＯＳトランジスタ形成領域Ｂとを有した半導体基板１１を準備する。
Ｐ型高耐圧ＭＯＳトランジスタ形成領域Ｂは、Ｎ型高耐圧ＭＯＳトランジスタ形成領域Ａと隣接するように配置されている。半導体基板１１としては、例えば、シリコンからなるＰ型の半導体基板またはＮ型の半導体基板を用いることができる。
次いで、図３に示す工程では、半導体基板１１の上面１１Ａを覆うように酸化膜５５を形成し、その後、酸化膜５５上に開口部５６Ａを有したレジスト膜５６を形成する。開口部５６Ａは、Ｐウェル層１４の形成領域に対応する酸化膜５５を露出するように形成する。次いで、開口部５６Ａに露出された酸化膜５５を介して、半導体基板１１にＰ型不純物をドーピングする。その後、レジスト膜５６を除去して、ドーピングしたＰ型不純物を拡散させて、Ｐウェル層１４を形成する。なお、図３では、説明の便宜上、レジスト膜５６を図示した。
次いで、図４に示す工程では、先に説明した図３に示す工程と同様な手法により、半導体基板１１にＮ型不純物を拡散させてＮウェル層３４を形成する。
次いで、図５に示す工程では、酸化膜５５上に開口部５７Ａを有したレジスト膜５７を形成する。開口部５７Ａは、Ｎ型拡散領域１６の形成領域に対応する酸化膜５５を露出するように形成する。次いで、開口部５７Ａに露出された酸化膜５５を介して、Ｐウェル層１４にＮ型不純物をドーピングする。このときのＮ型不純物濃度は、例えば、１．０×１０１７ｃｍ−３とすることができる。その後、レジスト膜５７を除去して、ドーピングしたＮ型不純物を拡散させて、Ｎ型拡散領域１６を形成する。Ｎ型拡散領域１６の深さＤ１は、例えば、２μｍとすることができる。なお、図５では、説明の便宜上、レジスト膜５７を図示した。
次いで、図６に示す工程では、先に説明した図５に示す工程と同様な手法により、Ｎウェル層３４にＰ型不純物を拡散させてＰ型拡散領域３６を形成する。このときのＰ型不純物濃度は、例えば、１．０Ｅ１７ｃｍ−３とすることができる。また、Ｐ型拡散領域３６の深さＤ３は、例えば、２．０μｍとすることができる。
次いで、図７に示す工程では、酸化膜５５上に開口部５９Ａを有したレジスト膜５９を形成する。開口部５９Ａは、Ｎ型拡散領域１７の形成領域に対応する酸化膜５５を露出するように形成する。次いで、開口部５９Ａに露出された酸化膜５５を介して、Ｎ型拡散領域１６にＮ型不純物をドーピングする。このときのＮ型不純物濃度は、Ｎ型拡散領域１６のＮ型不純物濃度よりも高く、例えば、１．０Ｅ１９ｃｍ−３とすることができる。その後、レジスト膜５９を除去して、ドーピングしたＮ型不純物を拡散させて、Ｎ型拡散領域１７を形成する。Ｎ型拡散領域１６の深さＤ１が２．０μｍの場合、Ｎ型拡散領域１７の深さＤ２は、例えば、１．０μとすることができる。また、Ｎ型拡散領域１６の外周面とＮ型拡散領域１７の外周面との間隔Ｗ１〜Ｗ３は、例えば、１．０μｍとすることができる。なお、図７では、説明の便宜上、レジスト膜５９を図示した。
次いで、図８に示す工程では、先に説明した図７に示す工程と同様な手法により、Ｐ型拡散領域３６にＰ型不純物を拡散させてＰ型拡散領域３７を形成する。このときのＰ型不純物濃度は、例えば、１．０Ｅ１９ｃｍ−３とすることができる。Ｐ型拡散領域３６の深さＤ３が２．０μｍの場合、Ｐ型拡散領域３７の深さＤ４は、例えば、１．０μとすることができる。また、Ｐ型拡散領域３６の外周面とＰ型拡散領域３７の外周面との間隔Ｗ４〜Ｗ６は、例えば、１．０μｍとすることができる。
次いで、図９に示す工程では、絶縁膜５５上に開口部６１Ａを有した窒化膜６１を形成する。開口部６１Ａは、フィールド酸化膜２１の形成領域に対応する絶縁膜５５を露出するように形成する。
次いで、図１０に示す工程では、図９に示す構造体を熱処理して、開口部６１Ａに露出された部分にフィールド酸化膜２１を形成する。なお、図１０〜図１８では、窒化膜６１に覆われた絶縁膜５５のうち、Ｎ型拡散領域１６と隣接する絶縁膜５５をゲート酸化膜２２、Ｐ型拡散領域３６と隣接する絶縁膜５５をゲート酸化膜４２として図示する。次いで、図１１に示す工程では、窒化膜６１を除去する。
次いで、図１２に示す工程では、ゲート電極２４，４４を形成する。ゲート電極２４，４４の材料としては、例えば、ポリシリコンを用いることができる。
具体的には、例えば、図１１に示す構造体上に、ＣＶＤ法によりポリシリコン膜を成膜し、その後、ポリシリコン膜上にパターニングされたレジスト膜を形成する。次いで、レジスト膜をマスクとする異方性エッチング（例えば、ドライエッチング）により、ポリシリコン膜をエッチングすることで、ゲート電極２４，４４を形成する。
次いで、図１３に示す工程では、図１２に示す構造体上に、開口部６３Ａを有したレジスト膜６３を形成する。開口部６３Ａは、Ｎ型高耐圧ＭＯＳトランジスタ形成領域Ａを露出するように形成する。次いで、酸化膜５５を介して、Ｐウェル層１４とＮ型拡散領域１７とにＮ型不純物をドーピングする。次いで、レジスト膜６３を除去し、その後、Ｎ型不純物を拡散させて、ソース領域１５とドレイン領域１８とを形成する。なお、図１３では、説明の便宜上、レジスト膜６３を図示した。
次いで、図１４に示す工程では、図１３に示す工程と同様な手法により、Ｎウェル層３４及びＰ型拡散領域３７にＰ型不純物を拡散させて、ソース領域３５とドレイン領域３８とを形成する。
次いで、図１５に示す工程では、図１４に示す構造体上に絶縁膜２７を形成し、その後、絶縁膜２７上に開口部６５Ａ〜６５Ｆを有したレジスト膜６５を形成する。開口部６５Ａ〜６５Ｆは、絶縁膜２７に形成される開口部２７Ａ〜２７Ｆの形成位置に対応すると共に、絶縁膜２７の上面を露出している。
次いで、図１６に示す工程では、レジスト膜６５をマスクする異方性エッチング（例えば、ドライエッチング）により、絶縁膜２７及び酸化膜５５をエッチングして、開口部２７Ａ〜２７Ｆを形成する。次いで、図１７に示す工程では、レジスト膜６５を除去する。
次いで、図１８に示す工程では、ソース用引き出し電極２９，４７、ゲート用引き出し電極３１，４８、及びドレイン用引き出し電極３２，４９を形成する。具体的には、例えば、絶縁膜２７上及び開口部２７Ａ〜２７Ｆ内にバリアメタルとなるＴｉＮ膜を形成し、その後、開口部２７Ａ〜２７Ｆ内を充填するようにＷ膜を形成し、その後、全面エッチバックすることで、不要な金属膜（具体的には、絶縁膜２７上に形成されたＴｉＮ膜及びＷ膜）を除去して、ソース用引き出し電極２９，４７、ゲート用引き出し電極３１，４８、及びドレイン用引き出し電極３２，４９を形成する。
これにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２及びＰチャネル型高耐圧ＭＯＳトランジスタ１３を備えた半導体装置１０が製造される。
（第２の実施の形態）
図１９は、本発明の第２の実施の形態に係る半導体装置の断面図である。図１９において、第１の実施の形態の半導体装置１０と同一構成部分には同一の符号を付す。
図１９を参照するに、第２の実施の形態の半導体装置７０は、半導体基板１１と、半導体基板１１上に形成されたＮチャネル型高耐圧ＭＯＳトランジスタ７１及びＰチャネル型高耐圧ＭＯＳトランジスタ７２とを有した構成とされている。
Ｎチャネル型高耐圧ＭＯＳトランジスタ７１は、図１で説明したＮチャネル型高耐圧ＭＯＳトランジスタ１２に設けられたゲート電極２４、開口部２７Ｂ、及びゲート用引き出し電極３１の代わりにゲート電極７６、開口部２７Ｇ、及びゲート用引き出し電極７８を設けると共に、さらにＮ型拡散領域７４，７５を設けた以外は、Ｎチャネル型高耐圧ＭＯＳトランジスタ１２と同様に構成される。
ゲート電極７６は、ゲート酸化膜２２上からゲート酸化膜２２と接触するフィールド酸化膜２１上（Ｎ型拡散領域１６，７５と接触するフィールド酸化膜２１上）に亘って設けられている。ゲート電極７６は、ゲート用引き出し電極７８と電気的に接続されている。ゲート電極７６の材料としては、例えば、ポリシリコンを用いることができる。
開口部２７Ｇは、絶縁膜２７に形成されており、ゲート酸化膜２２上に位置するゲート電極７８の上面を露出している。ゲート用引き出し電極７８は、開口部２７Ｇに設けられている。ゲート用引き出し電極７８は、ゲート電極７６と電気的に接続されている。
Ｎ型拡散領域７４は、フィールド酸化膜２１の底部２１Ｃ及びＮ型拡散領域７５の底部を覆うようにＰウェル層１４に設けられている。Ｎ型拡散領域７４は、Ｎ型不純物をＰウェル層１４に拡散させることで形成する。Ｎ型拡散領域７４のＮ型不純物濃度は、ソース領域１５のＮ型不純物濃度及びＮ型拡散領域７５のＮ型不純物濃度よりも低くなるように設定されている。ソース領域１５のＮ型不純物濃度が１．０Ｅ２０ｃｍ−３、Ｎ型拡散領域７５のＮ型不純物濃度が１．０Ｅ１９ｃｍ−３の場合、Ｎ型拡散領域７４のＮ型不純物の濃度は、例えば、１．０Ｅ１７ｃｍ−３とすることができる。また、Ｎ型拡散領域７４の深さＤ５（ゲート酸化膜２２の下面を基準としたときのＮ型拡散領域７４の深さ）は、例えば、２．０μｍとすることができる。
このように、Ｎ型不純物濃度がソース領域１５及びＮ型拡散領域７５のＮ型不純物濃度よりも低いＮ型拡散領域７４を、フィールド酸化膜２１の底部２１Ｃ及びＮ型拡散領域７５の底部を覆うようにＰウェル層１４に設けることにより、ソース領域１５に高電圧を印加することが可能となる。
Ｎ型拡散領域７５は、Ｎ型拡散領域７４に設けられている。Ｎ型拡散領域７５は、ソース領域１５の底部１５Ａとゲート電極７６が設けられたフィールド酸化膜２１の底部２１Ｃの少なくとも一部分とを連続して覆うように配置されている。Ｎ型拡散領域７５は、Ｎ型拡散領域７４にＮ型不純物を拡散させることで形成する。Ｎ型拡散領域７５のＮ型不純物濃度は、Ｎ型拡散領域７４のＮ型不純物濃度よりも高く、かつソース領域１５のＮ型不純物濃度よりも低い。ソース領域１５のＮ型不純物濃度が１．０Ｅ２０ｃｍ−３、Ｎ型拡散領域７４のＮ型不純物濃度が１．０Ｅ１７ｃｍ−３の場合、Ｎ型拡散領域７５のＮ型不純物の濃度は、例えば、１．０Ｅ１９ｃｍ−３とすることができる。また、Ｎ型拡散領域７５の深さＤ６（ゲート酸化膜２２の下面を基準としたときのＮ型拡散領域７５の深さ）は、例えば、１．０μｍとすることができる。また、Ｎ型拡散領域７４の外周面とＮ型拡散領域７５の外周面との間隔Ｗ７〜Ｗ９は、例えば、１．０μｍとすることができる。
このように、ソース領域１５の底部１５Ａとゲート電極７６が設けられたフィールド酸化膜２１の底部２１Ｃの少なくとも一部分とを連続して覆うようにＮ型拡散領域７５を設け、Ｎ型拡散領域７５のＮ型不純物濃度をＮ型拡散領域７４のＮ型不純物濃度よりも高く、かつソース領域１５のＮ型不純物濃度よりも低くすることにより、ソース領域１５に高電圧が印加される場合でも、Ｎチャネル型高耐圧ＭＯＳトランジスタ７１のソース−ドレイン間のオン抵抗を小さくすることができる。
Ｐチャネル型高耐圧ＭＯＳトランジスタ７２は、図１で説明したＰチャネル型高耐圧ＭＯＳトランジスタ１３に設けられたゲート電極４４、開口部２７Ｅ、及びゲート用引き出し電極４８の代わりにゲート電極８３、開口部２７Ｈ、及びゲート用引き出し電極８４を設けると共に、さらに、Ｐ型拡散領域８１，８２を設けた以外は、Ｐチャネル型高耐圧ＭＯＳトランジスタ１３と同様に構成される。
ゲート電極８３は、ゲート酸化膜４２上からゲート酸化膜４２と接触するフィールド酸化膜２１上（Ｐ型拡散領域３６，８１と接触するフィールド酸化膜２１上）に亘って設けられている。ゲート電極８３は、ゲート用引き出し電極８４と電気的に接続されている。ゲート電極８３の材料としては、例えば、ポリシリコンを用いることができる。
開口部２７Ｈは、絶縁膜２７に形成されている。開口部２７Ｈは、ゲート酸化膜４２上に位置するゲート電極８３の上面を露出している。ゲート用引き出し電極８４は、開口部２７Ｈに設けられている。ゲート用引き出し電極８４は、ゲート電極８３と電気的に接続されている。
Ｐ型拡散領域８１は、フィールド酸化膜２１の底部２１Ｄ及びＰ型拡散領域８２の底部を覆うようにＮウェル層３４に設けられている。Ｐ型拡散領域８１は、Ｐ型不純物をＮウェル層３４に拡散させることで形成する。Ｐ型拡散領域８１のＰ型不純物濃度は、ソース領域３５のＰ型不純物濃度及びＰ型拡散領域８２のＰ型不純物濃度よりも低くなるように設定されている。ソース領域３５のＰ型不純物濃度が１．０Ｅ２０ｃｍ−３、Ｐ型拡散領域８２のＰ型不純物濃度が１．０Ｅ１９ｃｍ−３の場合、Ｐ型拡散領域８１のＰ型不純物の濃度は、例えば、１．０Ｅ１７ｃｍ−３とすることができる。また、Ｐ型拡散領域８１の深さＤ７（ゲート酸化膜４２の下面を基準としたときのＰ型拡散領域８１の深さ）は、例えば、２．０μｍとすることができる。
このように、ソース領域３５及びＰ型拡散領域８２よりもＰ型不純物濃度の低いＰ型拡散領域８１を、フィールド酸化膜２１の底部２１Ｄ及びＰ型拡散領域８２の底部を覆うにＮウェル層３４に設けることにより、ソース領域３５に高電圧を印加することが可能となる。
Ｐ型拡散領域８２は、Ｐ型拡散領域８１に設けられている。Ｐ型拡散領域８２は、ソース領域３５の底部３５Ａとゲート電極８３が設けられたフィールド酸化膜２１の底部２１Ｄの少なくとも一部分とを連続して覆うように配置されている。Ｐ型拡散領域８２は、Ｐ型拡散領域８１にＰ型不純物を拡散させることで形成する。Ｐ型拡散領域８２のＰ型不純物濃度は、Ｐ型拡散領域８１のＰ型不純物濃度よりも高く、かつソース領域３５のＰ型不純物濃度よりも低い。ソース領域３５のＰ型不純物濃度が１．０Ｅ２０ｃｍ−３、Ｐ型拡散領域８１のＰ型不純物濃度が１．０Ｅ１７ｃｍ−３の場合、Ｐ型拡散領域８２のＰ型不純物の濃度は、例えば、１．０Ｅ１９ｃｍ−３とすることができる。また、Ｐ型拡散領域８２の深さＤ８（ゲート酸化膜４２の下面を基準としたときのＰ型拡散領域８２の深さ）は、例えば、１．０μｍとすることができる。また、Ｐ型拡散領域８１の外周面とＰ型拡散領域８２の外周面との間隔Ｗ１０〜Ｗ１２は、例えば、１．０μｍとすることができる。
このように、ソース領域３５の底部３５Ａとゲート電極８３が設けられたフィールド酸化膜２１の底部２１Ｄの少なくとも一部分とを連続して覆うようにＰ型拡散領域８２を設け、Ｐ型拡散領域８２のＰ型不純物濃度をＰ型拡散領域８１のＰ型不純物濃度よりも高く、かつソース領域３５のＰ型不純物濃度よりも低くすることにより、ソース領域３５に高電圧が印加される場合でも、Ｐチャネル型高耐圧ＭＯＳトランジスタ７２のソース−ドレイン間のオン抵抗を小さくすることができる。
本実施の形態の半導体装置によれば、図１に示すＮチャネル型高耐圧ＭＯＳトランジスタ１２の構成に、さらに、ソース領域１５の底部１５Ａとゲート電極７６が設けられたフィールド酸化膜２１の底部２１Ｃの少なくとも一部分とを連続して覆うＮ型拡散領域７５を設け、Ｎ型拡散領域７５のＮ型不純物濃度をＮ型拡散領域７４のＮ型不純物濃度よりも高く、かつソース領域１５のＮ型不純物濃度よりも低くすることにより、ソース領域１５に高電圧が印加された場合でも、Ｎチャネル型高耐圧ＭＯＳトランジスタ７１の耐圧を高耐圧にすると共に、Ｎチャネル型高耐圧ＭＯＳトランジスタ７１のソース−ドレイン間のオン抵抗を小さくすることができる。
また、図１に示すＰチャネル型高耐圧ＭＯＳトランジスタ１３の構成に、さらに、ソース領域３５の底部３５Ａとゲート電極８３が設けられたフィールド酸化膜２１の底部２１Ｄの少なくとも一部分とを連続して覆うＰ型拡散領域８２を設け、Ｐ型拡散領域８２のＰ型不純物濃度をＰ型拡散領域８１のＰ型不純物濃度よりも高く、かつソース領域３５のＰ型不純物濃度よりも低くすることにより、ソース領域３５に高電圧が印加された場合でも、Ｐチャネル型高耐圧ＭＯＳトランジスタ７２の耐圧を高耐圧にすると共に、Ｐチャネル型高耐圧ＭＯＳトランジスタ７２のソース−ドレイン間のオン抵抗を小さくすることができる。
なお、本実施の形態では、Ｎ型高耐圧ＭＯＳトランジスタとＰ型高耐圧ＭＯＳトランジスタの両方の高耐圧ＭＯＳトランジスタに適用した場合を例に挙げて説明したが、Ｎ型高耐圧ＭＯＳトランジスタのみの適用や、Ｐ型高耐圧ＭＯＳトランジスタのみの適用もあることは言うまでもない。
本実施の形態の半導体装置７０は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、高耐圧トランジスタを備えた半導体装置に適用することが可能である。
本発明の第１の実施の形態に係る半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１７）である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 従来の高耐圧トランジスタを備えた半導体装置の断面図である。
符号の説明
１０，７０ 半導体装置
１１ 半導体基板
１１Ａ 上面
１２，７１ Ｎチャネル型高耐圧ＭＯＳトランジスタ
１３，７２ Ｐチャネル型高耐圧ＭＯＳトランジスタ
１４ Ｐウェル層
１５，３５ ソース領域
１６，１７，７４，７５ Ｎ型拡散領域
１８，３８ ドレイン領域
１５Ａ，１８Ａ，２１Ａ〜２１Ｄ，３５Ａ，３８Ａ 底部
２１ フィールド酸化膜
２２，４２ ゲート酸化膜
２４，４４，７６，８３ ゲート電極
２７ 絶縁膜
２７Ａ〜２７Ｈ，５６Ａ，５７Ａ，５９Ａ，６１Ａ，６３Ａ，６５Ａ〜６５Ｆ 開口部
２９，４７ ソース用引き出し電極
３１，４８，７８，８４ ゲート用引き出し電極
３２，４９ ドレイン用引き出し電極
３４ Ｎウェル層
３６，３７，８１，８２ Ｐ型拡散領域
５５ 酸化膜
５６，５７，５９，６３，６５ レジスト膜
６１ 窒化膜
Ａ Ｎ型高耐圧ＭＯＳトランジスタ形成領域
Ｂ Ｐ型高耐圧ＭＯＳトランジスタ形成領域
Ｄ１〜Ｄ８ 深さ
Ｗ１〜Ｗ１２ 間隔

Claims (2)

  1. 半導体基板に形成された第１導電型ウェル層と、前記第１導電型ウェル層に形成された第２導電型第１拡散領域と、前記第２導電型第１拡散領域よりも不純物濃度の高い第２導電型第２拡散領域と、前記第２導電型第１拡散領域上に設けられ、前記第２導電型第２拡散領域を囲むように配置されたフィールド酸化膜と、前記第１導電型ウェル層上に設けられ、前記フィールド酸化膜と接触するゲート酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜上に亘って設けられたゲート電極とを有する高耐圧トランジスタを備えた半導体装置であって、
    前記第２導電型第１拡散領域に、前記第２導電型第２拡散領域の底部と前記ゲート電極が設けられたフィールド酸化膜の底部の少なくとも一部分とを覆うように第２導電型第３拡散領域を設け、
    前記第２導電型第３拡散領域の不純物濃度を、前記第２導電型第１拡散領域の不純物濃度よりも高く、かつ前記第２導電型第２拡散領域の不純物濃度よりも低くしたことを特徴とする半導体装置。
  2. 前記第２導電型第２拡散領域は、ドレイン領域またはソース領域であることを特徴とする請求項１記載の半導体装置。
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