JP2009105392A - 半導体装置 - Google Patents
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Abstract
【解決手段】入出力端子21と接地端子23の間に接続された静電保護回路としてのsgPMOSトランジスタ19を備えている。トランジスタ19はソースとゲートが入出力端子21に接続され、ドレインが接地端子23に接続されている。トランジスタ19のドレインは第1P型ドレイン拡散層5dと第2P型ドレイン拡散層11dからなる二重拡散構造を備えている。ゲート電極17のドレイン側の端部は、第1P型ドレイン拡散層5dの表面にゲート絶縁膜15よりも厚い膜厚で形成されたLOCOS酸化膜13上に乗り上げている。第1P型ドレイン拡散層5dにおける第2P型ドレイン拡散層11d、チャネル9間の距離Yと、第2P型ドレイン拡散層11dと第1P型ドレイン拡散層5dの深さの差Xjとの間にY<Xjの関係が成り立っている。
【選択図】図1
Description
図12に、同じサイズ(PN接合幅)をもつ高耐圧PMOSトランジスタ(PMOS)とダイオード(Diode)の電圧−電流特性を示す。縦軸は電流(任意単位)、横軸は電圧(ボルト(V))を示す。
図12からわかるように、高耐圧PMOSトランジスタは同一サイズのダイオードよりも高破壊電流値及び低オン抵抗を有する。
本願特許請求の範囲及び本明細書において、第1端子とその第1端子よりも低電位側の第2端子の組合せは、内部回路を動作させる際に静電保護回路のsgPMOSトランジスタがオンしない2つの端子の組合せ、すなわち内部回路を動作させる際に第2端子の電位が第1端子の電位に比べて低電位側になる2つの端子の組合せであれば、どのような2つの端子の組合せであってもよい。例えば、第1端子としての入出力端子と第2端子としての接地端子の組合せや、第1端子としての電源端子と第2端子としての接地端子の組合せ、第1端子としての電源端子と第2端子としての入出力端子の組合せなどを挙げることができる。また、入出力端子とは、入力端子として用いられるもの、出力端子として用いられるもの、ならびに入力端子及び出力端子として用いられるものを含む。
このようにして、ソースとゲートが入出力端子21に接続され、ドレインが接地端子23に接続されたsgPMOSトランジスタ19が形成されている。
(B)に示す内部回路のsgPMOSトランジスタ29は、sgPMOSトランジスタ19と同じの構造を備えている。ただし、内部回路のsgPMOSトランジスタ29のP型低濃度ドレイン拡散層5dにおける、P型低濃度ドレイン拡散層5dのチャネル7とは反対側の端部、P型高濃度ドレイン拡散層間の距離Z’は、静電保護回路のsgPMOSトランジスタ19のP型低濃度ドレイン拡散層5dにおける、P型低濃度ドレイン拡散層5dのチャネル7とは反対側の端部、P型高濃度ドレイン拡散層間の距離Zよりも短く形成されている。
したがって、図7に示した実施例において、静電保護回路のsgPMOSトランジスタ19の距離Zを内部回路のsgPMOSトランジスタ29の距離Z’よりも短くすることにより、静電保護回路のsgPMOSトランジスタ19について低オン抵抗を維持しつつ、内部回路のsgPMOSトランジスタ29がブレイクダウンする電圧よりも低い電圧で静電保護回路を動作させることができ、内部回路を安全に保護することが可能になる。
5d P型低濃度ドレイン拡散層(第1P型ドレイン拡散層)
5s P型低濃度ソース拡散層
7 チャネル
11d P型高濃度ドレイン拡散層(第2P型ドレイン拡散層)
11s P型高濃度ソース拡散層
13 LOCOS酸化膜
15 ゲート絶縁膜
17 ゲート電極
19,27 静電保護回路のsgPMOSトランジスタ
21 入出力端子(第1端子)
23 接地端子(第2端子)
25 内部回路
29 内部回路のsgPMOSトランジスタ
31 静電保護回路
33 NPNバイポーラトランジスタ
35 PNPバイポーラトランジスタ
Claims (4)
- 第1端子とその第1端子よりも低電位側の第2端子の間に接続された静電保護回路と内部回路を備えた半導体装置において、
前記静電保護回路は、ソースとゲートが前記第1端子に接続され、ドレインが前記第2端子に接続されたsgPMOSトランジスタを備え、
前記sgPMOSトランジスタは、N型半導体基板又はN型ウェルに互いに間隔をもって形成されたP型拡散層からなるP型ソース及びP型ドレインと、前記P型ソースと前記P型ドレインの間の前記N型半導体基板又は前記N型ウェルからなるチャネルの上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記P型ソース及び前記P型ドレインのうち少なくとも前記P型ドレインは、第1P型ドレイン拡散層と、前記第1P型ドレイン拡散層の表面側に形成されかつ前記第1P型ドレイン拡散層よりも濃い不純物濃度をもつ第2P型ドレイン拡散層からなる二重拡散構造を備え、
前記第1P型ドレイン拡散層表面に前記ゲート絶縁膜よりも厚い膜厚のLOCOS酸化膜を備え、前記ゲート電極の前記P型ドレイン側の端部は前記LOCOS酸化膜上に乗り上げており、
前記第1P型ドレイン拡散層における前記第2P型ドレイン拡散層、前記チャネル間の距離Yと、前記第2P型ドレイン拡散層と前記第1P型ドレイン拡散層の深さの差Xjとの間に、Y<Xjの関係が成り立っていることを特徴とする半導体装置。 - 前記P型ソースは前記N型半導体基板又は前記N型ウェルに形成された1層のP型ソース拡散層によって形成されており、
上方から見て前記P型ソース拡散層と前記ゲート電極の間にはLOCOS酸化膜が形成されていない請求項1に記載の半導体装置。 - 前記内部回路は前記sgPMOSトランジスタを備え、
前記静電保護回路のsgPMOSトランジスタは、前記内部回路のsgPMOSトランジスタに比べて、前記第1P型ドレイン拡散層における、前記第1P型ドレイン拡散層の前記チャネルとは反対側の端部、前記第2P型ドレイン拡散層間の距離Zが短くなっている請求項1又は2に記載の半導体装置。 - 前記静電保護回路は、前記sgPMOSトランジスタと、前記第1端子と前記第2端子の間に接続されたサイリスタを備え、
前記sgPMOSトランジスタは前記サイリスタのトリガー素子として用いられている請求項1から3のいずれか一項に記載の半導体装置。
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