JP3454776B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タの耐圧を損なうことなく、低オン抵抗化を図る技術に
関する。
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タの耐圧を損なうことなく、低オン抵抗化を図る技術に
関する。
【０００２】
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。
参照しながら説明する。
【０００３】図８において、５１は例えばＰ型の半導体
基板で、５２はＮ型ウエル領域で、このＮ型ウエル領域
５２内にＬＰ層５３（ドリフト領域を構成する。）が形
成されている。５４Ａ，５４ＢはＬＯＣＯＳ法により形
成された選択酸化膜（ゲート酸化膜を構成する。）及び
ＬＯＣＯＳ酸化膜（素子分離膜を構成する。）である。
基板で、５２はＮ型ウエル領域で、このＮ型ウエル領域
５２内にＬＰ層５３（ドリフト領域を構成する。）が形
成されている。５４Ａ，５４ＢはＬＯＣＯＳ法により形
成された選択酸化膜（ゲート酸化膜を構成する。）及び
ＬＯＣＯＳ酸化膜（素子分離膜を構成する。）である。
【０００４】５５はゲート酸化膜で、５６は前記ゲート
酸化膜５５から選択酸化膜５４Ａ上にまたがるように形
成されたゲート電極で、５７，５８は前記ゲート電極５
６に隣接するように形成されたＰ型のソース領域及びゲ
ート電極５６と離間された位置に形成されたＰ型のドレ
イン領域である。
酸化膜５５から選択酸化膜５４Ａ上にまたがるように形
成されたゲート電極で、５７，５８は前記ゲート電極５
６に隣接するように形成されたＰ型のソース領域及びゲ
ート電極５６と離間された位置に形成されたＰ型のドレ
イン領域である。
【０００５】上記した従来の半導体装置は、図８に示す
ように高耐圧化を図るために、前記ドレイン領域５８を
取り囲むように深く拡散したドリフト領域（ＬＰ層５
３）を有したＬＤＤ構造を採用していた。
ように高耐圧化を図るために、前記ドレイン領域５８を
取り囲むように深く拡散したドリフト領域（ＬＰ層５
３）を有したＬＤＤ構造を採用していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記ド
リフト領域（ＬＰ層５３）の濃度とソース・ドレイン間
耐圧（ＢＶＤＳ）には、図９に示す相関関係があり、従
って、このドリフト領域（ＬＰ層５３）の濃度には上限
値が存在し、それ以上はドリフト領域（ＬＰ層５３）の
抵抗値を下げられなかった。
リフト領域（ＬＰ層５３）の濃度とソース・ドレイン間
耐圧（ＢＶＤＳ）には、図９に示す相関関係があり、従
って、このドリフト領域（ＬＰ層５３）の濃度には上限
値が存在し、それ以上はドリフト領域（ＬＰ層５３）の
抵抗値を下げられなかった。
【０００７】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置（高耐圧ＭＯＳトランジスタ）は、
第１導電型の半導体層上に形成された第１のゲート酸化
膜から第２のゲート酸化膜上にまたがるように形成され
たゲート電極と、このゲート電極に隣接するように形成
された第２導電型のソース領域と、前記ゲート電極と離
間された位置に形成された第２導電型のドレイン領域
と、このドレイン領域を取り囲むように形成された第２
導電型のドリフト領域とを有し、当該ドリフト領域内に
より高濃度な第２導電型不純物層を形成することで、ド
リフト領域の抵抗値を低下させることを特徴とする。
本発明の半導体装置（高耐圧ＭＯＳトランジスタ）は、
第１導電型の半導体層上に形成された第１のゲート酸化
膜から第２のゲート酸化膜上にまたがるように形成され
たゲート電極と、このゲート電極に隣接するように形成
された第２導電型のソース領域と、前記ゲート電極と離
間された位置に形成された第２導電型のドレイン領域
と、このドレイン領域を取り囲むように形成された第２
導電型のドリフト領域とを有し、当該ドリフト領域内に
より高濃度な第２導電型不純物層を形成することで、ド
リフト領域の抵抗値を低下させることを特徴とする。
【０００８】また、前記第２導電型不純物層は、少なく
とも前記ドレイン領域の一端部から前記ゲート電極の一
端部に隣接するように形成されていることを特徴とす
る。
とも前記ドレイン領域の一端部から前記ゲート電極の一
端部に隣接するように形成されていることを特徴とす
る。
【０００９】更に、上記半導体装置の製造方法は、第１
導電型の半導体層内に第２導電型不純物をイオン注入し
拡散させることで第２導電型層を形成する。そして、前
記半導体層上の所定領域に耐酸化性膜を形成し、更に、
前記耐酸化性膜を含む前記半導体層上の所定領域にレジ
スト膜を形成する。続いて、前記耐酸化性膜及び前記レ
ジスト膜をマスクに第２導電型不純物をイオン注入して
前記半導体層上の所定領域にイオン注入層を形成し、前
記レジスト膜を除去した後に前記耐酸化性膜をマスクに
半導体層をＬＯＣＯＳ酸化して選択酸化膜を形成すると
共に前記イオン注入層を拡散させて第２導電型不純物層
を形成する。次に、前記選択酸化膜をマスクに前記半導
体層上を熱酸化してゲート酸化膜を形成し、前記ゲート
酸化膜から選択酸化膜上にまたがるようにゲート電極を
形成する。そして、前記ゲート電極及びに前記選択酸化
膜をマスクに第２導電型不純物をイオン注入して前記ゲ
ート電極に隣接するように第２導電型のソース領域を形
成すると共に、前記ゲート電極と離間された位置に第２
導電型のドレイン領域を形成する工程とを有することを
特徴とする。
導電型の半導体層内に第２導電型不純物をイオン注入し
拡散させることで第２導電型層を形成する。そして、前
記半導体層上の所定領域に耐酸化性膜を形成し、更に、
前記耐酸化性膜を含む前記半導体層上の所定領域にレジ
スト膜を形成する。続いて、前記耐酸化性膜及び前記レ
ジスト膜をマスクに第２導電型不純物をイオン注入して
前記半導体層上の所定領域にイオン注入層を形成し、前
記レジスト膜を除去した後に前記耐酸化性膜をマスクに
半導体層をＬＯＣＯＳ酸化して選択酸化膜を形成すると
共に前記イオン注入層を拡散させて第２導電型不純物層
を形成する。次に、前記選択酸化膜をマスクに前記半導
体層上を熱酸化してゲート酸化膜を形成し、前記ゲート
酸化膜から選択酸化膜上にまたがるようにゲート電極を
形成する。そして、前記ゲート電極及びに前記選択酸化
膜をマスクに第２導電型不純物をイオン注入して前記ゲ
ート電極に隣接するように第２導電型のソース領域を形
成すると共に、前記ゲート電極と離間された位置に第２
導電型のドレイン領域を形成する工程とを有することを
特徴とする。
【００１０】また、前記第２導電型不純物層は、通常耐
圧のＭＯＳトランジスタの素子分離膜下に形成するチャ
ネルストッパ層形成工程を転用することで、同一工程で
形成されていることを特徴とする。
圧のＭＯＳトランジスタの素子分離膜下に形成するチャ
ネルストッパ層形成工程を転用することで、同一工程で
形成されていることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１２】図１乃至図７は、本発明の高耐圧ＭＯＳト
ランジスタの製造方法を各工程順に示した断面図であ
り、一例としてＰチャネル型の高耐圧ＭＯＳトランジス
タ構造について図示してある。尚、Ｎチャネル型の高耐
圧ＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
ランジスタの製造方法を各工程順に示した断面図であ
り、一例としてＰチャネル型の高耐圧ＭＯＳトランジス
タ構造について図示してある。尚、Ｎチャネル型の高耐
圧ＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
【００１３】先ず、図１において、例えばＰ型半導体基
板１の所望領域にＮ型不純物をイオン注入し、拡散させ
ることでＮ型ウエル領域２が形成されている。尚、本工
程では、Ｎ型不純物として、例えばリンイオンをおよそ
１６０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入
条件で行い、このリンイオンをおよそ１２００℃、１６
時間で熱拡散させている。
板１の所望領域にＮ型不純物をイオン注入し、拡散させ
ることでＮ型ウエル領域２が形成されている。尚、本工
程では、Ｎ型不純物として、例えばリンイオンをおよそ
１６０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入
条件で行い、このリンイオンをおよそ１２００℃、１６
時間で熱拡散させている。
【００１４】続いて、前記基板１上に形成したレジスト
膜３をマスクに前記基板１の所望領域にＰ型不純物をイ
オン注入してイオン注入層４Ａを形成する。そして、図
２に示すように前記イオン注入した不純物を拡散させる
ことで、低濃度のＰ型層４（以下、ＬＰ層４と称す。）
を形成する。ここで、前記ＬＰ層４はドリフト領域を構
成することになる。尚、本工程では、Ｐ型不純物とし
て、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧
で、１．２×１０13／ｃｍ2の注入条件で行い、このボ
ロンイオンをおよそ１１００℃、４時間で熱拡散させて
いる。
膜３をマスクに前記基板１の所望領域にＰ型不純物をイ
オン注入してイオン注入層４Ａを形成する。そして、図
２に示すように前記イオン注入した不純物を拡散させる
ことで、低濃度のＰ型層４（以下、ＬＰ層４と称す。）
を形成する。ここで、前記ＬＰ層４はドリフト領域を構
成することになる。尚、本工程では、Ｐ型不純物とし
て、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧
で、１．２×１０13／ｃｍ2の注入条件で行い、このボ
ロンイオンをおよそ１１００℃、４時間で熱拡散させて
いる。
【００１５】次に、図３において、前記基板１の所定領
域上にシリコン窒化（ＳｉＮ）膜５及びレジスト膜６を
それぞれパターニング形成する。
域上にシリコン窒化（ＳｉＮ）膜５及びレジスト膜６を
それぞれパターニング形成する。
【００１６】更に、前記シリコン窒化膜５及びレジスト
膜６をマスクにＰ型不純物をイオン注入してイオン注入
層７を形成する。そして、図５に示すように前記レジス
ト膜６を除去した後に、前記シリコン窒化膜５をマスク
に基板表面をＬＯＣＯＳ酸化して、およそ８００ｎｍ程
度の膜厚の選択酸化膜８Ａ（ゲート酸化膜を構成す
る。）及びＬＯＣＯＳ酸化膜８Ｂ（素子分離膜を構成す
る。）を形成する。このＬＯＣＯＳ酸化処理時に、前記
イオン注入層７内のボロンイオンが拡散されて、ドリフ
ト領域（ＬＰ層４）内にＦＰ層７Ａが形成され、素子分
離膜（ＬＯＣＯＳ酸化膜８Ｂ）下に不図示のチャネルス
トッパ層が形成される。即ち、当該ＦＰ層７Ａは、通常
耐圧（例えば、５Ｖ）のＮチャネル型ＭＯＳトランジス
タ（図示省略）の素子分離膜下に形成するチャネルスト
ッパ層の形成工程を転用しているため、ＦＰ層７Ａの形
成用に新たに製造工程数が増大するといったことはな
い。尚、本工程では、Ｐ型不純物として、例えばボロン
イオンをおよそ８０ＫｅＶの加速電圧で、１．２×１０
１３／ｃｍ２の注入条件で行い、ＬＯＣＯＳ酸化時の熱
処理（およそ１０００℃）で当該ボロンイオンを熱拡散
させている。
膜６をマスクにＰ型不純物をイオン注入してイオン注入
層７を形成する。そして、図５に示すように前記レジス
ト膜６を除去した後に、前記シリコン窒化膜５をマスク
に基板表面をＬＯＣＯＳ酸化して、およそ８００ｎｍ程
度の膜厚の選択酸化膜８Ａ（ゲート酸化膜を構成す
る。）及びＬＯＣＯＳ酸化膜８Ｂ（素子分離膜を構成す
る。）を形成する。このＬＯＣＯＳ酸化処理時に、前記
イオン注入層７内のボロンイオンが拡散されて、ドリフ
ト領域（ＬＰ層４）内にＦＰ層７Ａが形成され、素子分
離膜（ＬＯＣＯＳ酸化膜８Ｂ）下に不図示のチャネルス
トッパ層が形成される。即ち、当該ＦＰ層７Ａは、通常
耐圧（例えば、５Ｖ）のＮチャネル型ＭＯＳトランジス
タ（図示省略）の素子分離膜下に形成するチャネルスト
ッパ層の形成工程を転用しているため、ＦＰ層７Ａの形
成用に新たに製造工程数が増大するといったことはな
い。尚、本工程では、Ｐ型不純物として、例えばボロン
イオンをおよそ８０ＫｅＶの加速電圧で、１．２×１０
１３／ｃｍ２の注入条件で行い、ＬＯＣＯＳ酸化時の熱
処理（およそ１０００℃）で当該ボロンイオンを熱拡散
させている。
【００１７】続いて、図６において、前記基板１上を熱
酸化して前記選択酸化膜８Ａ及び前記ＬＯＣＯＳ酸化膜
８Ｂ以外の領域におよそ４５ｎｍ程度の膜厚のゲート酸
化膜９を形成し、このゲート酸化膜９から選択酸化膜８
Ａ上にまたがるようにゲート電極１０をおよそ４００ｎ
ｍ程度の膜厚で形成する。尚、本実施形態のゲート電極
１０は、ＰＯＣｌ3を熱拡散源にしてリンドープし導電
化を図ったポリシリコン膜から構成されている。更に言
えば、このポリシリコン膜の上にタングステンシリサイ
ド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極と
しても良い。
酸化して前記選択酸化膜８Ａ及び前記ＬＯＣＯＳ酸化膜
８Ｂ以外の領域におよそ４５ｎｍ程度の膜厚のゲート酸
化膜９を形成し、このゲート酸化膜９から選択酸化膜８
Ａ上にまたがるようにゲート電極１０をおよそ４００ｎ
ｍ程度の膜厚で形成する。尚、本実施形態のゲート電極
１０は、ＰＯＣｌ3を熱拡散源にしてリンドープし導電
化を図ったポリシリコン膜から構成されている。更に言
えば、このポリシリコン膜の上にタングステンシリサイ
ド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極と
しても良い。
【００１８】続いて、図７において、前記ゲート電極１
０，前記選択酸化膜８Ａ及び前記ＬＯＣＯＳ酸化膜８Ｂ
をマスクにＰ型不純物を注入してＰ型拡散領域１１（以
下、ソース領域１１と称す。）及びＰ型拡散領域１２
（以下、ドレイン領域１２と称す。）を形成する。尚、
本工程では、例えばボロンイオンをおよそ３５ＫｅＶの
加速電圧で、１×１０15／ｃｍ2の注入量で注入し、更
に、例えばニフッ化ボロンイオンをおよそ８０ＫｅＶの
加速電圧で、２×１０15／ｃｍ2の注入量で注入するこ
とで、いわゆるＤＤＤ構造のソース・ドレイン領域を形
成している。更に言えば、前記ソース・ドレイン領域１
１，１２は、上記ＤＤＤ構造に限定されるものではな
く、いわゆるＬＤＤ構造であっても構わない。
０，前記選択酸化膜８Ａ及び前記ＬＯＣＯＳ酸化膜８Ｂ
をマスクにＰ型不純物を注入してＰ型拡散領域１１（以
下、ソース領域１１と称す。）及びＰ型拡散領域１２
（以下、ドレイン領域１２と称す。）を形成する。尚、
本工程では、例えばボロンイオンをおよそ３５ＫｅＶの
加速電圧で、１×１０15／ｃｍ2の注入量で注入し、更
に、例えばニフッ化ボロンイオンをおよそ８０ＫｅＶの
加速電圧で、２×１０15／ｃｍ2の注入量で注入するこ
とで、いわゆるＤＤＤ構造のソース・ドレイン領域を形
成している。更に言えば、前記ソース・ドレイン領域１
１，１２は、上記ＤＤＤ構造に限定されるものではな
く、いわゆるＬＤＤ構造であっても構わない。
【００１９】以下、図示した説明は省略するが、基板全
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。
【００２０】以上説明したように、本発明ではゲート電
極１０下のチャネル領域１３近傍から前記ドレイン領域
１２を取り囲むように形成されるドリフト領域（ＬＰ層
４）のある領域内に、より高濃度の不純物層（ＦＰ層７
Ａ）を形成することで、耐圧劣化を生じさせることな
く、当該ドリフト領域の抵抗値を下げられる。従って、
高耐圧ＭＯＳトランジスタのオン抵抗を減少させること
ができる。
極１０下のチャネル領域１３近傍から前記ドレイン領域
１２を取り囲むように形成されるドリフト領域（ＬＰ層
４）のある領域内に、より高濃度の不純物層（ＦＰ層７
Ａ）を形成することで、耐圧劣化を生じさせることな
く、当該ドリフト領域の抵抗値を下げられる。従って、
高耐圧ＭＯＳトランジスタのオン抵抗を減少させること
ができる。
【００２１】更に言えば、上述したように低オン抵抗化
が可能になるため、当該高耐圧ＭＯＳトランジスタのゲ
ート幅（ＧＷ）サイズを小さくでき、トランジスタの占
有面積の縮小化を可能にすることができる。
が可能になるため、当該高耐圧ＭＯＳトランジスタのゲ
ート幅（ＧＷ）サイズを小さくでき、トランジスタの占
有面積の縮小化を可能にすることができる。
【００２２】また、本発明では、前記ＦＰ層７Ａの形成
工程が、通常耐圧のＭＯＳトランジスタ（例えば、５Ｖ
のＮチャネル型ＭＯＳトランジスタ）の素子分離膜下に
形成するチャネルストッパ層形成工程を転用し、同一工
程で形成されるために製造工程数が増大することはな
い。
工程が、通常耐圧のＭＯＳトランジスタ（例えば、５Ｖ
のＮチャネル型ＭＯＳトランジスタ）の素子分離膜下に
形成するチャネルストッパ層形成工程を転用し、同一工
程で形成されるために製造工程数が増大することはな
い。
【００２３】
【発明の効果】本発明によれば、ドレイン領域を取り囲
むように形成されるドリフト領域内のある領域に、より
高濃度の不純物層を形成することで、耐圧劣化を生じさ
せることなく、当該ドリフト領域の抵抗値を下げること
ができ、低オン抵抗化が可能になる。
むように形成されるドリフト領域内のある領域に、より
高濃度の不純物層を形成することで、耐圧劣化を生じさ
せることなく、当該ドリフト領域の抵抗値を下げること
ができ、低オン抵抗化が可能になる。
【００２４】また、上述したように低オン抵抗化が可能
になるため、トランジスタのゲート幅（ＧＷ）サイズを
小さくでき、当該トランジスタの占有面積の縮小化が図
れる。
になるため、トランジスタのゲート幅（ＧＷ）サイズを
小さくでき、当該トランジスタの占有面積の縮小化が図
れる。
【００２５】更に、本発明ではドリフト領域内に形成さ
れる高濃度の不純物層の形成工程を、通常耐圧のトラン
ジスタの素子分離膜下に形成するチャネルストッパ層形
成工程を転用しているため、製造工程数が増大するとい
う問題は発生しない。
れる高濃度の不純物層の形成工程を、通常耐圧のトラン
ジスタの素子分離膜下に形成するチャネルストッパ層形
成工程を転用しているため、製造工程数が増大するとい
う問題は発生しない。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来技術の課題を説明するための図である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−120497（ＪＰ，Ａ)
特開 昭60−198780（ＪＰ，Ａ)
特開 平７−283409（ＪＰ，Ａ)
特開 平５−343675（ＪＰ，Ａ)
特表 平10−506755（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (3)
- 【請求項１】 第１導電型の半導体層上に形成された第
１のゲート酸化膜から第２のゲート酸化膜上にまたがる
ように形成されたゲート電極と、このゲート電極に隣接
するように形成された第２導電型のソース領域と、前記
ゲート電極と離間された位置に形成された第２導電型の
ドレイン領域と、このドレイン領域を取り囲むように形
成された第２導電型のドリフト領域とを有する半導体装
置において、 前記ドレイン領域に隣接するように第２導電型不純物層
が形成されており、前記第２導電型不純物層は、少なく
とも前記ドレイン領域の一端部から前記ゲート電極の一
端部に隣接するように形成されていることを特徴とする
半導体装置。 - 【請求項２】 第１導電型の半導体層内に第２導電型不
純物をイオン注入し拡散させることで第２導電型層を形
成する工程と、 前記半導体層上の所定領域に耐酸化性膜を形成する工程
と、 前記耐酸化性膜を含む前記半導体層上の所定領域にレジ
スト膜を形成する工程と、 前記耐酸化性膜及び前記レジスト膜をマスクに第２導電
型不純物をイオン注入して前記半導体層上の所定領域に
イオン注入層を形成する工程と、 前記レジスト膜を除去した後に前記耐酸化性膜をマスク
に半導体層をＬＯＣＯＳ酸化して選択酸化膜を形成する
と共に前記イオン注入層を拡散させて第２導電型不純物
層及びチャネルストッパ層を形成する工程と、 前記選択酸化膜をマスクに前記半導体層上を熱酸化して
ゲート酸化膜を形成する工程と、 前記ゲート酸化膜から選択酸化膜上にまたがるようにゲ
ート電極を形成する工程と、 前記ゲート電極及び前記選択酸化膜をマスクに第２導電
型不純物をイオン注入して前記ゲート電極に隣接するよ
うに第２導電型のソース領域を形成すると共に前記ゲー
ト電極と離間された位置に第２導電型のドレイン領域を
形成する工程とを有する半導体装置の製造方法。 - 【請求項３】 前記第２導電型不純物層の形成工程は、
素子分離膜下に形成 するチャネルストッパ層形成工程と
同一工程であることを特徴とする請求項２に記載の半導
体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125379A JP3454776B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体装置とその製造方法 |
| TW090103346A TW512533B (en) | 2000-04-26 | 2001-02-15 | Semiconductor device and its manufacturing process |
| US09/789,163 US6638827B2 (en) | 2000-04-26 | 2001-02-20 | Semiconductor device and method of manufacturing it |
| CNB011113464A CN1223007C (zh) | 2000-04-26 | 2001-03-12 | 半导体装置及其制造方法 |
| KR10-2001-0012568A KR100393153B1 (ko) | 2000-04-26 | 2001-03-12 | 반도체 장치 및 그 제조 방법 |
| US10/651,855 US7087961B2 (en) | 2000-04-26 | 2003-08-29 | Semiconductor device with reduced on-state resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125379A JP3454776B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308316A JP2001308316A (ja) | 2001-11-02 |
| JP3454776B2 true JP3454776B2 (ja) | 2003-10-06 |
Family
ID=18635347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125379A Expired - Fee Related JP3454776B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3454776B2 (ja) |
-
2000
- 2000-04-26 JP JP2000125379A patent/JP3454776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001308316A (ja) | 2001-11-02 |
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