JPH07297397A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07297397A JPH07297397A JP10761894A JP10761894A JPH07297397A JP H07297397 A JPH07297397 A JP H07297397A JP 10761894 A JP10761894 A JP 10761894A JP 10761894 A JP10761894 A JP 10761894A JP H07297397 A JPH07297397 A JP H07297397A
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- Japan
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- mos transistor
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- manufacturing
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Abstract
(57)【要約】
【目的】 ゲート電極の側壁絶縁層を用いてＬＤＤ構造
を形成するＣＭＯＳの製造コストを低減すること。 【構成】 ゲート電極９の側壁絶縁層１５を形成後、フ
ォトレジスト層１０をマスクとしてボロンを斜めにイオ
ン注入して薄い不純物層１１を形成し、次いで、同一マ
スクを用いて２フッ化ボロンをほぼ垂直にイオン注入し
て濃い不純物層１７を形成する。
を形成するＣＭＯＳの製造コストを低減すること。 【構成】 ゲート電極９の側壁絶縁層１５を形成後、フ
ォトレジスト層１０をマスクとしてボロンを斜めにイオ
ン注入して薄い不純物層１１を形成し、次いで、同一マ
スクを用いて２フッ化ボロンをほぼ垂直にイオン注入し
て濃い不純物層１７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの高集積化、微細化
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。
【０００３】図９〜図１２を参照して従来のＬＤＤ構造
を有するＣＭＯＳ製造方法を説明する。
を有するＣＭＯＳ製造方法を説明する。
【０００４】まず、図９の（Ａ）を参照すると、シリコ
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図９の（Ｂ）を参照すると、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロン（Ｂ）をイオン注入する。たとえ
ば、１０〜３０ｋｅＶの低エネルギー、２〜６×１０12
／ｃｍ2のボロンを注入する。これにより、Ｐ型ウエル
２及びＮ型ウエル３上に薄いＰ型不純物層５、６が形成
される。次に、図９の（Ｃ）を参照すると、熱酸化法に
よりゲート酸化層７を形成する。その上に、Ｎ型不純物
たとえばりん（Ｐ）を含むポリシリコンをＣＶＤ法によ
り形成し、パターニングしてゲート電極８、９を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図９の（Ｂ）を参照すると、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロン（Ｂ）をイオン注入する。たとえ
ば、１０〜３０ｋｅＶの低エネルギー、２〜６×１０12
／ｃｍ2のボロンを注入する。これにより、Ｐ型ウエル
２及びＮ型ウエル３上に薄いＰ型不純物層５、６が形成
される。次に、図９の（Ｃ）を参照すると、熱酸化法に
よりゲート酸化層７を形成する。その上に、Ｎ型不純物
たとえばりん（Ｐ）を含むポリシリコンをＣＶＤ法によ
り形成し、パターニングしてゲート電極８、９を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。
【０００５】次に、図１０の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そ
して、フォトレジスト層１０を除去する。同様に、図１
０の（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレ
ジスト層２を形成し、このフォトレジスト層２をマスク
としてＮＭＯＳ領域にりん（Ｐ）をイオン注入してＮＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ型不
純物層１３を形成する。そして、フォトレジスト層１２
を除去する。
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そ
して、フォトレジスト層１０を除去する。同様に、図１
０の（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレ
ジスト層２を形成し、このフォトレジスト層２をマスク
としてＮＭＯＳ領域にりん（Ｐ）をイオン注入してＮＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ型不
純物層１３を形成する。そして、フォトレジスト層１２
を除去する。
【０００６】次に、図１１の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の薄いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の薄いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。
【０００７】次に、図１２を参照すると、全面に層間絶
縁層２１を形成し、この層間絶縁層２１の所定位置にコ
ンタクトホール２２を形成する。次いで、アルミニウム
配線層２２を形成してパターニングする。これにより、
ＬＤＤ構造を有するＣＭＯＳ構造が完成する。
縁層２１を形成し、この層間絶縁層２１の所定位置にコ
ンタクトホール２２を形成する。次いで、アルミニウム
配線層２２を形成してパターニングする。これにより、
ＬＤＤ構造を有するＣＭＯＳ構造が完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図１０のフォ
トレジスト層１０、１２及び図１１のフォトレジスト層
１６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図１０のフォ
トレジスト層１０、１２及び図１１のフォトレジスト層
１６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。
【０００９】なお、ＬＤＤ構造を形成する際に、ゲート
電極に側壁絶縁層を設けずに、始めに基板に対して斜め
にイオン注入して低濃度のソース、ドレイン領域を形成
し、次に、基板に対してほぼ垂直にイオン注入して高濃
度のソース、ドレイン領域を形成することが知られてい
る（参照：特開昭６３─２１５０７５号公報）。しか
し、側壁絶縁層を形成せずに斜めにイオン注入すると、
ゲート電極直下のゲート酸化層にも不純物が注入されて
しまい、この結果、ゲート酸化層に微小電流が流れ易
く、電圧ストレスに対する耐性の劣化を招き、従って、
信頼性が低下する。また、側壁絶縁層が存在しない分、
実効ゲート長が短かくなり過ぎ、ゲート電極を長くしな
ければならず、従って、高集積化の妨げとなる。このよ
うに、ＬＤＤ構造を形成する際には、ゲート電極の側壁
絶縁層は必須である。
電極に側壁絶縁層を設けずに、始めに基板に対して斜め
にイオン注入して低濃度のソース、ドレイン領域を形成
し、次に、基板に対してほぼ垂直にイオン注入して高濃
度のソース、ドレイン領域を形成することが知られてい
る（参照：特開昭６３─２１５０７５号公報）。しか
し、側壁絶縁層を形成せずに斜めにイオン注入すると、
ゲート電極直下のゲート酸化層にも不純物が注入されて
しまい、この結果、ゲート酸化層に微小電流が流れ易
く、電圧ストレスに対する耐性の劣化を招き、従って、
信頼性が低下する。また、側壁絶縁層が存在しない分、
実効ゲート長が短かくなり過ぎ、ゲート電極を長くしな
ければならず、従って、高集積化の妨げとなる。このよ
うに、ＬＤＤ構造を形成する際には、ゲート電極の側壁
絶縁層は必須である。
【００１０】従って、本発明の目的は、ゲート電極の側
壁絶縁層を用いてＬＤＤ構造を形成するＣＭＯＳ製造方
法の製造コストを低減することにある。他の目的は、ゲ
ート電極の側壁絶縁層を用いてＬＤＤ構造を形成する半
導体装置の製造方法を提供することにある。
壁絶縁層を用いてＬＤＤ構造を形成するＣＭＯＳ製造方
法の製造コストを低減することにある。他の目的は、ゲ
ート電極の側壁絶縁層を用いてＬＤＤ構造を形成する半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明に係るＣＭＯＳ製造方法は、ゲート電極に側
壁絶縁層を形成した後に、ＰＭＯＳ形成領域もしくはＮ
ＭＯＳ形成領域の一方をイオン注入阻止層で覆い、これ
をマスクとしてイオン注入を基板に対して斜めに行い、
次いで基板に対してほぼ垂直に行う。他方のＭＯＳ形成
領域に対しても同様に行う。また、通常のＭＯＳを製造
する場合は、ゲート電極に側壁絶縁層を形成した後に、
これをマスクとしてイオン注入を基板に対して斜めに行
い、次いで基板に対してほぼ垂直に行う。
めに本発明に係るＣＭＯＳ製造方法は、ゲート電極に側
壁絶縁層を形成した後に、ＰＭＯＳ形成領域もしくはＮ
ＭＯＳ形成領域の一方をイオン注入阻止層で覆い、これ
をマスクとしてイオン注入を基板に対して斜めに行い、
次いで基板に対してほぼ垂直に行う。他方のＭＯＳ形成
領域に対しても同様に行う。また、通常のＭＯＳを製造
する場合は、ゲート電極に側壁絶縁層を形成した後に、
これをマスクとしてイオン注入を基板に対して斜めに行
い、次いで基板に対してほぼ垂直に行う。
【００１２】
【作用】上述の手段によれば、ゲート電極の側壁絶縁層
を用いてＬＤＤ構造を形成するＣＭＯＳの製造の際のマ
スク工程が減少する。また、ゲート電極の側壁絶縁層を
用いてＬＤＤ構造を形成する通常のＭＯＳの製造の際の
実効ゲート長は短かくならない。
を用いてＬＤＤ構造を形成するＣＭＯＳの製造の際のマ
スク工程が減少する。また、ゲート電極の側壁絶縁層を
用いてＬＤＤ構造を形成する通常のＭＯＳの製造の際の
実効ゲート長は短かくならない。
【００１３】
【実施例】図１〜図４は本発明に係るＣＭＯＳ製造方法
の第１の実施例を説明する断面図である。
の第１の実施例を説明する断面図である。
【００１４】まず、図１の（Ａ）を参照すると、図９の
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図９の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、熱酸化法により
ゲート酸化層７を形成する。その上に、Ｎ型不純物たと
えばりんを含むポリシリコンをＣＶＤ法により形成し、
パターニングしてゲート電極８、９を形成する。次に、
各ゲート電極８、９の側壁にたとえば５００〜１５００
Å厚さの側壁絶縁層（サイドウォール層）１４、１５を
形成する。すなわち、全面にシリコン酸化層をＣＶＤ法
により形成し、これを異方性エッチング法によりバック
エッチすることにより側壁絶縁層１４、１５を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図９の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、熱酸化法により
ゲート酸化層７を形成する。その上に、Ｎ型不純物たと
えばりんを含むポリシリコンをＣＶＤ法により形成し、
パターニングしてゲート電極８、９を形成する。次に、
各ゲート電極８、９の側壁にたとえば５００〜１５００
Å厚さの側壁絶縁層（サイドウォール層）１４、１５を
形成する。すなわち、全面にシリコン酸化層をＣＶＤ法
により形成し、これを異方性エッチング法によりバック
エッチすることにより側壁絶縁層１４、１５を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。
【００１５】次に、図２の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。この
とき、ボロンの注入角度は３０〜４５°程度で、エネル
ギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１×
１０14／ｃｍ2程度である。このように、ボロンの注入
が基板１に対して斜めになっているので、側壁絶縁層１
５の下にもＰ型不純物層１１が形成される。なお、注入
エネルギーはボロンがゲート酸化層７に注入しない程度
の大きさである。次に、図２の（Ｂ）を参照すると、同
一のフォトレジスト層１０をマスクとしてＰＭＯＳ形成
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。このとき、２フッ化ボロンの注
入角度はほぼ直角で、エネルギーは５０〜７０ｋｅＶ、
注入個数は１×１０15〜５×１０15／ｃｍ2程度であ
る。このようにしてＰＭＯＳ形成領域には、ＬＤＤ構造
のソース領域、ドレイン領域が形成される。そして、フ
ォトレジスト層１０を除去する。
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。この
とき、ボロンの注入角度は３０〜４５°程度で、エネル
ギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１×
１０14／ｃｍ2程度である。このように、ボロンの注入
が基板１に対して斜めになっているので、側壁絶縁層１
５の下にもＰ型不純物層１１が形成される。なお、注入
エネルギーはボロンがゲート酸化層７に注入しない程度
の大きさである。次に、図２の（Ｂ）を参照すると、同
一のフォトレジスト層１０をマスクとしてＰＭＯＳ形成
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。このとき、２フッ化ボロンの注
入角度はほぼ直角で、エネルギーは５０〜７０ｋｅＶ、
注入個数は１×１０15〜５×１０15／ｃｍ2程度であ
る。このようにしてＰＭＯＳ形成領域には、ＬＤＤ構造
のソース領域、ドレイン領域が形成される。そして、フ
ォトレジスト層１０を除去する。
【００１６】次に、図３の（Ａ）を参照すると、ＰＭＯ
Ｓ形成領域にフォトレジスト層１２を形成し、このフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にり
んをイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の薄いＮ型不純物層１１を形成する。このと
き、りんの注入角度は３０〜４５°程度で、エネルギー
は６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１０
14／ｃｍ2程度である。このように、リンの注入が基板
１に対して斜めになっているので、側壁絶縁層１４の下
にもＮ型不純物層１３が形成される。なお、注入エネル
ギーはりんがゲート酸化層７に注入しない程度の大きさ
である。次に、図３の（Ｂ）を参照すると、同一のフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にひ
素をイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の濃いＰ型不純物層１９を形成する。このと
き、ひ素の注入角度はほぼ直角で、エネルギーは５０〜
７０ｋｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ
2程度である。このようにしてＮＭＯＳ形成領域には、
ＬＤＤ構造のソース領域、ドレイン領域が形成される。
そして、フォトレジスト層１２を除去する。その後、ア
ニールして不純物を活性化させる。
Ｓ形成領域にフォトレジスト層１２を形成し、このフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にり
んをイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の薄いＮ型不純物層１１を形成する。このと
き、りんの注入角度は３０〜４５°程度で、エネルギー
は６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１０
14／ｃｍ2程度である。このように、リンの注入が基板
１に対して斜めになっているので、側壁絶縁層１４の下
にもＮ型不純物層１３が形成される。なお、注入エネル
ギーはりんがゲート酸化層７に注入しない程度の大きさ
である。次に、図３の（Ｂ）を参照すると、同一のフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にひ
素をイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の濃いＰ型不純物層１９を形成する。このと
き、ひ素の注入角度はほぼ直角で、エネルギーは５０〜
７０ｋｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ
2程度である。このようにしてＮＭＯＳ形成領域には、
ＬＤＤ構造のソース領域、ドレイン領域が形成される。
そして、フォトレジスト層１２を除去する。その後、ア
ニールして不純物を活性化させる。
【００１７】次に、図１４を参照すると、図１２と同様
に、全面に層間絶縁層２１を形成し、この層間絶縁層２
１の所定位置にコンタクトホール２２を形成する。次い
で、アルミニウム配線層２２を形成してパターニングす
る。これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完
成する。
に、全面に層間絶縁層２１を形成し、この層間絶縁層２
１の所定位置にコンタクトホール２２を形成する。次い
で、アルミニウム配線層２２を形成してパターニングす
る。これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完
成する。
【００１８】このように、本発明の第１の実施例によれ
ば、ＬＤＤ構造を形成する際のフォトレジスト工程は図
２のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。
ば、ＬＤＤ構造を形成する際のフォトレジスト工程は図
２のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。
【００１９】図５〜図８は本発明に係るＣＭＯＳ製造方
法の第２の実施例を説明する断面図である。第２の実施
例においては、ＬＤＤ構造を一方のトランジスタたとえ
ばＮチャネル型ＭＯＳトランジスタに適用し、他方のト
ランジスタには適用しない場合を示す。一般に、Ｐチャ
ネル型ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトラ
ンジスタより耐圧の条件が緩いので、ＬＤＤ構造とする
必要性は小さい。
法の第２の実施例を説明する断面図である。第２の実施
例においては、ＬＤＤ構造を一方のトランジスタたとえ
ばＮチャネル型ＭＯＳトランジスタに適用し、他方のト
ランジスタには適用しない場合を示す。一般に、Ｐチャ
ネル型ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトラ
ンジスタより耐圧の条件が緩いので、ＬＤＤ構造とする
必要性は小さい。
【００２０】まず、図５の（Ａ）〜（Ｃ）においては、
図９の（Ａ）〜（Ｃ）と同様に、シリコン単結晶基板１
上にＰ型ウエル２及びＮ型ウエル３を形成し、ＬＯＣＯ
Ｓを用いてフィールド酸化層４によってＮＭＯＳ形成領
域とＰＭＯＳ形成領域とに区画する。次に、しきい値電
圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ形
成領域に個々にあるいは別々にボロン（Ｂ）をイオン注
入する。たとえば、１０〜３０ｋｅＶの低エネルギー、
２〜６×１０12／ｃｍ2 のボロンを注入する。これによ
り、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不純物
層５、６が形成される。次に、熱酸化法によりゲート酸
化層７を形成する。その上に、Ｎ型不純物たとえばりん
を含むポリシリコンをＣＶＤ法により形成し、パターニ
ングしてゲート電極８、９を形成する。なお、以後、Ｐ
型不純物層５、６は図示省略する。
図９の（Ａ）〜（Ｃ）と同様に、シリコン単結晶基板１
上にＰ型ウエル２及びＮ型ウエル３を形成し、ＬＯＣＯ
Ｓを用いてフィールド酸化層４によってＮＭＯＳ形成領
域とＰＭＯＳ形成領域とに区画する。次に、しきい値電
圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ形
成領域に個々にあるいは別々にボロン（Ｂ）をイオン注
入する。たとえば、１０〜３０ｋｅＶの低エネルギー、
２〜６×１０12／ｃｍ2 のボロンを注入する。これによ
り、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不純物
層５、６が形成される。次に、熱酸化法によりゲート酸
化層７を形成する。その上に、Ｎ型不純物たとえばりん
を含むポリシリコンをＣＶＤ法により形成し、パターニ
ングしてゲート電極８、９を形成する。なお、以後、Ｐ
型不純物層５、６は図示省略する。
【００２１】次に、図６の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域に２
フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳのソ
ース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。図６の（Ｂ）を参照すると、
次に、各ゲート電極８、９の側壁にたとえば５００〜１
５００Å厚さの側壁絶縁層（サイドウォール層）１４、
１５を形成する。すなわち、全面にシリコン酸化層をＣ
ＶＤにより形成し、これを異方性エッチング法によりバ
ックエッチすることにより側壁絶縁層１４、１５を形成
する。そして、フォトレジスト層１０を除去する。
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域に２
フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳのソ
ース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。図６の（Ｂ）を参照すると、
次に、各ゲート電極８、９の側壁にたとえば５００〜１
５００Å厚さの側壁絶縁層（サイドウォール層）１４、
１５を形成する。すなわち、全面にシリコン酸化層をＣ
ＶＤにより形成し、これを異方性エッチング法によりバ
ックエッチすることにより側壁絶縁層１４、１５を形成
する。そして、フォトレジスト層１０を除去する。
【００２２】次に、図７の（Ａ）を参照すると、図３の
（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト層
１２を形成し、このフォトレジスト層１２をマスクとし
てＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳの
ソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層
１１を形成する。このとき、りんの注入角度は３０〜４
５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個数
は１×１０13〜１×１０14／ｃｍ2程度である。このよ
うに、りんの注入が基板１に対して斜めになっているの
で、側壁絶縁層１４の下にもＮ型不純物層１３が形成さ
れる。なお、注入エネルギーはりんがゲート酸化層７に
注入しない程度の大きさである。次に、図７の（Ｂ）を
参照すると、図３の（Ｂ）と同様に、同一のフォトレジ
スト層１２をマスクとしてＮＭＯＳ形成領域にひ素をイ
オン注入してＮＭＯＳのソース、ドレイン領域のＬＤＤ
構造の濃いＰ型不純物層１９を形成する。このとき、ひ
素の注入角度はほぼ直角で、エネルギーは５０〜７０ｋ
ｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ2程度
である。このようにしてＮＭＯＳ形成領域には、ＬＤＤ
構造のソース領域、ドレイン領域が形成される。そし
て、フォトレジスト層１２を除去する。その後、アニー
ルして不純物を活性化させる。
（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト層
１２を形成し、このフォトレジスト層１２をマスクとし
てＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳの
ソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層
１１を形成する。このとき、りんの注入角度は３０〜４
５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個数
は１×１０13〜１×１０14／ｃｍ2程度である。このよ
うに、りんの注入が基板１に対して斜めになっているの
で、側壁絶縁層１４の下にもＮ型不純物層１３が形成さ
れる。なお、注入エネルギーはりんがゲート酸化層７に
注入しない程度の大きさである。次に、図７の（Ｂ）を
参照すると、図３の（Ｂ）と同様に、同一のフォトレジ
スト層１２をマスクとしてＮＭＯＳ形成領域にひ素をイ
オン注入してＮＭＯＳのソース、ドレイン領域のＬＤＤ
構造の濃いＰ型不純物層１９を形成する。このとき、ひ
素の注入角度はほぼ直角で、エネルギーは５０〜７０ｋ
ｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ2程度
である。このようにしてＮＭＯＳ形成領域には、ＬＤＤ
構造のソース領域、ドレイン領域が形成される。そし
て、フォトレジスト層１２を除去する。その後、アニー
ルして不純物を活性化させる。
【００２３】次に、図８を参照すると、図４と同様に、
全面に層間絶縁層２１を形成し、この層間絶縁層２１の
所定位置にコンタクトホール２２を形成する。次いで、
アルミニウム配線層２２を形成してパターニングする。
これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完成す
る。
全面に層間絶縁層２１を形成し、この層間絶縁層２１の
所定位置にコンタクトホール２２を形成する。次いで、
アルミニウム配線層２２を形成してパターニングする。
これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完成す
る。
【００２４】このように、本発明の第２の実施例おいて
も、ＬＤＤ構造を形成する際のフォトレジスト工程は図
６のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。
も、ＬＤＤ構造を形成する際のフォトレジスト工程は図
６のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。
【００２５】上述の実施例においては、ＣＭＯＳトラン
ジスタを図示したが、通常のＮＭＯＳトランジスタもし
くはＰＭＯＳトランジスタの単独においても本発明を適
用できる。つまり、ゲート電極に側壁絶縁層を形成した
後に、これをマスクとしてイオン注入を基板に対して斜
めに行い、次いで基板に対してほぼ垂直に行うことによ
り耐圧の大きいＬＤＤ構造を実現できる。なお、上述の
第１の実施例において、Ｐ型不純物層１７を形成後にＮ
型不純物層１９を形成しているが、Ｎ型不純物層１９を
形成後にＰ型不純物層１７を形成してもよい。
ジスタを図示したが、通常のＮＭＯＳトランジスタもし
くはＰＭＯＳトランジスタの単独においても本発明を適
用できる。つまり、ゲート電極に側壁絶縁層を形成した
後に、これをマスクとしてイオン注入を基板に対して斜
めに行い、次いで基板に対してほぼ垂直に行うことによ
り耐圧の大きいＬＤＤ構造を実現できる。なお、上述の
第１の実施例において、Ｐ型不純物層１７を形成後にＮ
型不純物層１９を形成しているが、Ｎ型不純物層１９を
形成後にＰ型不純物層１７を形成してもよい。
【００２６】以上説明したように本発明によれば、ＬＤ
Ｄ構造のＣＭＯＳ製造のマスク工程を低減するので、製
造コストを低減できる。また、通常のＭＯＳのＬＤＤ構
造の耐圧を大きくできる。
Ｄ構造のＣＭＯＳ製造のマスク工程を低減するので、製
造コストを低減できる。また、通常のＭＯＳのＬＤＤ構
造の耐圧を大きくできる。
【図１】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。
を示す断面図である。
【図２】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。
を示す断面図である。
【図３】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。
を示す断面図である。
【図４】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。
を示す断面図である。
【図５】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。
を示す断面図である。
【図６】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。
を示す断面図である。
【図７】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。
を示す断面図である。
【図８】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。
を示す断面図である。
【図９】従来のＣＭＯＳ製造方法を示す断面図である。
【図１０】従来のＣＭＯＳ製造方法を示す断面図であ
る。
る。
【図１１】従来のＣＭＯＳ製造方法を示す断面図であ
る。
る。
【図１２】従来のＣＭＯＳ製造方法を示す断面図であ
る。
る。
１…シリコン単結晶基板 ２…Ｐ型ウエル ３…Ｎ型ウエル ４…フィールド酸化層 ５、６…Ｐ型不純物層 ７…ゲート酸化層 ８、９…ゲート電極 １０、１２…フォトレジスト層 １１…Ｐ型不純物層 １３…Ｎ型不純物層 １４、１５…側壁絶縁層 １６、１８…フォトレジスト層 １７…Ｐ型不純物層 １９…Ｎ型不純物層 ２０…層間絶縁層 ２１…コンタクトホール ２２…アルミニウム配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 次に、図１１の（Ａ）を参照すると、各
ゲート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。
ゲート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】 次に、図６の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
２フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳの
ソース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。そして、フォトレジスト層１
０を除去する。図６の（Ｂ）を参照すると、次に、各ゲ
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
２フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳの
ソース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。そして、フォトレジスト層１
０を除去する。図６の（Ｂ）を参照すると、次に、各ゲ
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】 次に、図７の（Ａ）を参照すると、図３
の（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト
層１２を形成し、このフォトレジスト層１２をマスクと
してＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳ
のソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物
層１１を形成する。このとき、りんの注入角度は３０〜
４５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個
数は１×１０13〜１×１０14／ｃｍ2程度である。この
ように、りんの注入が基板１に対して斜めになっている
ので、側壁絶縁層１４の下にもＮ型不純物層１３が形成
される。なお、注入エネルギーはりんがゲート電極直下
のゲート酸化層７に注入しない程度の大きさである。次
に、図７の（Ｂ）を参照すると、図３の（Ｂ）と同様
に、同一のフォトレジスト層１２をマスクとしてＮＭＯ
Ｓ形成領域にひ素をイオン注入してＮＭＯＳのソース、
ドレイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形
成する。このとき、ひ素の注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＮＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１２を除去す
る。その後、アニールして不純物を活性化させる。
の（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト
層１２を形成し、このフォトレジスト層１２をマスクと
してＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳ
のソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物
層１１を形成する。このとき、りんの注入角度は３０〜
４５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個
数は１×１０13〜１×１０14／ｃｍ2程度である。この
ように、りんの注入が基板１に対して斜めになっている
ので、側壁絶縁層１４の下にもＮ型不純物層１３が形成
される。なお、注入エネルギーはりんがゲート電極直下
のゲート酸化層７に注入しない程度の大きさである。次
に、図７の（Ｂ）を参照すると、図３の（Ｂ）と同様
に、同一のフォトレジスト層１２をマスクとしてＮＭＯ
Ｓ形成領域にひ素をイオン注入してＮＭＯＳのソース、
ドレイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形
成する。このとき、ひ素の注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＮＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１２を除去す
る。その後、アニールして不純物を活性化させる。
【手続補正書】
【提出日】平成７年４月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】 次に、図２の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。こ
のとき、ボロンの注入角度は３０〜４５°程度で、エネ
ルギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１
×１０14／ｃｍ2程度である。このように、ボロンの注
入が基板１に対して斜めになっているので、側壁絶縁層
１５の下にもＰ型不純物層１１が形成される。なお、注
入エネルギーはボロンがゲート電極９直下のゲート酸化
層７に注入しない程度の大きさである。次に、図２の
（Ｂ）を参照すると、同一のフォトレジスト層１０をマ
スクとしてＰＭＯＳ形成領域に２フッ化ボロン（Ｂ
Ｆ2）をイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の濃いＰ型不純物層１７を形成する。こ
のとき、２フッ化ボロンの注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＰＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１０を除去す
る。
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。こ
のとき、ボロンの注入角度は３０〜４５°程度で、エネ
ルギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１
×１０14／ｃｍ2程度である。このように、ボロンの注
入が基板１に対して斜めになっているので、側壁絶縁層
１５の下にもＰ型不純物層１１が形成される。なお、注
入エネルギーはボロンがゲート電極９直下のゲート酸化
層７に注入しない程度の大きさである。次に、図２の
（Ｂ）を参照すると、同一のフォトレジスト層１０をマ
スクとしてＰＭＯＳ形成領域に２フッ化ボロン（Ｂ
Ｆ2）をイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の濃いＰ型不純物層１７を形成する。こ
のとき、２フッ化ボロンの注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＰＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１０を除去す
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】 次に、図３の（Ａ）を参照すると、ＰＭ
ＯＳ形成領域にフォトレジスト層１２を形成し、このフ
ォトレジスト層１２をマスクとしてＮＭＯＳ形成領域に
りんをイオン注入してＮＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＮ型不純物層１１を形成する。この
とき、りんの注入角度は３０〜４５°程度で、エネルギ
ーは６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１
０14／ｃｍ2程度である。このように、リンの注入が基
板１に対して斜めになっているので、側壁絶縁層１４の
下にもＮ型不純物層１３が形成される。なお、注入エネ
ルギーはりんがゲート電極８直下のゲート酸化層７に注
入しない程度の大きさである。次に、図３の（Ｂ）を参
照すると、同一のフォトレジスト層１２をマスクとして
ＮＭＯＳ形成領域にひ素をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の濃いＰ型不純物層１
９を形成する。このとき、ひ素の注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＮＭＯＳ形成領域には、ＬＤＤ構造のソース領域、ドレ
イン領域が形成される。そして、フォトレジスト層１２
を除去する。その後、アニールして不純物を活性化させ
る。
ＯＳ形成領域にフォトレジスト層１２を形成し、このフ
ォトレジスト層１２をマスクとしてＮＭＯＳ形成領域に
りんをイオン注入してＮＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＮ型不純物層１１を形成する。この
とき、りんの注入角度は３０〜４５°程度で、エネルギ
ーは６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１
０14／ｃｍ2程度である。このように、リンの注入が基
板１に対して斜めになっているので、側壁絶縁層１４の
下にもＮ型不純物層１３が形成される。なお、注入エネ
ルギーはりんがゲート電極８直下のゲート酸化層７に注
入しない程度の大きさである。次に、図３の（Ｂ）を参
照すると、同一のフォトレジスト層１２をマスクとして
ＮＭＯＳ形成領域にひ素をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の濃いＰ型不純物層１
９を形成する。このとき、ひ素の注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＮＭＯＳ形成領域には、ＬＤＤ構造のソース領域、ドレ
イン領域が形成される。そして、フォトレジスト層１２
を除去する。その後、アニールして不純物を活性化させ
る。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (9)
- 【請求項１】 第１のチャネル型ＭＯＳトランジスタ及
び該第１のチャネルの反対の第２のチャネル型ＭＯＳト
ランジスタを同一基板上に製造する半導体装置の製造方
法において、 半導体基板（１、２、３）上にゲート酸化層（７）を形
成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 該各ゲート電極の側壁に側壁絶縁層（１４、１５）を形
成する工程と、 前記第２のチャネル型ＭＯＳトランジスタ形成領域を第
１のイオン注入阻止層（１０）を覆う工程と、 前記第１のイオン注入阻止層をマスクとして、第１の導
電型の不純物を斜めにイオン注入し、さらに第１の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第１のイオン注入阻止層を除去する工程と、 前記第１のチャネル型ＭＯＳトランジスタ形成領域を第
２のイオン注入阻止層（１２）を覆う工程と、 前記第２のイオン注入阻止層をマスクとして、第２の導
電型の不純物を斜めにイオン注入し、さらに第２の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第２のイオン注入阻止層を除去する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記各イオン注入工程におけるほぼ垂直
に注入される不純物濃度は斜めに注入される不純物濃度
より高い請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１のチャネル型ＭＯＳトランジス
タがＰチャネルＭＯＳトランジスタであり、前記第２の
チャネル型ＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記各第１、第２のイオン注入阻止層は
フォトレジスト層を具備する請求項１に記載の半導体装
置の製造方法。 - 【請求項５】 第１のチャネル型ＭＯＳトランジスタ及
び該第１のチャネル型の反対の第２のチャネル型ＭＯＳ
トランジスタを同一基板上に製造する半導体装置の製造
方法において、 半導体基板（１、２、３）上にゲート酸化層（７）を形
成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 前記第２のチャネル型ＭＯＳトランジスタ形成領域を第
１のイオン注入阻止層（１０）を覆う工程と、 前記第１のイオン注入阻止層をマスクとして第１の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第１のイオン注入阻止層を除去する工程と、 前記各ゲート電極の側壁に側壁絶縁層（１４、１５）を
形成する工程と、 前記第１のチャネル型ＭＯＳトランジスタ形成領域を第
２のイオン注入阻止層（１２）を覆う工程と、 前記第２のイオン注入阻止層をマスクとして、第２の導
電型の不純物を斜めにイオン注入し、さらに第２の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第２のイオン注入阻止層を除去する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１のチャネル型ＭＯＳトランジス
タがＰチャネルＭＯＳトランジスタであり、前記第２の
チャネル型ＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記各第１、第２のイオン注入阻止層は
フォトレジスト層を具備する請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 第１の導電型の半導体基板（１、２、
３）上にゲート酸化層（７）を形成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 該ゲート電極の側壁に側壁絶縁層（１４、１５）を形成
する工程と、 前記第１の導電型の反対の第２の導電型の不純物を斜め
にイオン注入し、さらに第２の導電型の不純物をほぼ垂
直にイオン注入する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備する半導体装置の製造方法。 - 【請求項９】 前記イオン注入工程における垂直に注入
される不純物濃度は斜めに注入される不純物濃度より高
い請求項８に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761894A JPH07297397A (ja) | 1994-04-23 | 1994-04-23 | 半導体装置の製造方法 |
| US08/426,650 US5614432A (en) | 1994-04-23 | 1995-04-21 | Method for manufacturing LDD type MIS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761894A JPH07297397A (ja) | 1994-04-23 | 1994-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297397A true JPH07297397A (ja) | 1995-11-10 |
Family
ID=14463747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10761894A Pending JPH07297397A (ja) | 1994-04-23 | 1994-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297397A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814502A1 (en) * | 1996-06-21 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| KR100305625B1 (ko) * | 1996-11-26 | 2001-10-19 | 가네꼬 히사시 | 반도체장치및그의제조방법 |
| KR100967776B1 (ko) * | 2007-03-02 | 2010-07-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05129543A (ja) * | 1991-11-05 | 1993-05-25 | Sony Corp | 相補型半導体装置の製造方法 |
-
1994
- 1994-04-23 JP JP10761894A patent/JPH07297397A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05129543A (ja) * | 1991-11-05 | 1993-05-25 | Sony Corp | 相補型半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814502A1 (en) * | 1996-06-21 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6031268A (en) * | 1996-06-21 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| KR100305625B1 (ko) * | 1996-11-26 | 2001-10-19 | 가네꼬 히사시 | 반도체장치및그의제조방법 |
| KR100967776B1 (ko) * | 2007-03-02 | 2010-07-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7964464B2 (en) | 2007-03-02 | 2011-06-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
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