JP2003092401A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003092401A JP2003092401A JP2001281355A JP2001281355A JP2003092401A JP 2003092401 A JP2003092401 A JP 2003092401A JP 2001281355 A JP2001281355 A JP 2001281355A JP 2001281355 A JP2001281355 A JP 2001281355A JP 2003092401 A JP2003092401 A JP 2003092401A
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Abstract
(57)【要約】
【課題】 膜厚の異なるゲート絶縁膜を有する半導体装
置における、しきい値電圧調整用のイオン注入工程の合
理化を図る。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１内のＮ型ウエル領域２上に膜厚の厚いゲート絶
縁膜１０Ａ及び膜厚の薄いゲート絶縁膜１２を介してゲ
ート電極１８が形成され、当該ゲート電極１８に隣接す
るようにソース・ドレイン領域１９が形成されて成るも
のにおいて、前記ゲート絶縁膜１０Ａ，１２を介して前
記Ｎ型ウエル領域２内にボロンイオンをイオン注入する
工程と、前記ゲート絶縁膜１２を貫通するように前記Ｎ
型ウエル領域２内にリンイオンをイオン注入する工程と
から成るしきい値電圧調整用のイオン注入工程を有する
ことを特徴とする。
置における、しきい値電圧調整用のイオン注入工程の合
理化を図る。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板１内のＮ型ウエル領域２上に膜厚の厚いゲート絶
縁膜１０Ａ及び膜厚の薄いゲート絶縁膜１２を介してゲ
ート電極１８が形成され、当該ゲート電極１８に隣接す
るようにソース・ドレイン領域１９が形成されて成るも
のにおいて、前記ゲート絶縁膜１０Ａ，１２を介して前
記Ｎ型ウエル領域２内にボロンイオンをイオン注入する
工程と、前記ゲート絶縁膜１２を貫通するように前記Ｎ
型ウエル領域２内にリンイオンをイオン注入する工程と
から成るしきい値電圧調整用のイオン注入工程を有する
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しく言えば、ＬＣＤド
ライバ、特にＴＦＴ（Thin Film Transistor）のゲート
ドライバ等に用いられる高耐圧ＭＯＳトランジスタのし
きい値電圧調整用のイオン注入技術に関する。
方法に関するものであり、更に詳しく言えば、ＬＣＤド
ライバ、特にＴＦＴ（Thin Film Transistor）のゲート
ドライバ等に用いられる高耐圧ＭＯＳトランジスタのし
きい値電圧調整用のイオン注入技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置の製
造方法について図面を参照しながら説明する。
造方法について図面を参照しながら説明する。
【０００３】図１２は、例えば高耐圧Ｐチャネル型オー
プンドレインＭＯＳトランジスタの断面図である。
プンドレインＭＯＳトランジスタの断面図である。
【０００４】図１２に示すように、例えばＰ型の半導体
基板（Ｐ−ｓｕｂ）５１内にＮ型ウエル領域（ＮＷ）５
２が形成され、当該Ｎ型ウエル領域５２上に膜厚の異な
る第１及び第２のゲート絶縁膜５３Ａ，５３Ｂが形成さ
れている。また、５３Ｃは素子分離膜５３Ｄと同一工程
で形成される選択酸化膜である。更に、前記第１，第２
のゲート絶縁膜５３Ａ，５３Ｂ及び選択酸化膜５３Ｃ上
にまたがってゲート電極５４が形成されている。
基板（Ｐ−ｓｕｂ）５１内にＮ型ウエル領域（ＮＷ）５
２が形成され、当該Ｎ型ウエル領域５２上に膜厚の異な
る第１及び第２のゲート絶縁膜５３Ａ，５３Ｂが形成さ
れている。また、５３Ｃは素子分離膜５３Ｄと同一工程
で形成される選択酸化膜である。更に、前記第１，第２
のゲート絶縁膜５３Ａ，５３Ｂ及び選択酸化膜５３Ｃ上
にまたがってゲート電極５４が形成されている。
【０００５】また、前記ゲート電極５４の一端に隣接す
るようにＰ＋型ソース領域５５が形成されており、チャ
ネル領域５６を介して前記ソース領域５５と対向してＰ
−型ドレイン領域５７が形成され、更にゲート電極５４
の他端から離間され、かつＰ−型ドレイン領域５７内に
含まれるようにＰ＋型ドレイン領域５８が形成されてい
る。
るようにＰ＋型ソース領域５５が形成されており、チャ
ネル領域５６を介して前記ソース領域５５と対向してＰ
−型ドレイン領域５７が形成され、更にゲート電極５４
の他端から離間され、かつＰ−型ドレイン領域５７内に
含まれるようにＰ＋型ドレイン領域５８が形成されてい
る。
【０００６】そして、全面を被覆するように層間絶縁膜
５９が形成され、当該層間絶縁膜５９に形成されたコン
タクト孔を介してソース・ドレイン領域５５，５８にコ
ンタクトする配線６０が形成されている。
５９が形成され、当該層間絶縁膜５９に形成されたコン
タクト孔を介してソース・ドレイン領域５５，５８にコ
ンタクトする配線６０が形成されている。
【０００７】
【発明が解決しようとする課題】上述したように前記高
耐圧ＭＯＳトランジスタは、膜厚の異なる第１及び第２
のゲート絶縁膜５３Ａ，５３Ｂを有している。そして、
このような構造の高耐圧ＭＯＳトランジスタに対するし
きい値電圧調整用のイオン注入工程において、以下に説
明する不具合が生じていた。
耐圧ＭＯＳトランジスタは、膜厚の異なる第１及び第２
のゲート絶縁膜５３Ａ，５３Ｂを有している。そして、
このような構造の高耐圧ＭＯＳトランジスタに対するし
きい値電圧調整用のイオン注入工程において、以下に説
明する不具合が生じていた。
【０００８】ここで、図１３に示すように、前記第１及
び第２のゲート絶縁膜５３Ａ，５３Ｂ下にしきい値電圧
調整用のイオン注入工程を行う場合、それらのゲート絶
縁膜５３Ａ，５３Ｂ上にゲート電極形成用の導電膜５４
Ａを形成した状態で、しきい値電圧調整用のイオン注入
を行っていた。
び第２のゲート絶縁膜５３Ａ，５３Ｂ下にしきい値電圧
調整用のイオン注入工程を行う場合、それらのゲート絶
縁膜５３Ａ，５３Ｂ上にゲート電極形成用の導電膜５４
Ａを形成した状態で、しきい値電圧調整用のイオン注入
を行っていた。
【０００９】このとき、１回のイオン注入工程で膜厚の
異なる第１及び第２のゲート絶縁膜５３Ａ，５３Ｂ下に
しきい値電圧調整用のイオン注入を行った場合、領域Ａ
（ゲート絶縁膜の膜厚が薄い領域）と領域Ｂ（ゲート絶
縁膜の膜厚が厚い領域）とで、不純物の濃度分布に差が
できてしまう。尚、前記選択酸化膜５３Ｃ下の領域Ｃに
は、しきい値電圧調整用のイオン注入は行わない。
異なる第１及び第２のゲート絶縁膜５３Ａ，５３Ｂ下に
しきい値電圧調整用のイオン注入を行った場合、領域Ａ
（ゲート絶縁膜の膜厚が薄い領域）と領域Ｂ（ゲート絶
縁膜の膜厚が厚い領域）とで、不純物の濃度分布に差が
できてしまう。尚、前記選択酸化膜５３Ｃ下の領域Ｃに
は、しきい値電圧調整用のイオン注入は行わない。
【００１０】即ち、図１３に示すようにゲート絶縁膜の
膜厚が薄い領域Ａにおけるイオン注入層６１Ａが、ゲー
ト絶縁膜の膜厚が厚い領域Ｂにおけるイオン注入層６１
Ｂよりも深くなってしまう。この場合、イオン注入層６
１Ａが形成された領域Ａでは、ゲート絶縁膜の膜厚が薄
い上に不純物濃度が濃くなるため、この領域Ａにおける
しきい値電圧が領域Ｂに比して低下してしまうといった
不具合が生じてしまう。
膜厚が薄い領域Ａにおけるイオン注入層６１Ａが、ゲー
ト絶縁膜の膜厚が厚い領域Ｂにおけるイオン注入層６１
Ｂよりも深くなってしまう。この場合、イオン注入層６
１Ａが形成された領域Ａでは、ゲート絶縁膜の膜厚が薄
い上に不純物濃度が濃くなるため、この領域Ａにおける
しきい値電圧が領域Ｂに比して低下してしまうといった
不具合が生じてしまう。
【００１１】そのため、しきい値電圧調整用のイオン注
入工程を、領域Ａと領域Ｂとに対して、別々にしきい値
電圧調整用のイオン注入を行い、両領域Ａ，Ｂのしきい
値電圧を調整する必要があった。この場合には、従来の
製造方法ではレジストマスクを２枚用いることになり、
製造工程数が増大するといった問題があった。
入工程を、領域Ａと領域Ｂとに対して、別々にしきい値
電圧調整用のイオン注入を行い、両領域Ａ，Ｂのしきい
値電圧を調整する必要があった。この場合には、従来の
製造方法ではレジストマスクを２枚用いることになり、
製造工程数が増大するといった問題があった。
【００１２】
【課題を解決するための手段】そこで、上記課題に鑑
み、本発明の半導体装置の製造方法は、半導体層上にゲ
ート絶縁膜を介してゲート電極が形成され、当該ゲート
電極に隣接するようにソース・ドレイン領域が形成され
て成るものにおいて、前記ゲート絶縁膜を介して前記半
導体層内に第１の不純物をイオン注入する工程と、前記
ゲート絶縁膜の少なくとも一部を貫通するように前記半
導体層内に第２の不純物をイオン注入する工程とから成
るしきい値電圧調整用のイオン注入工程を有することを
特徴とする。
み、本発明の半導体装置の製造方法は、半導体層上にゲ
ート絶縁膜を介してゲート電極が形成され、当該ゲート
電極に隣接するようにソース・ドレイン領域が形成され
て成るものにおいて、前記ゲート絶縁膜を介して前記半
導体層内に第１の不純物をイオン注入する工程と、前記
ゲート絶縁膜の少なくとも一部を貫通するように前記半
導体層内に第２の不純物をイオン注入する工程とから成
るしきい値電圧調整用のイオン注入工程を有することを
特徴とする。
【００１３】また、本発明の半導体装置の製造方法は、
半導体層上に膜厚の異なるゲート絶縁膜を介してゲート
電極が形成され、当該ゲート電極に隣接するようにソー
ス・ドレイン領域が形成されて成るものにおいて、膜厚
の厚いゲート絶縁膜を貫通する注入条件で前記半導体層
内に第１の不純物をイオン注入する工程と、膜厚の厚い
ゲート絶縁膜を貫通しない注入条件で前記半導体層内に
第２の不純物をイオン注入する工程とから成るしきい値
電圧調整用のイオン注入工程を有することを特徴とす
る。
半導体層上に膜厚の異なるゲート絶縁膜を介してゲート
電極が形成され、当該ゲート電極に隣接するようにソー
ス・ドレイン領域が形成されて成るものにおいて、膜厚
の厚いゲート絶縁膜を貫通する注入条件で前記半導体層
内に第１の不純物をイオン注入する工程と、膜厚の厚い
ゲート絶縁膜を貫通しない注入条件で前記半導体層内に
第２の不純物をイオン注入する工程とから成るしきい値
電圧調整用のイオン注入工程を有することを特徴とす
る。
【００１４】そして、前記第１の不純物及び前記第２の
不純物は、それぞれ逆導電型の不純物であり、前記第２
の不純物をイオン注入する工程が、前記膜厚の薄いゲー
ト絶縁膜下にイオン注入された第１の不純物を相殺する
ためのイオン注入工程であることを特徴とする。
不純物は、それぞれ逆導電型の不純物であり、前記第２
の不純物をイオン注入する工程が、前記膜厚の薄いゲー
ト絶縁膜下にイオン注入された第１の不純物を相殺する
ためのイオン注入工程であることを特徴とする。
【００１５】また、前記膜厚の厚いゲート絶縁膜を形成
する工程の後に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。
する工程の後に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。
【００１６】更に、前記膜厚の厚いゲート絶縁膜を形成
する工程の前に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。
する工程の前に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。
【００１７】また、本発明の半導体装置の製造方法は、
半導体層上の所定領域に形成した耐酸化性膜をマスクに
当該半導体層を選択酸化して選択絶縁膜を形成する工程
と、前記耐酸化性膜を除去した後に半導体層上を熱酸化
して前記選択絶縁膜に連なるように膜厚の厚いゲート絶
縁膜を形成する工程と、前記半導体層上の所定領域に形
成した前記膜厚の厚いゲート絶縁膜の一部を除去した後
に前記半導体層上を熱酸化して当該膜厚の厚いゲート絶
縁膜に連なるように膜厚の薄いゲート絶縁膜を形成する
工程と、前記膜厚の薄いゲート絶縁膜、前記膜厚の厚い
ゲート絶縁膜及び前記選択絶縁膜に跨るようにゲート電
極を形成する工程と、前記ゲート電極に前記膜厚の薄い
ゲート絶縁膜を介して隣接するようにソース領域を形成
すると共に、前記選択ゲート絶縁膜を介して隣接するよ
うにドレイン領域を形成する工程とを具備したことを特
徴とするものである。
半導体層上の所定領域に形成した耐酸化性膜をマスクに
当該半導体層を選択酸化して選択絶縁膜を形成する工程
と、前記耐酸化性膜を除去した後に半導体層上を熱酸化
して前記選択絶縁膜に連なるように膜厚の厚いゲート絶
縁膜を形成する工程と、前記半導体層上の所定領域に形
成した前記膜厚の厚いゲート絶縁膜の一部を除去した後
に前記半導体層上を熱酸化して当該膜厚の厚いゲート絶
縁膜に連なるように膜厚の薄いゲート絶縁膜を形成する
工程と、前記膜厚の薄いゲート絶縁膜、前記膜厚の厚い
ゲート絶縁膜及び前記選択絶縁膜に跨るようにゲート電
極を形成する工程と、前記ゲート電極に前記膜厚の薄い
ゲート絶縁膜を介して隣接するようにソース領域を形成
すると共に、前記選択ゲート絶縁膜を介して隣接するよ
うにドレイン領域を形成する工程とを具備したことを特
徴とするものである。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばＬＣＤドライ
バ、特にＴＦＴのゲートドライバ等に用いられる高耐圧
Ｐチャネル型オープンドレインＭＯＳトランジスタに本
発明を適用した一例を紹介する。
方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばＬＣＤドライ
バ、特にＴＦＴのゲートドライバ等に用いられる高耐圧
Ｐチャネル型オープンドレインＭＯＳトランジスタに本
発明を適用した一例を紹介する。
【００１９】ここで、本発明の特徴は、膜厚の異なるゲ
ート絶縁膜下にしきい値電圧調整用のイオン注入層を形
成する工程の合理化を図ることであり、先ず、図８に示
すように第１，第２のゲート絶縁膜１０Ａ，１２の下部
の半導体層（Ｎ型ウエル領域２）内に所望のイオン注入
条件で、不純物（例えば、ボロンイオン）をイオン注入
した後に、図９に示すように第２のゲート絶縁膜１２の
下部の半導体層（Ｎ型ウエル領域２）内に所望のイオン
注入条件で、不純物（例えば、リンイオン）をイオン注
入することで、領域Ａに比較的深い位置まで形成された
（ボロンを親とした）深い注入層１６Ａの、その深い領
域部分の不純物分布をリンイオンにより相殺して、領域
Ｂにおけるしきい値電圧を考慮して所望のしきい値電圧
と成るように調整したことである。
ート絶縁膜下にしきい値電圧調整用のイオン注入層を形
成する工程の合理化を図ることであり、先ず、図８に示
すように第１，第２のゲート絶縁膜１０Ａ，１２の下部
の半導体層（Ｎ型ウエル領域２）内に所望のイオン注入
条件で、不純物（例えば、ボロンイオン）をイオン注入
した後に、図９に示すように第２のゲート絶縁膜１２の
下部の半導体層（Ｎ型ウエル領域２）内に所望のイオン
注入条件で、不純物（例えば、リンイオン）をイオン注
入することで、領域Ａに比較的深い位置まで形成された
（ボロンを親とした）深い注入層１６Ａの、その深い領
域部分の不純物分布をリンイオンにより相殺して、領域
Ｂにおけるしきい値電圧を考慮して所望のしきい値電圧
と成るように調整したことである。
【００２０】このとき、第１，第２のゲート絶縁膜１０
Ａ，１２の膜厚差を利用し、フォトレジスト膜１５をマ
スクにした１回目のイオン注入工程では第１，第２のゲ
ート絶縁膜１０Ａ，１２を貫通するイオン注入条件でイ
オン注入を行い、前記フォトレジスト膜１５をマスクに
した２回目のイオン注入工程では第１のゲート絶縁膜１
０Ａを貫通しないで、第２のゲート絶縁膜１２を貫通す
るイオン注入条件でイオン注入を行うことで、従来の製
造方法のようにレジストマスクを２枚用いる必要がなく
なり、製造工程数を削減でき、コストダウン化が図れ
る。
Ａ，１２の膜厚差を利用し、フォトレジスト膜１５をマ
スクにした１回目のイオン注入工程では第１，第２のゲ
ート絶縁膜１０Ａ，１２を貫通するイオン注入条件でイ
オン注入を行い、前記フォトレジスト膜１５をマスクに
した２回目のイオン注入工程では第１のゲート絶縁膜１
０Ａを貫通しないで、第２のゲート絶縁膜１２を貫通す
るイオン注入条件でイオン注入を行うことで、従来の製
造方法のようにレジストマスクを２枚用いる必要がなく
なり、製造工程数を削減でき、コストダウン化が図れ
る。
【００２１】また、図９に示す領域１７には、前記ボロ
ンイオンを相殺するためにイオン注入されたリンイオン
の存在により、この領域における不純物濃度が、Ｎ型ウ
エル領域２の不純物濃度よりも濃くなるため、後述する
ドレイン領域９，１９からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくできるといった特徴も
ある。
ンイオンを相殺するためにイオン注入されたリンイオン
の存在により、この領域における不純物濃度が、Ｎ型ウ
エル領域２の不純物濃度よりも濃くなるため、後述する
ドレイン領域９，１９からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくできるといった特徴も
ある。
【００２２】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００２３】先ず、図１において、１は一導電型、例え
ばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内に
Ｎ型ウエル領域（ＮＷ）２が形成されている。尚、前記
Ｎ型ウエル領域２を形成する工程は、Ｎ型不純物、例え
ばリンイオンを加速電圧１６０ＫｅＶ、注入量７×１０
12／ｃｍ2の注入条件でイオン注入し、この不純物を拡
散（およそ１２００℃のＮ２雰囲気中で、８時間）処理
することで、Ｎ型ウエル領域２を形成している。
ばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内に
Ｎ型ウエル領域（ＮＷ）２が形成されている。尚、前記
Ｎ型ウエル領域２を形成する工程は、Ｎ型不純物、例え
ばリンイオンを加速電圧１６０ＫｅＶ、注入量７×１０
12／ｃｍ2の注入条件でイオン注入し、この不純物を拡
散（およそ１２００℃のＮ２雰囲気中で、８時間）処理
することで、Ｎ型ウエル領域２を形成している。
【００２４】続いて、図２において、基板全面におよそ
１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポ
リシリコン膜４を形成した後に、当該ポリシリコン膜４
上に形成したフォトレジスト膜５をマスクにして、Ｐ型
不純物、例えばボロンイオンを加速電圧１６０ＫｅＶ
で、注入量１×１０13／ｃｍ2の注入条件でイオン注入
する。これにより、高耐圧Ｐチャネル型オープンドレイ
ンＭＯＳトランジスタのドレイン形成領域にイオン注入
層６を形成する。尚、前記絶縁膜３及びポリシリコン膜
４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパ
ッド酸化膜及びパッドポリシリコン膜である。
１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポ
リシリコン膜４を形成した後に、当該ポリシリコン膜４
上に形成したフォトレジスト膜５をマスクにして、Ｐ型
不純物、例えばボロンイオンを加速電圧１６０ＫｅＶ
で、注入量１×１０13／ｃｍ2の注入条件でイオン注入
する。これにより、高耐圧Ｐチャネル型オープンドレイ
ンＭＯＳトランジスタのドレイン形成領域にイオン注入
層６を形成する。尚、前記絶縁膜３及びポリシリコン膜
４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパ
ッド酸化膜及びパッドポリシリコン膜である。
【００２５】次に、図３において、前記ポリシリコン膜
４上に形成したシリコン窒化膜７をマスクに基板１上を
選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８
Ａ及びＬＯＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成
する。この選択酸化により、前記イオン注入層６が拡散
されて低濃度のドレイン領域（Ｐ−層）９が形成され
る。尚、本工程では、パッドポリシリコン膜を用いず、
パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成する
ものであっても良い。
４上に形成したシリコン窒化膜７をマスクに基板１上を
選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８
Ａ及びＬＯＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成
する。この選択酸化により、前記イオン注入層６が拡散
されて低濃度のドレイン領域（Ｐ−層）９が形成され
る。尚、本工程では、パッドポリシリコン膜を用いず、
パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成する
ものであっても良い。
【００２６】続いて、図４において、基板全面をおよそ
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第１のゲート絶縁膜）を形成す
る。
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第１のゲート絶縁膜）を形成す
る。
【００２７】更に、図５において、前記選択絶縁膜８Ｂ
及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜
１１を形成し、当該フォトレジスト膜１１で覆われてい
ない領域の絶縁膜１０を除去して、前記選択絶縁膜８Ｂ
に連なるように厚いゲート絶縁膜１０Ａを残膜させる。
及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜
１１を形成し、当該フォトレジスト膜１１で覆われてい
ない領域の絶縁膜１０を除去して、前記選択絶縁膜８Ｂ
に連なるように厚いゲート絶縁膜１０Ａを残膜させる。
【００２８】また、図６において、前記フォトレジスト
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜）を形成する。尚、本工程に
より、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化
されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜）を形成する。尚、本工程に
より、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化
されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
【００２９】続いて、図７において、基板全面にリンド
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜１３を形成し、その上におよそ１５０ｎｍの膜厚のシ
リサイド膜（本実施形態では、タングステンシリサイド
（ＷＳｉｘ）膜）１４を形成することで、ゲート電極形
成用の導電膜を形成する。尚、前記ゲート電極形成用の
導電膜は、ポリシリコン膜のみから成る単層膜であって
も構わない。
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜１３を形成し、その上におよそ１５０ｎｍの膜厚のシ
リサイド膜（本実施形態では、タングステンシリサイド
（ＷＳｉｘ）膜）１４を形成することで、ゲート電極形
成用の導電膜を形成する。尚、前記ゲート電極形成用の
導電膜は、ポリシリコン膜のみから成る単層膜であって
も構わない。
【００３０】そして、図８において、フォトレジスト膜
１５をマスクにしてゲート電極形成領域（厚いゲート絶
縁膜１０Ａ及び薄いゲート絶縁膜１２）の下部に不純物
をイオン注入する。本工程では、Ｐ型不純物、例えばボ
ロンイオンを加速電圧７０ＫｅＶで、注入量７×１０11
／ｃｍ2の注入条件でイオン注入することにより、薄い
ゲート絶縁膜１２の下部に第１の注入層（深い注入層）
１６Ａを形成し、厚いゲート絶縁膜１０Ａの下部に第２
の注入層（浅い注入層）１６Ｂを形成している。
１５をマスクにしてゲート電極形成領域（厚いゲート絶
縁膜１０Ａ及び薄いゲート絶縁膜１２）の下部に不純物
をイオン注入する。本工程では、Ｐ型不純物、例えばボ
ロンイオンを加速電圧７０ＫｅＶで、注入量７×１０11
／ｃｍ2の注入条件でイオン注入することにより、薄い
ゲート絶縁膜１２の下部に第１の注入層（深い注入層）
１６Ａを形成し、厚いゲート絶縁膜１０Ａの下部に第２
の注入層（浅い注入層）１６Ｂを形成している。
【００３１】更に、図９において、フォトレジスト膜１
５をマスクにしてゲート電極形成領域（薄いゲート絶縁
膜１２）の下部に不純物をイオン注入する。本工程で
は、Ｎ型不純物、例えばリンイオンを加速電圧１１０Ｋ
ｅＶで、注入量１．５×１０12／ｃｍ2の注入条件でイ
オン注入することにより、薄いゲート絶縁膜１２の下部
の比較的深い位置まで形成された前記深い注入層１６Ａ
の、その深い位置に注入されたボロンイオンを当該リン
イオンにより相殺して、前記厚いゲート絶縁膜１０Ａの
下部の前記浅い注入層１６Ｂよりも更に浅い（基板１表
層に近い位置）に第３の注入層１６Ｃを形成する。
５をマスクにしてゲート電極形成領域（薄いゲート絶縁
膜１２）の下部に不純物をイオン注入する。本工程で
は、Ｎ型不純物、例えばリンイオンを加速電圧１１０Ｋ
ｅＶで、注入量１．５×１０12／ｃｍ2の注入条件でイ
オン注入することにより、薄いゲート絶縁膜１２の下部
の比較的深い位置まで形成された前記深い注入層１６Ａ
の、その深い位置に注入されたボロンイオンを当該リン
イオンにより相殺して、前記厚いゲート絶縁膜１０Ａの
下部の前記浅い注入層１６Ｂよりも更に浅い（基板１表
層に近い位置）に第３の注入層１６Ｃを形成する。
【００３２】これにより、前記第１，第２のゲート絶縁
膜１０Ａ，１２の下部には第２の注入層１６Ｂと第３の
注入層１６Ｃから成る、しきい値電圧調整用のイオン注
入層１６が形成される。
膜１０Ａ，１２の下部には第２の注入層１６Ｂと第３の
注入層１６Ｃから成る、しきい値電圧調整用のイオン注
入層１６が形成される。
【００３３】このように本発明の製造方法によれば、前
記第１，第２のゲート絶縁膜１０Ａ，１２の膜厚差を利
用することで、レジストマスクを１枚用いた２回のイオ
ン注入工程により、従来のようなレジストマスクを２枚
用いた２回のイオン注入工程を有するものと同等なしき
い値電圧を有する半導体装置を提供することができる。
記第１，第２のゲート絶縁膜１０Ａ，１２の膜厚差を利
用することで、レジストマスクを１枚用いた２回のイオ
ン注入工程により、従来のようなレジストマスクを２枚
用いた２回のイオン注入工程を有するものと同等なしき
い値電圧を有する半導体装置を提供することができる。
【００３４】即ち、本発明では、１回目のイオン注入工
程では第１，第２のゲート絶縁膜１０Ａ，１２を貫通す
るイオン注入条件でイオン注入を行い、２回目のイオン
注入工程では第１のゲート絶縁膜１０Ａを貫通しないイ
オン注入条件でイオン注入を行うことで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。
程では第１，第２のゲート絶縁膜１０Ａ，１２を貫通す
るイオン注入条件でイオン注入を行い、２回目のイオン
注入工程では第１のゲート絶縁膜１０Ａを貫通しないイ
オン注入条件でイオン注入を行うことで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。
【００３５】また、図９に示すＮ型ウエル領域２内のソ
ース領域近傍の所定領域１７には前述したボロンイオン
を相殺するためのリンイオンが注入されているため、こ
の部分における不純物濃度はＮ型ウエル領域２の不純物
濃度よりも濃くなる。従って、ドレイン領域９，１９か
らの空乏層の広がりを抑制でき、トランジスタサイズを
小さくでき、微細化に有利な構造となる。
ース領域近傍の所定領域１７には前述したボロンイオン
を相殺するためのリンイオンが注入されているため、こ
の部分における不純物濃度はＮ型ウエル領域２の不純物
濃度よりも濃くなる。従って、ドレイン領域９，１９か
らの空乏層の広がりを抑制でき、トランジスタサイズを
小さくでき、微細化に有利な構造となる。
【００３６】尚、本実施形態では、ゲート絶縁膜１０
Ａ，１２上にゲート電極形成用の導電膜を形成した後
に、しきい値電圧調整用のイオン注入工程を行っている
が、本発明はこれに限定されるものではなく、前記ゲー
ト絶縁膜１０Ａ，１２を形成した後、ゲート電極形成用
の導電膜を形成する前にしきい値電圧調整用のイオン注
入工程を行うものであっても良く、この場合には、各ゲ
ート絶縁膜１０Ａ，１２のそれぞれの膜厚を考慮して、
第１，第２の不純物のイオン注入条件を設定すれば良
い。また、前述のゲート絶縁膜１０Ａ，１２上にゲート
電極形成用の導電膜（ポリシリコン膜１３とタングステ
ンシリサイド膜１４）を形成した後に、しきい値電圧調
整用のイオン注入を行う場合でも、各領域Ａ，Ｂ上に積
層された膜の膜厚に応じて、第１，第２の不純物のイオ
ン注入条件を任意に設定すれば良い。
Ａ，１２上にゲート電極形成用の導電膜を形成した後
に、しきい値電圧調整用のイオン注入工程を行っている
が、本発明はこれに限定されるものではなく、前記ゲー
ト絶縁膜１０Ａ，１２を形成した後、ゲート電極形成用
の導電膜を形成する前にしきい値電圧調整用のイオン注
入工程を行うものであっても良く、この場合には、各ゲ
ート絶縁膜１０Ａ，１２のそれぞれの膜厚を考慮して、
第１，第２の不純物のイオン注入条件を設定すれば良
い。また、前述のゲート絶縁膜１０Ａ，１２上にゲート
電極形成用の導電膜（ポリシリコン膜１３とタングステ
ンシリサイド膜１４）を形成した後に、しきい値電圧調
整用のイオン注入を行う場合でも、各領域Ａ，Ｂ上に積
層された膜の膜厚に応じて、第１，第２の不純物のイオ
ン注入条件を任意に設定すれば良い。
【００３７】続いて、図１０において、フォトレジスト
膜（図示省略）をマスクにして、前記タングステンシリ
サイド膜１４及びポリシリコン膜１３をパターニングし
てポリシリコン膜１３Ａの上にタングステンシリサイド
膜１４Ａが積層されたゲート電極１８を形成する。
膜（図示省略）をマスクにして、前記タングステンシリ
サイド膜１４及びポリシリコン膜１３をパターニングし
てポリシリコン膜１３Ａの上にタングステンシリサイド
膜１４Ａが積層されたゲート電極１８を形成する。
【００３８】次に、図１１において、前記素子分離膜８
Ａ、選択絶縁膜８Ｂ及びゲート電極１８並びにフォトレ
ジスト膜（図示省略）をマスクにして、Ｐ型不純物、例
えばボロンイオンを加速電圧２０ＫｅＶで、注入量２×
１０15／ｃｍ2の注入条件でイオン注入することで、前
記ゲート電極１８の一端部に隣接するように高濃度のソ
ース領域（Ｐ＋層）１９を形成し、前記低濃度のドレイ
ン領域（Ｐ−層）９内で、前記選択絶縁膜８Ｂを介して
前記ゲート電極１８から離間した領域に高濃度のドレイ
ン領域（Ｐ＋層）１９を形成する。
Ａ、選択絶縁膜８Ｂ及びゲート電極１８並びにフォトレ
ジスト膜（図示省略）をマスクにして、Ｐ型不純物、例
えばボロンイオンを加速電圧２０ＫｅＶで、注入量２×
１０15／ｃｍ2の注入条件でイオン注入することで、前
記ゲート電極１８の一端部に隣接するように高濃度のソ
ース領域（Ｐ＋層）１９を形成し、前記低濃度のドレイ
ン領域（Ｐ−層）９内で、前記選択絶縁膜８Ｂを介して
前記ゲート電極１８から離間した領域に高濃度のドレイ
ン領域（Ｐ＋層）１９を形成する。
【００３９】更に、全面に層間絶縁膜（本実施形態で
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）２０を形成し、
当該層間絶縁膜２０に形成したコンタクト孔を介してソ
ース・ドレイン領域１９にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
２１を形成する。
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）２０を形成し、
当該層間絶縁膜２０に形成したコンタクト孔を介してソ
ース・ドレイン領域１９にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
２１を形成する。
【００４０】そして、図示した説明は省略するが、全面
にパッシベーション膜を形成して本発明の半導体装置が
完成する。
にパッシベーション膜を形成して本発明の半導体装置が
完成する。
【００４１】尚、本実施形態では、前述したようにＬＯ
ＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成し、選択絶
縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第１
のゲート絶縁膜）を形成し、当該厚いゲート絶縁膜１０
Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａ
に連なるように薄いゲート絶縁膜１２（第２のゲート絶
縁膜）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２
の形成順序はこれに限定されるものではなく、各種変更
可能なものである。
ＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成し、選択絶
縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第１
のゲート絶縁膜）を形成し、当該厚いゲート絶縁膜１０
Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａ
に連なるように薄いゲート絶縁膜１２（第２のゲート絶
縁膜）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２
の形成順序はこれに限定されるものではなく、各種変更
可能なものである。
【００４２】即ち、前記選択絶縁膜と前記ゲート絶縁膜
の形成順序が逆のもの、または前記ゲート絶縁膜を構成
する２種類の絶縁膜１０Ａ，１２の形成順序が逆のも
の、あるいは前記ゲート絶縁膜を構成する２種類の絶縁
膜の形成工程間に前記選択絶縁膜８Ｂの形成工程が介在
するもの等である。
の形成順序が逆のもの、または前記ゲート絶縁膜を構成
する２種類の絶縁膜１０Ａ，１２の形成順序が逆のも
の、あるいは前記ゲート絶縁膜を構成する２種類の絶縁
膜の形成工程間に前記選択絶縁膜８Ｂの形成工程が介在
するもの等である。
【００４３】また、本実施形態では、高耐圧Ｐチャネル
型オープンドレインＭＯＳトランジスタに本発明を適用
した一例を紹介したが、高耐圧Ｎチャネル型オープンド
レインＭＯＳトランジスタに本発明を適用するものであ
っても良い。
型オープンドレインＭＯＳトランジスタに本発明を適用
した一例を紹介したが、高耐圧Ｎチャネル型オープンド
レインＭＯＳトランジスタに本発明を適用するものであ
っても良い。
【００４４】この場合には、図示して説明は省略する
が、１回目のイオン注入工程では第１の（膜厚の厚い）
ゲート絶縁膜及び第２の（膜厚の薄い）ゲート絶縁膜を
貫通するイオン注入条件で、例えばリンイオンをイオン
注入し、２回目のイオン注入工程では第１の（膜厚の厚
い）ゲート絶縁膜を貫通しないイオン注入条件で、例え
ばボロンイオンをイオン注入することで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。
が、１回目のイオン注入工程では第１の（膜厚の厚い）
ゲート絶縁膜及び第２の（膜厚の薄い）ゲート絶縁膜を
貫通するイオン注入条件で、例えばリンイオンをイオン
注入し、２回目のイオン注入工程では第１の（膜厚の厚
い）ゲート絶縁膜を貫通しないイオン注入条件で、例え
ばボロンイオンをイオン注入することで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。
【００４５】また、同様にＰ型ウエル領域内のソース領
域近傍の所定領域には前述したリンイオンを相殺するた
めのボロンイオンが注入されるため、この部分における
不純物濃度はＰ型ウエル領域の不純物濃度よりも濃くな
るため、ドレイン領域からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくでき、微細化に有利な
構造となるといった効果が期待できる。
域近傍の所定領域には前述したリンイオンを相殺するた
めのボロンイオンが注入されるため、この部分における
不純物濃度はＰ型ウエル領域の不純物濃度よりも濃くな
るため、ドレイン領域からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくでき、微細化に有利な
構造となるといった効果が期待できる。
【００４６】
【発明の効果】本発明によれば、膜厚の異なるゲート絶
縁膜を有する半導体装置におけるしきい値電圧調整用の
イオン注入層の形成工程を、当該ゲート絶縁膜の膜厚差
を利用することで、製造工程の合理化が図れ、コストダ
ウン化が可能になる。
縁膜を有する半導体装置におけるしきい値電圧調整用の
イオン注入層の形成工程を、当該ゲート絶縁膜の膜厚差
を利用することで、製造工程の合理化が図れ、コストダ
ウン化が可能になる。
【００４７】また、ゲート絶縁膜を貫通するように半導
体層内に第１の不純物をイオン注入した後に、前記ゲー
ト絶縁膜の少なくとも一部を貫通するように半導体層内
に第２の不純物をイオン注入し、この領域における前記
第１の不純物を当該第２の不純物により相殺しているた
め、この第２の不純物により第１の不純物が相殺された
領域の不純物濃度は、半導体層の不純物濃度に比して濃
くなる。従って、ドレイン領域からの空乏層の広がりを
抑制でき、トランジスタサイズの微細化が図れる。
体層内に第１の不純物をイオン注入した後に、前記ゲー
ト絶縁膜の少なくとも一部を貫通するように半導体層内
に第２の不純物をイオン注入し、この領域における前記
第１の不純物を当該第２の不純物により相殺しているた
め、この第２の不純物により第１の不純物が相殺された
領域の不純物濃度は、半導体層の不純物濃度に比して濃
くなる。従って、ドレイン領域からの空乏層の広がりを
抑制でき、トランジスタサイズの微細化が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】従来の課題を説明するための図である。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA40 AC01 BA01 BC02 BC06
BC09 BD18 BD19 BE07 BF04
BF11 BF18 BH17 BH30 BH36
BH47 BH50 BJ01 BJ05 BJ08
BJ09 BJ23 BK13 CB01 CB03
CB07 CB08 CC01 CC03 CC07
CE19
Claims (6)
- 【請求項１】 半導体層上にゲート絶縁膜を介してゲー
ト電極が形成され、当該ゲート電極に隣接するようにソ
ース・ドレイン領域が形成されて成る半導体装置の製造
方法において、 前記ゲート絶縁膜下の前記半導体層内に第１の不純物を
イオン注入する工程と、前記ゲート絶縁膜の少なくとも
一部を貫通するように前記半導体層内に第２の不純物を
イオン注入する工程とから成るしきい値電圧調整用のイ
オン注入工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体層上に膜厚の異なるゲート絶縁膜
を介してゲート電極が形成され、当該ゲート電極に隣接
するようにソース・ドレイン領域が形成されて成る半導
体装置の製造方法において、 膜厚の厚いゲート絶縁膜を貫通する注入条件で前記半導
体層内に第１の不純物をイオン注入する工程と、膜厚の
厚いゲート絶縁膜を貫通せず、膜厚の薄いゲート絶縁膜
を貫通する注入条件で前記半導体層内に第２の不純物を
イオン注入する工程とから成るしきい値電圧調整用のイ
オン注入工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 前記第１の不純物及び前記第２の不純物
は、それぞれ逆導電型の不純物であり、第２の不純物を
イオン注入する工程が、前記膜厚の薄いゲート絶縁膜下
にイオン注入された第１の不純物を相殺するためのイオ
ン注入工程であることを特徴とする請求項２に記載の半
導体装置の製造方法。 - 【請求項４】 前記膜厚の厚いゲート絶縁膜を形成する
工程の後に、前記膜厚の薄いゲート絶縁膜を形成する工
程を有することを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項５】 前記膜厚の厚いゲート絶縁膜を形成する
工程の前に、前記膜厚の薄いゲート絶縁膜を形成する工
程を有することを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項６】 半導体層上の所定領域に形成した耐酸化
性膜をマスクに当該半導体層を選択酸化して選択絶縁膜
を形成する工程と、 前記耐酸化性膜を除去した後に半導体層上を熱酸化して
前記選択絶縁膜に連なるように膜厚の厚いゲート絶縁膜
を形成する工程と、 前記半導体層上の所定領域に形成した前記膜厚の厚いゲ
ート絶縁膜の一部を除去した後に前記半導体層上を熱酸
化して当該膜厚の厚いゲート絶縁膜に連なるように膜厚
の薄いゲート絶縁膜を形成する工程と、 前記膜厚の薄いゲート絶縁膜、前記膜厚の厚いゲート絶
縁膜及び前記選択絶縁膜に跨るようにゲート電極を形成
する工程と、 前記ゲート電極に前記膜厚の薄いゲート絶縁膜を介して
隣接するようにソース領域を形成すると共に、前記ゲー
ト電極に前記選択絶縁膜を介して隣接するようにドレイ
ン領域を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281355A JP2003092401A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001281355A JP2003092401A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092401A true JP2003092401A (ja) | 2003-03-28 |
Family
ID=19105188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001281355A Pending JP2003092401A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003092401A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004452A (ja) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| WO2016141786A1 (zh) * | 2015-03-10 | 2016-09-15 | 无锡华润上华半导体有限公司 | 场效应晶体管的制作方法 |
-
2001
- 2001-09-17 JP JP2001281355A patent/JP2003092401A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004452A (ja) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| KR101494461B1 (ko) * | 2007-11-07 | 2015-02-17 | 라피스 세미컨덕터 가부시키가이샤 | 반도체 소자 및 그 제조 방법 |
| WO2016141786A1 (zh) * | 2015-03-10 | 2016-09-15 | 无锡华润上华半导体有限公司 | 场效应晶体管的制作方法 |
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