JP2000174218A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000174218A JP2000174218A JP10345651A JP34565198A JP2000174218A JP 2000174218 A JP2000174218 A JP 2000174218A JP 10345651 A JP10345651 A JP 10345651A JP 34565198 A JP34565198 A JP 34565198A JP 2000174218 A JP2000174218 A JP 2000174218A
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Abstract
(57)【要約】
【課題】 高耐圧化並びにオン抵抗の低減化を図ると共
に、高集積化を可能とする。 【解決手段】 ソース領域４、チャネル領域８及びドレ
イン領域５を有し、更に前記チャネル領域８上にゲート
電極７が形成されており、前記チャネル領域８及びドレ
イン領域５間に少なくとも前記ゲート電極７下では浅く
（第１のＮ−層２２Ａ）、かつ前記ドレイン領域５近傍
では深く（第２のＮ−層２２Ｂ）形成されたＮ−層（ド
リフト領域）２２から成る構成が、素子分離膜９Ａを介
して複数体並設された半導体装置において、前記素子分
離膜９Ａ下にチャネルストッパ層３８が形成されている
ことを特徴とする。
に、高集積化を可能とする。 【解決手段】 ソース領域４、チャネル領域８及びドレ
イン領域５を有し、更に前記チャネル領域８上にゲート
電極７が形成されており、前記チャネル領域８及びドレ
イン領域５間に少なくとも前記ゲート電極７下では浅く
（第１のＮ−層２２Ａ）、かつ前記ドレイン領域５近傍
では深く（第２のＮ−層２２Ｂ）形成されたＮ−層（ド
リフト領域）２２から成る構成が、素子分離膜９Ａを介
して複数体並設された半導体装置において、前記素子分
離膜９Ａ下にチャネルストッパ層３８が形成されている
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
【０００３】図１２は、従来のＬＤＭＯＳトランジスタ
を説明するための断面図であり、一例としてＮチャネル
型のＬＤＭＯＳトランジスタ構造について図示してあ
る。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造に
ついての説明は省略するが、導電型が異なるだけで、同
様な構造となっているのは周知の通りである。
を説明するための断面図であり、一例としてＮチャネル
型のＬＤＭＯＳトランジスタ構造について図示してあ
る。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造に
ついての説明は省略するが、導電型が異なるだけで、同
様な構造となっているのは周知の通りである。
【０００４】図１２において、１は一導電型、例えばＰ
型の半導体基板で、２はＮ型ウエル領域で、このＮ型ウ
エル領域２内にＰ型ボディー領域３が形成されると共
に、このＰ型ボディー領域３内にはＮ型拡散領域４が形
成され、また前記Ｎ型ウエル領域２内にＮ型拡散領域５
が形成されている。基板表面にはゲート絶縁膜６を介し
てゲート電極７が形成されており、このゲート電極７直
下のＰ型ボディー領域３の表面領域にはチャネル領域８
が形成されている。
型の半導体基板で、２はＮ型ウエル領域で、このＮ型ウ
エル領域２内にＰ型ボディー領域３が形成されると共
に、このＰ型ボディー領域３内にはＮ型拡散領域４が形
成され、また前記Ｎ型ウエル領域２内にＮ型拡散領域５
が形成されている。基板表面にはゲート絶縁膜６を介し
てゲート電極７が形成されており、このゲート電極７直
下のＰ型ボディー領域３の表面領域にはチャネル領域８
が形成されている。
【０００５】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９Ａ下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９Ａ下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
【０００６】上記ＬＤＭＯＳトランジスタにおいては、
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図１２
に示すように前記Ｎ型ウエル領域２は一様に同じ深さ位
置まで形成されているため、更なる高耐圧化並びにオン
抵抗の低減化を図る際の妨げとなっていた。
に示すように前記Ｎ型ウエル領域２は一様に同じ深さ位
置まで形成されているため、更なる高耐圧化並びにオン
抵抗の低減化を図る際の妨げとなっていた。
【０００８】また、図１２に示すように上記構成のＬＤ
ＭＯＳトランジスタが、素子分離膜９Ｂを介して複数体
並設されている場合において、隣り合うトランジスタ同
士を分離するための素子分離膜９Ｂのサイズが長くな
り、高集積化の妨げとなっていた。即ち、素子分離膜９
Ｂを介して隣り合うＮ型ウエル領域２は、周知のウエル
拡散工程により形成されているため、横方向への広がり
が多く、また空乏層の広がりも大きいために、例えばＬ
２（およそ１０μｍ〜３０μｍ程度）のサイズを必要と
していた。
ＭＯＳトランジスタが、素子分離膜９Ｂを介して複数体
並設されている場合において、隣り合うトランジスタ同
士を分離するための素子分離膜９Ｂのサイズが長くな
り、高集積化の妨げとなっていた。即ち、素子分離膜９
Ｂを介して隣り合うＮ型ウエル領域２は、周知のウエル
拡散工程により形成されているため、横方向への広がり
が多く、また空乏層の広がりも大きいために、例えばＬ
２（およそ１０μｍ〜３０μｍ程度）のサイズを必要と
していた。
【０００９】従って、本発明では更なる高耐圧化並びに
オン抵抗の低減化の要望に応え得ると共に、高集積化を
可能とする半導体装置とその製造方法を提供することを
目的とする。
オン抵抗の低減化の要望に応え得ると共に、高集積化を
可能とする半導体装置とその製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、ソース領域４、チャネル領域８及
びドレイン領域５を有し、更に前記チャネル領域８上に
ゲート電極７が形成されており、前記チャネル領域８及
びドレイン領域５間に少なくとも前記ゲート電極７下で
は浅く（第１のＮ−層２２Ａ）、かつ前記ドレイン領域
５近傍では深く（第２のＮ−層２２Ｂ）形成されたＮ−
層（ドリフト領域）２２から成る構成が、素子分離膜９
Ａを介して複数体並設された半導体装置において、例え
ばＮチャネル型のＬＤＭＯＳトランジスタを一例として
説明すると、前記素子分離膜９Ａ下にチャネルストッパ
層３８が形成されていることを特徴とするもので、ゲー
ト電極７下に形成されるドリフト領域を浅くすることで
ＲＥＳＵＲＦ効果が高まると共に、高集積化が図れる。
するために本発明は、ソース領域４、チャネル領域８及
びドレイン領域５を有し、更に前記チャネル領域８上に
ゲート電極７が形成されており、前記チャネル領域８及
びドレイン領域５間に少なくとも前記ゲート電極７下で
は浅く（第１のＮ−層２２Ａ）、かつ前記ドレイン領域
５近傍では深く（第２のＮ−層２２Ｂ）形成されたＮ−
層（ドリフト領域）２２から成る構成が、素子分離膜９
Ａを介して複数体並設された半導体装置において、例え
ばＮチャネル型のＬＤＭＯＳトランジスタを一例として
説明すると、前記素子分離膜９Ａ下にチャネルストッパ
層３８が形成されていることを特徴とするもので、ゲー
ト電極７下に形成されるドリフト領域を浅くすることで
ＲＥＳＵＲＦ効果が高まると共に、高集積化が図れる。
【００１１】そして、その製造方法は、Ｐ型半導体基板
１内のＰ型ウエル領域２１内に前記ドリフト領域と成る
Ｎ−層２２を形成するために２種類のＮ型不純物（例え
ば、ヒ素イオンとリンイオン）をイオン注入する。次
に、前記基板１上に後工程でＬＯＣＯＳ酸化時のマスク
と成るシリコン窒化膜３４を形成し、このシリコン窒化
膜３４を被覆するように形成したホトレジスト膜３６を
マスクにして基板表層にＰ型不純物（例えば、ボロンイ
オン）をイオン注入する。続いて、前記シリコン窒化膜
３４をマスクに選択酸化して第１，第２のＬＯＣＯＳ酸
化膜９Ａ，９Ｂを形成すると共に、２種類のＮ型不純物
（例えば、ヒ素イオンとリンイオン）のそれぞれの拡散
係数の差から比較的基板表層及び前記Ｐ型ウエル領域２
１内の比較的深い位置のそれぞれに低濃度のＮ−層２２
Ａ，２２Ｂを形成し、更に前記第２のＬＯＣＯＳ酸化膜
９Ｂ下にチャネルストッパ層３８を形成する。続いて、
ドレイン形成領域上の前記基板１上に形成したホトレジ
スト膜３９をマスクにしてソース形成領域の前記基板表
層にＰ型不純物（例えば、ボロンイオン）をイオン注入
し拡散させることで、前記ソース形成領域の前記Ｐ型ウ
エル領域２１内の比較的深い位置に形成されたＮ−層２
２Ｂをこのボロンイオンの拡散で相殺する。次に、前記
基板１上にゲート絶縁膜６を形成し、このゲート絶縁膜
６から前記第１のＬＯＣＯＳ酸化膜９Ａ上にまたがるよ
うにゲート電極７を形成した後に、このゲート電極７及
びドレイン形成領域を被覆するように形成したホトレジ
スト膜４０をマスクにしてＰ型不純物（例えば、ボロン
イオン）を注入し拡散することで前記ゲート電極７の一
端部に隣接するようにＰ型ボディー領域３を形成する。
そして、前記Ｐ型ボディー領域３内に形成するソース形
成領域上及びドレイン形成領域上にホトレジスト膜４２
をマスクにしてＮ型不純物（例えば、リンイオンやヒ素
イオン）を注入してソース・ドレイン領域と成るＮ型拡
散領域４，５を形成する工程を有することを特徴とする
ものである。
１内のＰ型ウエル領域２１内に前記ドリフト領域と成る
Ｎ−層２２を形成するために２種類のＮ型不純物（例え
ば、ヒ素イオンとリンイオン）をイオン注入する。次
に、前記基板１上に後工程でＬＯＣＯＳ酸化時のマスク
と成るシリコン窒化膜３４を形成し、このシリコン窒化
膜３４を被覆するように形成したホトレジスト膜３６を
マスクにして基板表層にＰ型不純物（例えば、ボロンイ
オン）をイオン注入する。続いて、前記シリコン窒化膜
３４をマスクに選択酸化して第１，第２のＬＯＣＯＳ酸
化膜９Ａ，９Ｂを形成すると共に、２種類のＮ型不純物
（例えば、ヒ素イオンとリンイオン）のそれぞれの拡散
係数の差から比較的基板表層及び前記Ｐ型ウエル領域２
１内の比較的深い位置のそれぞれに低濃度のＮ−層２２
Ａ，２２Ｂを形成し、更に前記第２のＬＯＣＯＳ酸化膜
９Ｂ下にチャネルストッパ層３８を形成する。続いて、
ドレイン形成領域上の前記基板１上に形成したホトレジ
スト膜３９をマスクにしてソース形成領域の前記基板表
層にＰ型不純物（例えば、ボロンイオン）をイオン注入
し拡散させることで、前記ソース形成領域の前記Ｐ型ウ
エル領域２１内の比較的深い位置に形成されたＮ−層２
２Ｂをこのボロンイオンの拡散で相殺する。次に、前記
基板１上にゲート絶縁膜６を形成し、このゲート絶縁膜
６から前記第１のＬＯＣＯＳ酸化膜９Ａ上にまたがるよ
うにゲート電極７を形成した後に、このゲート電極７及
びドレイン形成領域を被覆するように形成したホトレジ
スト膜４０をマスクにしてＰ型不純物（例えば、ボロン
イオン）を注入し拡散することで前記ゲート電極７の一
端部に隣接するようにＰ型ボディー領域３を形成する。
そして、前記Ｐ型ボディー領域３内に形成するソース形
成領域上及びドレイン形成領域上にホトレジスト膜４２
をマスクにしてＮ型不純物（例えば、リンイオンやヒ素
イオン）を注入してソース・ドレイン領域と成るＮ型拡
散領域４，５を形成する工程を有することを特徴とする
ものである。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１３】図１は本発明のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
【００１４】図１おいて、１は一導電型、例えばＰ型の
半導体基板で、２１はＰ型ウエル領域で、このＰ型ウエ
ル領域２１内にＮ−層２２が形成されると共に、Ｐ型ボ
ディー領域３が形成されている。また、前記Ｐ型ボディ
ー領域３内にはＮ型拡散領域４が形成され、前記Ｎ−層
２２内にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７が形成されてお
り、このゲート電極７直下のＰ型ボディー領域３の表面
領域にはチャネル領域８が形成されている。
半導体基板で、２１はＰ型ウエル領域で、このＰ型ウエ
ル領域２１内にＮ−層２２が形成されると共に、Ｐ型ボ
ディー領域３が形成されている。また、前記Ｐ型ボディ
ー領域３内にはＮ型拡散領域４が形成され、前記Ｎ−層
２２内にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７が形成されてお
り、このゲート電極７直下のＰ型ボディー領域３の表面
領域にはチャネル領域８が形成されている。
【００１５】更に、前記Ｎ型拡散領域４をソース領域、
Ｎ型拡散領域５をドレイン領域とし、第１のＬＯＣＯＳ
酸化膜９Ａ下のＮ−層２２をドリフト領域としている。
Ｎ型拡散領域５をドレイン領域とし、第１のＬＯＣＯＳ
酸化膜９Ａ下のＮ−層２２をドリフト領域としている。
【００１６】そして、上述した構成のＬＤＭＯＳトラン
ジスタが素子分離膜としての第２のＬＯＣＯＳ酸化膜９
Ｂを介して複数体並設されており、この第２のＬＯＣＯ
Ｓ酸化膜９Ｂ下にはチャネルストッパ層３８が形成され
ている。
ジスタが素子分離膜としての第２のＬＯＣＯＳ酸化膜９
Ｂを介して複数体並設されており、この第２のＬＯＣＯ
Ｓ酸化膜９Ｂ下にはチャネルストッパ層３８が形成され
ている。
【００１７】以下、図示した説明は省略するが、従来構
成と同様に前記Ｎ型拡散領域４，５にコンタクトするよ
うにソース電極１０，ドレイン電極１１が形成され、Ｎ
型拡散領域４に隣接して前記Ｐ型ボディー領域３の電位
を取るためのＰ型拡散領域１２が形成され、層間絶縁膜
１３で被覆されている。
成と同様に前記Ｎ型拡散領域４，５にコンタクトするよ
うにソース電極１０，ドレイン電極１１が形成され、Ｎ
型拡散領域４に隣接して前記Ｐ型ボディー領域３の電位
を取るためのＰ型拡散領域１２が形成され、層間絶縁膜
１３で被覆されている。
【００１８】本発明の特徴は、上述したようにＰ型ウエ
ル領域２１内にＮ−層２２を形成し、このＮ−層２２が
ゲート電極７の下方で浅く形成され（第１のＮ−層２２
Ａ）、Ｎ型拡散領域（ドレイン領域）５近傍で深く形成
されていることである（第２のＮ−層２２Ｂ）。
ル領域２１内にＮ−層２２を形成し、このＮ−層２２が
ゲート電極７の下方で浅く形成され（第１のＮ−層２２
Ａ）、Ｎ型拡散領域（ドレイン領域）５近傍で深く形成
されていることである（第２のＮ−層２２Ｂ）。
【００１９】また、素子分離膜としての第２のＬＯＣＯ
Ｓ酸化膜９Ｂを介して複数体並設された構成において、
この第２のＬＯＣＯＳ酸化膜９Ｂ下にチャネルストッパ
層３８が形成されていることである。
Ｓ酸化膜９Ｂを介して複数体並設された構成において、
この第２のＬＯＣＯＳ酸化膜９Ｂ下にチャネルストッパ
層３８が形成されていることである。
【００２０】これにより、前記ゲート電極７の下方で浅
く形成された第１のＮ−層２２Ａの濃度は高く形成され
ており、オン抵抗が小さくなり電流が流れやすくなると
共に、Ｎ型拡散領域（ドレイン領域）５近傍（ドリフト
領域位置）の第２のＮ−層２２Ｂの濃度は低く形成され
ているので空乏層が拡大しやすくなり高耐圧化が図れる
（図１１に示す濃度分布図参照）。
く形成された第１のＮ−層２２Ａの濃度は高く形成され
ており、オン抵抗が小さくなり電流が流れやすくなると
共に、Ｎ型拡散領域（ドレイン領域）５近傍（ドリフト
領域位置）の第２のＮ−層２２Ｂの濃度は低く形成され
ているので空乏層が拡大しやすくなり高耐圧化が図れる
（図１１に示す濃度分布図参照）。
【００２１】また、第２のＬＯＣＯＳ酸化膜９Ｂ下に形
成されたチャネルストッパ層３８により、この第２のＬ
ＯＣＯＳ酸化膜９Ｂを介して隣り合うＬＤＭＯＳトラン
ジスタの拡散領域４，５の空乏層の広がりを抑制するこ
とができ、この第２のＬＯＣＯＳ酸化膜９Ｂ自体のサイ
ズを小さくでき、従って高集積化が図れる。更に言え
ば、従来構成のようなＮ型ウエル領域２に代えてＮ−層
２２を採用していることでも高集積化が可能になってい
る。このような構成とすることで、第２のＬＯＣＯＳ酸
化膜９Ｂ自体のサイズをＬ１（およそ５μｍ〜８μｍ程
度）まで小さくできる（従来のサイズＬ２はおよそ１０
μｍ〜３０μｍ程度）。更に、第２のＬＯＣＯＳ酸化膜
９Ｂ端部からチャネルストッパ層３８までの間隔をおよ
そ２μｍ〜３μｍ程度あけることで高耐圧化が可能にな
る。尚、本実施形態のＬＤＭＯＳトランジスタでは、お
よそ３０Ｖ程度の耐圧を有する。
成されたチャネルストッパ層３８により、この第２のＬ
ＯＣＯＳ酸化膜９Ｂを介して隣り合うＬＤＭＯＳトラン
ジスタの拡散領域４，５の空乏層の広がりを抑制するこ
とができ、この第２のＬＯＣＯＳ酸化膜９Ｂ自体のサイ
ズを小さくでき、従って高集積化が図れる。更に言え
ば、従来構成のようなＮ型ウエル領域２に代えてＮ−層
２２を採用していることでも高集積化が可能になってい
る。このような構成とすることで、第２のＬＯＣＯＳ酸
化膜９Ｂ自体のサイズをＬ１（およそ５μｍ〜８μｍ程
度）まで小さくできる（従来のサイズＬ２はおよそ１０
μｍ〜３０μｍ程度）。更に、第２のＬＯＣＯＳ酸化膜
９Ｂ端部からチャネルストッパ層３８までの間隔をおよ
そ２μｍ〜３μｍ程度あけることで高耐圧化が可能にな
る。尚、本実施形態のＬＤＭＯＳトランジスタでは、お
よそ３０Ｖ程度の耐圧を有する。
【００２２】以下、上述した半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００２３】図２において、Ｐ型半導体基板１上にパッ
ド酸化膜３０を形成した後に、Ｐ型ウエル領域２１内に
ホトレジスト膜３１をマスクにして後工程でドリフト領
域と成るＮ−層２２を形成するための２種類のＮ型不純
物（例えば、ヒ素イオンとリンイオン）をイオン注入し
て、第１，第２のイオン注入層３２，３３を形成する。
本工程は、例えば、ヒ素イオンをおよそ加速電圧１６０
ＫｅＶで、注入量３×１０12／ｃｍ2の注入条件で、ま
たリンイオンをおよそ加速電圧５０ＫｅＶで、注入量４
×１０12／ｃｍ2の注入条件で行う。
ド酸化膜３０を形成した後に、Ｐ型ウエル領域２１内に
ホトレジスト膜３１をマスクにして後工程でドリフト領
域と成るＮ−層２２を形成するための２種類のＮ型不純
物（例えば、ヒ素イオンとリンイオン）をイオン注入し
て、第１，第２のイオン注入層３２，３３を形成する。
本工程は、例えば、ヒ素イオンをおよそ加速電圧１６０
ＫｅＶで、注入量３×１０12／ｃｍ2の注入条件で、ま
たリンイオンをおよそ加速電圧５０ＫｅＶで、注入量４
×１０12／ｃｍ2の注入条件で行う。
【００２４】次に、図３において、前記基板１上に第１
のホトレジスト膜３５を介してパターニングしたシリコ
ン窒化膜３４を被覆するように第２のホトレジスト膜３
６を形成した後に、この第２のホトレジスト膜３６をマ
スクにして前記基板表面のある領域（後工程で形成され
るチャネルストッパ層３８の形成領域）にＰ型不純物
（例えば、ボロンイオン）をイオン注入して、チャネル
ストッパ層形成用イオン注入層３７を形成する。本工程
は、例えば、ボロンイオンをおよそ加速電圧６０ＫｅＶ
で、注入量５×１０13／ｃｍ2の注入条件で行う。そし
て、このＬＤＭＯＳトランジスタのチャネルストッパ層
形成用のイオン注入工程は、不図示の通常の高耐圧ＭＯ
Ｓトランジスタに形成されるチャネルストッパ層の形成
工程と同一工程で行われるため、いたずらに製造工数が
増大することはないまた、図４において、前記第１，第
２のホトレジスト膜３５，３６を除去した後に、前記シ
リコン窒化膜３４をマスクにして前記基板表面を選択酸
化しておよそ７３００Å程度の膜厚の第１，第２のＬＯ
ＣＯＳ酸化膜９Ａ，９Ｂを形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａが
形成され、また前記リンイオンが前記基板１内部に拡散
されて前記Ｐ型ウエル領域２内の比較的深い位置に第２
のＮ−層２２Ｂが形成され、更に前記第２のＬＯＣＯＳ
酸化膜９Ｂ下にチャネルストッパ層３８が形成されてい
る。尚、前記第１のＬＯＣＯＳ酸化膜９Ａは後述するゲ
ート絶縁膜６の一部となって高耐圧化を図るためのもの
であり、第２のＬＯＣＯＳ酸化膜９Ｂは素子分離膜とし
てのものである。そして、第２のＬＯＣＯＳ酸化膜９Ｂ
端部からチャネルストッパ層３８までの間隔をおよそ２
μｍ〜３μｍ程度あけることで高耐圧化が図られてい
る。
のホトレジスト膜３５を介してパターニングしたシリコ
ン窒化膜３４を被覆するように第２のホトレジスト膜３
６を形成した後に、この第２のホトレジスト膜３６をマ
スクにして前記基板表面のある領域（後工程で形成され
るチャネルストッパ層３８の形成領域）にＰ型不純物
（例えば、ボロンイオン）をイオン注入して、チャネル
ストッパ層形成用イオン注入層３７を形成する。本工程
は、例えば、ボロンイオンをおよそ加速電圧６０ＫｅＶ
で、注入量５×１０13／ｃｍ2の注入条件で行う。そし
て、このＬＤＭＯＳトランジスタのチャネルストッパ層
形成用のイオン注入工程は、不図示の通常の高耐圧ＭＯ
Ｓトランジスタに形成されるチャネルストッパ層の形成
工程と同一工程で行われるため、いたずらに製造工数が
増大することはないまた、図４において、前記第１，第
２のホトレジスト膜３５，３６を除去した後に、前記シ
リコン窒化膜３４をマスクにして前記基板表面を選択酸
化しておよそ７３００Å程度の膜厚の第１，第２のＬＯ
ＣＯＳ酸化膜９Ａ，９Ｂを形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａが
形成され、また前記リンイオンが前記基板１内部に拡散
されて前記Ｐ型ウエル領域２内の比較的深い位置に第２
のＮ−層２２Ｂが形成され、更に前記第２のＬＯＣＯＳ
酸化膜９Ｂ下にチャネルストッパ層３８が形成されてい
る。尚、前記第１のＬＯＣＯＳ酸化膜９Ａは後述するゲ
ート絶縁膜６の一部となって高耐圧化を図るためのもの
であり、第２のＬＯＣＯＳ酸化膜９Ｂは素子分離膜とし
てのものである。そして、第２のＬＯＣＯＳ酸化膜９Ｂ
端部からチャネルストッパ層３８までの間隔をおよそ２
μｍ〜３μｍ程度あけることで高耐圧化が図られてい
る。
【００２５】続いて、図５において、ドレイン形成領域
上の前記基板１上にホトレジスト膜３９を形成した後
に、このホトレジスト膜３９をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、拡散することで、前記ソース形成
領域の前記第２のＮ−層２２Ｂを形成するリンイオンを
このボロンイオンで相殺してこのソース形成領域の第２
のＮ−層２２Ｂを消滅させる。本工程は、例えば、ボロ
ンイオンをおよそ加速電圧８０ＫｅＶで、注入量８×１
０12／ｃｍ2の注入条件で行った後、およそ１１００℃
で２時間熱拡散させる。尚、図１１は前述したヒ素イオ
ン（実線で示す）とリンイオン（点線で示す）とボロン
イオン（一点鎖線で示す）がそれぞれ拡散された際の不
純物濃度分布を示す図で、図からわかるように基板のリ
ンイオンを親とする濃度分布は、ボロンイオンを親とす
る濃度分布と重合して相殺されることになる。
上の前記基板１上にホトレジスト膜３９を形成した後
に、このホトレジスト膜３９をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、拡散することで、前記ソース形成
領域の前記第２のＮ−層２２Ｂを形成するリンイオンを
このボロンイオンで相殺してこのソース形成領域の第２
のＮ−層２２Ｂを消滅させる。本工程は、例えば、ボロ
ンイオンをおよそ加速電圧８０ＫｅＶで、注入量８×１
０12／ｃｍ2の注入条件で行った後、およそ１１００℃
で２時間熱拡散させる。尚、図１１は前述したヒ素イオ
ン（実線で示す）とリンイオン（点線で示す）とボロン
イオン（一点鎖線で示す）がそれぞれ拡散された際の不
純物濃度分布を示す図で、図からわかるように基板のリ
ンイオンを親とする濃度分布は、ボロンイオンを親とす
る濃度分布と重合して相殺されることになる。
【００２６】このように本発明では、ドリフト領域を形
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
【００２７】次に、図６において、前記基板１上におよ
そ８００Å程度の膜厚のゲート絶縁膜６を形成した後
に、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上
にまたがるようにおよそ２５００Å程度の膜厚のゲート
電極７を形成する。
そ８００Å程度の膜厚のゲート絶縁膜６を形成した後
に、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上
にまたがるようにおよそ２５００Å程度の膜厚のゲート
電極７を形成する。
【００２８】続いて、図７において、前記ゲート電極７
及びドレイン形成領域を被覆するように形成したホトレ
ジスト膜３５をマスクにしてＰ型不純物（例えば、ボロ
ンイオン）を注入し拡散することで前記ゲート電極７の
一端部に隣接するようにＰ型ボディー領域３を形成す
る。本工程は、例えば、ボロンイオンをおよそ加速電圧
４０ＫｅＶで、注入量５×１０13／ｃｍ2の注入条件で
行った後、およそ１０５０℃で２時間熱拡散させる。
及びドレイン形成領域を被覆するように形成したホトレ
ジスト膜３５をマスクにしてＰ型不純物（例えば、ボロ
ンイオン）を注入し拡散することで前記ゲート電極７の
一端部に隣接するようにＰ型ボディー領域３を形成す
る。本工程は、例えば、ボロンイオンをおよそ加速電圧
４０ＫｅＶで、注入量５×１０13／ｃｍ2の注入条件で
行った後、およそ１０５０℃で２時間熱拡散させる。
【００２９】更に、図８において、前記Ｐ型ボディー領
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜４２をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図７に示すホトレジスト膜４０を
除去した状態で、例えば、リンイオンをおよそ加速電圧
４０ＫｅＶで、注入量３．５×１０13／ｃｍ2の注入条
件で注入した後に、図８に示すように前記ゲート電極７
の側端部にサイドウォールスペーサ膜４１を形成し、ホ
トレジスト膜４２をマスクにして例えば、ヒ素イオンを
およそ加速電圧８０ＫｅＶで、注入量５×１０15／ｃｍ
2の注入条件で注入する。尚、本実施形態において、ソ
ース・ドレイン領域はＬＤＤ構造に限定されるものでは
ないことは言うまでもないことである。
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜４２をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図７に示すホトレジスト膜４０を
除去した状態で、例えば、リンイオンをおよそ加速電圧
４０ＫｅＶで、注入量３．５×１０13／ｃｍ2の注入条
件で注入した後に、図８に示すように前記ゲート電極７
の側端部にサイドウォールスペーサ膜４１を形成し、ホ
トレジスト膜４２をマスクにして例えば、ヒ素イオンを
およそ加速電圧８０ＫｅＶで、注入量５×１０15／ｃｍ
2の注入条件で注入する。尚、本実施形態において、ソ
ース・ドレイン領域はＬＤＤ構造に限定されるものでは
ないことは言うまでもないことである。
【００３０】そして、図９において、前記Ｐ型ボディー
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。本工程は、例えば、二フッ化ボ
ロンイオンをおよそ加速電圧６０ＫｅＶで、注入量４×
１０15／ｃｍ2の注入条件で注入する。
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。本工程は、例えば、二フッ化ボ
ロンイオンをおよそ加速電圧６０ＫｅＶで、注入量４×
１０15／ｃｍ2の注入条件で注入する。
【００３１】以下、従来構成と同様にソース電極１０、
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
【００３２】以上、説明したように本発明の半導体装置
の製造方法では、前記ドリフト領域と成るＮ−層２２を
形成する際に、拡散係数の異なるヒ素イオンとリンイオ
ンと、このリンイオンの拡散係数とほぼ同程度かそれ以
上の拡散係数を有するボロンイオンとの拡散係数の差を
利用して形成しているため、製造工程が簡便である。
の製造方法では、前記ドリフト領域と成るＮ−層２２を
形成する際に、拡散係数の異なるヒ素イオンとリンイオ
ンと、このリンイオンの拡散係数とほぼ同程度かそれ以
上の拡散係数を有するボロンイオンとの拡散係数の差を
利用して形成しているため、製造工程が簡便である。
【００３３】また、チャネルストッパ層３８を形成する
ための工程が、通常の高耐圧ＭＯＳトランジスタのチャ
ネルストッパ層を形成する工程と同時に行われるため、
製造工数が増大することがない。
ための工程が、通常の高耐圧ＭＯＳトランジスタのチャ
ネルストッパ層を形成する工程と同時に行われるため、
製造工数が増大することがない。
【００３４】更に、図１０は本発明の他の実施形態の半
導体装置を示す断面図であり、前述した一実施形態と異
なる特徴は、素子分離膜９Ｂを介して複数体並設される
ＬＤＭＯＳトランジスタの拡散領域４，５の配列を逆転
させた点であり、このような配列とすることで更なる高
集積化が図れる。即ち、一実施形態のように電位が変動
する拡散領域５（ドレイン領域）同士が素子分離膜９Ｂ
を介して隣り合う構成に比して拡散領域４（ソース領
域）と拡散領域５（ドレイン領域）が隣り合う構成の方
が、一方が固定電位であるために素子分離膜９Ｂのサイ
ズを小さくできる。
導体装置を示す断面図であり、前述した一実施形態と異
なる特徴は、素子分離膜９Ｂを介して複数体並設される
ＬＤＭＯＳトランジスタの拡散領域４，５の配列を逆転
させた点であり、このような配列とすることで更なる高
集積化が図れる。即ち、一実施形態のように電位が変動
する拡散領域５（ドレイン領域）同士が素子分離膜９Ｂ
を介して隣り合う構成に比して拡散領域４（ソース領
域）と拡散領域５（ドレイン領域）が隣り合う構成の方
が、一方が固定電位であるために素子分離膜９Ｂのサイ
ズを小さくできる。
【００３５】尚、前述した高集積化を可能にするという
特徴は、図１２に示す従来構成のＬＤＭＯＳトランジス
タ、つまり、Ｎ型ウエル領域２が一様に同じ深さ位置ま
で形成されたものに適用しても有効であることは言うま
でもない。
特徴は、図１２に示す従来構成のＬＤＭＯＳトランジス
タ、つまり、Ｎ型ウエル領域２が一様に同じ深さ位置ま
で形成されたものに適用しても有効であることは言うま
でもない。
【００３６】
【発明の効果】本発明の半導体装置によれば、ドリフト
領域と成る低濃度層が、少なくともゲート電極下では浅
く、かつドレイン領域近傍では深く形成されることで、
高耐圧化並びにオン抵抗の低減化が図れると共に、この
ような構成の半導体装置が素子分離膜を介して複数体並
設された場合に、この素子分離膜下にチャネルストッパ
層を形成されることで、素子分離膜自体のサイズが小さ
くでき、高集積化が図れる。
領域と成る低濃度層が、少なくともゲート電極下では浅
く、かつドレイン領域近傍では深く形成されることで、
高耐圧化並びにオン抵抗の低減化が図れると共に、この
ような構成の半導体装置が素子分離膜を介して複数体並
設された場合に、この素子分離膜下にチャネルストッパ
層を形成されることで、素子分離膜自体のサイズが小さ
くでき、高集積化が図れる。
【００３７】また、本発明の半導体装置の製造方法で
は、前記チャネルストッパ層を形成するための工程が、
通常の高耐圧ＭＯＳトランジスタのチャネルストッパ層
を形成する工程と同時に行われるため、製造工数が増大
することがない。
は、前記チャネルストッパ層を形成するための工程が、
通常の高耐圧ＭＯＳトランジスタのチャネルストッパ層
を形成する工程と同時に行われるため、製造工数が増大
することがない。
【００３８】更に、本発明では前記ドリフト領域を形成
する際に、拡散係数の異なる少なくとも２種類の第２導
電型不純物と、この少なくとも１種類以上の第２導電型
不純物の拡散係数とほぼ同程度かそれ以上の拡散係数を
有する少なくとも１種類以上の第１導電型不純物との拡
散係数の差を利用して形成しているため製造工程が簡便
となる。
する際に、拡散係数の異なる少なくとも２種類の第２導
電型不純物と、この少なくとも１種類以上の第２導電型
不純物の拡散係数とほぼ同程度かそれ以上の拡散係数を
有する少なくとも１種類以上の第１導電型不純物との拡
散係数の差を利用して形成しているため製造工程が簡便
となる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の他の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１１】本発明のドリフト領域形成原理を説明するた
めの各種イオンの濃度分布図である。
めの各種イオンの濃度分布図である。
【図１２】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA14 AA26 BA05 CA03 CA17 CA24 DA43 5F040 DA05 DA22 DB03 DC01 EB01 EB11 EE01 EE05 EF02 EF04 EF05 EF11 EK01 EK07 EM02 FB05 FC14 FC17 5F048 AA01 AA05 AA08 AA09 AC03 BA01 BC02 BC03 BC06 BC20 BD01 BE03 BE04 BG12 BH07 DA25 DB07
Claims (5)
- 【請求項１】 ソース領域、チャネル領域及びドレイン
領域を有し、更に前記チャネル領域上にゲート電極が形
成されており、前記チャネル領域及びドレイン領域間に
ドリフト領域が形成されて成る構成が素子分離膜を介し
て複数体並設された半導体装置において、 前記素子分離膜下にチャネルストッパ層が形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 ソース領域、チャネル領域及びドレイン
領域を有し、更に前記チャネル領域上にゲート電極が形
成されており、前記チャネル領域及びドレイン領域間に
少なくとも前記ゲート電極下では浅く、かつ前記ドレイ
ン領域近傍では深くドリフト領域が形成されて成る構成
が素子分離膜を介して複数体並設された半導体装置にお
いて、 前記素子分離膜下にチャネルストッパ層が形成されてい
ることを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板内に形成された
第１導電型ウエル領域と、 前記基板上にゲート絶縁膜を介して形成されたゲート電
極と、 前記ゲート電極に隣接するように形成された第１導電型
ボディー領域と、 前記第１導電型ボディー領域内に形成された第２導電型
のソース領域並びにチャネル領域と、 前記第１導電型ボディー領域と離間された位置に形成さ
れた第２導電型のドレイン領域と、 前記チャネル領域から前記ドレイン領域にかけて、少な
くとも前記ゲート電極下では浅く、かつドレイン領域近
傍では深く形成された第２導電型のドリフト領域とを有
する構成が、その下部にチャネルストッパ層が形成され
た素子分離膜を介して複数体並設されていることを特徴
とする半導体装置。 - 【請求項４】 第１導電型の半導体基板内の第１導電型
ウエル領域内に後工程を経てドリフト領域と成る低濃度
の第２導電型層を形成するために２種類の第２導電型不
純物をイオン注入する工程と、 前記基板上に耐酸化性膜を形成した後にこの耐酸化性膜
を被覆するように形成したホトレジスト膜をマスクにし
て基板表層に第１導電型不純物をイオン注入する工程
と、 前記耐酸化性膜をマスクに選択酸化して第１，第２のＬ
ＯＣＯＳ酸化膜を形成すると共に、２種類の第２導電型
不純物のそれぞれの拡散係数の差から前記第１導電型ウ
エル領域内の比較的深い位置及び比較的基板表層のそれ
ぞれに低濃度の第２導電型層を形成し、更に前記第２の
ＬＯＣＯＳ酸化膜下にチャネルストッパ層を形成する工
程と、 ドレイン形成領域上の前記基板上に形成したホトレジス
ト膜をマスクにしてソース形成領域の前記基板表層に第
１導電型不純物をイオン注入し拡散させることで、前記
ソース形成領域の前記第１導電型ウエル領域内の比較的
深い位置に形成された第２導電型層をこの第１導電型不
純物の拡散で相殺する工程と、 前記基板上の第１，第２のＬＯＣＯＳ酸化膜以外の領域
にゲート絶縁膜を形成し、このゲート絶縁膜から前記第
１のＬＯＣＯＳ酸化膜上にまたがるようにゲート電極を
形成した後に、このゲート電極及びドレイン形成領域を
被覆するように形成したホトレジスト膜をマスクにして
第１導電型不純物を注入し拡散することで前記ゲート電
極の一端部に隣接するように第１導電型ボディー領域を
形成する工程と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及びドレイン形成領域上に開口を有するホトレジス
ト膜をマスクにして第２導電型不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記ドリフト領域と成る低濃度の第２導
電型層が、拡散係数の異なる２種類の第２導電型不純物
と、この一方の第２導電型不純物の拡散係数とほぼ同程
度かそれ以上の拡散係数を有する第１導電型不純物との
拡散係数の差を利用して形成されていることを特徴とす
る請求項４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34565198A JP3363810B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体装置とその製造方法 |
| US09/444,819 US6897525B1 (en) | 1998-11-26 | 1999-11-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34565198A JP3363810B2 (ja) | 1998-12-04 | 1998-12-04 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174218A true JP2000174218A (ja) | 2000-06-23 |
| JP3363810B2 JP3363810B2 (ja) | 2003-01-08 |
Family
ID=18378049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34565198A Expired - Fee Related JP3363810B2 (ja) | 1998-11-26 | 1998-12-04 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363810B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158349A (ja) * | 2000-11-22 | 2002-05-31 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2011192919A (ja) * | 2010-03-16 | 2011-09-29 | Oki Semiconductor Co Ltd | 半導体集積装置の製造方法及び半導体集積装置 |
| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
| CN106531726A (zh) * | 2015-09-10 | 2017-03-22 | 帝奥微电子有限公司 | 静电放电保护结构 |
| CN113140615A (zh) * | 2020-01-17 | 2021-07-20 | 三菱电机株式会社 | 半导体装置 |
-
1998
- 1998-12-04 JP JP34565198A patent/JP3363810B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2013247300A (ja) * | 2012-05-28 | 2013-12-09 | Canon Inc | 半導体装置、半導体装置の製造方法及び液体吐出装置 |
| CN106531726A (zh) * | 2015-09-10 | 2017-03-22 | 帝奥微电子有限公司 | 静电放电保护结构 |
| CN113140615A (zh) * | 2020-01-17 | 2021-07-20 | 三菱电机株式会社 | 半导体装置 |
| CN113140615B (zh) * | 2020-01-17 | 2024-03-08 | 三菱电机株式会社 | 半导体装置 |
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|---|---|
| JP3363810B2 (ja) | 2003-01-08 |
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