JP2005079208A - Mis型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 従来構造と同程度の高耐圧を維持しつつ、オン電流を増加させる。
【解決手段】 開示されるMIS型半導体装置(MOS型FET)20は、n-型ドレインドリフト拡散層3の表層部にはn+型ドレイン拡散層9が形成され、このn+型ドレイン拡散層の直下にはこれより横方向長さが小さいn+型ドレイン埋め込み拡散層12が形成されている。また、ドレイン拡散層9を貫通してこの直下のドレイン埋め込み拡散層12に達するように半導体材料より低抵抗の導電材料から成るドレインコンタクト11aが形成されて、ドレイン拡散層9及びドレイン埋め込み拡散層12に共通にドレインコンタクト11aが接続され、このドレインコンタクト11aにドレイン電極13aが接続される。
【選択図】図1
Description
すなわち、上述したように特許文献2、3に記載された高耐圧MOS型FETでは、いずれもドレイン電流経路の距離が長く、また不純物濃度が低いドレインドリフト拡散層を有しているため、FETがオン状態でのドレイン電流経路の抵抗成分が高くなるので、オン電流が犠牲になる(オン抵抗が高くなる)のが避けられなくなる。以下、図13を参照して、従来例の問題について詳細に説明する。なお、図13の高耐圧MOS型FETは、説明をわかりやすくするために図11及び図12の構造を変形して示しているが、その基本的な動作原理は変わっていない。
この例のMIS型半導体装置(MOS型FET)20は、図1に示すように、厚さが600〜700μm、P導電型(第1導電型)を与える不純物としてボロン(Boron:B)が添加された不純物濃度が1×1014〜1×1016/cm3のp-型シリコン基板1の表層部に選択的に、深さが0.5〜15μm、N導電型(第2導電型)を与える不純物として燐(P)が添加された深さ方向のピーク不純物濃度(以下、単に不純物濃度と称する)が1×1015〜1×1017/cm3のn-型ドレインドリフト拡散層3が形成されている。基板1の表層部には選択的に深さが0.5〜5μmで、ボロンが添加された不純物濃度が1×1015〜1×1017/cm3のp型ベース拡散層4aが形成され、さらにp型ベース拡散層4aの表層部には選択的に深さが0.1〜1μm、ボロンが添加された不純物濃度が1×1019〜1×1021/cm3のp+型バックゲート拡散層7及び深さが0.1〜1μm、燐又は砒素(As)が添加された不純物濃度が1×1019〜1×1021/cm3のn+型ソース拡散層8が形成されている。
まず、図3(a)に示すように、厚さが600〜700μm、不純物としてボロンを添加した不純物濃度が1×1014〜1×1016/cm3のp-型シリコン基板1を用いて、イオン注入法等により不純物として燐を添加して基板1の表層部に選択的に不純物濃度が1×1015〜1×1017/cm3のn-型ドレインドリフト拡散層3を形成する。次に、周知のLOCOS(Local Oxidation Of Silicon)法によりドレインドリフト拡散層3の表層部に選択的に膜厚が0.3〜1.5μmの二酸化シリコン膜から成るフィールド酸化膜2を形成した後、周知の熱酸化法により所望の膜厚の二酸化膜シリコン膜から成るゲート酸化膜5を形成する。ゲート酸化膜5の膜厚は、前述したように例えば8〜50nmに形成する。
続いて、層間絶縁膜10上に各ドレインコンタクト11a及びソースコンタクト11bとそれぞれ接続するようにアルミニウム等から成るドレイン電極13a及びソース電極13bを形成し、同時にゲート電極6と接続するようにゲート引出し電極(図示せず)を形成する。これら各電極13a、13b等の形成は、予めCVD法等により全面に導電層を成膜した後、周知のフォトリソグラフィ技術により所望の形状にパターニングして形成する。以上により、図1に示したようなこの例のMOS型FET20を製造する。
上述の第1の製造方法の図3(a)〜図4(d)の工程と略同様な工程を経た後、図6(a)に示すように、CVD法等により、全面に膜厚が0.3〜1.5μmの二酸化シリコン膜から成る層間絶縁膜10を形成する。次に、所望の形状のレジスト膜14cを形成した後、このレジスト膜14cをマスクとして層間絶縁膜10を選択的にエッチングして、n+型ドレイン拡散層9、n+型ソース拡散層8及びp+型バックゲート拡散層9をそれぞれ露出する同じ深さのコンタクトホール10a〜10cを形成する。
続いて、第1の製造方法の図5(h)及び(i)の工程と略同様な工程を繰り返すことにより、図1に示したようなこの例のMOS型FET20を製造する。
したがって、従来構造と同程度の高耐圧を維持しつつ、オン抵抗を低減させることができる。
この例のMIS型半導体装置(MOS型FET)25は、図7に示すように、n-型ドレインドリフト拡散層3の表層部には、深さが0.1〜1μm、燐又は砒素が添加された不純物濃度が1×1019〜1×1021/cm3のn+型ドレイン拡散層9が形成され、n+型ドレイン拡散層9の直下には、このドレイン拡散層9の底部から深さ及び拡がりが0.1〜1μm、燐又は砒素が添加された不純物濃度が1×1016〜1×1018/cm3のn型ドレイン埋め込み拡散層17が形成されている。すなわち、n型ドレイン埋め込み拡散層17は、n+型ドレイン拡散層9よりも横方向長さが小さく形成されている。また、n+型ドレイン拡散層9の表層部には、バックゲートコンタクト11c及びソースコンタクト11bと同じ厚さのドレインコンタクト11aが接続され、このドレインコンタクト11aにドレイン電極13aが接続されるように形成される。
これ以外は、上述した実施例1と略同様である。それゆえ、図7において、図1の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
続いて、層間絶縁膜10上に各ドレインコンタクト11a及びソースコンタクト11bと接続するようにアルミニウム等から成るドレイン電極13a及びソース電極13bを形成し、同時にゲート電極6と接続するようにゲート引出し電極(図示せず)を形成する。以上により、図7に示したようなこの例のMOS型FET25を製造する。
加えて、この例のMOS型FETの製造方法によれば、各コンタクトを同時に同じ深さに形成できるので、工程数を削減することができる。
2 フィールド酸化膜(フィールド絶縁膜)
3 n-型ドレインドリフト拡散層(ドレインドリフト領域)
4a p型ベース拡散層(ベース領域)
4b チャネル領域
5 ゲート酸化膜(ゲート絶縁膜)
6 ゲート電極
7 p+型バックゲート拡散層(バックゲート領域)
8 n+型ソース拡散層(ソース領域)
9 n+型ドレイン拡散層(ドレイン領域)
10 層間絶縁膜
10a〜10c コンタクトホール
11a〜11c コンタクト
12 n+型ドレイン埋め込み拡散層(ドレイン埋め込み領域)
13a ドレイン電極
13b ソース電極
14a〜14e レジスト膜
15a、15b トレンチ
16、18 導電層
17 n型ドレイン埋め込み拡散層(ドレイン埋め込み領域)
20、25 MIS型半導体装置(MOS型FET)
Claims (13)
- 第1導電型の半導体基板の表層部に高耐圧化を図るための第2導電型のドレイン/ソースドリフト領域が形成され、該ドレイン/ソースドリフト領域の表層部に第2導電型のドレイン/ソース領域が形成される一方、前記半導体基板の表層部の前記ドレイン/ソースドリフト領域に対向する位置に第2導電型のソース/ドレイン領域が形成され、該ソース/ドレイン領域と前記ドレイン/ソースドリフト領域との間の前記半導体基板の表層部にゲート絶縁膜を介してゲート電極が形成されてなるMIS型半導体装置であって、
前記第2導電型のドレイン/ソース領域の直下に、該ドレイン/ソース領域よりも横方向長さの小さい第2導電型のドレイン/ソース埋め込み領域が形成されることを特徴とするMIS型半導体装置。 - 前記2導電型のドレイン/ソース埋め込み領域が前記第2導電型のドレイン/ソース領域と、略同じ不純物濃度の高不純物濃度に形成されることを特徴とする請求項1記載のMIS型半導体装置。
- 前記第2導電型のドレイン/ソース領域を貫通して該ドレイン/ソース領域の直下の前記第2導電型のドレイン/ソース埋め込み領域に接続されるようにドレイン/ソースコンタクトが形成されることを特徴とする請求項2記載のMIS型半導体装置。
- 前記第2導電型のドレイン/ソース埋め込み領域が前記第2導電型のドレイン/ソース領域よりも、低い不純物濃度に形成されることを特徴とする請求項1記載のMIS型半導体装置。
- 前記第2導電型のドレイン/ソース領域に接続されるようにドレイン/ソースコンタクトが形成されることを特徴とする請求項4記載のMIS型半導体装置。
- 前記ドレイン/ソースコンタクトが、前記半導体基板より低抵抗の導電材料から成ることを特徴とする請求項3又は5記載のMIS型半導体装置。
- 前記ドレイン/ソースドリフト領域の表層部に、前記ゲート絶縁膜と接するように該ゲート絶縁膜よりも膜厚の大きいフィールド絶縁膜が形成されることを特徴とする請求項1乃至6のいずれか1に記載のMIS型半導体装置。
- 前記ゲート絶縁膜の直下の前記半導体基板の表層部の一部に、第1導電型のベース領域が形成されることを特徴とする請求項1乃至7のいずれか1に記載のMIS型半導体装置。
- 第1導電型の半導体基板の表層部に第2導電型のドレイン/ソースドリフト領域が形成され、該ドレイン/ソースドリフト領域の表層部に第2導電型のドレイン/ソース領域が形成される一方、前記半導体基板の表層部の前記ドレイン/ソースドリフト領域に対向する位置に第2導電型のソース/ドレイン領域が形成され、該ソース/ドレイン領域と前記ドレイン/ソースドリフト領域との間の前記半導体基板の表層部にゲート絶縁膜を介してゲート電極が形成されてなるMIS型半導体装置の製造方法であって、
前記第1導電型の半導体基板の表層部に選択的に前記第2導電型のドレイン/ソースドリフト領域を形成した後、前記半導体基板の表層部の前記ドレイン/ソースドリフト領域が形成されない位置に前記ゲート絶縁膜を形成し、次に該ゲート絶縁膜上に前記ゲート電極を形成するゲート部形成工程と、
前記半導体基板の表層部に選択的に前記第2導電型のソース/ドレイン領域を形成するとともに、前記ドレイン/ソースドリフト領域の表層部に選択的に前記第2導電型のドレイン/ソース領域を形成するソース及びドレイン領域形成工程と、
前記ドレイン/ソース領域の直下位置に、該ドレイン/ソース領域よりも横方向長さの小さい第2導電型のドレイン/ソース埋め込み領域を形成するドレイン/ソース埋め込み領域形成工程と、
前記ドレイン/ソース領域及び前記ドレイン/ソース埋め込み領域に電気的に接続するようにドレイン/ソースコンタクトを形成するドレイン/ソースコンタクト形成工程と、
を含むことを特徴とするMIS型半導体装置の製造方法。 - 前記ドレイン/ソース埋め込み領域形成工程の前に、前記ドレイン/ソース領域を貫通するトレンチを形成するトレンチ形成工程を含むことを特徴とする請求項9記載のMIS型半導体装置の製造方法。
- 前記ドレイン/ソース埋め込み領域形成工程において、前記ドレイン/ソース埋め込み領域を前記ドレイン/ソース領域と略同じ不純物濃度の高不純物濃度に形成することを特徴とする請求項9又は10記載のMIS型半導体装置の製造方法。
- 前記ドレイン/ソース埋め込み領域形成工程において、前記ドレイン/ソース埋め込み領域を前記ドレイン/ソース領域よりも低い不純物濃度に形成することを特徴とする請求項9記載のMIS型半導体装置の製造方法。
- 前記ドレイン/ソースコンタクト形成工程において、前記ドレイン/ソースコンタクトを少なくとも前記ソース/ドレイン領域に対するソース/ドレインコンタクトと同時に同じ深さに形成することを特徴とする請求項9又は12記載のMIS型半導体装置の製造方法。
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