JPH10135349A - Ｃｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｃｍｏｓ型半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 25
- 230000006866 deterioration Effects 0.000 abstract description 10
- 230000002542 deteriorative effect Effects 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 ＮＭＯＳトランジスタの短チャネル効果を劣
化させることなく、ドレイン電流増大及びホットキャリ
ア劣化特性の改善を行ない、かつＰＭＯＳトランジスタ
の短チャネル効果も抑制する。 【解決手段】 両ＭＯＳトランジスタのチャネル領域に
は表面側がＰ型不純物層３４で内部側がＮ型不純物層３
６の２層構造のチャネルドープ層が形成されており、両
ＭＯＳトランジスタのチャネルドープ層は同じ構造をし
ている。Ｎ型不純物層３６の最大濃度深さは５０〜１０
０ｎｍの範囲、例えば約７５ｎｍであり、ＮＭＯＳトラ
ンジスタの低濃度ソース／ドレイン８の接合深さよりも
浅く、かつ、ＰＭＯＳトランジスタの低濃度ソース／ド
レイン１８の接合深さよりも深い位置にある。
化させることなく、ドレイン電流増大及びホットキャリ
ア劣化特性の改善を行ない、かつＰＭＯＳトランジスタ
の短チャネル効果も抑制する。 【解決手段】 両ＭＯＳトランジスタのチャネル領域に
は表面側がＰ型不純物層３４で内部側がＮ型不純物層３
６の２層構造のチャネルドープ層が形成されており、両
ＭＯＳトランジスタのチャネルドープ層は同じ構造をし
ている。Ｎ型不純物層３６の最大濃度深さは５０〜１０
０ｎｍの範囲、例えば約７５ｎｍであり、ＮＭＯＳトラ
ンジスタの低濃度ソース／ドレイン８の接合深さよりも
浅く、かつ、ＰＭＯＳトランジスタの低濃度ソース／ド
レイン１８の接合深さよりも深い位置にある。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ型（相補
型）半導体装置とその製造方法に関するものである。
型）半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】基板表面のチャネル領域に、しきい値電
圧を制御するチャネルドープ層としてＮ型不純物層とＰ
型不純物層とを上下に層状に有しているＣＭＯＳ型半導
体装置としては、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタがともに表面チャネル型となっているものが
提案されている（特公平４−２６７９０号公報参照）。
その半導体装置は本発明が対象とするものとは異なり、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタがともに
表面チャネル型であるため、いずれのＭＯＳトランジス
タにおいても、チャネル領域の基板表面側がソース／ド
レイン層と逆導電型の不純物層、基板内部側がソース／
ドレイン層と同導電型の不純物層となっている。基板内
部側をソース／ドレイン層と同じ導電型の不純物層とす
ることにより、ドレイン電流増大及びホットキャリア劣
化耐性が得られている。また、チャネル領域基板内部の
不純物層におけるソース／ドレイン間寸法をチャネル表
面の不純物層よりも長くしており、そのことによって短
チャネル効果特性の劣化を抑制している。
圧を制御するチャネルドープ層としてＮ型不純物層とＰ
型不純物層とを上下に層状に有しているＣＭＯＳ型半導
体装置としては、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタがともに表面チャネル型となっているものが
提案されている（特公平４−２６７９０号公報参照）。
その半導体装置は本発明が対象とするものとは異なり、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタがともに
表面チャネル型であるため、いずれのＭＯＳトランジス
タにおいても、チャネル領域の基板表面側がソース／ド
レイン層と逆導電型の不純物層、基板内部側がソース／
ドレイン層と同導電型の不純物層となっている。基板内
部側をソース／ドレイン層と同じ導電型の不純物層とす
ることにより、ドレイン電流増大及びホットキャリア劣
化耐性が得られている。また、チャネル領域基板内部の
不純物層におけるソース／ドレイン間寸法をチャネル表
面の不純物層よりも長くしており、そのことによって短
チャネル効果特性の劣化を抑制している。
【０００３】しかし、その提案の半導体装置は、両ＭＯ
Ｓトランジスタがともに表面チャネル型であるため、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとでチャネ
ル領域の不純物層の上下位置関係が異なる。したがっ
て、チャネルドープのための不純物の注入を両ＭＯＳト
ランジスタで同時に行なうことができないため、写真製
版工程の削減はできない。また、ソース／ドレイン層と
同じ導電型で基板内部側に形成された不純物層が、ドレ
イン電流を基板内部に引き込むために、ソース／ドレイ
ン層と同じ導電型の不純物層を基板深くに、かつ高濃度
に形成する必要がある。その結果、そのような不純物層
を形成しない場合に比べると、短チャネル効果によるオ
フリーク電流増大が生じる問題がある。
Ｓトランジスタがともに表面チャネル型であるため、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとでチャネ
ル領域の不純物層の上下位置関係が異なる。したがっ
て、チャネルドープのための不純物の注入を両ＭＯＳト
ランジスタで同時に行なうことができないため、写真製
版工程の削減はできない。また、ソース／ドレイン層と
同じ導電型で基板内部側に形成された不純物層が、ドレ
イン電流を基板内部に引き込むために、ソース／ドレイ
ン層と同じ導電型の不純物層を基板深くに、かつ高濃度
に形成する必要がある。その結果、そのような不純物層
を形成しない場合に比べると、短チャネル効果によるオ
フリーク電流増大が生じる問題がある。
【０００４】本発明と同様に、一方が埋込みチャネル
型、他方が表面チャネル型のＭＯＳトランジスタからな
るＣＭＯＳ型半導体装置で、チャネル領域にＮ型不純物
層とＰ型不純物層を有しているトランジスタ構造も提案
されている（特開平６−１９６６４２号公報参照）。
型、他方が表面チャネル型のＭＯＳトランジスタからな
るＣＭＯＳ型半導体装置で、チャネル領域にＮ型不純物
層とＰ型不純物層を有しているトランジスタ構造も提案
されている（特開平６−１９６６４２号公報参照）。
【０００５】図１はその提案された半導体装置を示した
ものである。ＮＭＯＳトランジスタでは、Ｐ型ウエル２
の表面のチャネル領域に表面側がＰ型不純物層４、基板
内部側がＮ型不純物層６となったチャネルドープ層が形
成されており、ソース／ドレインがＬＤＤ（Lightly Do
ped Drain）構造の低濃度不純物層８と高濃度不純物層
１０とから構成されている。１２はＮ型多結晶シリコン
にてなるゲート電極、１４はＬＤＤ構造を形成するのに
使用したサイドスペーサ、１６はゲート酸化膜である。
その半導体装置では、ＮＭＯＳトランジスタのソース／
ドレイン接合容量を小さくする目的で、チャネル領域の
Ｎ型不純物層６をソース／ドレイン８，１０よりも基板
内部側に形成している。ＰＭＯＳトランジスタにおいて
は、低濃度Ｐ型不純物層１８と高濃度Ｐ型不純物層２０
とからなるソース／ドレインの間のチャネル領域は、Ｎ
ＭＯＳトランジスタと同様に表面側がＰ型不純物層４、
基板内部側がＮ型不純物層６となっている。
ものである。ＮＭＯＳトランジスタでは、Ｐ型ウエル２
の表面のチャネル領域に表面側がＰ型不純物層４、基板
内部側がＮ型不純物層６となったチャネルドープ層が形
成されており、ソース／ドレインがＬＤＤ（Lightly Do
ped Drain）構造の低濃度不純物層８と高濃度不純物層
１０とから構成されている。１２はＮ型多結晶シリコン
にてなるゲート電極、１４はＬＤＤ構造を形成するのに
使用したサイドスペーサ、１６はゲート酸化膜である。
その半導体装置では、ＮＭＯＳトランジスタのソース／
ドレイン接合容量を小さくする目的で、チャネル領域の
Ｎ型不純物層６をソース／ドレイン８，１０よりも基板
内部側に形成している。ＰＭＯＳトランジスタにおいて
は、低濃度Ｐ型不純物層１８と高濃度Ｐ型不純物層２０
とからなるソース／ドレインの間のチャネル領域は、Ｎ
ＭＯＳトランジスタと同様に表面側がＰ型不純物層４、
基板内部側がＮ型不純物層６となっている。
【０００６】
【発明が解決しようとする課題】特開平６−１９６６４
２号公報で提案されたＣＭＯＳ型半導体装置では、チャ
ネル領域のＮ型不純物層とＰ型不純物層を両ＭＯＳトラ
ンジスタに同時に注入して形成できるため、チャネルド
ープ工程の写真製版が不要になる利点がある。しかし、
ＮＭＯＳトランジスタではＮ型不純物層６をソース／ド
レイン８，１０よりも基板内部側に形成しているため、
ＮＭＯＳトランジスタのトレイン電流増大及びホットキ
ャリア劣化耐性の改善はなされない。また、チャネル領
域のＮ型不純物層６をソース／ドレイン８，１０の接合
直下に形成するため、Ｎ型不純物層６を基板表面の１０
０μｍ以下の浅い位置に形成することが困難である。こ
れは高濃度ソース／ドレイン１０の接合形成を１００ｎ
ｍ以下にすることが困難なためである。その結果、ＰＭ
ＯＳトランジスタの短チャネル効果抑制が不十分とな
る。
２号公報で提案されたＣＭＯＳ型半導体装置では、チャ
ネル領域のＮ型不純物層とＰ型不純物層を両ＭＯＳトラ
ンジスタに同時に注入して形成できるため、チャネルド
ープ工程の写真製版が不要になる利点がある。しかし、
ＮＭＯＳトランジスタではＮ型不純物層６をソース／ド
レイン８，１０よりも基板内部側に形成しているため、
ＮＭＯＳトランジスタのトレイン電流増大及びホットキ
ャリア劣化耐性の改善はなされない。また、チャネル領
域のＮ型不純物層６をソース／ドレイン８，１０の接合
直下に形成するため、Ｎ型不純物層６を基板表面の１０
０μｍ以下の浅い位置に形成することが困難である。こ
れは高濃度ソース／ドレイン１０の接合形成を１００ｎ
ｍ以下にすることが困難なためである。その結果、ＰＭ
ＯＳトランジスタの短チャネル効果抑制が不十分とな
る。
【０００７】本発明は図１に示された構造のＣＭＯＳ型
半導体装置において、ＮＭＯＳトランジスタの短チャネ
ル効果を劣化させることなく、ドレイン電流増大及びホ
ットキャリア劣化特性の改善を行ない、かつＰＭＯＳト
ランジスタの短チャネル効果抑制にも有効なＣＭＯＳ型
半導体装置の構造とその製造方法を提供することを目的
とするものである。
半導体装置において、ＮＭＯＳトランジスタの短チャネ
ル効果を劣化させることなく、ドレイン電流増大及びホ
ットキャリア劣化特性の改善を行ない、かつＰＭＯＳト
ランジスタの短チャネル効果抑制にも有効なＣＭＯＳ型
半導体装置の構造とその製造方法を提供することを目的
とするものである。
【０００８】
【課題を解決するための手段】本発明のＣＭＯＳ型半導
体装置は、ゲート電極が第１導電型で、基板表面のチャ
ネル領域に第１導電型不純物層と第２導電型不純物層を
上下に形成してなるチャネルドープ層を有する第１導電
型と第２導電型の両ＭＯＳトランジスタを備えたもので
あるが、チャネルドープ層は両ＭＯＳトランジスタで同
じ構造をしていて第１導電型不純物層が第２導電型不純
物層よりも基板内部に位置し、かつ、第１導電型不純物
層の最大濃度位置が第１導電型ＭＯＳトランジスタのゲ
ート電極直下におけるソース／ドレイン接合深さよりも
浅い位置にある。ここで、第１導電型をＮ型とすれば第
２導電型はＰ型であり、逆に第１導電型をＰ型とすれば
第２導電型はＮ型である。
体装置は、ゲート電極が第１導電型で、基板表面のチャ
ネル領域に第１導電型不純物層と第２導電型不純物層を
上下に形成してなるチャネルドープ層を有する第１導電
型と第２導電型の両ＭＯＳトランジスタを備えたもので
あるが、チャネルドープ層は両ＭＯＳトランジスタで同
じ構造をしていて第１導電型不純物層が第２導電型不純
物層よりも基板内部に位置し、かつ、第１導電型不純物
層の最大濃度位置が第１導電型ＭＯＳトランジスタのゲ
ート電極直下におけるソース／ドレイン接合深さよりも
浅い位置にある。ここで、第１導電型をＮ型とすれば第
２導電型はＰ型であり、逆に第１導電型をＰ型とすれば
第２導電型はＮ型である。
【０００９】第１導電型をＮ型とすると、Ｎ型ゲート電
極を有するＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタという）とＰチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタという）を形成
する場合、ＰＭＯＳトランジスタのしきい値電圧を低く
するためには、基板表面（Ｎ型ウエル表面）にＰ型層を
形成する必要がある。その結果、ＰＭＯＳトランジスタ
は埋込みチャネル型トランジスタとなり、短チャネル効
果が生じやすくなる。この短チャネル効果を抑制するた
めには表面表面Ｐ型層を浅く形成する必要があるため、
一般にＰ型層の下にＮ型ウエルより高濃度のＮ型不純物
層を形成して表面Ｐ型層を浅く形成する方法が採られて
いる。ここで、Ｐ型層を浅く形成するためのＮ型不純物
層は、ＮＭＯＳトランジスタの短チャネル効果を劣化さ
せるため、これまではＮＭＯＳトランジスタにはそのＮ
型不純物層は形成されないのが普通であった。しかし、
本発明では、ＮＭＯＳトランジスタのチャネル領域にお
けるＮ型不純物層も、ある上記の条件を満たせば短チャ
ネル効果を劣化させずに、ドレイン電流を増大させ、か
つホットキャリア劣化特性を改善できる。
極を有するＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタという）とＰチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタという）を形成
する場合、ＰＭＯＳトランジスタのしきい値電圧を低く
するためには、基板表面（Ｎ型ウエル表面）にＰ型層を
形成する必要がある。その結果、ＰＭＯＳトランジスタ
は埋込みチャネル型トランジスタとなり、短チャネル効
果が生じやすくなる。この短チャネル効果を抑制するた
めには表面表面Ｐ型層を浅く形成する必要があるため、
一般にＰ型層の下にＮ型ウエルより高濃度のＮ型不純物
層を形成して表面Ｐ型層を浅く形成する方法が採られて
いる。ここで、Ｐ型層を浅く形成するためのＮ型不純物
層は、ＮＭＯＳトランジスタの短チャネル効果を劣化さ
せるため、これまではＮＭＯＳトランジスタにはそのＮ
型不純物層は形成されないのが普通であった。しかし、
本発明では、ＮＭＯＳトランジスタのチャネル領域にお
けるＮ型不純物層も、ある上記の条件を満たせば短チャ
ネル効果を劣化させずに、ドレイン電流を増大させ、か
つホットキャリア劣化特性を改善できる。
【００１０】好ましい例では、第１導電型ＭＯＳトラン
ジスタと第２導電型ＭＯＳトランジスタがともにＬＤＤ
構造であり、第１導電型不純物層の最大濃度位置が第１
導電型ＭＯＳトランジスタの低濃度ソース／ドレイン接
合深さよりも浅い位置にあり、かつ、第１導電型不純物
層の最大濃度位置が第２導電型ＭＯＳトランジスタの低
濃度ソース／ドレイン接合深さよりも深い位置にある。
ジスタと第２導電型ＭＯＳトランジスタがともにＬＤＤ
構造であり、第１導電型不純物層の最大濃度位置が第１
導電型ＭＯＳトランジスタの低濃度ソース／ドレイン接
合深さよりも浅い位置にあり、かつ、第１導電型不純物
層の最大濃度位置が第２導電型ＭＯＳトランジスタの低
濃度ソース／ドレイン接合深さよりも深い位置にある。
【００１１】第１導電型ＭＯＳトランジスタの短チャネ
ル効果を劣化させることなく、ドレイン電流増大及びホ
ットキャリア劣化特性の改善を行ない、かつ第２導電型
ＭＯＳトランジスタの短チャネル効果抑制も十分なもの
にするためには、第１導電型不純物層は、その最大濃度
が１×１０17〜５×１０17／ｃｍ3の範囲にあり、最大
濃度深さが５０〜１００ｎｍの範囲にあるのが好まし
い。第１導電型不純物層の不純物濃度がその範囲よりも
低い場合には、第２導電型ＭＯＳトランジスタの短チャ
ネル効果抑制が不十分となり、第１導電型ＭＯＳトラン
ジスタのドレイン電流増大、ホットキャリア劣化特性の
改善も不十分となる。逆に、第１導電型不純物層の不純
物濃度がその範囲よりも高い場合には、第１導電型ＭＯ
Ｓトランジスタの短チャネル効果が現われてくる。
ル効果を劣化させることなく、ドレイン電流増大及びホ
ットキャリア劣化特性の改善を行ない、かつ第２導電型
ＭＯＳトランジスタの短チャネル効果抑制も十分なもの
にするためには、第１導電型不純物層は、その最大濃度
が１×１０17〜５×１０17／ｃｍ3の範囲にあり、最大
濃度深さが５０〜１００ｎｍの範囲にあるのが好まし
い。第１導電型不純物層の不純物濃度がその範囲よりも
低い場合には、第２導電型ＭＯＳトランジスタの短チャ
ネル効果抑制が不十分となり、第１導電型ＭＯＳトラン
ジスタのドレイン電流増大、ホットキャリア劣化特性の
改善も不十分となる。逆に、第１導電型不純物層の不純
物濃度がその範囲よりも高い場合には、第１導電型ＭＯ
Ｓトランジスタの短チャネル効果が現われてくる。
【００１２】埋込みチャネル型となる第２導電型ＭＯＳ
トランジスタのしきい値電圧を、表面チャネル型となる
第１導電型ＭＯＳトランジスタのしきい値電圧よりも高
く設定されていることが好ましく、これにより、短チャ
ネル効果が生じやすい第２導電型ＭＯＳトランジスタの
短チャネル効果を一層有効に抑制することができる。
トランジスタのしきい値電圧を、表面チャネル型となる
第１導電型ＭＯＳトランジスタのしきい値電圧よりも高
く設定されていることが好ましく、これにより、短チャ
ネル効果が生じやすい第２導電型ＭＯＳトランジスタの
短チャネル効果を一層有効に抑制することができる。
【００１３】上記の本発明のＣＭＯＳ型半導体装置を製
造する本発明の製造方法では、ゲート電極の形成前に、
基板表面に第１導電型不純物層と第２導電型不純物層
を、第１導電型不純物層が第２導電型不純物層よりも基
板内部に位置し、かつ、第１導電型不純物層の最大濃度
位置が後で形成される第１導電型ＭＯＳトランジスタの
ゲート電極直下におけるソース／ドレイン接合深さより
も浅い位置にくるように、かつ、第１導電型と第２導電
型の両ＭＯＳトランジスタで同時に注入してチャネルド
ープ層を形成する。
造する本発明の製造方法では、ゲート電極の形成前に、
基板表面に第１導電型不純物層と第２導電型不純物層
を、第１導電型不純物層が第２導電型不純物層よりも基
板内部に位置し、かつ、第１導電型不純物層の最大濃度
位置が後で形成される第１導電型ＭＯＳトランジスタの
ゲート電極直下におけるソース／ドレイン接合深さより
も浅い位置にくるように、かつ、第１導電型と第２導電
型の両ＭＯＳトランジスタで同時に注入してチャネルド
ープ層を形成する。
【００１４】
【実施例】図２は一実施例を表わす。図１と同一の部分
には同一の符号を付す。ここでは、Ｎ型多結晶シリコン
ゲート電極を用いたＬＤＤ構造の場合について述べる。
図１の従来のものと比較すると、しきい値電圧を制御す
るためにチャネル領域に形成されたＰ型不純物層３４及
びＮ型不純物層３６と、ソース／ドレインとの深さの関
係が異なっている。
には同一の符号を付す。ここでは、Ｎ型多結晶シリコン
ゲート電極を用いたＬＤＤ構造の場合について述べる。
図１の従来のものと比較すると、しきい値電圧を制御す
るためにチャネル領域に形成されたＰ型不純物層３４及
びＮ型不純物層３６と、ソース／ドレインとの深さの関
係が異なっている。
【００１５】Ｐ型ウエル１には高濃度ソース／ドレイン
１０，１０とそれぞれのチャネル側に低濃度ソース／ド
レイン８，８とを備えたＮＭＯＳトランジスタが形成さ
れ、Ｎ型ウエル２には高濃度ソース／ドレイン２０，２
０とそれぞれのチャネル側に低濃度ソース／ドレイン１
８，１８とを備えたＰＭＯＳトランジスタが形成されて
いる。両ＭＯＳトランジスタのチャネル領域には表面側
がＰ型不純物層３４で内部側がＮ型不純物層３６の２層
構造のチャネルドープ層が形成されており、両ＭＯＳト
ランジスタのチャネルドープ層は同じ構造をしている。
３は素子分離領域である。
１０，１０とそれぞれのチャネル側に低濃度ソース／ド
レイン８，８とを備えたＮＭＯＳトランジスタが形成さ
れ、Ｎ型ウエル２には高濃度ソース／ドレイン２０，２
０とそれぞれのチャネル側に低濃度ソース／ドレイン１
８，１８とを備えたＰＭＯＳトランジスタが形成されて
いる。両ＭＯＳトランジスタのチャネル領域には表面側
がＰ型不純物層３４で内部側がＮ型不純物層３６の２層
構造のチャネルドープ層が形成されており、両ＭＯＳト
ランジスタのチャネルドープ層は同じ構造をしている。
３は素子分離領域である。
【００１６】Ｎ型不純物層３６は例えば砒素がイオン注
入されて形成されたものであり、その最大濃度が１×１
０17〜５×１０17／ｃｍ3の範囲にある。Ｎ型不純物層
３６の最大濃度深さは５０〜１００ｎｍの範囲、例えば
約７５ｎｍであり、ＮＭＯＳトランジスタの低濃度ソー
ス／ドレイン８の接合深さよりも浅く、かつ、ＰＭＯＳ
トランジスタの低濃度ソース／ドレイン１８の接合深さ
よりも深い位置にある。
入されて形成されたものであり、その最大濃度が１×１
０17〜５×１０17／ｃｍ3の範囲にある。Ｎ型不純物層
３６の最大濃度深さは５０〜１００ｎｍの範囲、例えば
約７５ｎｍであり、ＮＭＯＳトランジスタの低濃度ソー
ス／ドレイン８の接合深さよりも浅く、かつ、ＰＭＯＳ
トランジスタの低濃度ソース／ドレイン１８の接合深さ
よりも深い位置にある。
【００１７】Ｎ型不純物層３６はＰＭＯＳトランジスタ
の場合にはＮ型ウエル上に形成されるため、Ｎ型半導体
となっているが、ＮＭＯＳトランジスタの場合にはＰ型
ウエル上に形成されるため、必ずしもＮ型半導体とはな
らない。しかし、ＮＭＯＳトランジスタの改善効果は見
られる。
の場合にはＮ型ウエル上に形成されるため、Ｎ型半導体
となっているが、ＮＭＯＳトランジスタの場合にはＰ型
ウエル上に形成されるため、必ずしもＮ型半導体とはな
らない。しかし、ＮＭＯＳトランジスタの改善効果は見
られる。
【００１８】ゲート電極１２はＮ型多結晶シリコンにて
なり、ＰＭＯＳトランジスタは埋込みチャネル型、ＮＭ
ＯＳトランジスタは表面チャネル型となっている。ＰＭ
ＯＳトランジスタのしきい値電圧はＮＭＯＳトランジス
タのしきい値電圧よりも高くなるように不純物注入量が
設定されている。
なり、ＰＭＯＳトランジスタは埋込みチャネル型、ＮＭ
ＯＳトランジスタは表面チャネル型となっている。ＰＭ
ＯＳトランジスタのしきい値電圧はＮＭＯＳトランジス
タのしきい値電圧よりも高くなるように不純物注入量が
設定されている。
【００１９】次に、この実施例を製造する方法を図３に
より説明する。 （ａ）Ｐ型ウエル１、Ｎ型ウエル２、素子分離酸化膜３
を形成後、基板表面に１０ｎｍの酸化膜１６を形成す
る。この酸化膜１６を通して硼素（Ｂ）を注入エネルギ
ー１０ＫｅＶ、ドーズ量５×１０12〜８×１０12／ｃｍ
2で注入し、しきい値電圧を制御するためのＰ型不純物
層３４を形成する。続いて、砒素（Ａｓ）を注入エネル
ギー１５０ＫｅＶ、ドーズ量５×１０11〜２×１０12／
ｃｍ2で注入し、しきい値電圧を制御するためのＮ型不
純物層３６を形成する。Ａｓの注入エネルギーが１５０
ＫｅＶの場合、チャネル領域のＮ型不純物層３６の最大
濃度深さが約７５ｎｍとなる。
より説明する。 （ａ）Ｐ型ウエル１、Ｎ型ウエル２、素子分離酸化膜３
を形成後、基板表面に１０ｎｍの酸化膜１６を形成す
る。この酸化膜１６を通して硼素（Ｂ）を注入エネルギ
ー１０ＫｅＶ、ドーズ量５×１０12〜８×１０12／ｃｍ
2で注入し、しきい値電圧を制御するためのＰ型不純物
層３４を形成する。続いて、砒素（Ａｓ）を注入エネル
ギー１５０ＫｅＶ、ドーズ量５×１０11〜２×１０12／
ｃｍ2で注入し、しきい値電圧を制御するためのＮ型不
純物層３６を形成する。Ａｓの注入エネルギーが１５０
ＫｅＶの場合、チャネル領域のＮ型不純物層３６の最大
濃度深さが約７５ｎｍとなる。
【００２０】（ｂ）Ｎ型多結晶シリコンにてなるゲート
電極１２を形成後、ＮＭＯＳトランジスタ領域をフォト
レジスト４０で覆い、ＰＭＯＳトランジスタのソース／
ドレイン低濃度層形成のための不純物注入を行なう。不
純物としてＢを注入エネルギー１０ＫｅＶ、ドーズ量５
×１０12〜１×１０13／ｃｍ2で注入し、ＰＭＯＳトラ
ンジスタのソース／ドレイン低濃度層１８を形成する。
低濃度層１８は、短チャネル効果を抑制するために、チ
ャネル領域のＮ型不純物層３６よりも接合位置を浅くす
ることが望ましい。そのため、図示されていないが、低
濃度層１８の形成時にＢ以外にリン（Ｐ）又はＡｓをＢ
よりも深い位置に注入して浅い接合を形成するのが好ま
しい。その場合、例えばＡｓであれば、注入エネルギー
１５０ＫｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ
2で注入すればよい。
電極１２を形成後、ＮＭＯＳトランジスタ領域をフォト
レジスト４０で覆い、ＰＭＯＳトランジスタのソース／
ドレイン低濃度層形成のための不純物注入を行なう。不
純物としてＢを注入エネルギー１０ＫｅＶ、ドーズ量５
×１０12〜１×１０13／ｃｍ2で注入し、ＰＭＯＳトラ
ンジスタのソース／ドレイン低濃度層１８を形成する。
低濃度層１８は、短チャネル効果を抑制するために、チ
ャネル領域のＮ型不純物層３６よりも接合位置を浅くす
ることが望ましい。そのため、図示されていないが、低
濃度層１８の形成時にＢ以外にリン（Ｐ）又はＡｓをＢ
よりも深い位置に注入して浅い接合を形成するのが好ま
しい。その場合、例えばＡｓであれば、注入エネルギー
１５０ＫｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ
2で注入すればよい。
【００２１】（ｃ）次に、ＰＭＯＳトランジスタ側をフ
ォトレジスト４２で被ってＮＭＯＳトランジスタのソー
ス／ドレイン低濃度層形成のための不純物注入を行な
う。そのためには、例えばＰを注入エネルギー１０Ｋｅ
Ｖ、ドーズ量１×１０13〜３×１０13／ｃｍ2で注入す
る。これにより、チャネル領域のＮ型不純物層３６とソ
ース／ドレイン低濃度層８の位置関係は、Ｎ型不純物層
３６の最大濃度位置（深さ方向でＮ型不純物層のほぼ中
央）が、低濃度層８の接合位置よりも浅い位置に形成さ
れる。なお、（ｂ）と（ｃ）の工程はいずれが先であっ
てもよい。
ォトレジスト４２で被ってＮＭＯＳトランジスタのソー
ス／ドレイン低濃度層形成のための不純物注入を行な
う。そのためには、例えばＰを注入エネルギー１０Ｋｅ
Ｖ、ドーズ量１×１０13〜３×１０13／ｃｍ2で注入す
る。これにより、チャネル領域のＮ型不純物層３６とソ
ース／ドレイン低濃度層８の位置関係は、Ｎ型不純物層
３６の最大濃度位置（深さ方向でＮ型不純物層のほぼ中
央）が、低濃度層８の接合位置よりも浅い位置に形成さ
れる。なお、（ｂ）と（ｃ）の工程はいずれが先であっ
てもよい。
【００２２】（ｄ）ゲート電極１２の側面に絶縁物によ
るサイドウォールスペーサ１４を形成した後、ソース／
ドレイン高濃度層形成のための不純物注入を行なう。Ｐ
ＭＯＳトランジスタ側をフォトレジスト４４で被ってＮ
ＭＯＳトランジスタ側に例えばＡｓを注入エネルギー５
０ＫｅＶ、ドーズ量３×１０15〜５×１０15／ｃｍ2で
注入して高濃度層１０を形成する。
るサイドウォールスペーサ１４を形成した後、ソース／
ドレイン高濃度層形成のための不純物注入を行なう。Ｐ
ＭＯＳトランジスタ側をフォトレジスト４４で被ってＮ
ＭＯＳトランジスタ側に例えばＡｓを注入エネルギー５
０ＫｅＶ、ドーズ量３×１０15〜５×１０15／ｃｍ2で
注入して高濃度層１０を形成する。
【００２３】（ｅ）今度は、ＮＭＯＳトランジスタ側を
フォトレジスト４６で被ってＰＭＯＳトランジスタ側に
例えばフッ化硼素（ＢＦ2）を注入エネルギー３０Ｋｅ
Ｖ、ドーズ量３×１０15〜５×１０15／ｃｍ2で注入し
て高濃度層２０を形成する。この場合も、（ｄ）と
（ｅ）の工程はいずれが先であってもよい。
フォトレジスト４６で被ってＰＭＯＳトランジスタ側に
例えばフッ化硼素（ＢＦ2）を注入エネルギー３０Ｋｅ
Ｖ、ドーズ量３×１０15〜５×１０15／ｃｍ2で注入し
て高濃度層２０を形成する。この場合も、（ｄ）と
（ｅ）の工程はいずれが先であってもよい。
【００２４】その後、８５０℃で３０分間の熱処理を行
ない、注入した不純物の活性化を行なう。これにより、
両ソース／トレイン高濃度層１０，２０は低濃度層８，
１８より深く形成されるが、短チャネル効果に悪い影響
を与えることはない。むしろ、深く形成されることによ
り、ソース／ドレイン表面をシリサイド化した場合のリ
ーク電流を抑制できる。
ない、注入した不純物の活性化を行なう。これにより、
両ソース／トレイン高濃度層１０，２０は低濃度層８，
１８より深く形成されるが、短チャネル効果に悪い影響
を与えることはない。むしろ、深く形成されることによ
り、ソース／ドレイン表面をシリサイド化した場合のリ
ーク電流を抑制できる。
【００２５】この工程を経て得られたトランジスタは、
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタともに
０.３μｍまで短チャネル効果の影響がない良好な特性
となった。また、ＮＭＯＳトランジスタに関しては、チ
ャネル領域のＮ型不純物層３６を形成しない場合に比
べ、５〜１０％の飽和ドレイン電流の増大、及び約２倍
のホットキャリア劣化寿命の増大が得られた。
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタともに
０.３μｍまで短チャネル効果の影響がない良好な特性
となった。また、ＮＭＯＳトランジスタに関しては、チ
ャネル領域のＮ型不純物層３６を形成しない場合に比
べ、５〜１０％の飽和ドレイン電流の増大、及び約２倍
のホットキャリア劣化寿命の増大が得られた。
【００２６】
【発明の効果】本発明のＣＭＯＳ型半導体装置では、第
１導電型不純物層が第２導電型不純物層よりも基板内部
に位置すること、かつ、第１導電型不純物層の最大濃度
位置が第１導電型ＭＯＳトランジスタのゲート電極直下
におけるソース／ドレイン接合深さよりも浅い位置にあ
る。そのため、埋込みチャネル型となる第２導電型ＭＯ
Ｓトランジスタの表面の第２導電型不純物層を浅く形成
することができる。その結果、第２導電型ＭＯＳトラン
ジスタの短チャネル効果を抑制することができる。ま
た、表面チャネル型となっている第１導電型ＭＯＳトラ
ンジスタのドレイン電流が増大する。このＣＭＯＳ型半
導体装置では、チャネルドープ層は両ＭＯＳトランジス
タで同じ構造をしている。そのため、その製造方法で
は、しきい値電圧制御のためのチャネルドープ層の形成
にあたっては、フォトレジストマスクの形成を行なわず
に第１導電型と第２導電型の両ＭＯＳトランジスタで同
時に同量の不純物を注入してチャネルドープ層を形成す
ることができる。このようにフォトリソグラフィ工程を
省略することができるために、製造工程が少なくなって
製造コストを低減させることができる。また、チャネル
ドープ層の第１導電型不純物層の最大濃度位置をＬＤＤ
構造の第２導電型ＭＯＳトランジスタの低濃度ソース／
ドレイン接合深さよりも深くすることにより、第２導電
型ＭＯＳトランジスタの短チャネル効果を一層有効に抑
制することができる。チャネルドープ層の第１導電型不
純物層の最大濃度が１×１０17〜５×１０17／ｃｍ3の
範囲にあり、最大濃度深さが５０〜１００ｎｍの範囲に
あるようにすることにより、第１導電型ＭＯＳトランジ
スタの短チャネル効果を劣化させることなく、ドレイン
電流増大及びホットキャリア劣化特性の改善を行ない、
かつ第２導電型ＭＯＳトランジスタの短チャネル効果抑
制も十分なものにすることができる。さらに、埋込みチ
ャネル型となる第２導電型ＭＯＳトランジスタのしきい
値電圧を、表面チャネル型となる第１導電型ＭＯＳトラ
ンジスタのしきい値電圧よりも高くなるようにチャネル
ドープ層の不純物濃度を設定することにより、短チャネ
ル効果が生じやすい第２導電型ＭＯＳトランジスタの短
チャネル効果を一層有効に抑制することができる。
１導電型不純物層が第２導電型不純物層よりも基板内部
に位置すること、かつ、第１導電型不純物層の最大濃度
位置が第１導電型ＭＯＳトランジスタのゲート電極直下
におけるソース／ドレイン接合深さよりも浅い位置にあ
る。そのため、埋込みチャネル型となる第２導電型ＭＯ
Ｓトランジスタの表面の第２導電型不純物層を浅く形成
することができる。その結果、第２導電型ＭＯＳトラン
ジスタの短チャネル効果を抑制することができる。ま
た、表面チャネル型となっている第１導電型ＭＯＳトラ
ンジスタのドレイン電流が増大する。このＣＭＯＳ型半
導体装置では、チャネルドープ層は両ＭＯＳトランジス
タで同じ構造をしている。そのため、その製造方法で
は、しきい値電圧制御のためのチャネルドープ層の形成
にあたっては、フォトレジストマスクの形成を行なわず
に第１導電型と第２導電型の両ＭＯＳトランジスタで同
時に同量の不純物を注入してチャネルドープ層を形成す
ることができる。このようにフォトリソグラフィ工程を
省略することができるために、製造工程が少なくなって
製造コストを低減させることができる。また、チャネル
ドープ層の第１導電型不純物層の最大濃度位置をＬＤＤ
構造の第２導電型ＭＯＳトランジスタの低濃度ソース／
ドレイン接合深さよりも深くすることにより、第２導電
型ＭＯＳトランジスタの短チャネル効果を一層有効に抑
制することができる。チャネルドープ層の第１導電型不
純物層の最大濃度が１×１０17〜５×１０17／ｃｍ3の
範囲にあり、最大濃度深さが５０〜１００ｎｍの範囲に
あるようにすることにより、第１導電型ＭＯＳトランジ
スタの短チャネル効果を劣化させることなく、ドレイン
電流増大及びホットキャリア劣化特性の改善を行ない、
かつ第２導電型ＭＯＳトランジスタの短チャネル効果抑
制も十分なものにすることができる。さらに、埋込みチ
ャネル型となる第２導電型ＭＯＳトランジスタのしきい
値電圧を、表面チャネル型となる第１導電型ＭＯＳトラ
ンジスタのしきい値電圧よりも高くなるようにチャネル
ドープ層の不純物濃度を設定することにより、短チャネ
ル効果が生じやすい第２導電型ＭＯＳトランジスタの短
チャネル効果を一層有効に抑制することができる。
【図１】従来のＣＭＯＳ型半導体装置を示す断面図であ
る。
る。
【図２】一実施例のを示す断面図である。
【図３】同実施例の製造方法を示す工程断面図である。
１ Ｐ型ウエル ２ Ｎ型ウエル ８ ＮＭＯＳトランジスタの低濃度ソース／ドレイ
ン １０ ＮＭＯＳトランジスタの高濃度ソース／ドレ
イン １２ ゲート電極 １８ ＰＭＯＳトランジスタの低濃度ソース／ドレ
イン ２０ ＰＭＯＳトランジスタの高濃度ソース／ドレ
イン ３４ Ｐ型不純物層 ３６ Ｎ型不純物層
ン １０ ＮＭＯＳトランジスタの高濃度ソース／ドレ
イン １２ ゲート電極 １８ ＰＭＯＳトランジスタの低濃度ソース／ドレ
イン ２０ ＰＭＯＳトランジスタの高濃度ソース／ドレ
イン ３４ Ｐ型不純物層 ３６ Ｎ型不純物層
Claims (5)
- 【請求項１】 ゲート電極が第１導電型で、基板表面の
チャネル領域に第１導電型不純物層と第２導電型不純物
層を上下に形成してなるチャネルドープ層を有する第１
導電型と第２導電型のＭＯＳトランジスタを備えたＣＭ
ＯＳ型半導体装置において、 前記チャネルドープ層は両ＭＯＳトランジスタで同じ構
造であり、第１導電型不純物層が第２導電型不純物層よ
りも基板内部に位置し、かつ、 前記第１導電型不純物層の最大濃度位置が第１導電型Ｍ
ＯＳトランジスタのゲート電極直下におけるソース／ド
レイン接合深さよりも浅い位置にあることを特徴とする
ＣＭＯＳ型半導体装置。 - 【請求項２】 第１導電型ＭＯＳトランジスタと第２導
電型ＭＯＳトランジスタがともにＬＤＤ構造であり、 前記第１導電型不純物層の最大濃度位置が第１導電型Ｍ
ＯＳトランジスタの低濃度ソース／ドレイン接合深さよ
りも浅い位置にあり、かつ、 前記第１導電型不純物層の最大濃度位置が第２導電型Ｍ
ＯＳトランジスタの低濃度ソース／ドレイン接合深さよ
りも深い位置にある請求項１に記載のＣＭＯＳ型半導体
装置。 - 【請求項３】 前記第１導電型不純物層は、その最大濃
度が１×１０17〜５×１０17／ｃｍ3の範囲にあり、か
つ、その最大濃度深さが５０〜１００ｎｍの範囲にある
請求項１又は２に記載のＣＭＯＳ型半導体装置。 - 【請求項４】 第２導電型ＭＯＳトランジスタのしきい
値電圧が第１導電型ＭＯＳトランジスタのしきい値電圧
よりも高く設定されている請求項２に記載のＣＭＯＳ型
半導体装置。 - 【請求項５】 ゲート電極が第１導電型で、基板表面の
チャネル領域に第１導電型不純物層と第２導電型不純物
層を上下に形成してなるチャネルドープ層を有する第１
導電型と第２導電型の両ＭＯＳトランジスタを備えたＣ
ＭＯＳ型半導体装置を製造する方法において、 ゲート電極の形成前に、基板表面に第１導電型不純物層
と第２導電型不純物層を、第１導電型不純物層が第２導
電型不純物層よりも基板内部に位置し、かつ、第１導電
型不純物層の最大濃度位置が後で形成される第１導電型
ＭＯＳトランジスタのゲート電極直下におけるソース／
ドレイン接合深さよりも浅い位置にくるように、かつ、
第１導電型と第２導電型の両ＭＯＳトランジスタで同時
に注入してチャネルドープ層を形成することを特徴とす
るＣＭＯＳ型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301170A JPH10135349A (ja) | 1996-10-25 | 1996-10-25 | Ｃｍｏｓ型半導体装置及びその製造方法 |
| US08/956,290 US5929486A (en) | 1996-10-25 | 1997-10-23 | CMOS device having a reduced short channel effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8301170A JPH10135349A (ja) | 1996-10-25 | 1996-10-25 | Ｃｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135349A true JPH10135349A (ja) | 1998-05-22 |
Family
ID=17893645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8301170A Pending JPH10135349A (ja) | 1996-10-25 | 1996-10-25 | Ｃｍｏｓ型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929486A (ja) |
| JP (1) | JPH10135349A (ja) |
Cited By (2)
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|---|---|---|---|---|
| US6087210A (en) * | 1998-06-05 | 2000-07-11 | Hyundai Electronics Industries | Method of manufacturing a CMOS Transistor |
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297530B1 (en) * | 1998-12-28 | 2001-10-02 | Infineon Technologies North America Corp. | Self aligned channel implantation |
| WO2004049453A1 (en) * | 2002-11-26 | 2004-06-10 | Advanced Micro Devices, Inc. | Retrograde channel doping to improve short channel effect |
| ITMI20022634A1 (it) * | 2002-12-13 | 2004-06-14 | St Microelectronics Srl | Dispositivo elettronico integrato e metodo |
| US7524707B2 (en) | 2005-08-23 | 2009-04-28 | Freescale Semiconductor, Inc. | Modified hybrid orientation technology |
| US7986029B2 (en) * | 2005-11-08 | 2011-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual SOI structure |
| US7700420B2 (en) * | 2006-04-12 | 2010-04-20 | Freescale Semiconductor, Inc. | Integrated circuit with different channel materials for P and N channel transistors and method therefor |
| JP2011210901A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | デプレッション型ｍｏｓトランジスタ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
| JPS62128175A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
| JPH0738447B2 (ja) * | 1989-02-02 | 1995-04-26 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置 |
| US5208473A (en) * | 1989-11-29 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lightly doped MISFET with reduced latchup and punchthrough |
| JPH06196642A (ja) * | 1992-12-24 | 1994-07-15 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| KR960008735B1 (en) * | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
-
1996
- 1996-10-25 JP JP8301170A patent/JPH10135349A/ja active Pending
-
1997
- 1997-10-23 US US08/956,290 patent/US5929486A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087210A (en) * | 1998-06-05 | 2000-07-11 | Hyundai Electronics Industries | Method of manufacturing a CMOS Transistor |
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5929486A (en) | 1999-07-27 |
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