JPH0837239A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH0837239A JPH0837239A JP6172320A JP17232094A JPH0837239A JP H0837239 A JPH0837239 A JP H0837239A JP 6172320 A JP6172320 A JP 6172320A JP 17232094 A JP17232094 A JP 17232094A JP H0837239 A JPH0837239 A JP H0837239A
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- B24—GRINDING; POLISHING
- B24D—TOOLS FOR GRINDING, BUFFING OR SHARPENING
- B24D3/00—Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents
- B24D3/02—Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents the constituent being used as bonding agent
- B24D3/20—Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents the constituent being used as bonding agent and being essentially organic
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 デユアルゲ−ト構造を有する半導体装置にお
いて、ゲ−トの空乏化を防止し、ゲ−ト抵抗およびゲ−
トコンタクト抵抗の低減とＰＮ障壁の発生を防止してト
ランジスタの高速化を図る。 【構成】 デユアルゲ−トを構成するＰ型およびＮ型の
両ゲ−トの上層に、高不純物濃度を有するＮ型ポリシリ
コン層を設け、両ゲ−トを連結する。さらに、Ｐ型ゲ−
トとの層間に高融点金属または高融点金属シリサイド層
を設けた構造とする。また、高不純物濃度を有するＮ型
ポリシリコン層の上層にも高融点金属または高融点金属
シリサイド層を設けた構造とする。
いて、ゲ−トの空乏化を防止し、ゲ−ト抵抗およびゲ−
トコンタクト抵抗の低減とＰＮ障壁の発生を防止してト
ランジスタの高速化を図る。 【構成】 デユアルゲ−トを構成するＰ型およびＮ型の
両ゲ−トの上層に、高不純物濃度を有するＮ型ポリシリ
コン層を設け、両ゲ−トを連結する。さらに、Ｐ型ゲ−
トとの層間に高融点金属または高融点金属シリサイド層
を設けた構造とする。また、高不純物濃度を有するＮ型
ポリシリコン層の上層にも高融点金属または高融点金属
シリサイド層を設けた構造とする。
Description
【０００１】
【産業上の利用分野】本発明は集積回路等に用いられる
半導体装置に関し、さらに詳しくはＰ型ポリシリコンの
ゲ−ト電極をもつＰチャネル型トランジスタとＮ型ポリ
シリコンのゲ−ト電極をもつＮチャネル型トランジスタ
が素子分離用酸化膜を隔てて隣接する半導体装置、いわ
ゆるデユアルゲ−ト構造を有するＣＭＯＳ半導体装置に
関するものである。
半導体装置に関し、さらに詳しくはＰ型ポリシリコンの
ゲ−ト電極をもつＰチャネル型トランジスタとＮ型ポリ
シリコンのゲ−ト電極をもつＮチャネル型トランジスタ
が素子分離用酸化膜を隔てて隣接する半導体装置、いわ
ゆるデユアルゲ−ト構造を有するＣＭＯＳ半導体装置に
関するものである。
【０００２】
【従来の技術】半導体装置においては、回路パタ−ンの
微細化の要求が大であり、そのための技術開発が進めら
れて来ているが、一方で微細化に伴う問題も多く発生し
ている。そのひとつとして、微細化に伴いトランジスタ
の実効チャネル領域が狭くなりしきい値が低下してしま
ういわゆる狭チャネル効果があり、特にデザインル−ル
が０．５ミクロン以下のいわゆるサブハ−フミクロンプ
ロセスにおいては、その影響が顕著である。
微細化の要求が大であり、そのための技術開発が進めら
れて来ているが、一方で微細化に伴う問題も多く発生し
ている。そのひとつとして、微細化に伴いトランジスタ
の実効チャネル領域が狭くなりしきい値が低下してしま
ういわゆる狭チャネル効果があり、特にデザインル−ル
が０．５ミクロン以下のいわゆるサブハ−フミクロンプ
ロセスにおいては、その影響が顕著である。
【０００３】かかる問題点を解決するために、ＣＭＯＳ
トランジスタを構成するＰチャネル型トランジスタおよ
びＮチャネル型トランジスタをいずれも表面型にする技
術が有効であり、これを実現する手段としてＰチャネル
型トランジスタのゲ−トにＰ型およびＮチャネル型トラ
ンジスタのゲ−トにＮ型の不純物を導入するいわゆるデ
ユアルゲ−トを有するトランジスタ構造が知られてい
る。
トランジスタを構成するＰチャネル型トランジスタおよ
びＮチャネル型トランジスタをいずれも表面型にする技
術が有効であり、これを実現する手段としてＰチャネル
型トランジスタのゲ−トにＰ型およびＮチャネル型トラ
ンジスタのゲ−トにＮ型の不純物を導入するいわゆるデ
ユアルゲ−トを有するトランジスタ構造が知られてい
る。
【０００４】この場合の不純物導入法として、一般にイ
オン注入法が用いられるが、この方法によると従来のＮ
＋ゲ−ト（リンガラスデポジションによるリン拡散ゲ−
ト）に比べゲ−ト電極の抵抗が大きくなる。一方、Ｐ型
ゲ−トの形成においては低抵抗化材料（ドナ−）として
Ｂ（ボロン）を用いるが、Ｎ型の材料Ａｓ（ヒ素）また
はＰ（リン）に比べてシリコン中での固溶限界が低いた
め、やはりゲ−ト電極の抵抗が大きくなる。これらによ
って、デユアルゲ−トを有するトランジスタのゲ−トの
抵抗値は従来のＮ＋ゲ−トの抵抗値に比べ１桁程度高く
なるのが一般的であり、動作速度の低下などのトランジ
スタの基本性能の劣化を引き起こしていた。
オン注入法が用いられるが、この方法によると従来のＮ
＋ゲ−ト（リンガラスデポジションによるリン拡散ゲ−
ト）に比べゲ−ト電極の抵抗が大きくなる。一方、Ｐ型
ゲ−トの形成においては低抵抗化材料（ドナ−）として
Ｂ（ボロン）を用いるが、Ｎ型の材料Ａｓ（ヒ素）また
はＰ（リン）に比べてシリコン中での固溶限界が低いた
め、やはりゲ−ト電極の抵抗が大きくなる。これらによ
って、デユアルゲ−トを有するトランジスタのゲ−トの
抵抗値は従来のＮ＋ゲ−トの抵抗値に比べ１桁程度高く
なるのが一般的であり、動作速度の低下などのトランジ
スタの基本性能の劣化を引き起こしていた。
【０００５】
【発明が解決しようとする課題】かかる問題点を解決す
る技術として、両ゲ−トの上層にシリサイド層を形成
し、コンタクト抵抗やゲ−ト抵抗を低くするといったポ
リサイド、サリサイドゲ−ト法が広く用いられている。
これによってＰ型、Ｎ型の両ゲ−トをオ−ミック接合す
ることができるため、しきい値電圧シフトを防止し、動
作の高速化を図ることができる。ここでポリサイドゲ−
トを用いる場合、その材料としては高融点で耐腐食性の
高いＷＳｉｘ（タングステンシリサイド）またはＷ（タ
ングステン）等が有効である。
る技術として、両ゲ−トの上層にシリサイド層を形成
し、コンタクト抵抗やゲ−ト抵抗を低くするといったポ
リサイド、サリサイドゲ−ト法が広く用いられている。
これによってＰ型、Ｎ型の両ゲ−トをオ−ミック接合す
ることができるため、しきい値電圧シフトを防止し、動
作の高速化を図ることができる。ここでポリサイドゲ−
トを用いる場合、その材料としては高融点で耐腐食性の
高いＷＳｉｘ（タングステンシリサイド）またはＷ（タ
ングステン）等が有効である。
【０００６】しかしながら、一般にこれらのポリサイド
ゲ−トのシリサイド部分は注入不純物に対する拡散係数
が大きいため、ポリシリコンゲ−トの中から不純物（特
にＢ）を吸い出し、さらには双方のゲ−トにそれらを相
互拡散させてしまうという問題点があった（公開特許公
報、平２−５４２２参照）。この結果、ゲ−トの空乏化
が生じ、トランジスタのしきい値電圧の変動および動作
速度の低下など、トランジスタの基本性能に深刻な悪影
響を及ぼしていた。
ゲ−トのシリサイド部分は注入不純物に対する拡散係数
が大きいため、ポリシリコンゲ−トの中から不純物（特
にＢ）を吸い出し、さらには双方のゲ−トにそれらを相
互拡散させてしまうという問題点があった（公開特許公
報、平２−５４２２参照）。この結果、ゲ−トの空乏化
が生じ、トランジスタのしきい値電圧の変動および動作
速度の低下など、トランジスタの基本性能に深刻な悪影
響を及ぼしていた。
【０００７】本発明は、上記の従来技術の問題点を解決
するためになされたものであり、ポリサイド層の不純物
吸い出しによるゲ−トの空乏化を防ぐことを目的とし、
それによってゲ−ト抵抗の低抵抗化を図ることを目的と
する。さらに本発明は、ゲ−トと上層のＰＮ障壁の発生
を回避し、配線抵抗を低減することを目的とする。ひい
ては本発明は、高集積、高速度および高信頼性を実現す
る半導体装置を提供することを目的とする。
するためになされたものであり、ポリサイド層の不純物
吸い出しによるゲ−トの空乏化を防ぐことを目的とし、
それによってゲ−ト抵抗の低抵抗化を図ることを目的と
する。さらに本発明は、ゲ−トと上層のＰＮ障壁の発生
を回避し、配線抵抗を低減することを目的とする。ひい
ては本発明は、高集積、高速度および高信頼性を実現す
る半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載された本発明においては、デユ
アルゲ−トを有する半導体装置において、デユアルゲ−
ト間の連結をシリサイド層を用いず、デユアルゲ−トの
上層に高不純物濃度を有するＮ型ポリシリコン層が設
け、Ｐ型およびＮ型の両ゲ−トを連結することを特徴と
する。
ために、請求項１に記載された本発明においては、デユ
アルゲ−トを有する半導体装置において、デユアルゲ−
ト間の連結をシリサイド層を用いず、デユアルゲ−トの
上層に高不純物濃度を有するＮ型ポリシリコン層が設
け、Ｐ型およびＮ型の両ゲ−トを連結することを特徴と
する。
【０００９】また、請求項２に記載された本発明におい
ては、前記Ｎ型ポリシリコン層とデユアルゲ−トを構成
するＰ型ゲ−トとの間にのみ高融点金属層または高融点
金属シリサイド層を有することを特徴とする。
ては、前記Ｎ型ポリシリコン層とデユアルゲ−トを構成
するＰ型ゲ−トとの間にのみ高融点金属層または高融点
金属シリサイド層を有することを特徴とする。
【００１０】さらに、請求項３に記載された本発明にお
いては、前記Ｎ型ポリシリコン層の上に耐食性の高い高
融点金属層または高融点金属シリサイド層を有すること
を特徴とする。
いては、前記Ｎ型ポリシリコン層の上に耐食性の高い高
融点金属層または高融点金属シリサイド層を有すること
を特徴とする。
【００１１】加えて、請求項５に記載された本発明にお
いては、以下の工程を有することを特徴とする。 （１）シリコン基板上へのウエル形成、素子分離、チャ
ネルド−プ、ゲ−ト酸化膜形成、およびデユアルゲ−ト
形成用のポリシリコン膜を形成する工程、（２）写真製
版技術により、Ｎチャネル型トランジスタ領域をマスク
し、Ｐチャネル型トランジスタ領域に不純物を導入する
工程、（３）薄い高融点金属または高融点金属シリサイ
ド層を形成する工程、（４）Ｎチャネル型トランジスタ
領域上の前記高融点金属あるいは高融点金属シリサイド
層を、Ｎチャネル型トランジスタ領域上のマスクととも
にリフトオフ法により除去する工程、（５）高濃度のＮ
型不純物を導入したポリシリコン層を形成する工程、
（６）既知の写真製版技術、エッチング技術により、ゲ
−トパタ−ンを形成する工程、（７）Ｐチャネル型トラ
ンジスタおよびＮチャネル型トランジスタのそれぞれに
ついて、ゲ−ト、ソ−ス、およびドレイン領域形成のた
めのイオン注入を同時に行う工程。
いては、以下の工程を有することを特徴とする。 （１）シリコン基板上へのウエル形成、素子分離、チャ
ネルド−プ、ゲ−ト酸化膜形成、およびデユアルゲ−ト
形成用のポリシリコン膜を形成する工程、（２）写真製
版技術により、Ｎチャネル型トランジスタ領域をマスク
し、Ｐチャネル型トランジスタ領域に不純物を導入する
工程、（３）薄い高融点金属または高融点金属シリサイ
ド層を形成する工程、（４）Ｎチャネル型トランジスタ
領域上の前記高融点金属あるいは高融点金属シリサイド
層を、Ｎチャネル型トランジスタ領域上のマスクととも
にリフトオフ法により除去する工程、（５）高濃度のＮ
型不純物を導入したポリシリコン層を形成する工程、
（６）既知の写真製版技術、エッチング技術により、ゲ
−トパタ−ンを形成する工程、（７）Ｐチャネル型トラ
ンジスタおよびＮチャネル型トランジスタのそれぞれに
ついて、ゲ−ト、ソ−ス、およびドレイン領域形成のた
めのイオン注入を同時に行う工程。
【００１２】
【作用】請求項１の発明によれば、デユアルゲ−トを有
する半導体装置において、デユアルゲ−トを構成するＰ
型およびＮ型の両ポリシリコンゲ−トの上層に高不純物
濃度を有するＮ型ポリシリコン層を設けて両ゲ−トを連
結したので、不純物吸い出しによるゲ−トの空乏化を防
ぎ、あわせてゲ−ト抵抗を低減した半導体装置を得るこ
とができる。
する半導体装置において、デユアルゲ−トを構成するＰ
型およびＮ型の両ポリシリコンゲ−トの上層に高不純物
濃度を有するＮ型ポリシリコン層を設けて両ゲ−トを連
結したので、不純物吸い出しによるゲ−トの空乏化を防
ぎ、あわせてゲ−ト抵抗を低減した半導体装置を得るこ
とができる。
【００１３】請求項２の発明によれば、さらに前記Ｎ型
ポリシリコン層とデユアルゲ−トを構成するＰ型ゲ−ト
との間にのみ高融点金属層または高融点金属シリサイド
層を設けたので、請求項１の発明の効果に加えてＰＮ接
合の存在によるＰＮ障壁の発生を防止することができ
る。
ポリシリコン層とデユアルゲ−トを構成するＰ型ゲ−ト
との間にのみ高融点金属層または高融点金属シリサイド
層を設けたので、請求項１の発明の効果に加えてＰＮ接
合の存在によるＰＮ障壁の発生を防止することができ
る。
【００１４】請求項３の発明によれば、さらに前記Ｎ型
ポリシリコン層の上に耐食性の高い高融点金属層または
高融点シリサイド層を設けたので請求項１、２の発明の
効果に加えて配線抵抗をさらに低減することができる。
ポリシリコン層の上に耐食性の高い高融点金属層または
高融点シリサイド層を設けたので請求項１、２の発明の
効果に加えて配線抵抗をさらに低減することができる。
【００１５】さらに請求項５の発明によれば、請求項２
乃至請求項４の半導体装置の製造方法において、Ｐ型ト
ランジスタへの不純物導入の際におけるＮ型トランジス
タ上のレジストを、その後工程での高融点金属層または
高融点シリサイド層のリフトオフ法による除去のための
レジストとしても用いることができるため、より少ない
工程による前記半導体装置の製造方法を提供することが
できる。
乃至請求項４の半導体装置の製造方法において、Ｐ型ト
ランジスタへの不純物導入の際におけるＮ型トランジス
タ上のレジストを、その後工程での高融点金属層または
高融点シリサイド層のリフトオフ法による除去のための
レジストとしても用いることができるため、より少ない
工程による前記半導体装置の製造方法を提供することが
できる。
【００１６】
＜実施例１＞以下、本発明を好適な第１の実施例により
説明する。図１は、本発明の第１の実施例である半導体
装置を作製するための工程を示したものである。かかる
半導体装置を形成するための製造方法は以下のとおりで
ある。
説明する。図１は、本発明の第１の実施例である半導体
装置を作製するための工程を示したものである。かかる
半導体装置を形成するための製造方法は以下のとおりで
ある。
【００１７】（１）既知の方法により、シリコン基板１
上にＰ型およびＮ型ウエルを形成し、素子分離のための
選択酸化膜２を形成する。次に、しきい値設定のための
シリコン基板１へのチャネルド−プを行い、その後ゲ−
ト酸化膜３を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン層４を1500〜2500Åの膜厚で成膜する
（図１(ａ)）。
上にＰ型およびＮ型ウエルを形成し、素子分離のための
選択酸化膜２を形成する。次に、しきい値設定のための
シリコン基板１へのチャネルド−プを行い、その後ゲ−
ト酸化膜３を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン層４を1500〜2500Åの膜厚で成膜する
（図１(ａ)）。
【００１８】（２）続いて、その上部に高濃度のＮ型不
純物（例えばＰまたはＡｓ）を導入したポリシリコン層
５を形成する。例えばＣＶＤ法により、1×1020〜1×10
21/cm3のＰを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層５
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する（図１(ｂ)）。
純物（例えばＰまたはＡｓ）を導入したポリシリコン層
５を形成する。例えばＣＶＤ法により、1×1020〜1×10
21/cm3のＰを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層５
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する（図１(ｂ)）。
【００１９】（３）次に、Ｐ型チャネルトランジスタお
よびＮ型チャネルトランジスタのそれぞれについて、ゲ
−ト、ソ−ス、およびドレイン領域形成のためのイオン
注入を同時に行う。この時、Ｐ型チャネルトランジスタ
へのＢＦ2イオンの注入エネルギ−は30〜80keV、注入ド
−ズ量は2×1015〜1×1016である。ここでポリシリコン
膜５は、導入されたＮ型不純物の濃度が高いので、かか
るＰ型不純物が導入されてもその導電型は変化しない。
一方、Ｎ型チャネルトランジスタへのＡｓイオンの注入
エネルギ−は40〜120keV、注入ド−ズ量は3×1015〜2×
1016/cm3である。さらに、ここでは不純物の活性化をＲ
ＴＡ（Rapid-Thermal-Anealing）法を用いて行う。この
時の条件は1000℃-10〜30secである（図１(ｃ)）。
よびＮ型チャネルトランジスタのそれぞれについて、ゲ
−ト、ソ−ス、およびドレイン領域形成のためのイオン
注入を同時に行う。この時、Ｐ型チャネルトランジスタ
へのＢＦ2イオンの注入エネルギ−は30〜80keV、注入ド
−ズ量は2×1015〜1×1016である。ここでポリシリコン
膜５は、導入されたＮ型不純物の濃度が高いので、かか
るＰ型不純物が導入されてもその導電型は変化しない。
一方、Ｎ型チャネルトランジスタへのＡｓイオンの注入
エネルギ−は40〜120keV、注入ド−ズ量は3×1015〜2×
1016/cm3である。さらに、ここでは不純物の活性化をＲ
ＴＡ（Rapid-Thermal-Anealing）法を用いて行う。この
時の条件は1000℃-10〜30secである（図１(ｃ)）。
【００２０】（４）以降、必要に応じてＬＤＤ構造とす
るためのサイドウオ−ル６を形成し、既知の方法を用い
て、層間膜、コンタクト、および配線層の形成を行うこ
とにより、所望のデユアルゲ−ト構造のトランジスタを
得る。（図１(ｄ)）
るためのサイドウオ−ル６を形成し、既知の方法を用い
て、層間膜、コンタクト、および配線層の形成を行うこ
とにより、所望のデユアルゲ−ト構造のトランジスタを
得る。（図１(ｄ)）
【００２１】以上の製造方法によって得られたトランジ
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のＮ型不純物を導入したポリシリコン層５がないものに
比べて約１／１０の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ１桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のＮ型不純物を導入したポリシリコン層５がないものに
比べて約１／１０の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ１桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
【００２２】また、本実施例の構成では、シリサイドに
よるゲ−ト不純物の吸い出しやシリサイドを介してのデ
ユアルゲ−ト間の相互拡散のような顕著な不純物拡散
（特にＢ）は起こり得ないのだが、Ｐ型ゲ−トとその上
層のＮ型不純物を導入したポリシリコン層間での不純物
の拡散（特にＢ）については懸念があるため、その確認
も行った。本実施例のゲ−ト中の不純物のＳＩＭＳ分析
を行ったところ、Ｐ型注入領域（Ｎ型不純物を導入した
ポリシリコン層とＰ型ゲ−ト界面およびＰ型ゲ−トとシ
リコン酸化膜の界面近傍を含む）のＢ濃度は0.5〜1.5×
1020/cm3程度であった。
よるゲ−ト不純物の吸い出しやシリサイドを介してのデ
ユアルゲ−ト間の相互拡散のような顕著な不純物拡散
（特にＢ）は起こり得ないのだが、Ｐ型ゲ−トとその上
層のＮ型不純物を導入したポリシリコン層間での不純物
の拡散（特にＢ）については懸念があるため、その確認
も行った。本実施例のゲ−ト中の不純物のＳＩＭＳ分析
を行ったところ、Ｐ型注入領域（Ｎ型不純物を導入した
ポリシリコン層とＰ型ゲ−ト界面およびＰ型ゲ−トとシ
リコン酸化膜の界面近傍を含む）のＢ濃度は0.5〜1.5×
1020/cm3程度であった。
【００２３】また、基板への不純物の突き抜けも見られ
ず、Ｎ型不純物を導入したポリシリコン層領域へのＢの
拡散も見られなかった。これは、Ｎ型不純物を導入した
ポリシリコン層領域のＰ（Ａｓでも同じ）による抑制効
果だと考えられ、すなわち、Ｂ不足による顕著なゲ−ト
空乏化の発生が抑制されているものと考えることができ
る。しかし、Ｐ型トランジスタのゲ−ト空乏化をより回
避するためには、Ｐ＋ゲ−ト作成のためのＢ注入をゲ−
トパタ−ン形成前に予めを行っておくのが好ましい。こ
れによって、写真製版工程が一回増加するが、ソ−ス／
ドレイン作成のための不純物注入エネルギ−およびド−
ズ量を最小とすることができ、ソ−ス／ドレインを浅い
接合とできるからである。
ず、Ｎ型不純物を導入したポリシリコン層領域へのＢの
拡散も見られなかった。これは、Ｎ型不純物を導入した
ポリシリコン層領域のＰ（Ａｓでも同じ）による抑制効
果だと考えられ、すなわち、Ｂ不足による顕著なゲ−ト
空乏化の発生が抑制されているものと考えることができ
る。しかし、Ｐ型トランジスタのゲ−ト空乏化をより回
避するためには、Ｐ＋ゲ−ト作成のためのＢ注入をゲ−
トパタ−ン形成前に予めを行っておくのが好ましい。こ
れによって、写真製版工程が一回増加するが、ソ−ス／
ドレイン作成のための不純物注入エネルギ−およびド−
ズ量を最小とすることができ、ソ−ス／ドレインを浅い
接合とできるからである。
【００２４】さらに、Ｐ型層とその上層のＮ型層間のＰ
Ｎ障壁（ＰＮ接合による空乏層）を評価した。上層にＮ
型層を設けないでその他の条件を同一にして製作した単
体のＰ型トランジスタおよびＮ型トランジスタと本実施
例のそれぞれとの比較を行った。その結果、Ｎ型トラン
ジスタ特性に差異はなく、Ｐ型トランジスタにおいて
は、しきい値電圧の差が0.1〜0.2Ｖ程度であった。この
差異は、製造プロセス条件の最適化により、吸収できる
程度の問題とならないものであり、以上によって、本発
明の効果である顕著なＰＮ障壁およびゲ−トの空乏化の
回避がなされていることが確認された。
Ｎ障壁（ＰＮ接合による空乏層）を評価した。上層にＮ
型層を設けないでその他の条件を同一にして製作した単
体のＰ型トランジスタおよびＮ型トランジスタと本実施
例のそれぞれとの比較を行った。その結果、Ｎ型トラン
ジスタ特性に差異はなく、Ｐ型トランジスタにおいて
は、しきい値電圧の差が0.1〜0.2Ｖ程度であった。この
差異は、製造プロセス条件の最適化により、吸収できる
程度の問題とならないものであり、以上によって、本発
明の効果である顕著なＰＮ障壁およびゲ−トの空乏化の
回避がなされていることが確認された。
【００２５】＜実施例２＞以下、本発明を好適な第２の
実施例を用いて説明する。図２は、本発明である第２の
実施例の半導体装置をを作製するための工程を示したも
のである。かかる半導体装置を形成するための製造方法
は以下のとおりである。
実施例を用いて説明する。図２は、本発明である第２の
実施例の半導体装置をを作製するための工程を示したも
のである。かかる半導体装置を形成するための製造方法
は以下のとおりである。
【００２６】（１）既知の方法により、シリコン基板１
上にＰ型およびＮ型ウエルを形成し、素子分離のための
選択酸化膜２を形成する。次に、しきい値設定のための
シリコン基板１へのチャネルド−プを行い、その後ゲ−
ト酸化膜３を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン膜４を1500〜2500Åの膜厚で成膜する
（図２(ａ)）。
上にＰ型およびＮ型ウエルを形成し、素子分離のための
選択酸化膜２を形成する。次に、しきい値設定のための
シリコン基板１へのチャネルド−プを行い、その後ゲ−
ト酸化膜３を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン膜４を1500〜2500Åの膜厚で成膜する
（図２(ａ)）。
【００２７】（２）次に、既知の写真製版技術を用いて
Ｎ型領域上にレジスト９を形成後、Ｐチャネル型トラン
ジスタのＰ型ゲ−ト作成のための不純物の注入を行う。
ここでは、Ｂを注入エネルギ−10〜30keV、ド-ズ量3〜5
×1015/cm3注入する（図２(ｂ)）。
Ｎ型領域上にレジスト９を形成後、Ｐチャネル型トラン
ジスタのＰ型ゲ−ト作成のための不純物の注入を行う。
ここでは、Ｂを注入エネルギ−10〜30keV、ド-ズ量3〜5
×1015/cm3注入する（図２(ｂ)）。
【００２８】（３）続いて、薄い高融点金属または高融
点金属シリサイド層１０を形成する。ここでは、ＷＳｉ
をスパッタ法により、200Å程度の膜厚で形成する（図
２(ｃ)）。この層は、両ゲ−トの連結のためのものでは
なく、Ｐ型ゲ−トとその上層のＮ型層と間にＰＮ障壁
（ＰＮ接合）が形成されることを防止するためのもので
ある。
点金属シリサイド層１０を形成する。ここでは、ＷＳｉ
をスパッタ法により、200Å程度の膜厚で形成する（図
２(ｃ)）。この層は、両ゲ−トの連結のためのものでは
なく、Ｐ型ゲ−トとその上層のＮ型層と間にＰＮ障壁
（ＰＮ接合）が形成されることを防止するためのもので
ある。
【００２９】（４）その後、Ｎ型領域上部の前記高融点
金属あるいは高融点金属シリサイド層９（ここでは、Ｗ
Ｓｉ層）を、リフトオフ法により除去する（図２
(ｄ)）。この工程における、Ｎ型領域上部の薄い前記高
融点金属あるいは高融点金属シリサイド層９の除去方法
については、前記レジストを作成する前に当該薄膜を作
成後、既知の写真製版技術によりＰ型トランジスタ領域
上にレジストパタ−ンを形成後、これをマスクとしてＮ
型トランジスタ領域上部の高融点金属あるいは高融点金
属シリサイド層をエッチング除去する方法によっても良
い。かかる方法の方が一般的であるが、ここでは、レジ
スト９がＰ型ゲ−トへの不純物注入用にも使え、写真製
版工程が少なくてすむ上記の方法を採用している。な
お、このリフトオフ法は、薄い膜に対し有効である。
金属あるいは高融点金属シリサイド層９（ここでは、Ｗ
Ｓｉ層）を、リフトオフ法により除去する（図２
(ｄ)）。この工程における、Ｎ型領域上部の薄い前記高
融点金属あるいは高融点金属シリサイド層９の除去方法
については、前記レジストを作成する前に当該薄膜を作
成後、既知の写真製版技術によりＰ型トランジスタ領域
上にレジストパタ−ンを形成後、これをマスクとしてＮ
型トランジスタ領域上部の高融点金属あるいは高融点金
属シリサイド層をエッチング除去する方法によっても良
い。かかる方法の方が一般的であるが、ここでは、レジ
スト９がＰ型ゲ−トへの不純物注入用にも使え、写真製
版工程が少なくてすむ上記の方法を採用している。な
お、このリフトオフ法は、薄い膜に対し有効である。
【００３０】（５）続いて、その上部に高濃度のＮ型不
純物（例えばＰまたはＡｓ）を導入したポリシリコン層
５を形成する。例えばＣＶＤ法により、1×1020〜1×10
21/cm3のＰを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層５
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する（図２(ｅ)）。
純物（例えばＰまたはＡｓ）を導入したポリシリコン層
５を形成する。例えばＣＶＤ法により、1×1020〜1×10
21/cm3のＰを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層５
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する（図２(ｅ)）。
【００３１】（６）最後に、Ｐチャネル型トランジスタ
およびＮ型チャネルトランジスタのそれぞれについて、
ゲ−ト、ソ−ス、およびドレイン領域形成のためのイオ
ン注入を同時に行う。この時、Ｐチャネル型トランジス
タへのＢＦ2イオンの注入エネルギ−は20〜30kev、注入
ド−ズ量は3×1015/cm3である。一方、Ｎチャネル型ト
ランジスタへのＰイオンの注入エネルギ−は30〜40ke
v、注入ド−ズ量は5×1015/cm3である。 さらに不純物
の活性化をＲＴＡ法を用いて行う。この時の条件は1000
℃-10〜30secである。その後、必要に応じてＬＤＤ構造
とするためのサイドウオ−ル６を形成し、既知の方法を
用いて、層間膜、コンタクト、および配線層の形成を行
うことにより、所望のデユアルゲ−ト構造のトランジス
タを得る（図２(ｆ)）。
およびＮ型チャネルトランジスタのそれぞれについて、
ゲ−ト、ソ−ス、およびドレイン領域形成のためのイオ
ン注入を同時に行う。この時、Ｐチャネル型トランジス
タへのＢＦ2イオンの注入エネルギ−は20〜30kev、注入
ド−ズ量は3×1015/cm3である。一方、Ｎチャネル型ト
ランジスタへのＰイオンの注入エネルギ−は30〜40ke
v、注入ド−ズ量は5×1015/cm3である。 さらに不純物
の活性化をＲＴＡ法を用いて行う。この時の条件は1000
℃-10〜30secである。その後、必要に応じてＬＤＤ構造
とするためのサイドウオ−ル６を形成し、既知の方法を
用いて、層間膜、コンタクト、および配線層の形成を行
うことにより、所望のデユアルゲ−ト構造のトランジス
タを得る（図２(ｆ)）。
【００３２】以上の製造方法によって得られたトランジ
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のＮ型不純物を導入したポリシリコン層５がないものに
比べて約１／１０の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ１桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のＮ型不純物を導入したポリシリコン層５がないものに
比べて約１／１０の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ１桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
【００３３】次に、ゲ−ト中の不純物のＳＩＭＳ分析を
行ったところ、Ｐ型注入領域（Ｐ型ゲ−トとシリコン酸
化膜の界面近傍を含む）のＢ濃度は、0.8〜2×1020/cm3
程度となり、ゲ−トＢ注入により、ゲ−ト空乏化の懸念
が一層低減されている。また、実施例１と同様に基板へ
の不純物突き抜けも殆ど見られず、Ｎ型領域へのＢの拡
散も見られなかった。次に、本実施例のトランジスタの
特性と、上層にＮ型層を設けずにその他の作成条件を同
一にして得た単体のＰチャネル型トランジスタおよびＮ
チャネル型トランジスタの特性とを比較したところ、共
に差異は見られなかった。すなわち、高融点金属あるい
は高融点金属シリサイド層の存在により、実施例１に比
較してゲ−ト空乏化がより改善されるとともに、ＰＮ障
壁（ＰＮ接合）形成の防止が十分に図られていることが
確認された。
行ったところ、Ｐ型注入領域（Ｐ型ゲ−トとシリコン酸
化膜の界面近傍を含む）のＢ濃度は、0.8〜2×1020/cm3
程度となり、ゲ−トＢ注入により、ゲ−ト空乏化の懸念
が一層低減されている。また、実施例１と同様に基板へ
の不純物突き抜けも殆ど見られず、Ｎ型領域へのＢの拡
散も見られなかった。次に、本実施例のトランジスタの
特性と、上層にＮ型層を設けずにその他の作成条件を同
一にして得た単体のＰチャネル型トランジスタおよびＮ
チャネル型トランジスタの特性とを比較したところ、共
に差異は見られなかった。すなわち、高融点金属あるい
は高融点金属シリサイド層の存在により、実施例１に比
較してゲ−ト空乏化がより改善されるとともに、ＰＮ障
壁（ＰＮ接合）形成の防止が十分に図られていることが
確認された。
【００３４】＜実施例３＞以下、本発明を好適な第３の
実施例を用いて説明する。図３は、本発明である半導体
装置を示したものである。かかる半導体装置を形成する
ための製造方法は以下のとおりである。
実施例を用いて説明する。図３は、本発明である半導体
装置を示したものである。かかる半導体装置を形成する
ための製造方法は以下のとおりである。
【００３５】（１）実施例２と同様の方法により、シリ
コン基板１上へのＰ型およびＮ型ウエルの形成から、Ｎ
型領域上部の前期高融点金属あるいは高融点金属シリサ
イド層１０の除去までの工程を行う（図３(ａ)〜
(ｄ)）。
コン基板１上へのＰ型およびＮ型ウエルの形成から、Ｎ
型領域上部の前期高融点金属あるいは高融点金属シリサ
イド層１０の除去までの工程を行う（図３(ａ)〜
(ｄ)）。
【００３６】（２）続いて、実施例２と同様の方法によ
り、その上部に高濃度のＮ型不純物（例えばＰまたはＡ
ｓ）を導入したポリシリコン層５を形成する。さらにそ
の上層にスパッタ、ＣＶＤ法等により高融点金属または
高融点金属シリサイド層１１（例えばＷＳｉｘ）を形成
した後、既知の写真製版技術、エッチング技術により、
ゲ−トパタ−ンを形成する（図３(ｅ)）。
り、その上部に高濃度のＮ型不純物（例えばＰまたはＡ
ｓ）を導入したポリシリコン層５を形成する。さらにそ
の上層にスパッタ、ＣＶＤ法等により高融点金属または
高融点金属シリサイド層１１（例えばＷＳｉｘ）を形成
した後、既知の写真製版技術、エッチング技術により、
ゲ−トパタ−ンを形成する（図３(ｅ)）。
【００３７】（３）最後に、実施例２と同様の方法によ
り、Ｐチャネル型トランジスタおよびＮ型チャネルトラ
ンジスタのそれぞれについて、ゲ−ト、ソ−ス、および
ドレイン領域形成のためのイオン注入を同時に行う。そ
の後、必要に応じてＬＤＤ構造とするためのサイドウオ
−ル６を形成し、既知の方法を用いて、層間膜、コンタ
クト、および配線層の形成を行うことにより、所望のデ
ユアルゲ−ト構造のトランジスタを得る（図３(ｆ)）。
り、Ｐチャネル型トランジスタおよびＮ型チャネルトラ
ンジスタのそれぞれについて、ゲ−ト、ソ−ス、および
ドレイン領域形成のためのイオン注入を同時に行う。そ
の後、必要に応じてＬＤＤ構造とするためのサイドウオ
−ル６を形成し、既知の方法を用いて、層間膜、コンタ
クト、および配線層の形成を行うことにより、所望のデ
ユアルゲ−ト構造のトランジスタを得る（図３(ｆ)）。
【００３８】以上の製造方法によって得られた半導体装
置のゲ−ト抵抗は、実施例２の半導体装置に比べさらに
約１／１０となった。すなわち、ゲ−トコンタクト抵抗
は、注入ゲ−トのみの場合に比べて２桁程度改善されて
いる。また、トランジスタの特性は実施例２のものとほ
ぼ同じであり、ゲ−ト空乏化やＰＮ障壁は十分防止され
ていることが確認された。この様に、実施例３の発明で
は、中間層であるＮ型不純物の高濃度層がそのバリアと
して働き、高融点金属シリサイド（ＷＳｉ等）を直接注
入ゲ−ト間（デユアルゲ−ト）の連結に用いていないた
め、ゲ−ト電極からの不純物の吸い出し等の問題はな
い。 この半導体装置の効果は、クオ−タミクロン以下
のデザインル−ルの集積回路における高速化の技術とし
て特に顕著であると期待される。
置のゲ−ト抵抗は、実施例２の半導体装置に比べさらに
約１／１０となった。すなわち、ゲ−トコンタクト抵抗
は、注入ゲ−トのみの場合に比べて２桁程度改善されて
いる。また、トランジスタの特性は実施例２のものとほ
ぼ同じであり、ゲ−ト空乏化やＰＮ障壁は十分防止され
ていることが確認された。この様に、実施例３の発明で
は、中間層であるＮ型不純物の高濃度層がそのバリアと
して働き、高融点金属シリサイド（ＷＳｉ等）を直接注
入ゲ−ト間（デユアルゲ−ト）の連結に用いていないた
め、ゲ−ト電極からの不純物の吸い出し等の問題はな
い。 この半導体装置の効果は、クオ−タミクロン以下
のデザインル−ルの集積回路における高速化の技術とし
て特に顕著であると期待される。
【００３９】いずれの実施例においても、記載した製造
方法は、本発明の半導体装置を得る一例であって、これ
らに限るものではない。すなわち、上述した実施例に記
載されるものは本発明の趣旨を逸脱しない範囲で自由に
組合せることが可能である。
方法は、本発明の半導体装置を得る一例であって、これ
らに限るものではない。すなわち、上述した実施例に記
載されるものは本発明の趣旨を逸脱しない範囲で自由に
組合せることが可能である。
【００４０】
【発明の効果】以上のように、請求項１に記載した本発
明の半導体装置によれば、狭チャネル効果の防止に効果
的なデユアルゲ−ト構造を有する半導体装置において、
ゲ−トからの不純物吸い出しや不純物の拡散によるゲ−
トの空乏化を防止することができる。それによってゲ−
ト抵抗、ゲ−トコンタクト抵抗を低減することができる
ため、デバイスの高速化を図ることができる。また請求
項２に記載した本発明によれば、ゲ−トの空乏化をより
確実に防止することができるとともに、デユアルゲ−ト
間のＰＮ障壁（ＰＮ接合の空乏層）の形成を防止するこ
とができるため、トランジスタ特性の向上を図ることが
できる。さらに請求項３に記載した本発明によれば、上
記の効果をより高めた半導体装置を得ることができるた
め、トランジスタ特性の一層の向上を図ることができ
る。加えて請求項５の発明によれば、請求項２乃至請求
項４の半導体装置の製造方法において、Ｐ型トランジス
タへの不純物導入の際におけるＮ型トランジスタ上のレ
ジストを、その後工程での高融点金属層または高融点シ
リサイド層のリフトオフ法による除去のためのレジスト
としても用いることができるため、より少ない工程によ
る前記半導体装置の製造方法を提供することができる。
すなわち、以上の本発明によって、高集積、高速度およ
び高信頼性を実現する半導体装置を提供することができ
る。
明の半導体装置によれば、狭チャネル効果の防止に効果
的なデユアルゲ−ト構造を有する半導体装置において、
ゲ−トからの不純物吸い出しや不純物の拡散によるゲ−
トの空乏化を防止することができる。それによってゲ−
ト抵抗、ゲ−トコンタクト抵抗を低減することができる
ため、デバイスの高速化を図ることができる。また請求
項２に記載した本発明によれば、ゲ−トの空乏化をより
確実に防止することができるとともに、デユアルゲ−ト
間のＰＮ障壁（ＰＮ接合の空乏層）の形成を防止するこ
とができるため、トランジスタ特性の向上を図ることが
できる。さらに請求項３に記載した本発明によれば、上
記の効果をより高めた半導体装置を得ることができるた
め、トランジスタ特性の一層の向上を図ることができ
る。加えて請求項５の発明によれば、請求項２乃至請求
項４の半導体装置の製造方法において、Ｐ型トランジス
タへの不純物導入の際におけるＮ型トランジスタ上のレ
ジストを、その後工程での高融点金属層または高融点シ
リサイド層のリフトオフ法による除去のためのレジスト
としても用いることができるため、より少ない工程によ
る前記半導体装置の製造方法を提供することができる。
すなわち、以上の本発明によって、高集積、高速度およ
び高信頼性を実現する半導体装置を提供することができ
る。
【００４１】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
１ シリコン基板 ２ 選択酸化膜 ３ ゲ−ト酸化膜 ４ ポリシリコン膜 ５ Ｎ型不純物を導入したポリシリコン
膜 ６ サイドウオ−ル ９ レジスト １０、１１ 高融点金属または高融点金属シリサ
イド層
膜 ６ サイドウオ−ル ９ レジスト １０、１１ 高融点金属または高融点金属シリサ
イド層
Claims (5)
- 【請求項１】Ｐ型ポリシリコンのゲ−ト電極をもつＰチ
ャネル型トランジスタとＮ型ポリシリコンのゲ−ト電極
をもつＮチャネル型トランジスタからなる半導体装置に
おいて、当該Ｐ型およびＮ型ゲ−トの上層に高不純物濃
度を有するＮ型ポリシリコン層を具備し、当該Ｐ型およ
びＮ型の両ゲ−トを連結していることを特徴とする半導
体装置。 - 【請求項２】前記Ｎ型ポリシリコン層と前記Ｐ型ゲ−ト
との間にのみ高融点金属層または高融点金属シリサイド
層を有することを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記Ｎ型ポリシリコン層の上に耐食性の高
い高融点金属層または高融点シリサイド層を有すること
を特徴とする請求項１または請求項２に記載の半導体装
置。 - 【請求項４】前記Ｎ型ポリシリコン層の濃度(キャリア
濃度)は、1×1020〜1×1021/cm3であることを特徴とす
る請求項１乃至請求項３に記載の半導体装置。 - 【請求項５】以下の工程を有することを特徴とする半導
体装置の製造方法。 （１）シリコン基板上へのウエル形成、素子分離、チャ
ネルド−プ、ゲ−ト酸化膜形成、およびデユアルゲ−ト
形成用のポリシリコン膜を形成する工程、 （２）写真製版技術により、Ｎチャネル型トランジスタ
領域をマスクし、Ｐチャネル型トランジスタ領域に不純
物を導入する工程、 （３）薄い高融点金属または高融点金属シリサイド層を
形成する工程、 （４）Ｎチャネル型トランジスタ領域上の前記高融点金
属あるいは高融点金属シリサイド層を、Ｎチャネル型ト
ランジスタ領域上のマスクとともにリフトオフ法により
除去する工程、 （５）高濃度のＮ型不純物を導入したポリシリコン層を
形成する工程、 （６）既知の写真製版技術、エッチング技術により、ゲ
−トパタ−ンを形成する工程、 （７）Ｐチャネル型トランジスタおよびＮチャネル型ト
ランジスタのそれぞれについて、ゲ−ト、ソ−ス、およ
びドレイン領域形成のためのイオン注入を同時に行う工
程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172320A JPH0837239A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172320A JPH0837239A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837239A true JPH0837239A (ja) | 1996-02-06 |
Family
ID=15939733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172320A Pending JPH0837239A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837239A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
| US6610576B2 (en) | 2001-12-13 | 2003-08-26 | International Business Machines Corporation | Method for forming asymmetric dual gate transistor |
| JP2008034751A (ja) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009043760A (ja) * | 2007-08-06 | 2009-02-26 | Toshiba Corp | 半導体装置 |
| WO2011104782A1 (ja) * | 2010-02-24 | 2011-09-01 | パナソニック株式会社 | 半導体装置 |
-
1994
- 1994-07-25 JP JP6172320A patent/JPH0837239A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
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| JP2011176104A (ja) * | 2010-02-24 | 2011-09-08 | Panasonic Corp | 半導体装置 |
| US20120313188A1 (en) * | 2010-02-24 | 2012-12-13 | Panasonic Corporation | Semiconductor device |
| US8994125B2 (en) | 2010-02-24 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device including a field effect transistor |
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