JP2002042476A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書込みマージンを取ることができるスタティ
ック型半導体記憶装置を提供する。 【解決手段】 スタティック型半導体記憶装置は、電圧
供給回路７２を備える。内部電源線６はメモリセルに接
続されている。電源ノード７２２には外部電源線５が接
続されており外部電源電圧が供給される。電圧供給回路
７２は、データの書込み時、Ｈレベルの内部書込信号Ｗ
Ｅｉが入力され、ＮチャネルＭＯＳトランジスタ７２１
によって電圧ＶＣＣ−ＶＴＨがメモリセルへ供給され
る。また、電圧供給回路７２は、データの読出し時、Ｌ
レベルの内部書込信号ＷＥｉが入力され、ＰチャネルＭ
ＯＳトランジスタ７２０によって電圧ＶＣＣがメモリセ
ルへ供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スタティック型
半導体記憶装置に関し、特に、書込みマージンが大きい
スタティック型半導体記憶装置に関する。

【０００２】

【従来の技術】従来、低消費なＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におい
ては、図２０に示すような高抵抗負荷型のメモリセル１
２０が用いられていた。高抵抗負荷型のメモリセル１２
０は、抵抗２ａ，２ｂと、チャネルＭＯＳトランジスタ
３ａ，３ｂ，４ａ，４ｂとを備える。抵抗２ａは、Ｎチ
ャネルＭＯＳトランジスタ４ａと直列に接続される。抵
抗２ｂは、ＮチャネルＭＯＳトランジスタ４ｂと直列に
接続される。抵抗２ａ，２ｂには、電源ノード１から外
部電源電圧が供給される。ＮチャネルＭＯＳトランジス
タ４ａ，４ｂのドレイン端子は接地ノード８に接続され
る。ＮチャネルＭＯＳトランジスタ３ａは、抵抗２ａと
ＮチャネルＭＯＳトランジスタ４ａとの接続点であるノ
ードＮ１とビット線ＢＬとの間に配置される。また、Ｎ
チャネルＭＯＳトランジスタ３ｂは、抵抗２ｂとＮチャ
ネルＭＯＳトランジスタ４ｂとの接続点であるノードＮ
２とビット線／ＢＬとの間に配置される。

【０００３】ＮチャネルＭＯＳトランジスタ３ａ，３ｂ
のゲート端子にはワード線Ｗが接続される。また、ノー
ドＮ１は、ＮチャネルＭＯＳトランジスタ４ｂのゲート
端子に接続され、ノードＮ２は、ＮチャネルＭＯＳトラ
ンジスタ４ａのゲート端子に接続される。抵抗２ａ，２
ｂは１ＴΩ以上の高抵抗である。

【０００４】メモリセル１２０からのデータの読出し時
には、ＮチャネルＭＯＳトランジスタ３ａ，３ｂがオン
され、カラム電流が低電位側の記憶ノードへ流れ込む。
すなわち、負荷素子である抵抗２ａ，２ｂに並列に低イ
ンピーダンスの負荷が接続されたのと同じになり、高イ
ンピーダンスな負荷素子である抵抗２ａ，２ｂは存在し
ないのと同じになる。したがって、ＮチャネルＭＯＳト
ランジスタ３ａ，３ｂを負荷として扱う必要がある。そ
の結果、ＮチャネルＭＯＳトランジスタ３ａ，４ａおよ
びＮチャネルＭＯＳトランジスタ３ｂ，４ｂは、図２１
に示すようなインバータ特性を示す。

【０００５】曲線ｋ１は、ＮチャネルＭＯＳトランジス
タ３ａ，４ａのインバータ特性を示し、曲線ｋ２は、Ｎ
チャネルＭＯＳトランジスタ３ｂ，４ｂのインバータ特
性を示す。曲線ｋ１と曲線ｋ２との関係は、一方の曲線
を傾き４５度の線に対して対称移動させた関係である。
そうすると、一般に「セルの目」と呼ばれる曲線ｋ１，
ｋ２で囲まれた領域が形成される。曲線ｋ１と曲線ｋ２
との距離Ｌは、スタティックノイズマージンＳＮＭ（Ｓ
ｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）と呼ばれるも
のであり、スタティックノイズマージンＳＮＭが大きい
ほど特性が安定していることを示す。

【０００６】点Ｓ１，Ｓ２は、安定点であり、安定点Ｓ
１はデータ「０」を示し、安定点Ｓ２はデータ「１」を
示す。スタティックノイズマージンＳＮＭを大きくする
には、ＮチャネルＭＯＳトランジスタ３ａ（または３
ｂ）のドレイン電流とＮチャネルＭＯＳトランジスタ４
ａ（または４ｂ）のドレイン電流との比（「β比」とい
う。）を大きくする。そうすると、図２１の曲線ｋ３
（点線）で示すようにスタティックノイズマージンＳＮ
Ｍが大きくなる。β比を大きくするには、ＮチャネルＭ
ＯＳトランジスタ４ａ（または４ｂ）に対してＮチャネ
ルＭＯＳトランジスタ３ａ（または３ｂ）の長さを長く
し、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）
に対してＮチャネルＭＯＳトランジスタ４ａ（または４
ｂ）の幅を大きくすることが考えられるが、これではメ
モリセルの面積を増大させる。

【０００７】そこで、図２２に示すように、ノードＮ１
とＮチャネルＭＯＳトランジスタ３ａとの間に抵抗Ｒ１
を、ノードＮ２とＮチャネルＭＯＳトランジスタ３ｂと
の間に抵抗Ｒ２を、それぞれ、挿入することによってβ
比を大きくしている。

【０００８】しかし、このような方法によってβ比を大
きくしても、メモリセルの動作電圧の下限は２．４〜
２．５Ｖ程度であり、近年の低電圧動作（２Ｖ程度）に
は対応できなかった。

【０００９】かかる理由から、図２３に示すフルＣＭＯ
Ｓ型のメモリセル１２１が用いられるようになった。メ
モリセル１２１は、高抵抗負荷型のメモリセル１２０の
抵抗２ａ，２ｂをＰチャネルＭＯＳトランジスタ７ａ，
７ｂに代えたものである。メモリセル１２１のインバー
タ特性も、ＮチャネルＭＯＳトランジスタ３ａ（または
３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４
ｂ）とのインバータ特性であるが、フルＣＭＯＳ型のメ
モリセル１２１の場合には、負荷にＰチャネルＭＯＳト
ランジスタ７ａ，７ｂを用いているため、ＮチャネルＭ
ＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯ
Ｓトランジスタ４ａ（または４ｂ）とのインバータ特性
にＰチャネルＭＯＳトランジスタ７ａ，７ｂの負荷も考
慮に入れる必要がある。その結果、図２４に示すよう
に、ＰチャネルＭＯＳトランジスタ７ａ，７ｂが負荷と
して追加されることによって、インバータ特性は外部電
源電圧Ｖｃｃから始まる。これに対し、ＮチャネルＭＯ
Ｓトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳ
トランジスタ４ａ（または４ｂ）とのインバータ特性
は、Ｖｃｃ−Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトラン
ジスタ３ａまたは３ｂのしきい値）から始まる。

【００１０】また、インバータ特性の肩は、Ｎチャネル
ＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭ
ＯＳトランジスタ４ａ（または４ｂ）との場合、Ｎチャ
ネルＭＯＳトランジスタ４ａ（または４ｂ）のしきい値
によって決定されていたのに対し、ＰチャネルＭＯＳト
ランジスタ７ａ，７ｂが負荷として追加されたときは、
ＰチャネルＭＯＳトランジスタ７ａ，７ｂの負荷とＮチ
ャネルＭＯＳトランジスタ４ａ（または４ｂ）のしきい
値との競合によって決定され、張り出しが大きくなる。

【００１１】これらの違いによって、フルＣＭＯＳ型の
メモリセル１２１の場合は、β比を大きくしなくても高
抵抗負荷型のメモリセル１２０よりもスタティックノイ
ズマージンＳＮＭが大きくなる。

【００１２】また、フルＣＭＯＳ型のメモリセル１２１
においても、図２５に示すようにノードＮ１とＮチャネ
ルＭＯＳトランジスタ３ａとの間に抵抗Ｒ１を、ノード
Ｎ２とＮチャネルＭＯＳトランジスタ３ｂとの間に抵抗
Ｒ２を、それぞれ、挿入してβ比を大きくした場合に
も、図２４の点線で示すように、さらにスタティックノ
イズマージンＳＮＭを大きくできる。その結果、動作電
圧の下限が大きくなる。

【００１３】

【発明が解決しようとする課題】このようにフルＣＭＯ
Ｓ型のメモリセル１２１においては、スタティックノイ
ズマージンＳＮＭが大きくなり、動作マージンが拡大さ
れるが、これに反して書込みマージンは小さくなる。書
込み易いということはスタティックノイズマージンＳＮ
Ｍが小さいということであり、特に、２．５Ｖ以上の比
較的高い電圧においては、書込みマージンを十分に取ら
なければ書込みができないという問題がある。

【００１４】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、大きなスタテ
ィックノイズマージンＳＮＭを有するメモリセルにおい
て、書込みマージンを取ることができるスタティック型
半導体記憶装置を提供することである。

【００１５】

【課題を解決するための手段】この発明によるスタティ
ック型半導体記憶装置は、第１のスタティックノイズマ
ージンを有する第１のインバータ特性または第１のスタ
ティックノイズマージンよりも大きい第２のスタティッ
クノイズマージンを有する第２のインバータ特性に従っ
て駆動される複数のメモリセルと、複数のメモリセルの
各々にデータを書込むとき、第１のインバータ特性に従
って複数のメモリセルの各々を駆動させ、複数のメモリ
セルの各々からデータを読出すとき、第２のインバータ
特性に従って複数のメモリセルの各々を駆動させる駆動
回路とを備え、複数のメモリセルの各々は、第１の導電
型の第１の駆動用トランジスタおよび第２の導電型の第
１の負荷用トランジスタからなる第１のインバータなら
びに第１の導電型の第２の駆動用トランジスタおよび第
２の導電型の第２の負荷用トランジスタからなる第２の
インバータを有するフリップフロップ回路と、第１のイ
ンバータの出力ノードに接続される第１の導電型の第１
のアクセストランジスタと、第２のインバータの出力ノ
ードに接続される第１の導電型の第２のアクセストラン
ジスタとを含む。

【００１６】この発明によるスタティック型半導体記憶
装置においては、複数のメモリセルの各々は、データが
書き込まれるとき、小さいスタティックノイズマージン
を有する第１のインバータ特性に従って駆動され、デー
タが読出されるとき、大きいスタティックノイズマージ
ンを有する第２のインバータ特性に従って駆動される。
したがって、この発明によれば、データの読出し時は、
より安定な特性に従ってメモリセルを駆動でき、データ
の書込み時は、書込みマージンが大きい特性に従ってメ
モリセルを駆動できる。

【００１７】好ましくは、スタティック型半導体記憶装
置の駆動回路は、複数のメモリセルの各々にデータを書
込むとき、第１のインバータ特性に従って駆動させるた
めの第１の電圧を複数のメモリセルの各々に供給し、複
数のメモリセルの各々からデータを読出すとき、第２の
インバータ特性に従って駆動させるための第２の電圧を
複数のメモリセルの各々に供給する。

【００１８】駆動回路は、各メモリセルにデータを書込
むとき各メモリセルに第１の電圧を供給し、各メモリセ
ルからデータを読出すとき各メモリセルに第２の電圧を
供給する。そうすると、各メモリセルは、データの書込
み時、小さいスタティックノイズマージンを有する第１
のインバータ特性に従って駆動され、データの読出し
時、スタティックノイズマージンが大きい第２のインバ
ータ特性に従って駆動される。

【００１９】したがって、この発明によれば、各メモリ
セルへ供給する電圧を変化させることによって、データ
の読出し時は、より安定な特性に従ってメモリセルを駆
動でき、データの書込み時は、書込みマージンが大きい
特性に従ってメモリセルを駆動できる。

【００２０】好ましくは、スタティック型半導体記憶装
置の駆動回路は、第１および第２の電圧を各メモリセル
の高電圧ノードへ供給する。

【００２１】駆動回路は、各メモリセルにデータを書込
むとき、各メモリセルの高電圧ノードへ第１の電圧を供
給し、各メモリセルからデータを読出すとき、各メモリ
セルの高電圧ノードへ第２の電圧を供給する。そうする
と、各メモリセルは、第１の電圧が供給されたとき、ス
タティックノイズマージンが小さいインバータ特性に従
って駆動され、第２の電圧が供給されたとき、スタティ
ックノイズマージンが大きいインバータ特性に従って駆
動される。

【００２２】したがって、この発明によれば、各メモリ
セルの高電圧ノードへ供給する電圧を変化させることに
よって、データの読出し時は、より安定な特性に従って
メモリセルを駆動でき、データの書込み時は、書込みマ
ージンが大きい特性に従ってメモリセルを駆動できる。

【００２３】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴って第１の活
性化信号を生成し、書込み信号の不活性化に伴って第２
の活性化信号を生成する活性化信号生成回路と、複数の
メモリセルの各々にデータを書込むとき、第１の活性化
信号に基づいて第１の電圧を複数のメモリセルの各々に
供給し、複数のメモリセルの各々からデータを読出すと
き、第２の活性化信号に基づいて第２の電圧を複数のメ
モリセルの各々に供給する電圧供給回路とを含み、電圧
供給回路は、外部電源電圧が供給される外部電源線と、
複数のメモリセルの各々の高電圧ノードに接続された内
部電源線と、外部電源線と内部電源線との間に接続さ
れ、第１の活性化信号を受けて第１の電圧を内部電源線
に供給する第１の導電型の第１の電圧供給用トランジス
タと、外部電源線と内部電源線との間に第１の電圧供給
用トランジスタと並列接続され、第２の活性化信号を受
けて第２の電圧を内部電源線に供給する第２の導電型の
第２の電圧供給用トランジスタとから成る。

【００２４】各メモリセルにデータを書込むとき、書込
み信号の活性化に伴って生成された第１の活性化信号に
よって第１の電圧供給用トランジスタが外部電源電圧に
基づいて第１の電圧を内部電源線へ供給する。また、各
メモリセルからデータを読出すとき、書込み信号の不活
性化に伴って生成された第２の活性化信号によって第２
の電圧供給用トランジスタが外部電源電圧に基づいて第
２の電圧を内部電源線へ供給する。

【００２５】したがって、この発明によれば、導電型が
異なる２つのトランジスタを選択的に活性化させること
によって第１の電圧と第２の電圧とを選択的に各メモリ
セルの高電圧ノードへ供給できる。その結果、データの
読出し時は、より安定な特性に従ってメモリセルを駆動
でき、データの書込み時は、書込みマージンが大きい特
性に従ってメモリセルを駆動できる。

【００２６】好ましくは、スタティック型半導体記憶装
置の駆動回路は、第１および第２の電圧を各メモリセル
の低電圧ノードへ供給する。

【００２７】駆動回路は、各メモリセルにデータを書込
むとき、各メモリセルの低電圧ノードへ第１の電圧を供
給し、各メモリセルからデータを読出すとき、各メモリ
セルの低電圧ノードへ第２の電圧を供給する。そうする
と、各メモリセルは、第１の電圧が供給されたとき、ス
タティックノイズマージンが小さいインバータ特性に従
って駆動され、第２の電圧が供給されたとき、スタティ
ックノイズマージンが大きいインバータ特性に従って駆
動される。

【００２８】したがって、この発明によれば、各メモリ
セルの低電圧ノードへ供給する電圧を変化させることに
よって、データの読出し時は、より安定な特性に従って
メモリセルを駆動でき、データの書込み時は、書込みマ
ージンが大きい特性に従ってメモリセルを駆動できる。

【００２９】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴って第１の活
性化信号を生成し、書込み信号の不活性化に伴って第２
の活性化信号を生成する活性化信号生成回路と、複数の
メモリセルの各々にデータを書込むとき、第１の活性化
信号に基づいて第１の電圧を複数のメモリセルの各々に
供給し、複数のメモリセルの各々からデータを読出すと
き、第２の活性化信号に基づいて第２の電圧を複数のメ
モリセルの各々に供給する電圧供給回路とを含み、電圧
供給回路は、接地電圧が供給される接地ノードと、複数
のメモリセルの各々の低電圧ノードに接続された内部電
源線と、接地ノードと内部電源線との間に接続され、第
１の活性化信号を受けて第１の電圧を内部電源線に供給
する第２の導電型の第３の電圧供給用トランジスタと、
接地ノードと内部電源線との間に第３の電圧供給用トラ
ンジスタと並列接続され、第２の活性化信号を受けて第
２の電圧を内部電源線に供給する第１の導電型の第４の
電圧供給用トランジスタとから成る。

【００３０】各メモリセルにデータを書込むとき、書込
み信号の活性化に伴って生成された第１の活性化信号に
よって第３の電圧供給用トランジスタが接地電圧に基づ
いて第１の電圧を内部電源線へ供給する。また、各メモ
リセルからデータを読出すとき、書込み信号の不活性化
に伴って生成された第２の活性化信号によって第４の電
圧供給用トランジスタが接地電圧に基づいて第２の電圧
を内部電源線へ供給する。なお、この場合、第１の電圧
を内部電源線へ供給するトランジスタ、および第２の電
圧を内部電源線へ供給するトランジスタは、各メモリセ
ルの高電圧ノードへ第１および第２の電圧を供給する場
合と逆の導電型のトランジスタである。

【００３１】したがって、この発明によれば、導電型が
異なる２つのトランジスタを選択的に活性化させること
によって第１の電圧と第２の電圧とを選択的に各メモリ
セルの低電圧ノードへ供給できる。その結果、データの
読出し時は、より安定な特性に従ってメモリセルを駆動
でき、データの書込み時は、書込みマージンが大きい特
性に従ってメモリセルを駆動できる。

【００３２】好ましくは、スタティック型半導体記憶装
置の駆動回路は、複数のメモリセルの各々にデータを書
込むとき、各メモリセルの負荷を第１のインバータ特性
に従って駆動させるための第１の負荷に設定し、複数の
メモリセルの各々からデータを読出すとき、各メモリセ
ルの負荷を第２のインバータ特性に従って駆動させるた
めの第２の負荷に設定する。

【００３３】駆動回路は、各メモリセルにデータを書込
むとき、大きな負荷を各メモリセルと直列に接続し、ス
タティックノイズマージンが小さい第１のインバータ特
性に従って各メモリセルを動作させる。また、駆動回路
は、各メモリセルからデータを読出すとき、小さな負荷
を各メモリセルと直列に接続し、スタティックノイズマ
ージンが大きい第２のインバータ特性に従って各メモリ
セルを動作させる。

【００３４】したがって、この発明によれば、各メモリ
セルと直列に接続する負荷を変化させることによってス
タティックノイズマージンの小さい第１のインバータ特
性またはスタティックノイズマージンの大きな第２のイ
ンバータ特性に従って各メモリセルを動作させることが
できる。その結果、データの読出し時は、より安定な特
性に従ってメモリセルを駆動でき、データの書込み時
は、書込みマージンが大きい特性に従ってメモリセルを
駆動できる。

【００３５】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴って活性化信
号を生成し、書込み信号の不活性化に伴って不活性化信
号を生成する信号生成回路と、複数のメモリセルの各々
にデータを書込むとき、不活性化信号に基づいて第２の
電圧を供給して各メモリセルの負荷を第１の負荷に設定
し、複数のメモリセルの各々からデータを読出すとき、
活性化信号に基づいて第２の電圧を供給して各メモリセ
ルの負荷を第２の負荷に設定する電圧供給回路とを含
む。

【００３６】駆動回路は、書込み信号の活性化／不活性
化に同期して生成された活性化信号／不活性化信号によ
って、それぞれ、各メモリセルの負荷を第１の負荷、第
２の負荷に設定する。この場合、同じ第２の電圧が各メ
モリセルに供給される。

【００３７】したがって、この発明によれば、データの
書込み時はスタティックノイズマージンが小さい第１の
インバータ特性に従って各メモリセルを駆動でき、デー
タの読出し時はスタティックノイズマージンが大きい第
２のインバータ特性に従って各メモリセルを駆動でき
る。

【００３８】また、この発明によれば、同じ電圧を供給
し、負荷を変化させることによって各メモリセルのイン
バータ特性を切替えることができる。

【００３９】好ましくは、スタティック型半導体記憶装
置の駆動回路に含まれる電圧供給回路は、外部電源電圧
が供給される外部電源線と、複数のメモリセルの各々の
高電圧ノードに接続された内部電源線と、外部電源線と
内部電源線との間に接続され、活性化信号を受けて内部
電源線に第２の電圧を供給し、各メモリセルの負荷を第
２の負荷に設定する第２の導電型の電圧供給用トランジ
スタと、外部電源線と内部電源線との間に電圧供給用ト
ランジスタと並列接続され、不活性化信号によって電圧
供給用トランジスタが不活性化されることに伴って内部
電源線に第２の電圧を供給し、各メモリセルの負荷を第
１の負荷に設定する抵抗とから成る。

【００４０】電圧供給回路においては、活性化信号によ
って電圧供給用トランジスタが活性化されると、各メモ
リセルの負荷はスタティックノイズマージンが大きい第
２の負荷に設定され、不活性化信号によって電圧供給用
トランジスタが不活性化されると、各メモリセルの負荷
はスタティックノイズマージンの小さい第１の負荷に設
定される。

【００４１】したがって、この発明によれば、電圧供給
用トランジスタを選択的に活性化することによって各メ
モリセルのインバータ特性を切替えることができる。

【００４２】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴って第１の活
性化信号を生成し、書込み信号の不活性化に伴って第２
の活性化信号を生成する活性化信号生成回路と、複数の
メモリセルの各々にデータを書込むとき、第１の活性化
信号に基づいて第２の電圧を供給して各メモリセルの負
荷を第１の負荷に設定し、複数のメモリセルの各々から
データを読出すとき、第２の活性化信号に基づいて第２
の電圧を供給して各メモリセルの負荷を第２の負荷に設
定する電圧供給回路とを含む。

【００４３】駆動回路は、書込み信号の活性化／不活性
化に同期して生成された第１の活性化信号／第２の活性
化信号によって、それぞれ、各メモリセルの負荷を第１
の負荷、第２の負荷に設定する。この場合、同じ第２の
電圧が各メモリセルに供給される。

【００４４】したがって、この発明によれば、第１の活
性化信号によってスタティックノイズマージンが小さい
第１のインバータ特性に従って各メモリセルを駆動で
き、第２の活性化信号によってスタティックノイズマー
ジンが大きい第２のインバータ特性に従って各メモリセ
ルを駆動できる。

【００４５】また、この発明によれば、同じ電圧を供給
し、負荷を変化させることによって各メモリセルのイン
バータ特性を切替えることができる。

【００４６】好ましくは、スタティック型半導体記憶装
置の駆動回路に含まれる電圧供給回路は、外部電源電圧
が供給される外部電源線と、複数のメモリセルの各々の
高電圧ノードに接続された内部電源線と、外部電源線と
内部電源線との間に接続され、第１の活性化信号を受け
て内部電源線に第２の電圧を供給し、各メモリセルの負
荷を第１の負荷に設定する第２の導電型の薄膜トランジ
スタと、外部電源線と内部電源線との間に薄膜トランジ
スタと並列接続され、第２の活性化信号を受けて内部電
源線に第２の電圧を供給し、各メモリセルの負荷を第２
の負荷に設定する第２の導電型の電圧供給用トランジス
タとから成る。

【００４７】電圧供給回路においては、薄膜トランジス
タと電圧供給用トランジスタとを選択的に活性化させる
ことによって各メモリセルの負荷を第１の負荷または第
２の負荷に切替える。そうすると、各メモリセルは、第
１のインバータ特性または第２のインバータ特性に従っ
て駆動される。

【００４８】したがって、この発明によれば、薄膜トラ
ンジスタをメモリセルの負荷を変化させる負荷として用
いることによってメモリセルのインバータ特性を切替え
ることができる。

【００４９】また、この発明によるスタティック型半導
体記憶装置は、第１のスタティックノイズマージンを有
する第１のインバータ特性または第１のスタティックノ
イズマージンよりも大きい第２のスタティックノイズマ
ージンを有する第２のインバータ特性に従って駆動され
る複数のメモリセルと、複数のメモリセルの各々にデー
タを書込むとき、供給される外部電源電圧に応じて第１
のインバータ特性または第２のインバータ特性に従って
複数のメモリセルの各々を駆動させる駆動回路とを備
え、複数のメモリセルの各々は、第１の導電型の第１の
駆動用トランジスタおよび第２の導電型の第１の負荷用
トランジスタからなる第１のインバータならびに第１の
導電型の第２の駆動用トランジスタおよび第２の導電型
の第２の負荷用トランジスタからなる第２のインバータ
を有するフリップフロップ回路と、第１のインバータの
出力ノードに接続される第１の導電型の第１のアクセス
トランジスタと、第２のインバータの出力ノードに接続
される第１の導電型の第２のアクセストランジスタとを
含む。

【００５０】この発明によるスタティック型半導体記憶
装置においては、各メモリセルに低い外部電源電圧が供
給されたとき、スタティックノイズマージンが大きいイ
ンバータ特性に従って各メモリセルが駆動され、高い外
部電源電圧が駆動されたときスタティックノイズマージ
ンが小さいインバータ特性に従って各メモリセルが駆動
される。

【００５１】したがって、この発明によれば、外部電源
電圧の低い領域においてはスタティックノイズマージン
が大きいためメモリセルからのデータの消失がなく、か
つ、データの書込みも容易に行なうことができる。ま
た、外部電源電圧の高い領域においてはスタティックノ
イズマージンが小さくなるため書込みマージンを十分に
取り、メモリセルからのデータの消失を防止できる。

【００５２】好ましくは、スタティック型半導体記憶装
置の駆動回路は、第１の駆動用トランジスタと第１のア
クセストランジスタとのインバータ特性、または第２の
駆動用トランジスタと第２のアクセストランジスタとの
インバータ特性が消滅する下限電圧よりも高い外部電源
電圧が供給されたとき、複数のメモリセルの各々を第１
のインバータ特性に従って駆動し、下限電圧以下の外部
電源電圧が供給されたとき、複数のメモリセルの各々を
第２のインバータ特性に従って駆動する。

【００５３】２つの同じ導電型のトランジスタによるイ
ンバータ特性が消滅する下限電圧を基準にして、外部電
源電圧が下限電圧以下の領域ではスタティックノイズマ
ージンの大きいインバータ特性に従って各メモリセルを
駆動させ、外部電源電圧が下限電圧よりも高い領域では
スタティックノイズマージンの小さいインバータ特性に
従って各メモリセルを駆動させる。

【００５４】したがって、この発明によれば、メモリセ
ルの動作電圧が下限電圧を挟んで両方向にシフトしても
安定してデータの書込みおよび読出しを行なうことがで
きる。

【００５５】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴って、下限電
圧よりも高い外部電源電圧が供給されたとき、複数のメ
モリセルの各々を第１のインバータ特性に従って駆動さ
せるための第１の電圧を出力し、下限電圧以下の外部電
源電圧が供給されたとき、複数のメモリセルの各々を第
２のインバータ特性に従って動作させるための第２の電
圧を出力する外部電源電圧制御回路を含む。

【００５６】駆動回路の外部電源電圧制御回路は、書込
み信号が活性化されると、供給される外部電源電圧に応
じて異なる電圧を各メモリセルへ出力する。つまり、外
部電源電圧制御回路は、下限電圧よりも高い外部電源電
圧が供給されたとき第１の電圧を各メモリセルへ出力
し、下限電圧以下の外部電源電圧が供給されたとき第２
の電圧を各メモリセルへ出力する。そうすると、各メモ
リセルは、第１の電圧が供給されたときスタティックノ
イズマージンが小さい第１のインバータ特性に従って駆
動され、第２の電圧が供給されたときスタティックノイ
ズマージンが大きい第２のインバータ特性に従って駆動
される。また、下限電圧以下の外部電源電圧が供給され
たとき、第１の導電型の２つのトランジスタによるイン
バータ特性は消滅するが、第１の導電型の第１の駆動用
トランジスタと第２の導電型の第１の負荷用トランジス
タとのインバータ特性または第１の導電型の第２の駆動
用トランジスタと第２の導電型の第２の負荷用トランジ
スタとのインバータ特性は消滅しない。

【００５７】したがって、この発明によれば、外部電源
電圧が低下し、動作電圧が低くなっても安定してデータ
の読出し、および書込みができる。

【００５８】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号が活性化される期間よりも
短い期間、第１のインバータ特性に従って複数のメモリ
セルの各々を駆動させる。

【００５９】駆動回路は、書込み信号が活性化されてい
る期間よりも短い期間、スタティックノイズマージンが
小さい第１のインバータ特性に従って各メモリセルを駆
動する。

【００６０】したがって、この発明によれば、書込みマ
ージンの大きい低消費電力のスタティック型半導体記憶
装置を実現できる。

【００６１】好ましくは、スタティック型半導体記憶装
置の駆動回路は、書込み信号の活性化に伴ってデータが
メモリセルに書込まれる期間だけ、第１のインバータ特
性に従って複数のメモリセルの各々を駆動させる。

【００６２】駆動回路は、書込み信号が活性化される期
間よりも短い実際にデータの書込み動作が行われる期間
のみ、スタティックノイズマージンが小さい第１のイン
バータ特性に従って各メモリセルを駆動する。

【００６３】したがって、この発明によれば、書込みマ
ージンが大きく、かつ、さらに低消費電力のスタティッ
ク型半導体記憶装置を実現できる。

【００６４】好ましくは、スタティック型半導体記憶装
置の複数のメモリセルは複数のブロックに分割され、駆
動回路は、複数のブロックに対応して設けられる。

【００６５】複数のメモリセルは、複数のブロックに分
割され、その分割された各ブロックに対応するよう駆動
回路が設けられる。そして、各駆動回路は、対応するブ
ロックに含まれる複数のメモリセルを、データの書込み
時は第１のインバータ特性に従って動作させ、データの
読出し時は第２のインバータ特性に従って動作させる。

【００６６】したがって、この発明によれば、各ブロッ
クごとにデータの読出し、およびマージンの大きいデー
タの書込みを行なうことができる。

【００６７】好ましくは、スタティック型半導体記憶装
置の駆動回路は、対応するブロックを選択するブロック
選択信号の活性化に伴って第１の電圧を対応するブロッ
クに含まれる複数のメモリセルに供給する。

【００６８】各ブロックに対応して設けられた各駆動回
路は、対応するブロックが選択されると、そのブロック
に第１の電圧を供給し、そのブロックに含まれる複数の
メモリセルを第１のインバータ特性に従って駆動する。

【００６９】したがって、この発明によれば、データの
書込み時、各ブロックに含まれる複数のメモリセルを正
確に第１のインバータ特性に従って駆動できる。

【００７０】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００７１】［実施の形態１］図１を参照して、この発
明の実施の形態１によるスタティック型半導体記憶装置
１００は、外部電源線５と、内部電源線６と、行アドレ
スバッファ１０と、列アドレスバッファ２０と、行アド
レスデコーダ３０と、列アドレスデコーダ４０と、読出
／書込バッファ５０と、ワード線ドライバ６０と、駆動
回路７０と、書込ドライバ８０と、センスアンプ９０
と、列選択スイッチ１１０と、メモリセル１２１〜１２
４と、入出力バッファ１３０と、ＰチャネルＭＯＳトラ
ンジスタ１４１〜１４４とを備える。また、駆動回路７
０は、インバータ７１と、電圧供給回路７２とを含む。

【００７２】外部電源線５は、入出力端子から入力され
た外部電源電圧を駆動回路７０の電圧供給回路７２へ供
給する。内部電源線６は、電圧供給回路７２から出力さ
れた電圧をメモリセル１２１〜１２４へ供給する。

【００７３】行アドレスバッファ１０は、入出力端子か
ら入力された行アドレス信号を行アドレスデコーダ３０
へ出力する。列アドレスバッファ２０は、入出力端子か
ら入力された列アドレス信号を列アドレスデコーダ４０
へ出力する。

【００７４】行アドレスデコーダ３０は、入力された行
アドレス信号をデコードし、ワード線ドライバ６０へ出
力する。列アドレスデコーダ４０は、入力された列アド
レス信号をデコードし、列選択スイッチ１１０へ出力す
る。

【００７５】読出／書込バッファ５０は、入出力端子か
ら入力された読出／書込制御信号を駆動回路７０のイン
バータ７１、書込ドライバ８０、およびセンスアンプ９
０へ出力する。

【００７６】ワード線ドライバ６０は、行アドレスデコ
ーダ３０からの行アドレスに対応する行のワード線をＨ
レベルに引き上げる。インバータ７１は、データの書込
み時、Ｌレベルの読出／書込制御信号／ＷＥを反転した
内部書込信号ＷＥｉを電圧供給回路７２へ出力する。電
圧供給回路７２は、内部書込信号ＷＥｉに基づいて、後
述する方法により異なる電圧を内部電源線６へ出力す
る。

【００７７】書込ドライバ８０は、読出／書込バッファ
５０からのＬ（論理ロー）レベルの読出／書込制御信号
によって活性化され、列選択スイッチ１１０によって接
続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ
２、・・・へセンスアンプ９０によって増幅されたデー
タを書込む。

【００７８】センスアンプ９０は、読出／書込バッファ
５０からの読出／書込制御信号によって活性化される。
そして、センスアンプ９０は、データの読出し時、列選
択スイッチ１１０によって接続されたビット線対ＢＬ
１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・上の出力信号
を増幅して入出力バッファ１３０へ出力する。また、セ
ンスアンプ９０は、データの書込み時、入出力バッファ
１３０からのデータを増幅し、入出力バッファ１３０を
介して書込ドライバ８０へ出力する。

【００７９】列選択スイッチ１１０は、列アドレスデコ
ーダ４０からの列アドレスに対応する列のビット線対Ｂ
Ｌ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・を書込ドラ
イバ８０またはセンスアンプ９０と接続する。

【００８０】メモリセル１２１〜１２４は、記憶情報に
対応する論理値「０」または「１」が記憶される。入出
力バッファ１３０は、データの書込み時、入出力端子か
らのデータをセンスアンプ９０へ出力し、センスアンプ
９０で増幅されたデータを書込ドライバ８０へ出力す
る。また、入出力バッファ１３０は、データの読出し
時、センスアンプ９０で増幅されたデータを入出力端子
へ出力する。

【００８１】ＰチャネルＭＯＳトランジスタ１４１〜１
４４は、常時オンにされ、対応するビット線対ＢＬ１，
／ＢＬ１、ＢＬ２，／ＢＬ２、・・・へ外部電源電圧を
供給する。

【００８２】図２を参照して、電圧供給回路７２は、Ｐ
チャネルＭＯＳトランジスタ７２０と、ＮチャネルＭＯ
Ｓトランジスタ７２１と、電源電圧ノード７２２とを備
える。電源電圧ノード７２２は外部電源線５に接続され
る。ＰチャネルＭＯＳトランジスタ７２０とＮチャネル
ＭＯＳトランジスタ７２１とは、外部電源線と内部電源
線６との間に並列接続される。また、ＰチャネルＭＯＳ
トランジスタ７２０とＮチャネルＭＯＳトランジスタ７
２１は、内部書込信号ＷＥｉをゲート端子に受ける。

【００８３】メモリセル１２１〜１２４へのデータの書
込み時、Ｌレベルの読出／書込制御信号／ＷＥが読出／
書込バッファ５０から駆動回路７０のインバータ７１へ
入力されると、インバータ７１は、Ｌレベルの読出／書
込制御信号／ＷＥを反転したＨ（論理ハイ）レベルの内
部書込信号ＷＥｉを出力する。そうすると、Ｐチャネル
ＭＯＳトランジスタ７２０およびＮチャネルＭＯＳトラ
ンジスタ７２１は、Ｈレベルの内部書込信号ＷＥｉをゲ
ート端子に受け、ＰチャネルＭＯＳトランジスタ７２０
はオフされ、ＮチャネルＭＯＳトランジスタ７２１はオ
ンされる。そして、ＮチャネルＭＯＳトランジスタ７２
１は、外部電源電圧ＶＣＣよりもＮチャネルＭＯＳトラ
ンジスタ７２１のしきい値ＶＴＨ分だけ低い電圧ＶＣＣ
−ＶＴＨを内部電源線６へ出力する。

【００８４】メモリセル１２１〜１２４は、図２３に示
すフルＣＭＯＳ型のメモリセルである。内部電源線６
は、フルＣＭＯＳ型のメモリセルの電源ノード１と接続
されているため、内部電源線６へ出力された電圧ＶＣＣ
−ＶＴＨは、メモリセル１２１〜１２４の電源ノード１
へ供給される。そうすると、負荷であるＰチャネルＭＯ
Ｓトランジスタ７ａ，７ｂに電圧ＶＣＣ−ＶＴＨが供給
されるため、メモリセル１２１〜１２４は、図２１に示
すインバータ特性に従って駆動される。

【００８５】一方、メモリセル１２１〜１２４からのデ
ータの読出し時、読出／書込バッファ５０は、Ｈレベル
の読出／書込制御信号／ＷＥを駆動回路７０のインバー
タ７１へ出力するため、インバータ７１は、Ｌレベルの
内部書込信号ＷＥｉを出力する。そうすると、Ｐチャネ
ルＭＯＳトランジスタ７２０およびＮチャネルＭＯＳト
ランジスタ７２１は、Ｌレベルの内部書込信号ＷＥｉを
ゲート端子に受け、ＰチャネルＭＯＳトランジスタ７２
０はオンされ、ＮチャネルＭＯＳトランジスタ７２１は
オフされる。そして、ＰチャネルＭＯＳトランジスタ７
２０は、外部電源電圧ＶＣＣを内部電源線６へ出力す
る。

【００８６】そして、メモリセル１２１〜１２４の電源
ノード１に外部電源電圧ＶＣＣが供給されるため、メモ
リセル１２１〜１２４は、図２４に示すインバータ特性
に従って駆動される。

【００８７】したがって、電圧供給回路７２は、内部書
込信号ＷＥｉに基づいて、データの書込み時、電圧ＶＣ
Ｃ−ＶＴＨをメモリセル１２１〜１２４の電源ノード１
へ供給し、データの読出し時、外部電源電圧ＶＣＣを電
源ノード１へ供給する。そして、メモリセル１２１〜１
２４は、電圧ＶＣＣ−ＶＴＨに応じてスタティックノイ
ズマージンＳＮＭが小さいインバータ特性に従って駆動
され、電圧ＶＣＣに応じてスタティックノイズマージン
ＳＮＭが大きいインバータ特性に従って駆動される。そ
の結果、データの書込み時は、スタティックノイズマー
ジンＳＮＭが小さくなり、書込みマージンが大きくな
る。

【００８８】なお、駆動回路７０のインバータ７１は、
ＰチャネルＭＯＳトランジスタ７２０とＮチャネルＭＯ
Ｓトランジスタ７２１とを選択的に活性化させるＬレベ
ルの内部書込信号ＷＥｉ、Ｈレベルの内部書込信号ＷＥ
ｉを生成するため、本発明において活性化信号生成回路
を構成する。

【００８９】再び、図１を参照して、メモリセル１２１
〜１２４からのデータの読出し動作／へのデータの書込
み動作について説明する。読出し動作においては、半導
体記憶装置１００に入出力端子を介して外部からアドレ
ス信号およびＨレベルの読出／書込制御信号が入力され
る。行アドレスバッファ１０は、入力された行アドレス
信号を行アドレスデコーダ３０へ出力し、行アドレスデ
コーダ３０は行アドレス信号をデコードしてワード線ド
ライバ６０へ出力する。そして、ワード線ドライバ６０
は、行アドレスに対応するワード線をＨレベルに引き上
げる。

【００９０】列アドレスバッファ２０は、入力された列
アドレス信号を列アドレスデコーダ４０へ出力し、列ア
ドレスデコーダ４０は列アドレス信号をデコードして列
選択スイッチ１１０へ出力する。そして、列選択スイッ
チ１１０は、列アドレスに対応するビット線対ＢＬ１，
／ＢＬ１、ＢＬ２，／ＢＬ２、・・・をセンスアンプ９
０と接続する。

【００９１】一方、読出／書込バッファ５０は、Ｈレベ
ルの読出／書込制御信号を駆動回路７０のインバータ７
１へ出力し、インバータ７１はＬレベルの内部書込信号
ＷＥｉを電圧供給回路７２へ出力する。そうすると、電
圧供給回路７２は、上述した方法によって外部電源電圧
ＶＣＣを内部電源線６を介してメモリセル１２１〜１２
４へ供給する。そして、メモリセル１２１〜１２４のう
ち、Ｈレベルに引き上げられたワード線と、列選択スイ
ッチ１１０によってセンスアンプ９０に接続されたビッ
ト線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・と
につながったメモリセルは、スタティックノイズマージ
ンＳＮＭの大きいインバータ特性に従って駆動され、記
憶されたデータに対応する出力信号を出力する。

【００９２】センスアンプ９０は、出力された出力信号
を増幅して入出力バッファ１３０へ出力する。そして、
入出力バッファ１３０はデータを入出力端子を介して外
部へ出力する。

【００９３】書込み動作においては、半導体記憶装置１
００に入出力端子を介して外部からアドレス信号および
Ｌレベルの読出／書込制御信号が入力される。行アドレ
スバッファ１０は、入力された行アドレス信号を行アド
レスデコーダ３０へ出力し、行アドレスデコーダ３０は
行アドレス信号をデコードしてワード線ドライバ６０へ
出力する。そして、ワード線ドライバ６０は、行アドレ
スに対応するワード線をＨレベルに引き上げる。

【００９４】列アドレスバッファ２０は、入力された列
アドレス信号を列アドレスデコーダ４０へ出力し、列ア
ドレスデコーダ４０は列アドレス信号をデコードして列
選択スイッチ１１０へ出力する。そして、列選択スイッ
チ１１０は、列アドレスに対応するビット線対ＢＬ１，
／ＢＬ１、ＢＬ２，／ＢＬ２、・・・を書込ドライバ８
０と接続する。

【００９５】一方、読出／書込バッファ５０は、Ｌレベ
ルの読出／書込制御信号を駆動回路７０のインバータ７
１へ出力し、インバータ７１はＨレベルの内部書込信号
ＷＥｉを電圧供給回路７２へ出力する。そうすると、電
圧供給回路７２は、上述した方法によって外部電源電圧
ＶＣＣ−ＶＴＨを内部電源線６を介してメモリセル１２
１〜１２４へ供給する。そして、メモリセル１２１〜１
２４のうち、Ｈレベルに引き上げられたワード線と、列
選択スイッチ１１０によって書込ドライバ８０に接続さ
れたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、
・・・とにつながったメモリセルは、スタティックノイ
ズマージンＳＮＭの小さいインバータ特性に従って駆動
される。

【００９６】入出力バッファ１３０は、入出力端子を介
して入力したデータをセンスアンプ９０へ出力し、増幅
されたデータをセンスアンプ９０から受け取る。そし
て、入出力バッファ１３０は、増幅されたデータを書込
ドライバ８０へ出力する。そうすると、書込ドライバ８
０は、入力したデータを列選択スイッチ１１０によって
接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／Ｂ
Ｌ２、・・・へ書込む。そして、データが書込まれたビ
ット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・
につながったメモリセルは、小さいスタティックノイズ
マージンＳＮＭを有するインバータ特性に従って駆動さ
れているため、ビット線対ＢＬ１，／ＢＬ１、ＢＬ２，
／ＢＬ２、・・・上のデータはメモリセルに容易に書込
まれる。

【００９７】実施の形態１によれば、スタティック型半
導体記憶装置１００は、データの書込み時、小さいスタ
ティックノイズマージンＳＮＭを有するインバータ特性
に従ってメモリセルを駆動するための電圧ＶＣＣ−ＶＴ
Ｈをメモリセルに供給し、データの読出し時、大きいス
タティックノイズマージンＳＮＭを有するインバータ特
性に従ってメモリセルを駆動するための電圧ＶＣＣをメ
モリセルに供給するので、メモリセルを安定に駆動し、
かつ、データの書込みマージンを大きくできる。

【００９８】［実施の形態２］実施の形態２によるスタ
ティック型半導体記憶装置２００は、図１に示すスタテ
ィック型半導体記憶装置１００の電圧供給回路７２を電
圧供給回路７３に代えたものであり、その他は実施の形
態１と同じである。

【００９９】図３を参照して、電圧供給回路７３は、電
圧供給回路７２のＮチャネルＭＯＳトランジスタ７２２
を高抵抗な抵抗７３１に代えたものである。抵抗７３１
はテラ（Ｔ）Ωオーダーの抵抗値を有する。

【０１００】メモリセル１２１〜１２４へのデータの書
込み時、ＰチャネルＭＯＳトランジスタ７２０はＨレベ
ルの内部書込信号ＷＥｉをゲート端子に受けてオフされ
る。そうすると、抵抗７３１は、外部電源線５上の外部
電源電圧ＶＣＣを殆ど降圧せずに、電圧ＶＣＣを内部電
源線６へ出力する。そして、メモリセル１２１〜１２４
は、電圧ＶＣＣを電源ノード１に受ける。この場合、メ
モリセル１２１〜１２４は、図２４に示す大きなスタテ
ィックノイズマージンＳＮＭを有するインバータ特性で
はなく、図２１に示す小さいスタティックノイズマージ
ンＳＮＭを有するインバータ特性に従って駆動される。
電圧供給回路７３が抵抗７３１によって電圧ＶＣＣをメ
モリセル１２１〜１２４へ供給するとき、メモリセル１
２１〜１２４の負荷であるＰチャネルＭＯＳトランジス
タ７ａ，７ｂと抵抗７３１とは直列に接続されたことに
なり、メモリセル１２１〜１２４は、実質的には図２０
に示す高抵抗負荷型のメモリセルと同じように駆動され
る。したがって、この場合、メモリセル１２１〜１２４
は、図２１に示す小さいスタティックノイズマージンＳ
ＮＭを有するインバータ特性に従って駆動される。

【０１０１】一方、メモリセル１２１〜１２４からのデ
ータの読出し時、ＰチャネルＭＯＳトランジスタ７２０
はＬレベルの内部書込信号ＷＥｉをゲート端子に受けて
オンされる。そうすると、ＰチャネルＭＯＳトランジス
タ７２０の抵抗は非常に小さいので、ＰチャネルＭＯＳ
トランジスタ７２０は電圧ＶＣＣを内部電源線６へ出力
する。そして、メモリセル１２１〜１２４は、電圧ＶＣ
Ｃを電源ノード１に受け、図２４に示す大きなスタティ
ックノイズマージンＳＮＭを有するインバータ特性に従
って駆動される。この場合、メモリセル１２１〜１２４
の負荷であるＰチャネルＭＯＳトランジスタ７ａ，７ｂ
に直列に接続される抵抗は、電圧供給回路７３のＰチャ
ネルＭＯＳトランジスタ７２０の非常に小さい抵抗であ
るため、メモリセル１２１〜１２４は、図２４に示す大
きなスタティックノイズマージンＳＮＭを有するインバ
ータ特性に従って駆動される。

【０１０２】このように実施の形態２においては、電圧
供給回路７３からメモリセル１２１〜１２４へ同じ電圧
ＶＣＣが供給されるが、メモリセル１２１〜１２４は、
異なるインバータ特性に従って駆動される。つまり、デ
ータの書込み時、電圧供給回路７３は、抵抗７３１をメ
モリセル１２１〜１２４と直列に接続してメモリセル１
２１〜１２４の負荷を小さいスタティックノイズマージ
ンＳＮＭを有するインバータ特性に従って駆動するため
の負荷に設定する。一方、データの読出し時、電圧供給
回路７３は、抵抗が非常に小さいＰチャネルＭＯＳトラ
ンジスタ７２０をメモリセル１２１〜１２４と直列に接
続してメモリセル１２１〜１２４の負荷を大きいスタテ
ィックノイズマージンＳＮＭを有するインバータ特性に
従って駆動するための負荷に設定する。

【０１０３】したがって、メモリセル１２１〜１２４と
直列に接続する負荷を変化させることによっても、メモ
リセル１２１〜１２４のインバータ特性を変化させるこ
とができる。その他は、実施の形態１と同じである。

【０１０４】実施の形態２によれば、スタティック型半
導体記憶装置２００は、データの書込み時とデータの読
出し時とで、メモリセルの負荷を異なる負荷に設定し、
データの書込み時、スタティックノイズマージンＳＮＭ
の小さいインバータ特性に従ってメモリセルを駆動し、
データの読出し時、スタティックノイズマージンＳＮＭ
の大きいインバータ特性に従ってメモリセルを駆動する
ので、メモリセルを安定に駆動し、かつ、データの書込
みマージンを大きくできる。

【０１０５】［実施の形態３］実施の形態３によるスタ
ティック型半導体記憶装置３００は、図１に示すスタテ
ィック型半導体記憶装置１００の電圧供給回路７２を電
圧供給回路７４に代えたものであり、その他は実施の形
態１と同じである。

【０１０６】図４を参照して、電圧供給回路７４は、電
圧供給回路７２のＮチャネルＭＯＳトランジスタ７２２
をＰチャネル薄膜トランジスタ７４１に代えたものであ
る。Ｐチャネル薄膜トランジスタ７４１は、オン状態で
テラ（Ｔ）Ωオーダーの抵抗値を有する。

【０１０７】メモリセル１２１〜１２４へのデータの書
込み時、内部書込信号ＷＥｉはＨレベルである。したが
って、ＰチャネルＭＯＳトランジスタ７２０はＨレベル
の内部書込信号ＷＥｉをゲート端子に受けてオフされ、
Ｐチャネル薄膜トランジスタ７４１は、Ｈレベルの内部
書込信号ＷＥｉがインバータ７４２によって反転された
Ｌレベルの信号をゲート端子に受けてオンされる。そう
すると、Ｐチャネル薄膜トランジスタ７４１は、外部電
源線５上の外部電源電圧ＶＣＣを殆ど降圧せずに、電圧
ＶＣＣを内部電源線６へ出力する。そして、メモリセル
１２１〜１２４は、電圧ＶＣＣを電源ノード１に受け
る。この場合、Ｐチャネル薄膜トランジスタ７４１は実
施の形態２の抵抗７３１と同じ機能を果たすため、メモ
リセル１２１〜１２４は、図２１に示す小さいスタティ
ックノイズマージンＳＮＭを有するインバータ特性に従
って駆動される。

【０１０８】一方、メモリセル１２１〜１２４からのデ
ータの読出し時、ＰチャネルＭＯＳトランジスタ７２０
はＬレベルの内部書込信号ＷＥｉをゲート端子に受けて
オンされ、Ｐチャネル薄膜トランジスタ７４１はＨレベ
ルの信号をゲート端子に受けてオフされる。そうする
と、実施の形態２で説明したのと同じように、メモリセ
ル１２１〜１２４は、電圧ＶＣＣを電源ノード１に受
け、図２４に示す大きなスタティックノイズマージンＳ
ＮＭを有するインバータ特性に従って駆動される。

【０１０９】このように実施の形態３においても、電圧
供給回路７３からメモリセル１２１〜１２４へ同じ電圧
ＶＣＣが供給されるが、メモリセル１２１〜１２４は、
異なるインバータ特性に従って駆動される。つまり、デ
ータの書込み時とデータの読出し時とで、ＰチャネルＭ
ＯＳトランジスタ７２０とＰチャネル薄膜トランジスタ
７４１とを選択的に活性化させ、メモリセル１２１〜１
２４の負荷を異なる負荷に設定する。その他は、実施の
形態２と同じである。

【０１１０】実施の形態３によれば、スタティック型半
導体記憶装置３００は、データの書込み時とデータの読
出し時とで、メモリセルの負荷を異なる負荷に設定し、
データの書込み時、スタティックノイズマージンＳＮＭ
の小さいインバータ特性に従ってメモリセルを駆動し、
データの読出し時、スタティックノイズマージンＳＮＭ
の大きいインバータ特性に従ってメモリセルを駆動する
ので、メモリセルを安定に駆動し、かつ、データの書込
みマージンを大きくできる。

【０１１１】［実施の形態４］実施の形態４によるスタ
ティック型半導体記憶装置４００は、図１に示すスタテ
ィック型半導体記憶装置１００の電圧供給回路７２を電
圧供給回路７５に代えたものである。その他は半導体記
憶装置１００と同じである。

【０１１２】図５を参照して、電圧供給回路７５は、Ｎ
チャネルＭＯＳトランジスタ７５１と、ＰチャネルＭＯ
Ｓトランジスタ７５２と、インバータ７５３とを備え
る。ＮチャネルＭＯＳトランジスタ７５１、およびＰチ
ャネルＭＯＳトランジスタ７５２は、接地ノード７５０
と内部電源線６との間に並列接続される。インバータ７
５３は、内部書込信号ＷＥｉを反転してＮチャネルＭＯ
Ｓトランジスタ７５１のゲート端子およびＰチャネルＭ
ＯＳトランジスタ７５２のゲート端子に与える。内部電
源線６は、図２３の接地ノード８に接続される。

【０１１３】メモリセル１２１〜１２４へのデータの書
込み時、電圧供給回路７５のインバータ７５３はＨレベ
ルの内部書込信号ＷＥｉが入力される。そうすると、イ
ンバータ７５３は、Ｌレベルの信号をＮチャネルＭＯＳ
トランジスタ７５１のゲート端子およびＰチャネルＭＯ
Ｓトランジスタ７５２のゲート端子に与え、Ｎチャネル
ＭＯＳトランジスタ７５１はオフされ、ＰチャネルＭＯ
Ｓトランジスタ７５２はオンされる。

【０１１４】そして、ＰチャネルＭＯＳトランジスタ７
５２は、接地電圧ＧＮＤよりもＰチャネルＭＯＳトラン
ジスタ７５２のしきい値ＶＴＨ分だけ高い電圧ＧＮＤ＋
ＶＴＨを内部電源線６へ出力する。メモリセル１２１〜
１２４は、電圧ＧＮＤ＋ＶＴＨを接地ノード８に受け、
図６の点線で示すインバータ特性に従って駆動される。
この場合、メモリセル１２１〜１２４は、接地ノード８
が電位ＧＮＤ＋ＶＴＨに上昇されるため、駆動用トラン
ジスタであるＮチャネルＭＯＳトランジスタ４ａのゲー
ト端子に高い電圧が供給される領域でのノードＮ２の電
位はＶＴＨ分上昇する。その結果、図６の点線で示すイ
ンバータ特性になり、スタティックノイズマージンＳＮ
Ｍは小さくなる。

【０１１５】一方、メモリセル１２１〜１２４へのデー
タの書込み時、電圧供給回路７５は、Ｌレベルの内部書
込信号ＷＥｉが入力される。そうすると、インバータ７
５３は、Ｈレベルの信号をＮチャネルＭＯＳトランジス
タ７５１のゲート端子とＰチャネルＭＯＳトランジスタ
７５２のゲート端子とに与え、ＮチャネルＭＯＳトラン
ジスタ７５１はオンされ、ＰチャネルＭＯＳトランジス
タ７５２はオフされる。

【０１１６】そして、ＮチャネルＭＯＳトランジスタ７
５１は、接地電圧ＧＮＤを内部電源線６へ出力する。メ
モリセル１２１〜１２４は、接地電圧ＧＮＤを接地ノー
ド８に受け、図２４に示すインバータ特性に従って駆動
され、スタティックノイズマージンＳＮＭは大きくな
る。

【０１１７】このように実施の形態４においては、デー
タの書込み時、メモリセル１２１〜１２４の接地ノード
８へ電圧ＧＮＤ＋ＶＴＨを供給することによってスタテ
ィックノイズマージンが小さいインバータ特性に従って
メモリセル１２１〜１２４を駆動させ、データの読出し
時、メモリセル１２１〜１２４の接地ノード８へ電圧Ｇ
ＮＤを供給することによってスタティックノイズマージ
ンが大きいインバータ特性に従ってメモリセル１２１〜
１２４を駆動させる。その他は、実施の形態１と同じで
ある。

【０１１８】なお、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとを選択的に活性化させて
異なる電圧をメモリセルに供給し、異なるスタティック
ノイズマージンＳＮＭを有するインバータ特性に従って
メモリセルを駆動させる点では、実施の形態１と同じで
あるが、大きいスタティックノイズマージンＳＮＭを有
するインバータ特性に従ってメモリセルを駆動させるた
めの電圧と、小さいスタティックノイズマージンＳＮＭ
を有するインバータ特性に従ってメモリセルを駆動させ
るための電圧とを、メモリセルへ供給するトランジスタ
の導電型が実施の形態１とは逆である。

【０１１９】実施の形態４によれば、スタティック型半
導体記憶装置４００は、データの書込み時とデータの読
出し時とで、メモリセルの接地ノードへ異なる電圧を供
給し、データの書込み時、スタティックノイズマージン
ＳＮＭの小さいインバータ特性に従ってメモリセルを駆
動し、データの読出し時、スタティックノイズマージン
ＳＮＭの大きいインバータ特性に従ってメモリセルを駆
動するので、メモリセルを安定に駆動し、かつ、データ
の書込みマージンを大きくできる。

【０１２０】［実施の形態５］図７を参照して、メモリ
セル１２１〜１２４は、アレイ状に並べられている。そ
して、メモリセル１２１にデータを書込むときは、行デ
コーダ３０でデコードされた行アドレスに対応するワー
ド線Ｗ１がワード線ドライバ（図７においては図示せ
ず）によってＨレベルに引き上げられ、列デコーダ２０
でデコードされた列アドレスに対応するビット線対ＢＬ
１，／ＢＬ１にデータを書込むためにカラム選択線１５
が立ち上げられる。そして、ＮチャネルＭＯＳトランジ
スタ１３ａ，１３ｂがオンされてＩ／Ｏ線１４ａ上の書
込みデータがビット線対ＢＬ１，／ＢＬ１へ伝達されて
メモリセル１２１にデータが書込まれる。

【０１２１】この場合、メモリセル１２１と同じワード
線Ｗ１につながった隣接するメモリセル１２３は、自動
的に読出し状態になる。メモリセル１２１〜１２４へ供
給される電源電圧が２．２Ｖ以下と非常に低い場合、メ
モリセル１２１〜１２４のＮチャネルＭＯＳトランジス
タ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ
４ａ（または４ｂ）とのインバータ特性が消滅してしま
うため、選択されたメモリセル１２１と同じワード線Ｗ
１に接続されたメモリセル１２３は、ワード線Ｗ１がＨ
レベルに引き上げられたときにスタティックノイズマー
ジンＳＮＭがなく、書込まれたデータが消失してしまう
という問題がある。このため、実施の形態１〜４で説明
した電圧供給回路７２〜７５を用いたのでは、電源電圧
が２．２以下に下がったとき、データの書込みを行って
いるメモリセル以外のメモリセルにおけるデータ消失を
防止することができない。

【０１２２】そこで、この実施の形態５によるスタティ
ック型半導体記憶装置５００は、図１に示す電圧供給回
路７２に代えて図８に示す電圧供給回路７６を用いる。

【０１２３】図８を参照して、電圧供給回路７６は、Ｐ
チャネルＭＯＳトランジスタ７２０，７６３と、外部電
源電圧制御回路７６１と、インバータ７６２と、Ｎチャ
ネルＭＯＳトランジスタ７６４とを備える。並列接続さ
れたＰチャネルＭＯＳトランジスタ７６３およびＮチャ
ネルＭＯＳトランジスタ７６４は、外部電源電圧制御回
路７６１に直列に接続される。そして、外部電源電圧制
御回路７６１は、電源ノード７２２に接続され、並列接
続されたＰチャネルＭＯＳトランジスタ７６３およびＮ
チャネルＭＯＳトランジスタ７６４は、内部電源線６に
接続される。また、ＰチャネルＭＯＳトランジスタ７２
０は、電源ノード７２２と内部電源線６との間に配置さ
れ、外部電源電圧制御回路７６１と、ＰチャネルＭＯＳ
トランジスタ７６３およびＮチャネルＭＯＳトランジス
タ７６４とに対して並列に接続される。

【０１２４】ＰチャネルＭＯＳトランジスタ７２０およ
びＮチャネルＭＯＳトランジスタ７６４は、内部書込信
号ＷＥｉをゲート端子に受け、オン・オフされる。Ｐチ
ャネルＭＯＳトランジスタ７６３は、内部書込信号ＷＥ
ｉがインバータ７６２で反転された信号をゲート端子に
受け、オン・オフされる。

【０１２５】メモリセル１２１〜１２４へデータを書込
むとき、すなわち、Ｈレベルの内部書込信号ＷＥｉが電
圧供給回路７６へ入力されたとき、ＰチャネルＭＯＳト
ランジスタ７２０はオフされ、ＰチャネルＭＯＳトラン
ジスタ７６３およびＮチャネルＭＯＳトランジスタ７６
４がオンされる。そして、外部電源電圧制御回路７６１
は、後述する方法により外部電源電圧ＶＣＣのレベルに
応じた電圧を内部電源線６へ出力する。

【０１２６】また、メモリセル１２１〜１２４からデー
タを読出すとき、すなわち、Ｌレベルの内部書込信号Ｗ
Ｅｉが電圧供給回路７６へ入力されるとき、Ｐチャネル
ＭＯＳトランジスタ７２０はオンされ、ＰチャネルＭＯ
Ｓトランジスタ７６３およびＮチャネルＭＯＳトランジ
スタ７６４がオフされる。そして、ＰチャネルＭＯＳト
ランジスタ７２０は電圧ＶＣＣを内部電源線６へ出力す
る。

【０１２７】図９を参照して、外部電源電圧制御回路７
６１は、抵抗７６５，７６７と、ＰチャネルＭＯＳトラ
ンジスタ７６８，７６９と、ＮチャネルＭＯＳトランジ
スタ７７０とを備える。抵抗７６５は、電源ノード７２
２と接地ノード７６６との間に３個直列に接続され、電
源ノード７２２に供給された外部電源電圧ＶＣＣを分圧
する。

【０１２８】ＰチャネルＭＯＳトランジスタ７６８は、
電源ノード７２２と接地ノード７６６との間に抵抗７６
７，７６７と直列に接続される。また、ＰチャネルＭＯ
Ｓトランジスタ７６８は、ノード７７２上の電圧をゲー
ト端子に受け、図２１のインバータ特性が消滅する下限
電圧Ｖｇｎよりも高い電圧がゲート端子に入力されると
オフされる。

【０１２９】ＰチャネルＭＯＳトランジスタ７６９とＮ
チャネルＭＯＳトランジスタ７７０とは、電源ノード７
２２とノード７７１との間に並列に接続される。また、
ＰチャネルＭＯＳトランジスタ７６９は、ノード７６３
上の電圧をゲート端子に受け、下限電圧Ｖｇｎよりも高
い電圧がゲート端子に入力されるとオフされる。Ｎチャ
ネルＭＯＳトランジスタ７７０は、常時、オンされてい
る。

【０１３０】下限電圧Ｖｇｎ以下の外部電源電圧ＶＣＣ
が電源ノード７２２に供給されると、ノード７７２上の
電圧は低いためＰチャネルＭＯＳトランジスタ７６８が
オンされ、ノード７６３には外部電源電圧ＶＣＣが供給
され、ＰチャネルＭＯＳトランジスタ７６９は、外部電
源電圧ＶＣＣをゲート端子に受ける。しかし、外部電源
電圧ＶＣＣが下限電圧Ｖｇｎよりも低いため、Ｐチャネ
ルＭＯＳトランジスタ７６９はオンし、ノード７７１に
外部電源電圧ＶＣＣを出力する。この場合、Ｎチャネル
ＭＯＳトランジスタ７７０もオンされているが、Ｎチャ
ネルＭＯＳトランジスタ７７０は、電圧ＶＣＣ−ＶＴＨ
（ＶＴＨはＮチャネルＭＯＳトランジスタ７７０のしき
い値）をノード７７１に出力するため、ノード７７１上
の電圧は電圧ＶＴＨとなる。

【０１３１】下限電圧Ｖｇｎ以上の外部電源電圧ＶＣＣ
が電源ノード７２２へ供給されると、ノード７７２は下
限電圧Ｖｇｎよりも低い電圧をＰチャネルＭＯＳトラン
ジスタ７６８へ印加するため、ＰチャネルＭＯＳトラン
ジスタ７６８はオンされ、ノード７６３は、外部電源電
圧ＶＣＣになる。そうすると、ノード７６３は、外部電
源電圧ＶＣＣをＰチャネルＭＯＳトランジスタ７６９の
ゲート端子に与えるため、ＰチャネルＯＳトランジスタ
７６９はオフされる。そして、ＮチャネルＭＯＳトラン
ジスタ７７０は、電圧ＶＣＣ−ＶＴＨをノード７７１へ
出力する。

【０１３２】したがって、外部電源電圧制御回路７６１
は、図１０に示すように外部電源電圧ＶＣＣが下限電圧
Ｖｇｎ以下のときＰチャネルＭＯＳトランジスタ７６９
によって外部電源電圧ＶＣＣをノード７７１へ出力し、
外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも高くなる
と、電圧ＶＣＣ−ＶＴＨをノード７７１へ出力する。

【０１３３】そうすると、再び図８を参照して、メモリ
セル１２１〜１２４へのデータの書込み時、外部電源電
圧制御回路７６１から内部電源線６へ電圧が出力される
が、外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときは
外部電源電圧ＶＣＣが内部電源線６へ出力され、外部電
源電圧ＶＣＣが下限電圧Ｖｇｎよりも高いときは電圧Ｖ
ＣＣ−ＶＴＨが内部電源線６へ出力される。そして、内
部電源線６に出力された電圧ＶＣＣまたはＶＣＣ−ＶＴ
Ｈは、メモリセル１２１〜１２４の電源ノード１へ供給
される。

【０１３４】その結果、メモリセル１２１〜１２４は、
外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときは、図
２４に示すインバータ特性に従って駆動され、外部電源
電圧ＶＣＣが下限電圧Ｖｇｎよりも高くなると、図２１
に示すインバータ特性に従って駆動される。外部電源電
圧ＶＣＣが下限電圧Ｖｇｎ以下のとき、メモリセル１２
１〜１２４のＮチャネルＭＯＳトランジスタ３ａ（また
は３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または
４ｂ）とのインバータ特性は消滅するが、ＮチャネルＭ
ＯＳトランジスタ４ａ（または４ｂ）とＰチャネルＭＯ
Ｓトランジスタ７ａ（または７ｂ）とのインバータ特性
は消滅しないため、メモリセル１２１〜１２４は、図２
４に示すインバータ特性に従って駆動される。

【０１３５】したがって、外部電源電圧ＶＣＣが下限電
圧Ｖｇｎ以下のときは、動作電圧が低いためメモリセル
１２３１〜１２４へデータを容易に書込むことができ、
スタティックノイズマージンＳＮＭが大きいためデータ
は消失されない。また、外部電源電圧ＶＣＣが下限電圧
Ｖｇｎよりも高いときは、動作電圧が高いためデータが
消失されることがなく、スタティックノイズマージンＳ
ＮＭが小さいため書込みマージンが大きくなる。

【０１３６】また、データの読出し時は、ＰチャネルＭ
ＯＳトランジスタ７２０によって電圧ＶＣＣがメモリセ
ル１２１〜１２４へ供給されるため、メモリセル１２１
〜１２４は、大きなスタティックノイズマージンＳＮＭ
を有するインバータ特性に従って駆動される。

【０１３７】その他は、実施の形態１の説明と同じであ
る。実施の形態５によれば、スタティック型半導体記憶
装置５００においては、データの書込み時、供給される
外部電源電圧ＶＣＣのレベルに応じてスタティックノイ
ズマージンＳＮＭの大きいインバータ特性またはスタテ
ィックノイズマージンＳＮＭの小さいインバータ特性に
従ってメモリセルが駆動され、データの読出し時、スタ
ティックノイズマージンＳＮＭの大きいインバータ特性
に従ってメモリセルが駆動されるので、外部電源電圧Ｖ
ＣＣが変動しても、安定してデータの書込みおよび読出
しを行なうことができる。

【０１３８】［実施の形態６］図１１を参照して、実施
の形態６によるスタティック型半導体記憶装置６００
は、図１に示すスタティック型半導体記憶装置１００の
駆動回路７０を駆動回路７０Ａに代え、信号生成回路１
５０を追加したものである。駆動回路７０Ａは、インバ
ータ７１と電圧供給回路７８とを含む。

【０１３９】信号生成回路１５０は、読出／書込バッフ
ァ５０からの読出／書込制御信号／ＷＥに基づいて、後
述する方法により内部書込信号ＷＬｉを生成し、駆動回
路７０Ａの電圧供給回路７８およびワード線ドライバ６
０へ出力する。

【０１４０】図１２を参照して、信号生成回路１５０
は、ワンショットマルチ１５１，１５２からなる。ワン
ショットマルチ１５１と、ワンショットマルチ１５２と
は、出力信号をＨレベルに保持する期間が異なる。

【０１４１】図１２，１４を参照して、信号生成回路１
５０における内部書込信号ＷＬｉの生成について生成す
る。アドレス信号とともに、そのアドレス信号によって
指定されるメモリセルにデータを書込むための期間、Ｌ
レベルを保持した読出／書込制御信号／ＷＥが入力され
る。そして、読出／書込バッファ５０は、Ｌレベルを保
持した読出／書込制御信号／ＷＥを信号生成回路１５０
へ出力する。そうすると、ワンショットマルチ１５１
は、読出／書込制御信号／ＷＥの立下りに同期してＨレ
ベルに立ち上がる信号ＷＥＭを生成し、ワンショットマ
ルチ１５２へ出力する。そして、ワンショットマルチ１
５２は、信号ＷＥＭの立下りに同期してＨレベルに立ち
上がる内部書込信号ＷＬｉを生成する。内部書込信号Ｗ
Ｌｉは、読出／書込制御信号／ＷＥがＬレベルを保持し
ている期間よりも短い期間、Ｈレベルを保持する。

【０１４２】図１３を参照して、電圧供給回路７８は、
図２に示す電圧供給回路７２にＮＡＮＤ７８１とインバ
ータ７８２とを追加したものである。ＮＡＮＤ７８１
は、内部書込信号ＷＥｉ，ＷＬｉを入力し、その２つの
信号の論理を取る。そして、インバータ７８２は、ＮＡ
ＮＤ７８１の出力信号を反転してＰチャネルＭＯＳトラ
ンジスタ７２０のゲート端子とＮチャネルＭＯＳトラン
ジスタ７２１のゲート端子とに与える。つまり、電圧供
給回路７８は、内部書込信号ＷＥｉと内部書込信号ＷＬ
ｉとが共にＨレベルのときＮチャネルＭＯＳトランジス
タ７２１をオンさせてメモリセル１２１〜１２４へ電圧
ＶＣＣ−ＶＴＨを供給する。

【０１４３】また、データの読出しモードに移行した場
合、読出／書込制御信号／ＷＥはＨレベルを保持するた
め、信号生成回路１５０はＨレベルの内部書込信号ＷＬ
ｉを出力する。そうすると、ＮＡＮＤ７８１は、Ｌレベ
ルの内部書込信号ＷＥｉおよびＨレベルの内部書込信号
ＷＬｉを入力し、Ｈレベルの信号を出力し、インバータ
７２１は、Ｌレベルの信号を出力する。そうすると、Ｎ
チャネルＭＯＳトランジスタ７２１はオフされ、Ｐチャ
ネルＭＯＳトランジスタ７２０はオンされて内部電源線
６に電圧ＶＣＣが出力される。

【０１４４】したがって、電圧供給回路７８は、データ
をメモリセル１２１〜１２４へ書込むとき、読出／書込
制御信号／ＷＥがＬレベルを保持する期間よりも短い期
間だけ、電圧ＶＣＣ−ＶＴＨをメモリセル１２１〜１２
４の電源ノード１へ供給し、小さいスタティックノイズ
マージンＳＮＭを有するインバータ特性に従ってメモリ
セル１２１〜１２４を駆動させ、データをメモリセル１
２１〜１２４から読出すときは、電圧ＶＣＣをメモリセ
ル１２１〜１２４の電源ノード１へ供給し、大きいスタ
ティックノイズマージンＳＮＭを有するインバータ特性
に従ってメモリセル１２１〜１２４を駆動させる。

【０１４５】再び、図１１を参照して、スタティック型
半導体記憶装置６００におけるデータの読出し動作およ
び書込み動作について説明する。読出し動作において
は、半導体記憶装置６００に入出力端子を介して外部か
らアドレス信号およびＨレベルの読出／書込制御信号／
ＷＥが入力される。行アドレスバッファ１０は、入力さ
れた行アドレス信号を行アドレスデコーダ３０へ出力
し、行アドレスデコーダ３０は行アドレス信号をデコー
ドしてワード線ドライバ６０へ出力する。

【０１４６】一方、信号生成回路１５０は、Ｈレベルの
読出／書込制御信号／ＷＥに基づいてＨレベルの内部書
込信号ＷＬｉを駆動回路７０Ａの電圧供給回路７８およ
びワード線ドライバ６０へ出力する。そうすると、ワー
ド線ドライバ６０は、Ｈレベルに保持された内部書込信
号ＷＬｉを受けて、行アドレスに対応するワード線をＨ
レベルに引き上げる。

【０１４７】列アドレスバッファ２０は、入力された列
アドレス信号を列アドレスデコーダ４０へ出力し、列ア
ドレスデコーダ４０は列アドレス信号をデコードして列
選択スイッチ１１０へ出力する。そして、列選択スイッ
チ１１０は、列アドレスに対応するビット線対ＢＬ１，
／ＢＬ１、ＢＬ２，／ＢＬ２、・・・をセンスアンプ９
０と接続する。

【０１４８】一方、読出／書込バッファ５０は、Ｈレベ
ルの読出／書込制御信号／ＷＥを駆動回路７０Ａのイン
バータ７１へ出力し、インバータ７１はＬレベルの内部
書込信号ＷＥｉを電圧供給回路７８へ出力する。そうす
ると、電圧供給回路７８は、Ｈレベルの内部書込信号Ｗ
ＬｉとＬレベルの内部書込信号ＷＥｉとに基づいて、上
述したように電圧ＶＣＣを内部電源線６を介してメモリ
セル１２１〜１２４へ供給する。そして、メモリセル１
２１〜１２４のうち、Ｈレベルに引き上げられたワード
線と、列選択スイッチ１１０によってセンスアンプ９０
に接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／
ＢＬ２、・・・とにつながったメモリセルは、スタティ
ックノイズマージンＳＮＭの大きいインバータ特性に従
って駆動され、記憶されたデータに対応する出力信号を
出力する。

【０１４９】センスアンプ９０は、出力された出力信号
を増幅して入出力バッファ１３０へ出力する。そして、
入出力バッファ１３０はデータを入出力端子を介して外
部へ出力する。

【０１５０】書込み動作においては、半導体記憶装置６
００に入出力端子を介して外部からアドレス信号および
Ｌレベルの読出／書込制御信号／ＷＥが入力される。行
アドレスバッファ１０は、入力された行アドレス信号を
行アドレスデコーダ３０へ出力し、行アドレスデコーダ
３０は行アドレス信号をデコードしてワード線ドライバ
６０へ出力する。

【０１５１】一方、信号生成回路１５０は、上述したよ
うにＬレベルの読出／書込制御信号／ＷＥに基づいて、
読出／書込制御信号／ＷＥがＬレベルを保持する期間よ
りも短い期間、Ｈレベルを保持する内部書込信号ＷＬｉ
を駆動回路７０Ａの電圧供給回路７８およびワード線ド
ライバ６０へ出力する。そうすると、ワード線ドライバ
６０は、Ｈレベルに保持された内部書込信号ＷＬｉを受
けて、内部書込信号ＷＬｉがＨレベルを保持する期間の
み行アドレスに対応するワード線をＨレベルに引き上げ
る。

【０１５２】列アドレスバッファ２０は、入力された列
アドレス信号を列アドレスデコーダ４０へ出力し、列ア
ドレスデコーダ４０は列アドレス信号をデコードして列
選択スイッチ１１０へ出力する。そして、列選択スイッ
チ１１０は、列アドレスに対応するビット線対ＢＬ１，
／ＢＬ１、ＢＬ２，／ＢＬ２、・・・を書込ドライバ８
０と接続する。

【０１５３】一方、読出／書込バッファ５０は、Ｌレベ
ルの読出／書込制御信号／ＷＥを駆動回路７０Ａのイン
バータ７１へ出力し、インバータ７１はＨレベルの内部
書込信号ＷＥｉを電圧供給回路７８へ出力する。そうす
ると、電圧供給回路７８は、上述した方法によって内部
書込信号ＷＬｉがＨレベルを保持する期間のみ、外部電
源電圧ＶＣＣ−ＶＴＨを内部電源線６を介してメモリセ
ル１２１〜１２４へ供給する。そして、メモリセル１２
１〜１２４のうち、Ｈレベルに引き上げられたワード線
と、列選択スイッチ１１０によって書込ドライバ８０に
接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／Ｂ
Ｌ２、・・・とにつながったメモリセルは、スタティッ
クノイズマージンＳＮＭの小さいインバータ特性に従っ
て駆動される。

【０１５４】入出力バッファ１３０は、入出力端子を介
して入力したデータをセンスアンプ９０へ出力し、増幅
されたデータをセンスアンプ９０から受け取る。そし
て、入出力バッファ１３０は、増幅されたデータを書込
ドライバ８０へ出力する。そうすると、書込ドライバ８
０は、入力したデータを列選択スイッチ１１０によって
接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／Ｂ
Ｌ２、・・・へ書込む。そして、データが書込まれたビ
ット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・
につながったメモリセルは、小さいスタティックノイズ
マージンＳＮＭを有するインバータ特性に従って駆動さ
れているため、ビット線対ＢＬ１，／ＢＬ１、ＢＬ２，
／ＢＬ２、・・・上のデータはメモリセルに容易に書込
まれる。この場合、メモリセル１２１〜１２４が小さい
スタティックノイズマージンＳＮＭを有するインバータ
特性に従って駆動される期間と、ワード線がＨレベルに
引き上げられる期間とは一致する。

【０１５５】上記においては、実施の形態１における電
圧供給回路７２を用いた例について説明したが、実施の
形態６においては、これに限らず、電圧供給回路７２に
代えて実施の形態２における電圧供給回路７３、実施の
形態３における電圧供給回路７４、実施の形態４におけ
る電圧供給回路７５、および実施の形態５における電圧
供給回路７６を用いて電圧供給回路７８を構成しても良
い。

【０１５６】これらの電圧供給回路７２〜７６を用いて
電圧供給回路７８を構成した場合にも内部書込信号ＷＬ
ｉがＨレベルを保持する期間のみ、小さいスタティック
ノイズマージンＳＮＭを有するインバータ特性に従って
メモリセルを駆動できる。

【０１５７】実施の形態６によれば、スタティック型半
導体記憶装置６００は、データの書込みモード期間を示
す読出／書込制御信号／ＷＥがＬレベルを保持する期間
よりも短い期間のみ、小さいスタティックノイズマージ
ンＳＮＭを有するインバータ特性に従ってメモリセルを
駆動するので、書込みマージンを大きくできるとともに
半導体記憶装置の低消費化を図ることができる。

【０１５８】［実施の形態７］図１５を参照して、実施
の形態７によるスタティック型半導体記憶装置７００
は、図１１に示すスタティック型半導体記憶装置６００
の信号生成回路１５０を信号生成回路１５０Ａに代えた
ものであり、その他は半導体記憶装置６００と同じであ
る。

【０１５９】信号生成回路１５０Ａは、読出／書込制御
信号／ＷＥに基づいて内部書込信号ＷＬｉ，ＷＬＳｉを
生成し、内部書込信号ＷＬｉをワード線ドライバ６０へ
出力し、内部書込信号ＷＬＳｉを駆動回路７０Ａの電圧
供給回路７８へ出力する。その他は、半導体記憶装置６
００と同じである。

【０１６０】図１６を参照して、信号生成回路１５０Ａ
は、ワンショットマルチ１５１，１５２，１５３から成
る。ワンショットマルチ１５１，１５２については、実
施の形態６の説明と同じである。ワンショットマルチ１
５３は、ワンショットマルチ１５１，１５２とは異なる
期間、出力信号をＨレベルに保持する。

【０１６１】図１６，１７を参照して、信号生成回路１
５０Ａにおける内部書込信号ＷＬｉ，ＷＬＳｉの生成に
ついて説明する。アドレス信号とともに、そのアドレス
信号によって指定されるメモリセルにデータを書込むた
めの期間、Ｌレベルを保持した読出／書込制御信号／Ｗ
Ｅが入力される。そして、読出／書込バッファ５０は、
Ｌレベルを保持した読出／書込制御信号／ＷＥを信号生
成回路１５０へ出力する。そうすると、ワンショットマ
ルチ１５１は、読出／書込制御信号／ＷＥの立下りに同
期してＨレベルに立ち上がる信号ＷＥＭを生成し、ワン
ショットマルチ１５２，１５３へ出力する。そして、ワ
ンショットマルチ１５２は、信号ＷＥＭの立下りに同期
してＨレベルに立ち上がる内部書込信号ＷＬｉを生成す
る。また、ワンショットマルチ１５３は、信号ＷＥＭの
立下りに同期してＨレベルに立ち上がる内部書込信号Ｗ
ＬＳｉを生成する。内部書込信号ＷＬｉは、読出／書込
制御信号／ＷＥがＬレベルを保持している期間よりも短
い期間、Ｈレベルを保持する。また、内部書込信号ＷＬ
Ｓｉは、読出／書込制御信号／ＷＥがＬレベルを保持し
ている期間よりも短く、かつ、データをメモリセル１２
１〜１２４へ実際に書込む期間、Ｈレベルを保持する。

【０１６２】一方、データの読出し時、信号生成回路１
５０Ａは、Ｈレベルの読出／書込制御信号／ＷＥが入力
される。そうすると、ワンショットマルチ１５１は、Ｈ
レベルの信号ＷＥＭを出力する。そして、ワンショット
マルチ１５２，１５３もＨレベルの内部書込信号ＷＬ
ｉ，ＷＬＳｉを出力する。

【０１６３】そうすると、メモリセル１２１〜１２４へ
のデータの書込み時、電圧供給回路７８は、Ｈレベルの
内部書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳ
ｉとが入力され、ワード線ドライバ６０は、Ｈレベルの
内部書込信号ＷＬｉが入力される。そして、電圧供給回
路７８は、Ｈレベルの内部書込信号ＷＥｉと、Ｈレベル
の内部書込信号ＷＬＳｉとに基づいて、実際にデータを
書込む期間のみ、ＮチャネルＭＯＳトランジスタ７２１
によって電圧ＶＣＣ−ＶＴＨをメモリセル１２１〜１２
４の電源ノード１へ供給する。また、ワード線ドライバ
６０は、内部書込信号ＷＬｉがＨレベルの期間のみ、行
アドレスに対応するワード線をＨレベルに引き上げる。
これによって、実際にメモリセル１２１〜１２４にデー
タが書込まれる期間のみメモリセル１２１〜１２４をス
タティックノイズマージンＳＮＭが小さいインバータ特
性に従って駆動できる。

【０１６４】一方、メモリセル１２１〜１２４からのデ
ータの読出し時、電圧供給回路７８は、Ｌレベルの内部
書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳｉと
が入力され、ワード線ドライバ６０は、Ｈレベルの内部
書込信号ＷＬｉが入力される。そして、電圧供給回路７
８は、Ｌレベルの内部書込信号ＷＥｉと、Ｈレベルの内
部書込信号ＷＬＳｉとに基づいて、ＰチャネルＭＯＳト
ランジスタ７２０によって電圧ＶＣＣをメモリセル１２
１〜１２４の電源ノード１へ供給する。また、ワード線
ドライバ６０は、内部書込信号ＷＬｉがＨレベルの期間
のみ、行アドレスに対応するワード線をＨレベルに引き
上げる。これによって、メモリセル１２１〜１２４から
データが読出される期間、メモリセル１２１〜１２４を
スタティックノイズマージンＳＮＭが大きいインバータ
特性に従って駆動できる。

【０１６５】スタティック型半導体記憶装置７００にお
けるデータの読出動作および書込動作は実施の形態６と
同じである。

【０１６６】上記においては、実施の形態１における電
圧供給回路７２を用いた例について説明したが、実施の
形態７においては、これに限らず、電圧供給回路７２に
代えて実施の形態２における電圧供給回路７３、実施の
形態３における電圧供給回路７４、実施の形態４におけ
る電圧供給回路７５、および実施の形態５における電圧
供給回路７６を用いて電圧供給回路７８を構成しても良
い。

【０１６７】これらの電圧供給回路７２〜７６を用いて
電圧供給回路７８を構成した場合にも内部書込信号ＷＬ
ＳｉがＨレベルを保持する期間のみ、小さいスタティッ
クノイズマージンＳＮＭを有するインバータ特性に従っ
てメモリセルを駆動できる。

【０１６８】実施の形態７によれば、スタティック型半
導体記憶装置６００は、データの書込みモード期間を示
す読出／書込制御信号／ＷＥがＬレベルを保持する期間
よりも短い、実際にデータを書込む期間のみ、小さいス
タティックノイズマージンＳＮＭを有するインバータ特
性に従ってメモリセルを駆動するので、書込みマージン
を大きくできるとともに半導体記憶装置のさらに低消費
化を図ることができる。

【０１６９】［実施の形態８］最近、スタティック型半
導体記憶装置の大容量化が進み、セルアレイが複数存在
する。そこで、図１８に示すように複数のメモリセルを
複数のブロックＢＬＫ１，ＢＬＫ２，・・・，ＢＬＫｎ
に分割し、各ブロックＢＬＫ１，ＢＬＫ２，・・・，Ｂ
ＬＫｎに対応するように駆動回路９０１，９０２，・・
・，９０ｎを設ける。各駆動回路９０１，９０２，・・
・，９０ｎは、外部電源線５と接続されており、外部電
源電圧ＶＣＣが供給される。

【０１７０】各駆動回路９０１，９０２，・・・，９０
ｎは、実施の形態１〜実施の形態５までに示した電圧供
給回路７２〜７６を含む。各駆動回路９０１，９０２，
・・・，９０ｎが実施の形態１〜３，５に示した電圧供
給回路７２〜７４，７６を含む場合、外部電源線５を介
して外部電源電圧ＶＣＣが供給される。そして、各駆動
回路９０１，９０２，・・・，９０ｎの電圧供給回路７
２〜７４，７６の各々は、メモリセルの電源ノード１へ
電圧ＶＣＣまたはＶＣＣ−ＶＴＨを供給し、スタティッ
クノイズマージンＳＮＭが小さいインバータ特性または
スタティックノイズマージンが大きいインバータ特性に
従って対応するブロックに含まれるメモリセルを駆動す
る。

【０１７１】また、各駆動回路９０１，９０２，・・
・，９０ｎが実施の形態４に示した電圧供給回路７５を
含む場合、外部電源線５を介して接地電圧ＧＮＤが供給
される。そして、各駆動回路９０１，９０２，・・・，
９０ｎの電圧供給回路７５は、メモリセルの接地ノード
８へ電圧ＧＮＤまたはＧＮＤ＋ＶＴＨを供給し、スタテ
ィックノイズマージンＳＮＭが小さいインバータ特性ま
たはスタティックノイズマージンが大きいインバータ特
性に従って対応するブロックに含まれるメモリセルを駆
動する。

【０１７２】また、各駆動回路９０１，９０２，・・
・，９０ｎは、ブロック選択信号ＢＬＳ１〜ＢＬＳｎに
よって対応するブロックＢＬＫ１〜ＢＬＫｎが選択され
たことに伴って、対応するブロックＢＬＫ１〜ＢＬＫｎ
に含まれるメモリセルを異なるインバータ特性に従って
駆動する。

【０１７３】図１９を参照して、たとえば、各駆動回路
９０１，９０２，・・・，９０ｎが実施の形態１におけ
る電圧供給回路７２を含む場合、各駆動回路９０１，９
０２，・・・，９０ｎは電圧供給回路７２と、ＮＡＮＤ
８０１と、インバータ８０２とを備える。ＮＡＮＤ８０
１は、内部書込信号ＷＥｉとブロック選択信号ＢＬＳ１
〜ＢＬＳｎとを入力する。そして、データの書込み時、
Ｈレベルの内部書込信号ＷＥｉと、対応するブロックＢ
ＬＫ１〜ＢＬＫｎが選択されたことを示すＨレベルのブ
ロック選択信号とが入力されると、ＮＡＮＤ８０１は、
Ｌレベルの信号を出力し、インバータ８０２はＨレベル
の信号を出力する。したがって、電圧供給回路７２はＮ
チャネルＭＯＳトランジスタ７２１によって電圧ＶＣＣ
−ＶＴＨを内部電源線６へ出力する。そうすると、対応
するブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセル
は、スタティックノイズマージンＳＮＭが小さいインバ
ータ特性に従って駆動され、書込みマージンが大きくな
る。

【０１７４】また、対応するブロックＢＬＫ１〜ＢＬＫ
ｎが選択されていないとき、ＮＡＮＤ８０１はＬレベル
のブロック選択信号ＢＬＳ１〜ＢＬＫｎが入力されるた
め、Ｈレベルの信号を出力し、インバータ８０２はＬレ
ベルの信号を出力する。その結果、電圧供給回路７２
は、ＰチャネルＭＯＳトランジスタ７２０によって電圧
ＶＣＣを内部電源線６へ出力する。そうすると、対応す
るブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルに
は、外部電源電圧ＶＣＣが供給される。したがって、そ
のブロックに含まれるメモリセルはデータを消失するこ
とがなく、安定している。

【０１７５】データの読出し時、ＮＡＤＮ８０１は、Ｌ
レベルの内部書込信号ＷＥｉが入力されるため、対応す
るブロックＢＬＫ１〜ＢＬＫｎが選択されているか否か
に拘わらず、すなわち、ブロック選択信号ＢＬＳ１〜Ｂ
ＬＳｎがＨレベルかＬレベルかに拘わらず、Ｈレベルの
信号を出力し、インバータ８０２はＬレベルの信号を出
力する。そうすると、上述したように電圧供給回路７２
は、ＰチャネルＭＯＳトランジスタ７２０によって電圧
ＶＣＣを内部電源線６へ出力する。そして、対応するブ
ロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルには、
外部電源電圧ＶＣＣが供給される。したがって、対応す
るブロックがデータの読出しにおいて選択されていると
きは、そのブロックに含まれるメモリセルは、スタティ
ックノイズマージンＳＮＭが大きいインバータ特性に従
って駆動されてデータの読出しが行われる。データの読
出しモードにおいて、対応するブロックが選択されてい
ないときは、そのブロックに含まれるメモリセルはデー
タを消失することがなく、安定している。

【０１７６】他の電圧供給回路７３〜７６を用いた場合
も同様である。したがって、電圧供給回路７２〜７６に
よる対応するブロックに含まれるメモリセルへの電圧の
供給をブロック選択信号と関連させることによって、対
応するブロックに含まれるメモリセルをデータの書込み
またはデータの読出しに適したインバータ特性に従って
正確に駆動することができる。

【０１７７】実施の形態８によれば、各ブロックに対応
して設けられた各駆動回路は、対応するブロックが選択
されると、そのブロックに含まれるメモリセルをスタテ
ィックノイズマージンが小さいインバータ特性またはス
タティックノイズマージンが大きいインバータ特性に従
って駆動するので、データの書込み時、およびデータの
読出しを正確に行なうことできる。

【０１７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１７９】

【発明の効果】本発明によれば、スタティック型半導体
記憶装置は、データの書込み時、小さいスタティックノ
イズマージンＳＮＭを有するインバータ特性に従ってメ
モリセルを駆動するための電圧ＶＣＣ−ＶＴＨをメモリ
セルに供給し、データの読出し時、大きいスタティック
ノイズマージンＳＮＭを有するインバータ特性に従って
メモリセルを駆動するための電圧ＶＣＣをメモリセルに
供給するので、メモリセルを安定に駆動し、かつ、デー
タの書込みマージンを大きくできる。

【図面の簡単な説明】

【図１】 実施の形態１によるスタティック型半導体記
憶装置の概略ブロック図である。

【図２】 図１に示す半導体記憶装置における電圧供給
回路の回路図である。

【図３】 実施の形態２によるスタティック型半導体記
憶装置の電圧供給回路の回路図である。

【図４】 実施の形態３によるスタティック型半導体記
憶装置の電圧供給回路の回路図である。

【図５】 実施の形態４によるスタティック型半導体記
憶装置の電圧供給回路の回路図である。

【図６】 図５に示す電圧供給回路により電圧が供給さ
れたときのメモリセルのインバータ特性図である。。

【図７】 スタティック型半導体記憶装置の概略ブロッ
ク図である。

【図８】 実施の形態５によるスタティック型半導体記
憶装置の電圧供給回路の回路図である。

【図９】 図８の電圧供給回路に含まれる外部電源電圧
制御回路の回路図である。

【図１０】 図８の電圧供給回路に含まれる外部電源電
圧制御回路が出力する電圧の特性図である。

【図１１】 実施の形態６によるスタティック型半導体
記憶装置の概略ブロック図である。

【図１２】 図１１に示すスタティック型半導体記憶装
置の信号生成回路のブロック図である。

【図１３】 図１１に示すスタティック型半導体記憶装
置の電圧供給回路の回路図である。

【図１４】 図１１に示すスタティック型半導体記憶装
置における信号のタイミングチャート図である。

【図１５】 実施の形態７によるスタティック型半導体
記憶装置の概略ブロック図である。

【図１６】 図１５に示すスタティック型半導体記憶装
置における信号生成回路のブロック図である。

【図１７】 図１５に示すスタティック型半導体記憶装
置における信号のタイミングチャート図である。

【図１８】 実施の形態８によるスタティック型半導体
記憶装置のブロック構成図である。

【図１９】 図１８に示すスタティック型半導体記憶装
置の駆動回路の回路図である。

【図２０】 高抵抗負荷型のメモリセルの回路図であ
る。

【図２１】 図２０に示すメモリセルのインバータ特性
図である。

【図２２】 高抵抗負荷型のメモリセルの他の回路図で
ある。

【図２３】 フルＣＭＯＳ型のメモリセルの回路図であ
る。

【図２４】 図２３に示すメモリセルのインバータ特性
図である。

【図２５】 フルＣＭＯＳ型のメモリセルの他の回路図
である。

【符号の説明】

１，７２２ 電源ノード、２ａ，２ｂ，７３１，７６
５，７６７ 抵抗、５外部電源線、６ 内部電源線、１
０ 行アドレスバッファ、３ａ，３ｂ，４ａ，４ｂ，１
３ａ，１３ｂ，１４１〜１４４，７２１，７５１，７６
４，７７０ ＮチャネルＭＯＳトランジスタ、７ａ，７
ｂ，７２０，７５２，７６３，７６８，７６９ Ｐチャ
ネルＭＯＳトランジスタ、８，７５０，７６６ 接地ノ
ード、１４ａ Ｉ／Ｏ線、２０ 列アドレスバッファ、
３０ 行アドレスデコーダ、４０列アドレスデコーダ、
５０ 読出／書込バッファ、６０ ワード線ドライバ、
７０，７０Ａ，９０１〜９０ｎ 駆動回路、７１，７４
２，７５３，７６２，７８２，８０２ インバータ、７
２，７３，７４，７５，７６，７８ 電圧供給回路、８
０ 書込ドライバ、９０ センスアンプ、１００〜６０
０ 半導体記憶装置、１１０ 列選択スイッチ、１２０
〜１２４ メモリセル、１３０ 入出力バッファ、１５
０，１５０Ａ 信号生成回路、１５１〜１５３ ワンシ
ョットマルチ、７４１ Ｐチャネル薄膜トランジスタ、
７６１ 外部電源電圧制御回路、７６３，７７１，７７
２ ノード、７８１，８０１ ＮＡＮＤ。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 第１のスタティックノイズマージンを有
   する第１のインバータ特性または前記第１のスタティッ
   クノイズマージンよりも大きい第２のスタティックノイ
   ズマージンを有する第２のインバータ特性に従って駆動
   される複数のメモリセルと、 前記複数のメモリセルの各々にデータを書込むとき、前
   記第１のインバータ特性に従って前記複数のメモリセル
   の各々を駆動させ、前記複数のメモリセルの各々からデ
   ータを読出すとき、前記第２のインバータ特性に従って
   前記複数のメモリセルの各々を駆動させる駆動回路とを
   備え、 前記複数のメモリセルの各々は、 第１の導電型の第１の駆動用トランジスタおよび第２の
   導電型の第１の負荷用トランジスタからなる第１のイン
   バータならびに第１の導電型の第２の駆動用トランジス
   タおよび第２の導電型の第２の負荷用トランジスタから
   なる第２のインバータを有するフリップフロップ回路
   と、 前記第１のインバータの出力ノードに接続される第１の
   導電型の第１のアクセストランジスタと、 前記第２のインバータの出力ノードに接続される第１の
   導電型の第２のアクセストランジスタとを含む、スタテ
   ィック型半導体記憶装置。
2. 【請求項２】 前記駆動回路は、前記複数のメモリセル
   の各々にデータを書込むとき、前記第１のインバータ特
   性に従って駆動させるための第１の電圧を前記複数のメ
   モリセルの各々に供給し、前記複数のメモリセルの各々
   からデータを読出すとき、前記第２のインバータ特性に
   従って駆動させるための第２の電圧を前記複数のメモリ
   セルの各々に供給する、請求項１に記載のスタティック
   型半導体記憶装置。
3. 【請求項３】 前記駆動回路は、前記第１および第２の
   電圧を前記各メモリセルの高電圧ノードへ供給する、請
   求項２に記載のスタティック型半導体記憶装置。
4. 【請求項４】 前記駆動回路は、 書込み信号の活性化に伴って第１の活性化信号を生成
   し、前記書込み信号の不活性化に伴って第２の活性化信
   号を生成する活性化信号生成回路と、 前記複数のメモリセルの各々にデータを書込むとき、前
   記第１の活性化信号に基づいて前記第１の電圧を前記複
   数のメモリセルの各々に供給し、前記複数のメモリセル
   の各々からデータを読出すとき、前記第２の活性化信号
   に基づいて前記第２の電圧を前記複数のメモリセルの各
   々に供給する電圧供給回路とを含み、 前記電圧供給回路は、 外部電源電圧が供給される外部電源線と、 前記複数のメモリセルの各々の高電圧ノードに接続され
   た内部電源線と、 前記外部電源線と前記内部電源線との間に接続され、前
   記第１の活性化信号を受けて前記第１の電圧を前記内部
   電源線に供給する第１の導電型の第１の電圧供給用トラ
   ンジスタと、 前記外部電源線と前記内部電源線との間に前記第１の電
   圧供給用トランジスタと並列接続され、前記第２の活性
   化信号を受けて前記第２の電圧を前記内部電源線に供給
   する第２の導電型の第２の電圧供給用トランジスタとか
   ら成る、請求項３に記載のスタティック型半導体記憶装
   置。
5. 【請求項５】 前記駆動回路は、前記第１および第２の
   電圧を前記各メモリセルの低電圧ノードへ供給する、請
   求項２に記載のスタティック型半導体記憶装置。
6. 【請求項６】 前記駆動回路は、 書込み信号の活性化に伴って第１の活性化信号を生成
   し、前記書込み信号の不活性化に伴って第２の活性化信
   号を生成する活性化信号生成回路と、 前記複数のメモリセルの各々にデータを書込むとき、前
   記第１の活性化信号に基づいて前記第１の電圧を前記複
   数のメモリセルの各々に供給し、前記複数のメモリセル
   の各々からデータを読出すとき、前記第２の活性化信号
   に基づいて前記第２の電圧を前記複数のメモリセルの各
   々に供給する電圧供給回路とを含み、 前記電圧供給回路は、 接地電圧が供給される接地ノードと、 前記複数のメモリセルの各々の低電圧ノードに接続され
   た内部電源線と、 前記接地ノードと前記内部電源線との間に接続され、前
   記第１の活性化信号を受けて前記第１の電圧を前記内部
   電源線に供給する第２の導電型の第３の電圧供給用トラ
   ンジスタと、 前記接地ノードと前記内部電源線との間に前記第３の電
   圧供給用トランジスタと並列接続され、前記第２の活性
   化信号を受けて前記第２の電圧を前記内部電源線に供給
   する第１の導電型の第４の電圧供給用トランジスタとか
   ら成る、請求項６に記載のスタティック型半導体記憶装
   置。
7. 【請求項７】 前記駆動回路は、 前記複数のメモリセルの各々にデータを書込むとき、前
   記各メモリセルの負荷を前記第１のインバータ特性に従
   って駆動させるための第１の負荷に設定し、前記複数の
   メモリセルの各々からデータを読出すとき、前記各メモ
   リセルの負荷を前記第２のインバータ特性に従って駆動
   させるための第２の負荷に設定する、請求項１に記載の
   スタティック型半導体記憶装置。
8. 【請求項８】 前記駆動回路は、 書込み信号の活性化に伴って活性化信号を生成し、書込
   み信号の不活性化に伴って不活性化信号を生成する信号
   生成回路と、 前記複数のメモリセルの各々にデータを書込むとき、前
   記不活性化信号に基づいて前記第２の電圧を供給して前
   記各メモリセルの負荷を前記第１の負荷に設定し、前記
   複数のメモリセルの各々からデータを読出すとき、前記
   活性化信号に基づいて前記第２の電圧を供給して前記各
   メモリセルの負荷を前記第２の負荷に設定する電圧供給
   回路とを含む、請求項７に記載のスタティック型半導体
   記憶装置。
9. 【請求項９】 前記電圧供給回路は、 外部電源電圧が供給される外部電源線と、 前記複数のメモリセルの各々の高電圧ノードに接続され
   た内部電源線と、 前記外部電源線と前記内部電源線との間に接続され、前
   記活性化信号を受けて前記内部電源線に前記第２の電圧
   を供給し、前記各メモリセルの負荷を前記第２の負荷に
   設定する第２の導電型の電圧供給用トランジスタと、 前記外部電源線と前記内部電源線との間に前記電圧供給
   用トランジスタと並列接続され、前記不活性化信号によ
   って前記電圧供給用トランジスタが不活性化されること
   に伴って前記内部電源線に前記第２の電圧を供給し、前
   記各メモリセルの負荷を前記第１の負荷に設定する抵抗
   とから成る、請求項８に記載のスタティック型半導体記
   憶装置。
10. 【請求項１０】 前記駆動回路は、 書込み信号の活性化に伴って第１の活性化信号を生成
    し、書込み信号の不活性化に伴って第２の活性化信号を
    生成する活性化信号生成回路と、 前記複数のメモリセルの各々にデータを書込むとき、前
    記第１の活性化信号に基づいて前記第２の電圧を供給し
    て前記各メモリセルの負荷を前記第１の負荷に設定し、
    前記複数のメモリセルの各々からデータを読出すとき、
    前記第２の活性化信号に基づいて前記第２の電圧を供給
    して前記各メモリセルの負荷を前記第２の負荷に設定す
    る電圧供給回路とを含む、請求項７に記載のスタティッ
    ク型半導体記憶装置。
11. 【請求項１１】 前記電圧供給回路は、 外部電源電圧が供給される外部電源線と、 前記複数のメモリセルの各々の高電圧ノードに接続され
    た内部電源線と、 前記外部電源線と前記内部電源線との間に接続され、前
    記第１の活性化信号を受けて前記内部電源線に前記第２
    の電圧を供給し、前記各メモリセルの負荷を前記第１の
    負荷に設定する第２の導電型の薄膜トランジスタと、 前記外部電源線と前記内部電源線との間に前記薄膜トラ
    ンジスタと並列接続され、前記第２の活性化信号を受け
    て前記内部電源線に前記第２の電圧を供給し、前記各メ
    モリセルの負荷を前記第２の負荷に設定する第２の導電
    型の電圧供給用トランジスタとから成る、請求項１０に
    記載のスタティック型半導体記憶装置。
12. 【請求項１２】 第１のスタティックノイズマージンを
    有する第１のインバータ特性または前記第１のスタティ
    ックノイズマージンよりも大きい第２のスタティックノ
    イズマージンを有する第２のインバータ特性に従って駆
    動される複数のメモリセルと、 前記複数のメモリセルの各々にデータを書込むとき、供
    給される外部電源電圧に応じて前記第１のインバータ特
    性または前記第２のインバータ特性に従って前記複数の
    メモリセルの各々を駆動させる駆動回路とを備え、 前記複数のメモリセルの各々は、 第１の導電型の第１の駆動用トランジスタおよび第２の
    導電型の第１の負荷用トランジスタからなる第１のイン
    バータならびに第１の導電型の第２の駆動用トランジス
    タおよび第２の導電型の第２の負荷用トランジスタから
    なる第２のインバータを有するフリップフロップ回路
    と、 前記第１のインバータの出力ノードに接続される第１の
    導電型の第１のアクセストランジスタと、 前記第２のインバータの出力ノードに接続される第１の
    導電型の第２のアクセストランジスタとを含む、スタテ
    ィック型半導体記憶装置。
13. 【請求項１３】 前記駆動回路は、前記第１の駆動用ト
    ランジスタと前記第１のアクセストランジスタとのイン
    バータ特性、または前記第２の駆動用トランジスタと前
    記第２のアクセストランジスタとのインバータ特性が消
    滅する下限電圧よりも高い外部電源電圧が供給されたと
    き、前記複数のメモリセルの各々を前記第１のインバー
    タ特性に従って駆動し、前記下限電圧以下の外部電源電
    圧が供給されたとき、前記複数のメモリセルの各々を前
    記第２のインバータ特性に従って駆動する、請求項１２
    に記載のスタティック型半導体記憶装置。
14. 【請求項１４】 前記駆動回路は、 書込み信号の活性化に伴って、 前記下限電圧よりも高い外部電源電圧が供給されたと
    き、前記複数のメモリセルの各々を前記第１のインバー
    タ特性に従って駆動させるための第１の電圧を出力し、
    前記下限電圧以下の外部電源電圧が供給されたとき、前
    記複数のメモリセルの各々を前記第２のインバータ特性
    に従って動作させるための第２の電圧を出力する外部電
    源電圧制御回路を含む、請求項１３に記載のスタティッ
    ク型半導体記憶装置。
15. 【請求項１５】 前記駆動回路は、書込み信号が活性化
    される期間よりも短い期間、前記第１のインバータ特性
    に従って前記複数のメモリセルの各々を駆動させる、請
    求項１または請求項１２に記載のスタティック型半導体
    記憶装置。
16. 【請求項１６】 前記駆動回路は、書込み信号の活性化
    に伴ってデータがメモリセルに書込まれる期間だけ、前
    記第１のインバータ特性に従って前記複数のメモリセル
    の各々を駆動させる、請求項１または請求項１２に記載
    のスタティック型半導体記憶装置。
17. 【請求項１７】 前記複数のメモリセルは複数のブロッ
    クに分割され、 前記駆動回路は、前記複数のブロックに対応して設けら
    れる、請求項１または請求項１２に記載のスタティック
    型半導体記憶装置。
18. 【請求項１８】 前記駆動回路は、対応するブロックを
    選択するブロック選択信号の活性化に伴って前記第１の
    電圧を対応するブロックに含まれる複数のメモリセルに
    供給する、請求項１７に記載のスタティック型半導体記
    憶装置。