JP2010187020A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 第1インバータを構成する第1NMOSとこれに接続された第2NMOSとが形成された第1部分、第1インバータを構成する第1PMOS、第2インバータを構成する第2PMOSとが形成された第2部分と第2インバータを構成する第3NMOSと、これに接続された第4NMOSとが形成された第3部分の順に配置されたSRAMメモリセルを、前記第1方向および第2方向に複数行列状に配列してメモリセルアレイを構成する。複数の第1ビット線は、第2方向のメモリセルの列ごとに設けられ、第2NMOSにそれぞれ接続される。複数の第2ビット線は、第2方向のメモリセルの列ごとに設けられ、各メモリセルの第4NMOSにそれぞれ接続される。
【選択図】図4
Description
NA0〜NA3,N10,N11…NチャネルMOSFET、PA0,PA2、PB0〜PB3…PチャネルMOSFET、WL0〜WL3…ワード線、
WDP1〜WDP3…ライトデータ入力パス(ライトアンプ)、WCP…ライト系制御パス、LT…ラッチ回路、OB…出力回路、SA…センスアンプ、PC/EQ…プリチャージ&イコライズ回路、Q1〜Q6…MOSFET、BL,/BL…ビット線、RD,/RD…読み出しデータ線、WD,/WD…書き込みデータ線。
Claims (16)
- 第1のCMOSインバータを構成する第1のNMOSトランジスタと、前記第1のNMOSトランジスタに接続された第2のNMOSトランジスタとが形成された第1部分と、 前記第1のCMOSインバータを構成する第1のPMOSトランジスタと、第2のCMOSインバータを構成する第2のPMOSトランジスタとが形成された第2部分と
前記第2のCMOSインバータを構成する第3のNMOSトランジスタと、前記第3のNMOSトランジスタに接続された第4のNMOSトランジスタとが形成された第3部分とを有し、
第1の方向に向かって前記第1部分、前記第2部分、前記第3部分の順に配置されたSRAMメモリセルを、前記第1の方向および前記第1の方向に直交する第2の方向に複数行列状に配列されたメモリセルアレイと、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第2のNMOSトランジスタにそれぞれ接続された複数の第1ビット線と、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第4のNMOSトランジスタにそれぞれ接続された複数の第2ビット線と、
前記第1の方向のメモリセルの行ごとに設けられ、前記第1の方向の各メモリセルの前記第2のNMOSトランジスタのゲートおよび前記第4のNMOSトランジスタのゲートにそれぞれ接続された複数のワード線と、
電源電圧が供給される電源線と、
前記電源線に接続され、前記第2の方向のメモリセルの列ごとにそれぞれ設けられた複数の電源トランジスタと、
前記第2の方向のメモリセルの列ごとに設けられ、前記電源トランジスタと前記第2の方向のメモリセルの列の前記第1および第2のPMOSトランジスタにそれぞれ接続された複数のセル電源線と、
前記SRAMメモリセルにデータを書き込む書き込み回路とを有する、
半導体集積回路装置。 - 前記メモリセルアレイは、前記第2の方向のメモリセルの列として、第1と第2のメモリセル列を有し、
前記第1のメモリセル列の前記電源トランジスタのゲートに接続される配線と前記第2のメモリセル列の前記電源トランジスタのゲートに接続される配線とは、互いに独立して信号が与えられる配線である、
請求項1に記載の半導体集積回路装置。 - 前記電源トランジスタは、対応する列のメモリセルが読み出しの場合に比べ、書き込みの場合にトランジスタの抵抗が上げられる、
請求項1もしくは2に記載の半導体集積回路装置。 - 前記電源トランジスタのゲートに与えられる配線の信号により、書き込みの動作でその列のメモリセルが選択状態となる場合に、前記電源トランジスタの抵抗値を読出しの動作の場合に比べ高くする、
請求項2に記載の半導体集積回路装置。 - 前記電源トランジスタはP型MOSトランジスタである、
請求項1から4のいずれかに記載の半導体集積回路装置。 - スタティックメモリセルが行方向および列方向に複数配列され、
前記スタティックメモリセルは、
第1のNMOSFETと第1のPMOSFETで構成される第1のCMOSインバータと、
第2のNMOSFETと第2のPMOSFETで構成される第2のCMOSインバータと、
前記第1のNMOSFETの一方のソースドレインに一方のソースドレインが接続された第3のNMOSFETと、
前記第2のNMOSFETの一方のソースドレインに一方のソースドレインが接続された第4のNMOSFETとを有し、
前記第1および第3のNMOSFETが第1の領域に形成され、
前記第1および第2のPMOSFETが第2の領域に形成され、
前記第2および第4のNMOSFETが第3の領域に形成され、
前記行方向に前記第1、第2、第3の領域の順に配置され、
前記列方向のメモリセルの列ごとに設けられ、前記列方向のそれぞれのメモリセルの前記第3のNMOSFETの他方のソースドレインに接続された複数の第1ビット線と、
前記列方向のメモリセルの列ごとに設けられ、前記列方向のそれぞれのメモリセルの前記第4のNMOSFETの他方のソースドレインに接続された複数の第2ビット線と、
前記行方向のメモリセルの行ごとに設けられ、前記行方向のそれぞれのメモリセルの前記第3のNMOSFETのゲートおよび前記第4のNMOSFETのゲートに接続された複数のワード線と、
電源電圧を供給する電源線と、
前記電源線に接続され、前記列方向のメモリセルの列ごとに設けられた複数のMOSFETと、
前記列方向のメモリセルの列ごとに設けられ、前記MOSFETと前記列方向のそれぞれのメモリセルの列の前記第1および第2のPMOSFETに接続された複数のセル電源線と、
前記複数のワード線および複数のメモリセルの列から選択されたいずれかのメモリセルにデータを書き込む書き込み回路とを有する、
半導体集積回路装置。 - 前記メモリセルアレイは、第1のメモリセルの列と第2のメモリセルの列とを有し、
前記第1のメモリセルの列の前記MOSFETのゲートに接続される第1配線と前記第2のメモリセルの列の前記MOSFETのゲートに接続される前記第1配線とは異なる第2配線に接続された、
請求項6に記載の半導体集積回路装置。 - 前記MOSFETは、対応する列のメモリセルが読み出し動作の場合に比べ、書き込み動作の場合に高インピーダンスにされる、
請求項7もしくは8に記載の半導体集積回路装置。 - 前記MOSFETの第1および第2配線の信号は、書き込み動作においてその列のメモリセルが選択状態となる場合に前記MOSFETのインピーダンスを読出し動作の場合に比べ高くするよう制御される、
請求項7に記載の半導体集積回路装置。 - 前記MOSFETはP型MOSFETである、
請求項6から9のいずれかに記載の半導体集積回路装置。 - 第1のPウエルに第1のCMOSインバータを構成する第1のNMOSトランジスタと前記第1のNMOSトランジスタに接続された第2のNMOSトランジスタとが形成され、
Nウエルに前記第1のCMOSインバータを構成する第1のPMOSトランジスタと前記第2のCMOSインバータを構成する第2のPMOSトランジスタとが形成され、
第2のPウエルに第2のCMOSインバータを構成する第3のNMOSトランジスタと前記第3のNMOSトランジスタに接続された第4のNMOSトランジスタとが形成され、
第1の方向に向かって前記第1のPウエル、前記Nウエル、前記第2のPウエルの順に配置されるようSRAMメモリセルが構成され、前記第1の方向および前記第1の方向に直交する第2の方向に複数行列状に前記SRAMメモリセルが配列されたメモリセルアレイと、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第2のNMOSトランジスタにそれぞれ接続された複数の第1ビット線と、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第4のNMOSトランジスタにそれぞれ接続された複数の第2ビット線と、
前記第1の方向のメモリセルの行ごとに設けられ、前記第1の方向の各メモリセルの前記第2のNMOSトランジスタのゲートおよび前記第4のNMOSトランジスタのゲートにそれぞれ接続された複数のワード線と、
電源電圧が供給される電源線と、
前記電源線に接続され、前記第2の方向のメモリセルの列ごとに設けられた複数の電源トランジスタと、
前記第2の方向のメモリセルの列ごとに設けられ、前記電源回路と前記第2の方向のメモリセルの列の前記第1および第2のPMOSトランジスタに接続された複数のセル電源線と、
前記SRAMメモリセルにデータを書き込む書き込み回路とを有する、
半導体集積回路装置。 - 前記メモリセルアレイは、前記第2の方向のメモリセルの列として、第1と第2のメモリセル列を有し、
前記第1のメモリセル列の前記電源回路を制御する第1配線と前記第2のメモリセル列の前記電源回路を制御する第2配線とは個別に制御される、
請求項11に記載の半導体集積回路装置。 - 書き込み動作において、書き込みがされるメモリセルを有する選択メモリセル列の電源回路のインピーダンスが、書き込みされない非選択のメモリセル列の電源回路のインピーダンスに比べ高くされる、
請求項11もしくは12に記載の半導体集積回路装置。 - 前記第1および第2配線は、書き込み動作において、書き込みがされるメモリセルを有する選択メモリセル列の電源回路のインピーダンスを、書き込みされない非選択のメモリセル列の電源回路のインピーダンスに比べ高くなるよう制御される、
請求項12に記載の半導体集積回路装置。 - 前記電源トランジスタはP型MOSトランジスタである、
請求項11から14のいずれかに記載の半導体集積回路装置。 - 第1のCMOSインバータを構成する第1のNMOSトランジスタと、前記第1のNMOSトランジスタに接続された第2のNMOSトランジスタとが形成された第1部分と、 前記第1のCMOSインバータを構成する第1のPMOSトランジスタと、第2のCMOSインバータを構成する第2のPMOSトランジスタとが形成された第2部分と、
前記第2のCMOSインバータを構成する第3のNMOSトランジスタと、前記第3のNMOSトランジスタに接続された第4のNMOSトランジスタとが形成された第3部分とを有し、
第1の方向に向かって前記第1部分、前記第2部分、前記第3部分の順に配置されたSRAMメモリセルを、前記第1の方向および前記第1の方向に直交する第2の方向に複数行列状に配列されたメモリセルアレイと、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第2のNMOSトランジスタに接続された複数の第1ビット線と、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第4のNMOSトランジスタに接続された複数の第2ビット線と、
前記第1の方向のメモリセルの行ごとに設けられ、前記第1の方向の各メモリセルの前記第2のNMOSトランジスタのゲートおよび前記第4のNMOSトランジスタのゲートに接続された複数のワード線と、
前記SRAMメモリセルにデータを書き込む書き込み回路とを有する、
半導体集積回路装置。
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