JP2016033841A - 半導体装置 - Google Patents

Abstract

【課題】待機時の消費電力を抑制することが可能な半導体装置を提供する。【解決手段】第１導電型の第１のトランジスタＰ１は、電源電圧ＶＤＤが供給される第１のノードと第２のノードＶＳ１との間に接続され、アクティブサイクルの初期で前記第２のノードＶＳ１を電源電圧ＶＤＤに充電し、オフとされる。第１の論理回路ＩＶ１は、前記第２のノードＶＳ１に充電された電荷により駆動され、前記アクティブサイクルにおいて、入力信号／ＬＳに基づき前記電源電圧ＶＤＤより低い電圧Ｖｄｄを出力する。【選択図】図２

Description

本発明の実施形態は、例えばノーマリー・オフ・コンピューティングに適用される半導体装置に関する。

ノーマリー・オフ・コンピューティングは、不揮発性メモリと電源遮断（power gating）を用いて、待機時の電力消費を削減可能としている。不揮発性メモリとしては、ＭＲＡＭ（magnetoresistive random access memory）が適用されている。

ＭＲＡＭは、ノーマリーオフのデバイスであり、待機時にリークパスがないため、電力消費を抑制することができる。しかし、周辺回路には、リークパスが存在するため、待機時の消費電力を抑制することが困難であった。

尚、ＤＲＡＭにおいて、待機時の消費電力を低減する技術が開発されている（例えば特許文献１参照）。

特開平９−６４２９５号公報

本実施形態は、待機時の消費電力を抑制することが可能な半導体装置を提供しようとするものである。

本実施形態の半導体装置は、電源電圧が供給される第１のノードと第２のノードとの間に接続され、アクティブサイクルの初期でオンとされ、前記第２のノードを前記電源電圧に充電し、オフとされる第１導電型の第１のトランジスタと、前記第２のノードに充電された電荷により駆動され、前記アクティブサイクルにおいて、入力信号に基づき前記電源電圧より低い電圧を出力する第１の論理回路とを具備する。

第１の実施形態が適用される半導体装置の一例を示す構成図。 第１の実施形態に係るロウデコーダの一例を示す回路図。 ロウデコーダの動作を示す波形図。 第１の実施形態をカラムデコーダに適用した場合を示す回路図。 図４に示すカラムデコーダの動作の一例を示す波形図。 図４に示すカラムデコーダの動作の他の例を示す波形図。 第１の実施形態に適用されるパルス発生回路の一部を示す回路図。 図８（ａ）は従来のセンスアンプを示す回路図であり、図８（ｂ）は本実施形態に適用されるセンスアンプを示す回路図。 図９（ａ）（ｂ）は、第２の実施形態に係り、ＳＲＡＭを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの性能を示す図。 第３の実施形態が適用される論理回路の一例を概略的に示す回路図。 図１０に示す回路の動作を示す波形図。

以下、実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態が適用されるＭＲＡＭを用いた不揮発性メモリの一例を示している。メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルＭＣを有している。メモリセルアレイ１１の周辺には、ロウデコーダ１２及びリード／ライト回路１３が配置されている。

メモリセルアレイ１１において、各メモリセルＭＣは、第１、第２の磁気抵抗効果素子（以下、ＭＴＪ素子と称す）ＭＴＪ１、ＭＴＪ２と、第１、第２、第３のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｔ１、Ｔ２、Ｔ３により構成されている。各メモリセルＭＣは、同一構成であるため、ローカルワード線ＬＷＬ０に接続されたメモリセルＭＣについて構成を説明する。

第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、それぞれ参照層と、トンネルバリア層と、記憶層が積層された構成である。第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の参照層は、第１、第２のセレクタＳＬ１、ＳＬ２にそれぞれ接続されている。第１のセレクタＳＬ１は、カラム選択線ＣＯＬの信号に従って書き込み用グローバルビット線ＷＧＢＬｔとローカルビット線ＢＬｔの一方を選択する。第２のセレクタＳＬ２は、カラム選択線ＣＯＬの信号に従って書き込み用グローバルビット線ＷＧＢＬｃとローカルビット線ＢＬｃの一方を選択する。

第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の記憶層は、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を介して接続されている。第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２のゲート電極は、ワード線ＷＬ０に接続されている。

また、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２の接続ノードは、第４のＮＭＯＳトランジスタＴ４の電流通路の一端に接続されている。第４のＮＭＯＳトランジスタＴ４の電流通路の他端は接地され、ゲート電極には、信号ＧＤＳが供給されている。

さらに、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２の記憶層の相互間には、第３のＮＭＯＳトランジスタＴ３が第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２と並列に接続されている。第３のＮＭＯＳトランジスタＴ３のゲート電極には、信号ＷＳ０が供給されている。第３のＮＭＯＳトランジスタＴ３は、データの書き込み時、信号ＷＳ０により、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２と同時にオンとされ、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる書き込み電流の減少を防止する。

ロウデコーダ１２は、データの書き込み時、ワード線ＷＬ０、ＷＬ１、…及び信号ＷＳ０、ＷＳ１、…を選択的にハイレベルとし、メモリセルアレイ１１に配置された複数のメモリセルＭＣから書き込み対象の行を選択する。また、ロウデコーダ１２は、データの読み出し時、ワード線ＷＬ０、ＷＬ１、…及び信号ＧＤＳを選択的にハイレベルとし、メモリセルアレイ１１に配置された複数のメモリセルＭＣから読み出し対象の行を選択する。

リード／ライト回路１３は、データの書き込み時、書き込み用グローバルビット線ＷＧＢＬｔ、ＷＧＢＬｃに書き込みデータを供給し、データの読み出し時、メモリセルＭＣからローカルビット線ＢＬｔ、ＢＬｃに読み出されたデータを検知する。

（書き込み動作）
上記構成において、データの書き込み時、信号ＣＯＬが例えばハイレベルに設定され、セレクタＳＬ１、ＳＬ２により、書き込み用グローバルビット線ＷＧＢＬｔ、ＷＧＢＬｃが選択される。この後、ロウデコーダ１２により、ワード線ＷＬ０、信号ＷＳ０がハイレベルに設定される。また、信号ＧＤＳは、ローレベルに設定される。

例えば書き込み用グローバルビット線ＷＧＢＬｔのデータが“１”（ハイレベル）であり、書き込み用グローバルビット線ＷＧＢＬｃのデータが“０”（ローレベル、例えば負電圧）である場合において、ワード線ＷＬ０及び信号ＷＳ０がハイレベルに設定されることにより、トランジスタＴ１、Ｔ２、Ｔ３がオンとされる。このため、第１のＭＴＪ素子ＭＴＪ１、トランジスタＴ１、Ｔ２、Ｔ３、第２のＭＴＪ素子ＭＴＪ２を介して書き込み用グローバルビット線ＷＧＢＬｔ側から、書き込み用グローバルビット線ＷＧＢＬｃ側に電流が流れる。したがって、第１のＭＴＪ１にデータ“１”が書き込まれ、第２のＭＴＪ２にデータ“０”が書き込まれる。

一方、書き込み用グローバルビット線ＷＧＢＬｔのデータが“０”（ローレベル、例えば負電圧）であり、書き込み用グローバルビット線ＷＧＢＬｃのデータが“１”（ハイレベル）である場合、第２のＭＴＪ素子ＭＴＪ２にデータ“１”が書き込まれ、第１のＭＴＪ素子ＭＴＪ１にデータ“０”が書き込まれる。データ“１”が書き込まれたＭＴＪ素子の抵抗値は、データ“０”が書き込まれたＭＴＪ素子の抵抗値より大きく設定される。

（読み出し動作）
データの読み出し時、信号ＣＯＬが例えばローレベルに設定され、セレクタＳＬ１、ＳＬ２により、ビット線ＢＬｔ、ＢＬｃが選択される。ビット線ＢＬｔ、ＢＬｃは、共にハイレベルにプリチャージされる。この後、ロウデコーダ１２により、ワード線ＷＬ０、及び信号ＧＤＳがハイレベルに設定され、信号ＷＳ０がローレベルに設定される。このため、第１乃至第３のＮＭＯＳトランジスタＴ１〜Ｔ３がオンとされる。第１乃至第３のＮＭＯＳトランジスタＴ１〜Ｔ３がオンとなることにより、ローカルビット線ＢＬｔ、ＢＬｃの電荷が第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２及び第１乃至第３のＮＭＯＳトランジスタＴ１〜Ｔ３を介して流れる。

ここで、例えば第１のＭＴＪ素子ＭＴＪ１にデータ“０”が設定され、第２のＭＴＪ素子ＭＴＪ２にデータ“１”が設定されている場合、第２のＭＴＪ素子ＭＴＪ２の抵抗値が、第１のＭＴＪ素子ＭＴＪ１の抵抗値より大きく設定されている。このため、第１のＭＴＪ素子ＭＴＪ１と接地間に流れる電流が、第２のＭＴＪ素子ＭＴＪ２と接地間に流れる電流より多くなる。これらローカルビット線ＢＬｔ、ＢＬｃに流れる電流の差が後述するセンスアンプにより検知される。

ところで、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２により構成されたメモリセルＭＣを含むメモリセルアレイ１１は、電源を含まないため、リークパスは存在しない。一方、ロウデコーダ１２やリード／ライト回路１３は、電源を含みリークパスが存在する。このため、ロウデコーダ１２やリード／ライト回路１３におけるリーク電流の低減を図る必要がある。

（ロウデコーダの構成）
図２は、第１の実施形態に適用されるロウデコーダ１２の一部を示している。

図２において、電源ＶＤＤが供給されるノードと仮想電源ノードＶＳ１間には、パワースイッチとしてのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１が接続されている。このＰＭＯＳトランジスタＰ１のゲート電極には、パルス状の信号／ＰＳ１が供給される。仮想電源ノードＶＳ１と接地間には、キャパシタＣｐ１が接続されている。このキャパシタＣｐ１は、ＭＯＳキャパシタ、又はＭＯＳキャパシタと寄生容量により構成されている。

さらに、仮想電源ノードＶＳ１には、インバータ回路ＩＶ１が接続されている。このインバータ回路ＩＶ１は、仮想電源ノードＶＳ１から供給される電源により駆動される。このインバータ回路ＩＶ１の入力端には、図１に示すロウデコーダ１２のアドレスデコード部から信号／ＬＳが供給されている。このインバータ回路ＩＶ１の出力端には、ワード線ＷＬが接続されている。

（ロウデコーダの動作）
図３は、上記ロウデコーダの動作を示している。

図３において、ＭＲＡＭは、クロック信号ＣＬＫに同期してデータの書き込みや読み出しを実行する。ＭＲＡＭがアクティブサイクル（アクティブ状態とも言う）ＡＣＴに遷移した場合、アクティブサイクルの初期において、パルス状の信号／ＰＳ１が短時間、ハイレベルからローレベルに変化される。これにより、ＰＭＯＳトランジスタＰ１が短時間オンとされて、仮想電源ノードＶＳ１が電源電圧ＶＤＤに充電される。

信号／ＰＳ１がハイレベルに戻った後、信号／ＬＳがハイレベルからローレベルとされる。このため、インバータ回路ＩＶ１の出力端に接続されたワード線ＷＬがハイレベルとなる。

信号／ＬＳは、信号／ＰＳ１がハイレベルとなった後、ローレベルとされる。このため、インバータ回路ＩＶ１が反転するとき、ＰＭＯＳトランジスタＰ１による仮想電源ノードＶＳ１への電源供給は、既に断たれている。したがって、ワード線ＷＬは、仮想電源ノードＶＳ１の電荷を共有するため、ワード線ＷＬのレベルは、電源電圧ＶＤＤより低いＶｄｄとなる。換言すると、アクティブサイクルＡＣＴ毎に仮想電源ノードＶＳ１の電圧が電源電圧ＶＤＤより低下される。

上記のような動作が、ＭＲＡＭのアクティブサイクルＡＣＴにおいて繰り返され、信号／ＬＳがアドレスに従ってアクティブとされることにより、メモリセルＭＣが選択され、書き込み動作や読み出し動作が実行される。

一方、図３に示すように、上記アクティブサイクルＡＣＴが完了し、待機状態（ＳＴＢ）に遷移する場合、信号／ＬＳがハイレベルとされ、ワード線ＷＬはローレベルとされる。このとき、信号／ＰＳ１は既にハイレベルに保持されている。このため、ＰＭＯＳトランジスタＰ１は、オフ状態であり、仮想電源ノードＶＳ１への電源供給は断たれている。したがって、仮想電源ノードＶＳ１の電圧は、インバータ回路ＩＶ１を構成するＰＭＯＳトランジスタのゲートリーク、チャネルリーク、接合リークなどのリークパスを介して電荷が放電されることにより徐々に低下する。しかし、ＰＭＯＳトランジスタが完全にオフした状態において、リーク電流が遮断され、仮想電源ノードＶＳ１の電位は、接地電位より高い電位に保持される。すなわち、仮想電源ノードＶＳ１の電荷は、全て破棄されることなく、保持される。このため、アクティブ状態に復帰された場合、仮想電源ノードＶＳ１の電荷が再利用され、仮想電源ノードＶＳ１は高速に電源電圧ＶＤＤに充電される。

（リード／ライト回路１３）
図４は、第１の実施形態をリード／ライト回路１３のカラムデコーダに適用した場合を示している。

図４において、電源電圧ＶＤＤが供給されるノードと仮想電源ノードＶＳ２間には、パワースイッチとしてのＰチャネルＭＯＳトランジスタＰ２が接続されている。このＰＭＯＳトランジスタＰ２のゲート電極には、パルス状の信号／ＰＳ２が供給されている。仮想電源ノードＶＳ２と接地間には、キャパシタＣｐ２が接続されている。

さらに、仮想電源ノードＶＳ２には、インバータ回路ＩＶ２が接続されている。このインバータ回路ＩＶ２は、仮想電源ノードＶＳ２から供給される電源により駆動される。このインバータ回路ＩＶ２の入力端には、カラムデコーダの図示せぬアドレスデコード部から信号／ＣＯＬが供給されている。このインバータ回路ＩＶ２の出力には、カラム選択線ＣＯＬが接続されている。

（カラムデコーダの動作）
図５は、図４に示すカラムデコーダの動作を示している。図５に示す動作は、図３に示すロウデコーダの動作と基本的に同様である。例えばメモリセルＭＣからデータを読み出す際、クロック信号ＣＬＫに従って、ＭＲＡＭがアクティブサイクルＡＣＴとなると、アクティブサイクルの初期において、信号／ＰＳ２が短時間ハイレベルからローレベルに変化される。これにより、ＰＭＯＳトランジスタＰ２が短時間オンとされて、仮想電源ノードＶＳ２が電源電圧ＶＤＤに充電される。

信号／ＰＳ２がハイレベルに戻った後、信号／ＣＯＬがハイレベルからローレベルとされる。このため、インバータ回路ＩＶ２の出力端に接続されたカラム選択線ＣＯＬの電圧がハイレベルとなる。

信号／ＣＯＬは、信号／ＰＳ２がハイレベルとなった後、ローレベルとされる。このため、インバータ回路ＩＶ２が反転するとき、ＰＭＯＳトランジスタＰ２による仮想電源ノードＶＳ２への電源供給は、既に断たれている。したがって、チャージシェアにより、カラム選択線ＣＯＬの電圧がハイレベルとなると、仮想電源ノードＶＳ２の電圧は、電源電圧ＶＤＤより低いＶｄｄとなる。このように、アクティブサイクルＡＣＴ毎にカラム選択線ＣＯＬの電圧がハイレベルとされると、仮想電源ノードＶＳ２は、電源電圧ＶＤＤより低い電圧Ｖｄｄとなる。

カラム選択線ＣＯＬの電圧が電源電圧ＶＤＤより低い電圧Ｖｄｄに設定されることにより、セレクタＳＬ１、ＳＬ２を構成するＮＭＯＳトランジスタの電流駆動力が低下される。このため、例えばデータの読み出し時、ビット線ＢＬｔ、ＢＬｃに流れる電流を低減することができる。したがって、後述するように、クランプ回路を用いることなく、ビット線の電流を制限することができるため、リードディスターブを防止することが可能である。

一方、図５に示すように、上記アクティブサイクルＡＣＴが完了し、待機状態（ＳＴＢ）に遷移する場合、信号／ＣＯＬがハイレベルとされ、カラム選択線ＣＯＬはローレベルとされる。このとき、信号／ＰＳ２は既にハイレベルに保持されている。このため、ＰＭＯＳトランジスタＰ２はオフ状態であり、仮想電源ノードＶＳ２への電源供給は断たれている。したがって、仮想電源ノードＶＳ２の電位は、インバータ回路ＩＶ２を構成するＰＭＯＳトランジスタのゲートリーク、チャネルリーク、接合リークなどのリークパスを介して電荷が放電されることにより徐々に低下する。しかし、ＰＭＯＳトランジスタが完全にオフした状態において、リーク電流が遮断され、仮想電源ノードＶＳ２の電位は、接地電位より高い電位に保持される。すなわち、仮想電源ノードＶＳ２の電荷は、全て破棄されることなく、保持される。このため、アクティブサイクルに復帰された場合、仮想電源ノードＶＳ２の電荷が再利用され、仮想電源ノードＶＳ２は高速に電源電圧ＶＤＤに充電される。

ところで、半導体装置の製造プロセス、電源電圧、及び温度（以下、ＰＶＴと称す）のばらつきにより、トランジスタの電流駆動力が変化する。例えばＮＭＯＳトランジスタの閾値電圧が低く、電源電圧が高く、温度が低い場合、信号のパルス幅は狭くなり、ＮＭＯＳトランジスタの閾値電圧が高く、電源電圧が低く、温度が高い場合、信号のパルス幅は広くなる。

このように、ＰＶＴのばらつきにより、例えば信号／ＰＳ２のパルス幅が変化すると、ビット線に流れる電流を一定に保持することが困難となり、読み出し電流を定常化することが困難となる。

そこで、第１の実施形態の信号／ＰＳ２を生成するパルス発生回路は、ＰＶＴのばらつきに拘らず、安定したパルス幅の信号／ＰＳ２を生成可能としている。

図７は、第１の実施形態に適用されるパルス発生回路の一部を示すものであり、ＰＶＴのばらつきの影響を抑制する回路の一例を示している。

図７に示すパルス発生回路は、ＰＭＯＳトランジスタＰ２１と、複数のＮＭＯＳトランジスタＮ２１〜Ｎ２６とにより構成されたインバータ回路である。すなわち、電源電圧ＶＤＤが供給されるノードと接地間には、ＰＭＯＳトランジスタＰ２１と、複数のＮＭＯＳトランジスタＮ２１〜Ｎ２６が直列接続されている。これらＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１〜Ｎ２６のゲート電極は、入力端ＩＮに接続され、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１との接続ノードは、出力端ＯＵＴに接続されている。この出力端ＯＵＴと接地間にはキャパシタＣ２１が接続されている。さらに、電源電圧ＶＤＤが供給されるノードとＮＭＯＳトランジスタＮ２１〜Ｎ２６の各接続ノードとの間には、ＰＭＯＳトランジスタＰ２２〜Ｐ２６が接続されている。これらＰＭＯＳトランジスタＰ２２〜Ｐ２６のゲート電極は、入力端ＩＮに接続されている。

入力端ＩＮには、図示せぬ回路からパルス信号が供給され、出力端ＯＵＴから／ＰＳ２が出力される。入力端ＩＮがローレベルであるとき、ＰＭＯＳトランジスタＰ２１がオンとなり、出力端ＯＵＴは、ハイレベルであり、キャパシタＣ２１が充電される。また、このとき、ＰＭＯＳトランジスタＰ２２〜Ｐ２６もオンであり、ＮＭＯＳトランジスタＮ２１〜Ｎ２６の各接続ノードは、ＰＭＯＳトランジスタＰ２２〜Ｐ２６を介して電源電圧ＶＤＤに充電される。

一方、入力端ＩＮがハイレベルとなると、ＰＭＯＳトランジスタＰ２１〜２６がオフし、ＮＭＯＳトランジスタＮ２１〜Ｎ２６がオンとされる。このため、出力端ＯＵＴに接続されたキャパシタＣ２１の電荷がＮＭＯＳトランジスタＮ２１〜Ｎ２６を介して放電される。ここで、ＮＭＯＳトランジスタＮ２１〜Ｎ２６は、他の回路と同一製造プロセスにより製造されており、他の回路と同一のＰＶＴばらつきを有している。このため、例えばＮＭＯＳトランジスタＮ２１〜Ｎ２６の閾値電圧が規定値より低く製造された場合、ＮＭＯＳトランジスタＮ２１〜Ｎ２６に流れる電流量は増大する。したがって、キャパシタＣ２１の電荷は、高速に放電され、出力端ＯＵＴから出力されるパルス信号／ＰＳ２のパルス幅は、図５に示すように、短く設定される。

また、例えばＮＭＯＳトランジスタＮ２１〜Ｎ２６の閾値電圧が規定値より高く製造された場合、ＮＭＯＳトランジスタＮ２１〜Ｎ２６に流れる電流量は減少する。したがって、キャパシタＣ２１の電荷は、低速で放電され、出力端ＯＵＴから出力されるパルス信号／ＰＳ２のパルス幅は、図６に示すように、長く設定される。

このように、信号／ＰＳ２のパルス幅をＰＶＴばらつきに依存させて変化させることにより、カラム選択線ＣＯＬの電圧を変化させることができ、セレクタＳＬ１、ＳＬ２を構成するＮＭＯＳトランジスタの電流駆動力を一定とすることができる。このため、データの読み出し時におけるビット線ＢＬｔ、ＢＬｃの電流を一定に保持することが可能である。

尚、図７に示す回路は、信号／ＰＳ２を生成するパルス発生回路を例として説明したが、信号／ＰＳ１を生成するパルス発生回路に適用することも可能である。

上記第１の実施形態によれば、データの書き込み時、アクティブサイクルＡＣＴから待機状態ＳＴＢに遷移する際、ワード線ＷＬ０〜ＷＬｎが非選択状態となる以前に、信号／ＰＳ１がハイレベルとされ、仮想電源ノードＶＳ１への電源供給が断たれている。このため、リーク電流を低減することができ、待機時の消費電流を削減することが可能である。

しかも、待機状態ＳＴＢにおいて、インバータ回路ＩＶ１を構成するＰＭＯＳトランジスタのリークパスが遮断されることにより、仮想電源ノードＶＳ１の電位の低下が抑制されている。このため、待機状態ＳＴＢからアクティブサイクルＡＣＴに遷移する際、信号／ＰＳ１がローレベルとなり、ＰＭＯＳトランジスタＰ１がオンとされると、仮想電源ノードＶＳ１は高速に電源電圧ＶＤＤに復帰することが可能であり、高速動作が可能である。

また、データの読み出し時、アクティブサイクルＡＣＴにおいて、ロウ系の信号／ＬＳは、信号／ＰＳ１がハイレベルとなった後、ローレベルとされるため、ワード線ＷＬが選択されるとき、ＰＭＯＳトランジスタＰ１による仮想電源ノードＶＳ１への電源供給、及びＰＭＯＳトランジスタＰ１による仮想電源ノードＶＳ１への電源供給は、既に断たれている。このため、ワード線ＷＬのレベルは、チャージシェアにより電源電圧ＶＤＤに達せず、ＶＤＤより低い電圧Ｖｄｄとなる。したがって、データの読み出し時、ワード線ＷＬの電位は電源電圧ＶＤＤより低いＶｄｄに抑えられている。このため、ＮＭＯＳトランジスタＴ１、Ｔ２は電流駆動力が低下されており、ビット線ＢＬｔ、ＢＬｃから第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を介して第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる電流が低減される。すなわち、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる電流を低減できるため、読み出し時のデータの破壊（リードディスターブ）を防止することが可能である。

また、データの読み出し時、アクティブサイクルＡＣＴにおいて、カラム系の信号／ＣＯＬは、信号／ＰＳ２がハイレベルとなった後、ローレベルとされるため、カラム選択線ＣＯＬが選択されるとき、ＰＭＯＳトランジスタＰ２による仮想電源ノードＶＳ２への電源供給は、既に断たれている。このため、カラム選択線ＣＯＬの電圧は、チャージシェアにより電源電圧ＶＤＤに達せず、ＶＤＤより低い電圧Ｖｄｄとなる。したがって、データの読み出し時、カラム選択線ＣＯＬの電圧はＶｄｄに抑えられているため、セレクタＳＬ１、ＳＬ２を構成するＮＭＯＳトランジスタは電流駆動力が低下されており、ビット線ＢＬｔ、ＢＬｃから第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を介して第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる電流が低減される。すなわち、第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる電流を低減できるため、リードディスターブを防止することが可能である。

さらに、ビット線ＢＬｔ、ＢＬｃから第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を介して第１、第２のＭＴＪ素子ＭＴＪ１、ＭＴＪ２に流れる電流を低減できるため、センスアンプに電流制限用のクランプ回路を設ける必要がない。したがって、センスアンプの構成を簡略化することが可能である。

（センスアンプの例）
図８（ａ）（ｂ）は、ＭＲＡＭに適用されるセンスアンプの一例を示している。センスアンプの構成は、これに限定されるものではない。

ＭＲＡＭに適用されるセンスアンプＳＡは、リードディスターブを防止するため、ビット線ＢＬｔ、ＢＬｃに流れる電流量を抑制する必要がある。このため、一般には、図８（ａ）に示すように、センスアンプＳＡ内にクランプ用のＮＭＯＳトランジスタＮ２０が設けられている。

しかし、本実施形態の場合、上述したように、ビット線ＢＬｔ、ＢＬｃに流れる電流量が、ワード線ＷＬ０〜ＷＬｎやカラム選択線ＣＯＬの電圧により抑制されている。このため、図８（ｂ）に示す本実施形態のセンスアンプＳＡの場合、図８（ａ）に示すクランプ用のＮＭＯＳトランジスタＮ２０を除くことが可能である。したがって、センスアンプＳＡの構成を簡単化することができる。

（第２の実施形態）
上記第１の実施形態は、ＭＲＡＭのワード線ＷＬ０〜ＷＬｎ、或いはカラム選択線ＣＯＬの電圧を制御することにより、待機時の消費電力を低減するとともに、リードディスターブを防止する場合について説明した。これに対して、第２の実施形態は、ＳＲＡＭ（static random access memory）のワード線の電圧を制御することにより、リードディスターブを防止する場合について説明する。

ＳＲＡＭは、一般に、メモリセルに書き込まれたデータの安定性と、書き込み特性とを両立させることが困難である。換言すると、リードディスターブの防止と書き込み不良の防止を両立させることが困難である。

図９（ａ）（ｂ）は、ＳＲＡＭを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの性能を示している。図９（ａ）（ｂ）において、破線で示すＴ１、Ｔ２、Ｔ３、Ｔ４で囲まれた領域は、ＳＲＡＭのプロセス条件のばらつきを示している。

Ｔ１で示す条件は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方の動作速度が速い場合を示している。換言すると、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの消費電流が多い場合を示している。

Ｔ２で示す条件は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方の動作速度が遅い場合を示している。すなわち、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの消費電流が少ない場合を示している。

Ｔ３で示す条件は、ＮＭＯＳトランジスタの動作速度が速く、ＰＭＯＳトランジスタの動作速度が遅い場合を示している。換言すると、ＮＭＯＳトランジスタの消費電流が多く、ＰＭＯＳトランジスタの消費電流が少ない場合を示している。

Ｔ４で示す条件は、ＮＭＯＳトランジスタの動作速度が遅く、ＰＭＯＳトランジスタの動作速度が速い場合を示している。すなわち、ＮＭＯＳトランジスタの消費電流が少なく、ＰＭＯＳトランジスタの消費電流が多い場合を示している。

図９（ａ）において、Ｔ５は、リードディスターブが発生する領域の境界を示し、Ｔ６は、書き込み不良が発生する領域の境界を示している。すなわち、ＮＭＯＳトランジスタの動作速度が速く、ＰＭＯＳトランジスタの動作速度が遅い場合、データの読み出し時に、ＳＲＡＭのストレージノードの電位が反転し、記憶データが破壊されることがある。反対に、ＮＭＯＳトランジスタの動作速度が遅く、ＰＭＯＳトランジスタの動作速度が速い場合、データの書き込み不良が発生する。

ＳＲＡＭを構成するＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの性能は、条件Ｔ１〜Ｔ４を結ぶ破線の内側であることが望ましい。

しかし、図９（ａ）に示すＳＲＡＭにおいて、条件Ｔ３は、リードディスターブが発生する領域の境界Ｔ５を越えている。このため、リードディスターブが発生する。これを防止するには、ＮＭＯＳトランジスタの動作速度を遅くし、ＰＭＯＳトランジスタの動作速度を速くする必要がある。すなわち、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの条件Ｔ１〜Ｔ４を保持して図示矢印Ａ方向に変化させることにより、条件Ｔ３をリードディスターブが発生する領域の境界Ｔ５の外側に移動することができる。しかし、この場合、条件Ｔ４が、書き込み不良が発生する領域の境界Ｔ６を越えることとなり、書き込み不良が発生する。このように、リードディスターブと書き込み不良は、トレードオフの関係にあり、リードディスターブと書き込み不良の両方を改善することが困難であった。

そこで、第２の実施形態では、第１の実施形態と同様に、ＰＶＴに応じてワード線のレベルを制御する。すなわち、ＳＲＡＭのワード線を図２に示す構成とし、図３に示すタイミングで制御する。ＳＲＡＭは、例えば６個トランジスタにより構成されており、このうち、一対のビット線と一対の記憶ノードとの間にそれぞれ接続された２つの転送トランジスタ（のゲート電極に接続されたワード線を図３に示すタイミングで制御する。

図９（ｂ）は、第２の実施形態に係るＳＲＡＭを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの特性を示している。第２の実施形態の場合、ＳＲＡＭのワード線を第１の実施形態と同様に制御することにより、リードディスターブが発生する領域の境界をＴ５からＴ５’に変化させている。すなわち、ＮＭＯＳトランジスタで構成された転送トランジスタに接続されたワード線の電位を電源電圧ＶＤＤより低いＶｄｄに設定し、転送トランジスタの駆動力を低下させる。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの条件Ｔ１〜Ｔ４を保持して、ＮＭＯＳトランジスタの動作速度を低下させることができる。したがって、データの読み出し時、リードディスターブを防止することができる。

尚、条件Ｔ４が、書き込み不良が発生する領域の境界Ｔ６を越え、書き込み不良が発生する場合、ＰＶＴに応じて、ワード線の電位を高くし、ＮＭＯＳトランジスタの電流駆動力を高めることにより、書き込み不良を防止することができるが、本実施形態の趣旨と相違するため、説明は省略する。

上記第２の実施形態によれば、ＰＶＴに応じてワード線の電位を電源電圧ＶＤＤより低い電圧Ｖｄｄに設定することにより、ＳＲＡＭの転送トランジスタを構成するＮＭＯＳトランジスタの電流駆動力を下げることができる。したがって、ＳＲＡＭの書き込み不良の発生を抑制して、リードディスターブを防止できる。

しかも、第１の実施形態と同様に、ワード線を駆動する仮想電源ノードＶＳ１の電荷は、ＳＲＡＭが非選択時、リークが防止されて残されているため、待機時の消費電力を低減することが可能である。

（第３の実施形態）
上記第２の実施形態は、ＳＲＡＭのリードディスターブの抑制、及び待機時の消費電力削減について説明した。これに対して、第３の実施形態は、論理回路の消費電力を削減するものである。

上記第１の実施形態において、説明したロウデコーダは、アドレスに応じて１本のワード線を選択し、カラムデコーダはアドレスに応じて１本のカラム選択線を選択する。このため、ロウデコーダ及びカラムデコーダは、ワード線、又はカラム選択線を選択する際の電力が毎回同じであり、仮想電源ノードＶＳ１、ＶＳ２の電位低下を予想することが可能である。

これに対して、論理回路は、ランダムな入力信号に対して、動作が異なるため、入力信号に応じて消費電力が相違する。したがって、第１の実施形態のように、仮想電源ノードＶＳ１、ＶＳ２の電位低下を予想することが困難である。そこで、第３の実施形態は、仮想電源ノードの電位が低下し過ぎないようにするため、仮想電源ノードにクランプ回路を設けている。

図１０は、第３の実施形態が適用される論理回路の一例を示している。例えばフリップフロップ回路３１、３２の相互間に論理回路３３が接続されている。これらフリップフロップ回路３１、３２、及び論理回路３３は、仮想電源ノードＶＳ３に接続され、仮想電源ノードＶＳ３から電源が供給されている。フリップフロップ回路３１の一端には、入力信号ＤＴが供給され、この入力信号ＤＴは、例えばクロック信号ＣＬＫに従って、論理回路３３、フリップフロップ回路３２に伝播される。

電源電圧ＶＤＤが供給されるノードと仮想電源ノードＶＳ３との間には、第１の実施形態と同様に、ＰＭＯＳトランジスタＰ３１が接続されている。ＰＭＯＳトランジスタＰ３１のゲート電極には、信号／ＰＳ３が供給されている。

また、電源電圧ＶＤＤが供給されるノードと仮想電源ノードＶＳ３との間には、クランプ回路を構成するＮＭＯＳトランジスタＮ３２が接続されている。ＮＭＯＳトランジスタＮ３２のゲート電極には、信号ＮＥが供給されている。さらに、仮想電源ノードＶＳ３と接地間には、キャパシタＣｐ３が接続されている。

図１１は、図１０に示す回路の動作を示す波形図である。

アクティブサイクルＡＣＴにおいて、クロック信号ＣＬＫがハイレベルとなると同時に、信号／ＰＳ３が短時間ローレベルとされ、ＰＭＯＳトランジスタＰ３１が短時間オンとされて仮想電源ノードＶＳ３が電源電圧ＶＤＤに上昇される。すなわち、仮想電源ノードＶＳ３は、アクティブサイクルＡＣＴの初期において、電源電圧ＶＤＤに充電される。

また、クロック信号ＣＬＫがハイレベルとなると同時に、信号ＮＥがハイレベルとされる。信号ＮＥは、複数のアクティブサイクルＡＣＴにおいて、継続してハイレベルとされる。信号ＮＥがハイレベルとされると、ＮＭＯＳトランジスタＮ３２がオンとされる。しかし、ＮＭＯＳトランジスタＮ３２は、仮想電源ノードＶＳ３の電圧が、電源電圧ＶＤＤである期間は、オフ状態であるため電流を流さない。この状態において、フリップフロップ回路３１、３２、及び論理回路３３が動作することにより、仮想電源ノードＶＳ３の電荷がフリップフロップ回路３１、３２、及び論理回路３３にシェアされ、仮想電源ノードＶＳ３の電圧が低下する。論理回路３３の動作は、ランダムな入力信号に対して異なるため、仮想電源ノードＶＳ３の電圧の低下率は論理回路３３の動作に従って変化する。

仮想電源ノードＶＳ３の電圧が電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分低い電圧Ｖｄｄ１（＝ＶＤＤ−Ｖｔｈ）より低下すると、ＮＭＯＳトランジスタＮ３２がオンする。信号ＮＥは、論理回路３３がアクティブサイクルＡＣＴの間、ハイレベルに保持されているため、仮想電源ノードＶＳ３の電圧は、電源電圧ＶＤＤより低い電圧Ｖｄｄ１に保持される。すなわち、ＮＭＯＳトランジスタＮ３２は、仮想電源ノードＶＳ３の電圧をＶｄｄ１にクランプする。

仮に、ＮＭＯＳトランジスタＮ３２が無い場合、仮想電源ノードＶＳ３の電荷は、チャージシェアにより消費され、仮想電源ノードＶＳ３の電圧Ｖｄｄ１より低下され、最悪の場合、論理回路３３が動作不能となることが考えられる。これを回避するため、ＰＭＯＳトランジスタＰ３１のオン期間を長くすることも考えられるが、論理回路３３消費電力は予測できないため、最大の消費電力に合わせてＰＭＯＳトランジスタＰ３１のオン期間を長く設定した場合、消費電力が増大する。

しかし、第３の実施形態のように、ＮＭＯＳトランジスタＮ３２を設けることにより、仮想電源ノードＶＳ３の電圧をＶｄｄ１に保持することができ、論理回路３３の動作を保持することができる。しかも、仮想電源ノードＶＳ３の電圧は、電源電圧ＶＤＤより低いため、アクティブサイクルＡＣＴの間における消費電力の増大を防止することが可能である。

一方、アクティブサイクルＡＣＴから待機状態ＳＴＢに遷移した場合、クロック信号ＣＬＫはローレベル、信号／ＰＳ３はハイレベル、信号ＮＥはローレベルに保持される。このため、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３２が共にオフとされ、待機時のリーク電流が阻止される。

上記第３の実施形態によれば、仮想電源ノードＶＳ３に、アクティブサイクルＡＣＴの初期において、短時間オンとされるＰＭＯＳトランジスタＰ３１と、ＰＭＯＳトランジスタＰ３１がオフした後、仮想電源ノードＶＳ３を電源電圧ＶＤＤより低いＶｄｄ１（＝ＶＤＤ−Ｖｔｈ）にクランプするＮＭＯＳトランジスタＮ３２を接続している。このため、論理回路３３に電源を供給する仮想電源ノードＶＳ３の電圧は、アクティブサイクルの初期において、電源電圧ＶＤＤであり、その後、電源電圧ＶＤＤより低いＶｄｄ１に保持される。したがって、論理回路３３の動作を保持して消費電力の増大を防止することができる。

しかも、ＮＭＯＳトランジスタＮ３２は、待機時にオフされるため、待機時の消費電力を低減することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…メモリセルアレイ、１２…ロウデコーダ、１３…リード／ライト回路、ＶＳ１、ＶＳ２、ＶＳ３…仮想電源ノード（第２のノード）、Ｐ１、Ｐ２、Ｐ３、Ｐ３１…ＰＭＯＳトランジスタ、Ｔ１〜Ｔ４、Ｎ３２…ＮＭＯＳトランジスタ、ＩＶ１、ＩＶ２…インバータ回路（第１の論理回路）、３３…論理回路（第２の論理回路）ＷＬ０〜ＷＬｎ…ワード線、Ｃｐ１、Ｃｐ２、Ｃｐ３…キャパシタ

Claims (8)

1. 電源電圧が供給される第１のノードと第２のノードとの間に接続され、アクティブサイクルの初期でオンとされ、前記第２のノードを前記電源電圧に充電し、オフとされる第１導電型の第１のトランジスタと、
   前記第２のノードに充電された電荷により駆動され、前記アクティブサイクルにおいて、入力信号に基づき前記電源電圧より低い電圧を出力する第１の論理回路と
   を具備することを特徴とする半導体装置。
2. 前記入力信号は、ロウデコーダの出力信号であり、前記第１の論理回路は第１のインバータ回路であり、前記第１のインバータ回路の出力端はワード線に接続され、前記ワード線はメモリセルを選択する第２の導電型の第２のトランジスタのゲート電極に接続され、前記ワード線は前記第１のインバータ回路から出力される前記電源電圧より低い電圧により前記第２のトランジスタを駆動することを特徴とすることを特徴とする請求項１記載の半導体装置。
3. 前記第１の論理回路は第２のインバータ回路であり、前記入力信号はカラムデコーダの出力信号であり、前記第２のインバータ回路の出力端はカラム選択線に接続され、前記カラム選択線は、メモリセルに接続されたビット線を選択する第２の導電型の第３のトランジスタのゲート電極に接続され、前記カラム選択線は、前記電源電圧より低い電圧により前記第３のトランジスタを駆動することを特徴とする請求項１記載の半導体装置。
4. 前記メモリセルは、磁気抵抗効果素子を含むことを特徴とする請求項２又は３記載の半導体装置。
5. 前記第１のトランジスタのゲート電極に供給される信号のパルス幅を、半導体装置のプロセス、電圧、及び温度のばらつきに基づき変化させる回路をさらに具備することを特徴とする請求項４記載の半導体装置。
6. 前記ビット線に接続され、クランプ回路を持たないセンスアンプをさらに具備することを特徴とする請求項３記載の半導体装置。
7. 前記メモリセルはスタティックＲＡＭであることを特徴とする請求項２記載の半導体装置。
8. 前記第１のノードと前記第２のノードとの間に接続され、アクティブサイクルにおいて、前記第２のノードを前記電源電圧より低い電圧に保持する第２導電型の第４のトランジスタと、
   を具備し、
   前記第１の論理回路は、前記第２のノードに充電された電荷により駆動される第１、第２のフリップフロップ回路と、
   前記第２のノードに充電された電荷により駆動され、前記第１のフリップフロップ回路と前記第２のフリップフロップ回路の間に接続された第２の論理回路と
   を具備することを特徴とする請求項１記載の半導体装置。

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