JP5195915B2 - 半導体集積回路装置及び電子機器 - Google Patents
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Description
まず、本発明の概念について説明する。
まず、本発明の第1実施形態に係る半導体集積回路装置について説明する。図1は、本発明の第1実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。
次に、本発明の第2実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、検知回路が、1以上の比較器CAnの出力データを保持する1以上の保持回路を有していることである。図6は、本発明の第2実施形態に係る半導体集積回路装置における検知回路を示す概略回路図である。検知回路以外の構成については、第1実施形態と同様であるので説明を省略する。
続いて、本発明の第3実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、電源供給切替手段が、第1電圧出力回路4aと半導体記憶装置1とを接続する第1モードにおいて、第1電圧出力回路4aへの電源供給を許容し且つ第2電圧出力回路4bへの電源供給を阻止し、第2電圧出力回路4bと半導体記憶装置1とを接続する第2モードにおいて、第2電圧出力回路4bへの電源供給を許容し且つ第1電圧出力回路4aへの電源供給を阻止するように構成されていることである。図7は、本発明の第3実施形態に係る半導体集積回路装置における電源供給切替手段を示す概略回路図である。電源供給切替手段以外の構成については、第1実施形態と同様であるので説明を省略する。
次に、本発明の第4実施形態に係る半導体集積回路装置について説明する。図8は、本発明の第4実施形態に係る半導体集積回路装置を示す概略回路図である。本実施形態が第1実施形態と異なる点は、モニタ回路2のメモリセルアレイ部6を構成するメモリセルMMCの状態をLow又はHighレベルに切り替えるモニタ回路制御部102を具備していることである。本実施形態におけるモニタ回路制御部102は、半導体記憶装置1の制御信号に基づいてメモリセルアレイ部6のメモリセルMMCの状態をLow又はHighレベルに切り替えるように構成されている。
次に、本発明の第5実施形態に係る半導体集積回路装置について説明する。本実施形態が第1実施形態と異なる点は、モニタ回路が、抵抗部に並列接続されたスイッチ素子を有し、スイッチ素子が、半導体記憶装置と第1電力出力回路とが接続された場合にオンし、半導体記憶装置と第2電圧出力回路とが接続された場合にオフするように構成されていることである。図11は、本発明の第6実施形態に係る半導体集積回路装置におけるモニタ回路を示す概略回路図である。モニタ回路以外の構成については、第1実施形態と同様であるので説明を省略する。
続いて、本発明の第6実施形態に係る半導体集積回路装置について説明する。
そこで、回路動作マージンを拡大して安定した動作を実現するために、メモリセルを構成するトランジスタのしきい値の仕上がりに応じて、書き込み特性を改善するライトアシスト回路や読み出し特性を改善するリードアシスト回路などのアシスト回路が搭載される。詳細な原理はここでは述べないが、これらアシスト回路は、メモリセルアレイ電源に、半導体集積回路装置の動作電圧とは異なる補助電圧を供給することで半導体記憶装置の動作マージンを拡大するものであり、トランジスタのしきい値電圧のばらつき増大に対して、半導体記憶装置の動作マージンを確保するためには、アシスト回路の搭載は不可欠である。製造プロセスの微細化に伴うプロセスばらつきの増大に対して、半導体集積回路装置外部の試験装置により、メモリセルを構成するトランジスタのしきい値電圧の仕上がりをモニタして、当該モニタ結果に応じて、同じく半導体集積回路装置外部の試験装置により、アシスト条件の設定をプログラムする手法は公知となっている。
次に、本発明の第7実施形態に係る電子機器について説明する。図13は本発明の第7実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器450は、第1実施形態と同様の構成を有する半導体集積回路装置400が実装されており、半導体集積回路装置400を制御するクロック周波数を規定するクロック信号CLKを生成するクロック生成回路CGと、モニタ回路2の出力に応じてクロック生成回路CGで生成されるクロック信号CLKのクロック周波数を変化させるコントローラCTL1とを具備している。本実施形態の電子機器450は、例えばマイクロコンピュータを備えており、コントローラCTL1には、当該マイクロコンピュータのCPUが用いられてもよい。このようなコントローラCTL1は、電子機器450の動作制御を行う主制御装置であってもよいし、別途専用に設けられた制御装置であってもよい。
続いて、本発明の第8実施形態に係る電子回路について説明する。図14は本発明の第8実施形態に係る電子機器の概略構成を示すブロック図である。本実施形態の電子機器550は、第1実施形態と同様の構成を有する半導体記憶装置1、モニタ回路2及び検知回路3を備えた半導体集積回路装置500と、半導体記憶装置1に接続され、半導体記憶装置1への電源供給を行う電圧出力回路と、モニタ回路2の出力に応じて電圧出力回路の出力電圧を変化させるコントローラCTL2とを具備している。本実施形態の電圧出力回路においては、第1実施形態の半導体集積回路装置100に内装されているのと同様の第1及び第2電圧出力回路4a,4bが半導体記憶装置400の外部に設けられている。切替回路5についても同様に半導体記憶装置400の外部に設けられている。
例えば、上記複数の実施形態のうち、2以上の実施形態を組み合わせた構成としてもよい。また、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。
2,302 モニタ回路
3,103 検知回路
4a 第1電圧出力回路
4b 第2電圧出力回路
5 切替回路
6 メモリセルアレイ部
7 基準電圧発生回路
8 差動増幅器
9 出力トランジスタ
10 メモリセルアレイ
11 遅延バッファ
12 同期信号生成回路
100,200,300,400,500 半導体集積回路装置
102 モニタ回路制御部
104a アシスト回路部
105 電源供給切替手段
450,550 電子機器
AND1,AND2 AND回路
BL,/BL 相補ビット線対
CAn,CBn 比較器
CG クロック生成回路
CTL1,CTL2 コントローラ
G1 第1スイッチ部
G2 第2スイッチ部
INV1〜INV17 インバータ
L1,L2 論理回路部
LAn 保持回路
LB1 第1保持回路部
LB2 第2保持回路部
MBLn,/MBLn モニタ回路用相補ビット線対
MC メモリセル
MMC モニタ回路用メモリセル
MSEL モード選択信号
MVL モニタ回路用電源線
MWL モニタ回路用ワード線
N1,N2 記憶ノード
N3 分岐ノード
NA1,NA2 NAND回路
P1 ループ回路部
QP1〜QP3 P型MOSトランジスタ
QN1〜QN5 N型MOSトランジスタ
SWa,SWb,SWc スイッチ素子
TR,TW 出力電圧調整用端子
R1 抵抗素子(抵抗部)
R2 可変抵抗
RA 読出し支援回路
VDD 外部電源
VDDM 電源線
VO 第2電力出力回路の出力端子
WA 書込み支援回路
WL ワード線
Claims (16)
- 複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、
前記メモリセルの特性をモニタするモニタ回路と、
前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路を具備し、
前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成され、かつ、 前記電圧出力回路は、第1及び第2電圧出力回路を含み、
前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成されており、
前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されている半導体集積回路装置。 - 前記第2電圧出力回路は、前記モニタ回路の出力に応じて印加される電圧を分圧する可変抵抗を有し、前記可変抵抗の分圧比率に応じて出力電圧を変化させるように構成されている請求項1に記載の半導体集積回路装置。
- 前記第1及び第2電圧出力回路のうち、前記半導体記憶装置に接続される電圧出力回路を切り替える電源供給切替手段を具備し、
前記電源供給切替手段は、前記第1電圧出力回路と前記半導体記憶装置とを接続する第1モードにおいて、前記第1電圧出力回路への電源供給を許容し且つ前記第2電圧出力回路への電源供給を阻止し、前記第2電圧出力回路と前記半導体記憶装置とを接続する第2モードにおいて、前記第2電圧出力回路への電源供給を許容し且つ前記第1電圧出力回路への電源供給を阻止するように構成されている請求項1に記載の半導体集積回路装置。 - 前記第2電圧出力回路の出力電圧は、前記第1電圧出力回路よりも低いように構成されている請求項1に記載の半導体集積回路装置。
- 複数のメモリセルを有するメモリセルアレイを備えた半導体記憶装置と、
前記メモリセルの特性をモニタするモニタ回路と、
前記半導体記憶装置に接続され、前記半導体記憶装置への電源供給を行う電圧出力回路とを具備し、
前記電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成され、
前記モニタ回路は、前記半導体記憶装置の前記メモリセルアレイに含まれるメモリセルと同一の構成のメモリセルを少なくとも1つ以上有するメモリセルアレイ部と、一端部が外部電源に接続され且つ他端部が前記メモリセルアレイ部の電源線に接続されている抵抗部とを有し、前記抵抗部の他端側における電圧値を前記メモリセルの特性として出力するように構成されている半導体集積回路装置。 - 前記モニタ回路の出力をデジタル化する検知回路を具備し、
前記検知回路は、前記モニタ回路の出力電圧と1以上の基準電圧との比較を行う1以上の比較器を有している請求項5に記載の半導体集積回路装置。 - 前記検知回路は、前記1以上の比較器の出力データを保持する1以上の保持回路を有し、
前記比較器は、所定の第1信号によって出力を開始するように構成され、
前記保持回路は、前記第1信号より所定時間経過後に送られる第2信号によってそのときの前記比較器からの出力データを取り込み、保持するように構成されている請求項6に記載の半導体集積回路装置。 - 前記第2信号は、前記第1信号から生成された信号であり、前記検知回路は、前記第1信号が前記比較器に到達してから所定時間遅れて前記第2信号が前記保持回路に到達するように構成されている請求項7に記載の半導体集積回路装置。
- 前記第1の信号は、前記半導体記憶装置に入力される請求項7に記載の半導体集積回路装置。
- 前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるモニタ回路制御部を有している請求項5に記載の半導体集積回路装置。
- 前記モニタ回路制御部は、前記半導体記憶装置と共通の入力信号に基づいて前記モニタ回路の前記メモリセルアレイ部を構成するメモリセルの状態をLow又はHighレベルに切り替えるように構成されている請求項10に記載の半導体集積回路装置。
- 前記半導体記憶装置と共通の入力信号は、前記半導体記憶装置を制御するクロック周波数を規定するクロック信号と、前記半導体記憶装置の前記メモリセルの動作モードを切り替えるチップイネーブル信号とを含み、
前記モニタ回路制御部は、前記クロック信号に同期して前記チップイネーブル信号に応じて前記メモリセルアレイ部のメモリセルの状態をLow又はHighレベルに切り替えるように構成されている請求項11に記載の半導体集積回路装置。 - 前記電圧出力回路は、第1及び第2電圧出力回路を含み、前記第1及び第2電圧出力回路は、前記半導体記憶装置に選択的に接続されるように構成され、前記第2電圧出力回路は、前記モニタ回路の出力に応じて出力電圧を変化させるように構成されており、
前記モニタ回路は、前記抵抗部に並列接続されたスイッチ素子を有し、
前記スイッチ素子は、前記半導体記憶装置と前記第1電圧出力回路とが接続された場合にオンし、前記半導体記憶装置と前記第2電圧出力回路とが接続された場合にオフするように構成されている請求項5に記載の半導体集積回路装置。 - 前記半導体記憶装置の書き込み動作時において前記半導体記憶装置の前記メモリセルアレイの電源電圧を前記モニタ回路の出力に応じて変化させ、前記半導体記憶装置の読み出し動作時において前記半導体記憶装置の前記メモリセルアレイのワード線電圧を前記モニタ回路の出力に応じて変化させるように構成されている請求項1から13の何れかに記載の半導体集積回路装置。
- 前記半導体記憶装置の書き込み時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイの電源電圧を変化させる書込み支援回路と、
前記半導体記憶装置の読み出し時において、前記モニタ回路の出力に応じて、前記半導体記憶装置の前記メモリセルアレイのワード線電圧を駆動するワード線ドライバの電源電圧を変化させる読出し支援回路を備える請求項14に記載の半導体集積回路装置。 - 請求項1から15の何れかに記載の半導体集積回路装置と、
前記半導体集積回路装置を制御するクロック周波数を規定するクロック信号を生成するクロック生成回路と、
前記モニタ回路の出力に応じて前記クロック生成回路で生成されるクロック信号のクロック周波数を変化させるコントローラとを具備する電子機器。
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