JP2007109300A - 半導体メモリ - Google Patents
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Abstract
【解決手段】 各メモリセルMCは、入力と出力とが互いに接続された一対のインバータINV3−4を有し、インバータINV3−4の出力である記憶ノードND1−2に相補のデータをそれぞれ保持する。電源制御回路PCNTは、相補のデータが記憶ノードND1−2にそれぞれ書き込まれる書き込み動作中に、低レベルが書き込まれる記憶ノードND1を有するインバータINV3の電源電圧VDDLを、高レベルが書き込まれる記憶ノードND2を有するインバータINV4の電源電圧VDDRより低く設定する。低レベルが書き込まれる記憶ノードND1を有するインバータINV3への電源供給能力が下がるため、記憶ノードND1の電圧は、低レベルに変化しやすくなる。すなわち、メモリセルMCの書き込みマージンを向上できる。
【選択図】 図2
Description
形成による回路規模の増加を最小限に抑えることができる。
じて自動的に制御される。本発明では、電源制御回路PCNTを動作させるための特別な制御信号を生成する回路は不要であり、制御信号を伝達する制御信号線も不要である。したがって、本発明の適用によるSRAMの回路規模の増加は最小限に抑えられる。
貫通電流が流れても、インバータINV3−4の電源電圧VDDL、VDDRが低くなることを防止できる。特に、高レベルが書き込まれるインバータ(INV3−4の一方)の電源電圧が低くなることを防止できるため、メモリセルMCの書き込みマージンを向上できる。電源制御回路PCNTは、図に示すように、8つのトランジスタで形成される。このため、電源制御回路PCNTを形成することによる回路規模の増加はわずかである。
L、BLXの電圧に追従して変化する(図3(h))。記憶ノードND1−2の電圧が中間電圧(電源電圧VDDと接地電圧VSSの間)の期間、フローティング状態の電源端子VDDLの電圧は、ノードND1の電圧の低下とともに下がる(図3(i))。電源端子VDDLの電圧は、”電源電圧VDD−nMOSトランジスタNM1の閾値電圧Vth”まで下がる。この実施形態では、nMOSトランジスタNM1−2の閾値電圧Vthは、0.3Vに設定されており、電源端子VDDLの電圧は0.9Vになる。
第1および第2の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源制御回路PCNTを除く構成は、第1の実施形態(図1)と同じである。
Claims (9)
- 入力と出力とが互いに接続された一対のインバータを有し、インバータの出力である記憶ノードに相補のデータをそれぞれ保持する複数のメモリセルと、
相補のデータが前記記憶ノードにそれぞれ書き込まれる書き込み動作中に、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を、高レベルが書き込まれる記憶ノードを有するインバータの電源電圧より低く設定する電源制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記インバータの記憶ノードに転送スイッチを介してそれぞれ接続された相補のビット線を備え、
前記電源制御回路は、前記ビット線に供給される書き込み電圧を受け、受けた書き込み電圧に応じて前記各インバータに前記電源電圧を供給することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記電源制御回路は、前記インバータの電源端子にそれぞれ接続された一対の電源制御部を備え、
前記各電源制御部は、外部電源線と前記各電源端子との間に並列に配置され、各ビット線の電圧レベルを反転した電圧をゲートで受けるnMOSトランジスタおよびpMOSトランジスタを有していることを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記インバータは、pMOSトランジスタおよびnMOSトランジスタを直列に接続して形成され、
前記各電源制御部のpMOSトランジスタは、オン電流を多く流すために、前記インバータのpMOSトランジスタより大きいサイズを有することを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記メモリセルがアクセスされないスタンバイ期間に、前記ビット線を高レベルにプリチャージするプリチャージ回路を備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に供給される低レベルの書き込み電圧を受けたときに、前記インバータの電源端子を前記ビット線に接続する接続スイッチを備えていることを特徴とする半導体メモリ。 - 請求項6記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に接続される前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。 - 請求項6記載の半導体メモリにおいて、
前記各接続スイッチは、ゲートが前記各ビット線に接続され、ソースが前記電源端子に接続され、ドレインが前記ビット線に接続されたpMOSトランジスタを有することを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に接続される前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。
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