JP4262911B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4262911B2 JP4262911B2 JP2001296678A JP2001296678A JP4262911B2 JP 4262911 B2 JP4262911 B2 JP 4262911B2 JP 2001296678 A JP2001296678 A JP 2001296678A JP 2001296678 A JP2001296678 A JP 2001296678A JP 4262911 B2 JP4262911 B2 JP 4262911B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- circuit
- memory cell
- bit line
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 107
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 29
- 230000004044 response Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000009849 deactivation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 30
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000004913 activation Effects 0.000 description 9
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 239000000872 buffer Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ダミービット線の電位と参照電圧とを比較して各種タイミング信号を生成する半導体記憶装置に関する。
【0002】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等の半導体記憶装置は、記憶容量の大容量化と共に、動作の高速化および低消費電力化が進められている。このような半導体記憶装置において、半導体の製造プロセスや製造ラインのばらつき等に依存せずより一層の高速動作が可能な半導体記憶装置の提供が要望されている。
【0003】
【従来の技術】
半導体記憶装置(例えば、DRAM)で使用する各種タイミング信号は、その半導体記憶装置内に設けられたタイミング信号生成回路により生成される。従来、例えば、センスアンプ起動信号(センスアンプイネーブル信号SE)は、メモリセルのプロセス変動等があった場合でも、ワード線信号活性化からセンスアンプ起動信号活性化までに十分な電圧振幅差がビット線(BL,BLX)或いはデータバス(DB,DBX)に生じるように、タイミング信号生成回路に適当な遅延時間を与える遅延回路を挿入し、タイミング調整を行って生成されていた。
【0004】
図1は従来の半導体記憶装置の一例を概略的に示すブロック図である。図1において、参照符号100はメモリセルアレイ、101はワードラインドライバ、102はタイミング信号生成回路/デコーダ回路、103はビットラインイコライズ回路、104はコラムスイッチ、そして、105はデータバスイコライズ回路を示している。さらに、参照符号106はセンスアンプ、107は出力ラッチ回路、108は出力バッファ、そして、109は入力回路/ライトアンプを示している。
【0005】
メモリセルアレイ100は、複数のワード線WL、複数のビット線BL,BLX、これら各ワード線WLと各ビット線(ビット線対)BL,BLXとの交差個所に設けられた複数のメモリセルMCを備えて構成される。タイミング信号生成回路/デコーダ回路102は、アドレス信号、クロック信号およびコントロール信号を受け取って各種タイミング信号(各種動作タイミング制御信号EQB,CS,EQD,SE,OE等)を生成すると共に、アドレス信号に対応したワード線WLを、ワードラインドライバ101を介して駆動する。ここで、タイミング信号EQBはビットラインイコライズ回路イネーブル信号、CSはコラムスイッチ選択信号、EQDはデータバスイコライズ回路イネーブル信号、SEはセンスアンプイネーブル信号、そして、OEは出力ラッチ回路イネーブル信号を示している。
【0006】
ビットラインイコライズ回路103は、非アクセス時にビット線BL,BLXをイコライズ(例えば、電源電圧Vdd)するための回路であり、コラムスイッチ104は、複数のビット線BL,BLX(例えば、32対のビット線)から所定の1つ(一対)を選択してセンスアンプ106に接続するためのスイッチであり、そして、データバスイコライズ回路105は、非アクセス時にデータバスDB,DBXをイコライズ(例えば、電源電圧Vdd)するための回路である。
【0007】
センスアンプ106は、コラムスイッチ104により選択された所定のビット線BL,BLXに接続され、アドレス信号に対応したワード線WLにより選択されたメモリセルMCからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路107は、センスアンプ106の出力(差動出力、相補出力)SO,SOXをラッチし、その出力OL,OLXを、出力バッファ108を介して出力データとして外部に出力する。なお、入力回路/ライトアンプ109は、アクセスされた所定のメモリセルMCに対して、外部からの入力データに応じたデータを書き込むためのものである。
【0008】
図2は従来の半導体記憶装置における課題を説明するための図である。図2において、横軸は時間(経過時間)Tを示し、縦軸は電圧Vを示す。また、参照符号BLa,BLb,BLcは、それぞれ異なるメモリセルMCa,MCb,MCcのデータを読み出した場合(ここで、各メモリセルは同じデータを保持しているものとする)の経過時間Tに対するビット線BL(なお、ビット線BLXは参照電圧(電源電圧Vdd)とされている)の読み出し電位の変化を示している。
【0009】
図2に示されるように、各メモリセルMCa,MCb,MCcは、例えば、半導体集積回路の製造プロセスや製造ラインのばらつき、或いは、メモリセルが設けられたメモリセルアレイ100における場所による寄生容量の違い等に起因して、ビット線BL,BLX間の経過時間に対する電圧振幅が異なる。
【0010】
従来、例えば、センスアンプ106の起動信号(センスアンプイネーブル信号)SEは、タイミング信号生成回路(102)に設けられた遅延回路(例えば、複数の縦列接続されたインバータ)により、ワード線WLの選択タイミングから遅延時間Tdを経過した後に出力されるようになっている。ここで、図2に示されるように、各メモリセルMCa,MCb,MCcのデータを読み出したとき、ワード線WLの選択タイミングから遅延時間Tdを経過した後のビット線BLの電位は、各メモリセルMCa,MCb,MCcに対してそれぞれBLa,BLb,BLcとそれぞれ異なっている。
【0011】
具体的に、例えば、メモリセルMCb(ビット線BLb,BLX間の電圧振幅)を基準にすると、メモリセルMCaは、メモリセルMCbよりもそのセルトランジスタのゲート幅が短いためにビット線BLa,BLX間の経過時間に対する電圧振幅が小さく、また、メモリセルMCcは、メモリセルMCbよりもそのセルトランジスタのゲート幅が長いためにビット線BLc,BLX間の経過時間に対する電圧振幅が大きい。なお、実際の各メモリセルによるビット線間の電圧振幅の差異は、セルトランジスタのゲート幅によるばらつき以外にも、様々な要因により生じ得るのはいうまでもない。
【0012】
このとき、センスアンプ106の読み出し可能電圧(入力オフセット電圧)をVsとすると、ビット線BL,BLX間の電圧(電圧振幅)が電圧Vsよりも小さくなるビット線BLa(メモリセルMCa)に関しては、センスアンプ106が正しくデータの読み出しを行うことができない。なお、センスアンプ106の入力オフセット電圧Vsは、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等の様々な条件に依存するが、一般に、50〜100[mV]程度必要とされる。
【0013】
【発明が解決しようとする課題】
上述したように、例えば、メモリセルMCに格納された同一のデータを読み出す場合、その読み出し対象となるメモリセルMC(MCa,MCb,MCc)の時間(経過時間)Tに対するビット線BL(BLa,BLb,BLc),BLX間の電圧(電圧振幅)は、そのメモリセルが位置するメモリセルアレイ100における場所による寄生容量の違いや半導体の製造プロセスおよび製造ラインのばらつき等によりそれぞれ異なっている。
【0014】
さらに、センスアンプ106の入力オフセット電圧Vsも、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等に依存して変動する。そのため、センスアンプの動作マージン以下の入力オフセットしか得られない場合(図2におけるビット線BLa:メモリセルMCa)には、センスアンプ106がデータを正しく読み出すことができない。特に、メモリセルを構成するトランジスタの電気的特性が、半導体記憶装置の周辺回路を構成するトランジスタの電気的特性と比較して十分でない場合にはこの問題は顕著となる。
【0015】
ところで、従来、プロセスばらつき等による影響を受けることなくセンスアンプの活性化タイミングを生成して高速化を図る半導体記憶装置として、日本国特開平7−93972号公報が提案されている。この文献には、ワード線が活性化されると所定の電位に保持されるダミービット線の電圧と予め設定された参照電圧とがコンパレータで比較され、ダミービット線の電圧が参照電圧以上のときに活性化信号を発生してセンスアンプを活性化することが記載されている。
【0016】
しかしながら、上記の従来例では、例えば、半導体のプロセスばらつき等に依存したタイミングのズレを十分に補償することは困難であり、さらに、工場での製造後にタイミングの調整を行うことはできない。
【0017】
本発明は、上述した従来の半導体記憶装置における課題に鑑み、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置の提供を目的とする。
【0018】
【課題を解決するための手段】
本発明の第1の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
【0019】
本発明の第2の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置が提供される。
本発明の第3の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
本発明の第4の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置が提供される。
【0020】
本発明の第1の形態に係る半導体記憶装置によれば、ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを制御することで、ダミービット線の電位を調節する。
【0021】
本発明の第2の形態に係る半導体記憶装置によれば、同時に接続可能な複数のダミーメモリセルを備え、ビット線を模擬するダミービット線の電位と、参照電圧発生回路で発生された参照電圧とを比較回路で比較し、この比較回路の出力によりタイミング信号生成回路が各種タイミング信号を生成する。
【0022】
これにより、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【0023】
ところで、通常のメモリセル(リアルメモリセルMC)を読み出す場合、最も読み出しに時間を要し、入力オフセット電圧が小さくなることが予想されるのは、デコーダ回路およびセンスアンプから最も遠い場所に位置するメモリセルがアクセスされた場合である。ここで、上述したワーストケースのメモリセルの読み出し時に、そのワーストケースのメモリセルに接続されたセンスアンプの入力に現出する電圧差を入力オフセット電圧Vofs-minとする。
【0024】
本発明によるダミーメモリセル(DMC)に接続されるダミービット線(DBL,DBLX)からセンスアンプまでの負荷を、Vofs-minを与えるメモリセルに接続されるビット線からセンスアンプまでの負荷と同程度となるように設定し、且つ、その選択タイミングが同時であるならば、
n・Vofs-min=Vdd−Vref
従って、
Vofs-min=(Vdd−Vref)/n (1)
の関係が得られる。ここで、nはダミーメモリセルの個数、Vrefは参照電圧、Vddは電源電圧を示し、また、メモリセルのトランスファーゲートの電気特性は、参照電圧Vrefと電源電圧Vddとの間で理想的な飽和特性を有するものとする。
【0025】
従って、Vdd、Vref、nを回路およびレイアウト設計時に所定の値に設定することにより、所定のVofs-minを得ることができる。例えば、Vdd=1.2[V]、Vref=0.6[V]、n=6とすると、
Vofs-min =(Vdd−Vref)/n
=(1.2−0.6)/6
=0.1[V] (2)
となり、一定の入力オフセット電圧が得られる。
【0026】
実際には、メモリセル(MC)の選択とダミーメモリセル(DMC)の選択の時間差、比較回路(204)の出力から実際のセンスアンプ起動までの遅延、ダミー系と通常系の負荷の誤差等が回路構成に依存して生じるため、実際のVoffset'は、
Voffset'=Voffset+ΔV (3)
となる。ここで、ΔVは、上記のメモリセルとダミーメモリセルの選択の時間差や誤差等により生じる電圧差を示す。半導体のプロセスばらつき等が問題となる大きなワード構成、つまり、ある独立したメモリセルアレイブロックのビット線方向の物理長が、ワード線方向の物理長よりも大きくなるほど、Voffset>ΔVとなるため、相対的なΔVの寄与分は減少する。
【0027】
従って、ΔV>0となるように、回路およびレイアウト設計を行うことにより、どのセンスアンプに対しても保証される入力オフセットの最小値をVofs-minとし、ΔVをプロセスばらつきに対するマージンとみることができる。
【0028】
そして、本発明によれば、使用される参照電圧発生回路および比較回路の組み合わせで決まる最適な参照電圧値に対して、ダミー系の配線負荷を通常系の配線負荷と同一としながらも任意のタイミングを容易に設定可能とすることができる。また、本発明によれば、工場での半導体記憶装置を製造した後も任意のタイミングに調節することができる。なお、この任意のタイミングに設定可能とは、センスアンプの入力オフセット値を任意の値に設定することができることを意味する。このように、本発明によれば、半導体の製造プロセス、温度、製造ラインのばらつき等があっても、ダミービット線またはダミーデータバスに、変動の少ない所定のセンスアンプ入力オフセット電圧を発生させて、半導体記憶装置の動作マージンを大幅に向上させることができる。
【0029】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を添付図面に従って詳述する。
【0030】
図3は本発明に係る半導体記憶装置の第1実施例を示す回路図であり、CMOSトランジスタで構成されたストロングアームラッチ型の差動センスアンプ回路を示すものである。
【0031】
図3において、参照符号100はメモリセルアレイ、101はワードラインドライバ、121はデコーダ回路/ダミーメモリセル選択回路、122はタイミング信号生成回路、そして、130はビットラインイコライズ回路、104はコラムスイッチ、そして、105はデータバスイコライズ回路を示している。さらに、参照符号106はセンスアンプ、107は出力ラッチ回路、108は出力バッファ、109は入力回路/ライトアンプ、202はダミー負荷容量、203は参照電圧発生回路、204は比較回路(コンパレータ)、211は読み出し用ダミーメモリセル部、そして、212は負荷用ダミーメモリセル部を示している。ここで、図1と図3との比較から明らかなように、前に図1を参照して説明したのと同じ参照符号は、同様の回路を示している。
【0032】
メモリセルアレイ100は、複数のワード線WL、複数のビット線BL,BLX、これら各ワード線WLと各ビット線(ビット線対)BL,BLXとの交差個所に設けられた複数のメモリセルMCを備えて構成される。ここで、本第1実施例においては、メモリセルアレイ100に近接或いは隣接して実際のメモリセルMCを模擬したダミーメモリセルDMCを含む読み出し用ダミーメモリセル部211および212が設けられている。なお、負荷用ダミーメモリセル部212は、実際のビット線BL,BLXに対して複数個繋がれているメモリセル(MC)による負荷(容量)を再現するために、実際のビット線繋がれているメモリセルの数に対応した数だけ設けられている。また、ダミーメモリセル部の構成は、図4および図5を参照して後に詳述する。
【0033】
ビットラインイコライズ回路130は、非アクセス時にビット線BL,BLXおよびダミービット線DBL,DBLをイコライズ(例えば、電源電圧Vdd)するための回路であり、コラムスイッチ104は、複数のビット線BL,BLX(例えば、32対のビット線)から所定の1つ(一対)を選択してセンスアンプ106に接続するためのスイッチであり、そして、データバスイコライズ回路105は、非アクセス時にデータバスDB,DBXをイコライズ(例えば、電源電圧Vdd)するための回路である。
【0034】
センスアンプ106は、コラムスイッチ104により選択された所定のビット線BL,BLXに接続され、アドレス信号に対応したワード線WLにより選択されたメモリセルMCからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路107は、センスアンプ106の出力(差動出力、相補出力)SO,SOXをラッチし、その出力OL,OLXを、出力バッファ108を介して出力データとして外部に出力する。なお、入力回路/ライトアンプ109は、アクセスされた所定のメモリセルMCに対して、外部からの入力データに応じたデータを書き込むためのものである。なお、図3に示す半導体記憶装置は、単なる一例であり、例えば、センスアンプ106とデータバスイコライズ回路105とを入れ換えてもよい。
【0035】
デコーダ回路/ダミーメモリセル選択回路121は、アドレス信号、クロック信号およびコントロール信号を受け取ってアドレス信号に対応したワード線WLを、ワードラインドライバ101を介して駆動すると共に、ダミーワード線DWLを介して読み出し用ダミーメモリセル部211を制御する。すなわち、デコーダ回路/ダミーメモリセル選択回路121は、ダミーワード線DWLを介して読み出し用ダミーメモリセル部211においてダミービット線DBL,DBLXに接続されるダミーメモリセルDMCを制御する。
【0036】
各種タイミング信号(各種動作タイミング制御信号EQB,CS,EQD,SE,OE等)は、タイミング信号生成回路122により生成されるが、このタイミング信号生成回路122には、比較回路204の出力信号COMPSが供給されている。ここで、タイミング信号EQBはビットラインイコライズ回路イネーブル信号、CSはコラムスイッチ選択信号、EQDはデータバスイコライズ回路イネーブル信号、SEはセンスアンプイネーブル信号、そして、OEは出力ラッチ回路イネーブル信号を示している。
【0037】
比較回路204は、参照電圧発生回路203で発生された参照電圧Vrefと、ダミービット線DBL,DBLX(ダミービット信号線DBS)の電位とを受け取って比較する。すなわち、ダミービット線DBL,DBLXは、ビットラインイコライズ回路130でイコライズ処理されるが、ダミービット信号線DBSによりダミービット線(DBL)の電位が比較回路204の負入力に与えられ、そして、比較回路204の正入力に印加された参照電圧Vrefと比較される。
【0038】
ここで、ビットラインイコライズ回路130から比較回路204までの配線経路であるダミービット信号線DBSには、実際のビット線BL,BLXの信号がコラムスイッチ104、データバスイコライズ回路105およびセンスアンプ106等を通る間の遅延を模擬するダミー負荷容量202が設けられている。なお、ダミービット線DBL,DBLX、ダミービット信号線DBS等は、例えば、各種タイミング信号による動作マージンを確実にするためにワード線の最遠端に設ける必要はなく、メモリセルアレイ100の任意の位置に配置してもよい。さらに、タイミング信号生成回路122等も任意の位置に配置することができる。
【0039】
図4は図3の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【0040】
図4に示されるように、負荷用ダミーメモリセル部212は、複数のメモリセルMCが実際のビット線BL,BLXに接続されているのと同様に、ダミービット線DBL,DBLXに接続される複数のダミーメモリセルDMCで構成され、実際のビット線BL,BLXの負荷をダミービット線DBL,DBLXで模擬するようになっている。読み出し用ダミーメモリセル部211は、複数のダミーメモリセルDMCがダミーワード線DWLに応じてダミービット線DBL,DBLXに接続されるようになっており、その接続されるダミーメモリセルDMCの数はスイッチSWによって調節される。
【0041】
図5は図4におけるスイッチSWの一例を説明するための図であり、図5(a)はオン状態のスイッチを示し、図5(b)はオフ状態のスイッチを示している。
【0042】
図5に示されるように、各スイッチSWは、1つのpチャネル型MOSトランジスタ(pMOSトランジスタ)TR1および2つのnチャネル型MOSトランジスタ(nMOSトランジスタ)TR2,TR3を有するリセット付きスイッチとして構成されている。図5(a)に示されるように、オン状態のスイッチSWは、トランジスタTR1およびTR3のゲートが低電位の電源線Vssに接続され且つトランジスタTR2のゲートが高電位の電源線(電源電圧)Vddに接続され、トランジスタTR1およびTR2(トランスファーゲート)がオンでトランジスタTR3がオフする。一方、図5(b)に示されるように、オフ状態のスイッチSWは、トランジスタTR1およびTR3のゲートが高電位の電源線Vddに接続され且つトランジスタTR2のゲートが低電位の電源線Vssに接続され、トランジスタTR1およびTR2がオフでトランジスタTR3がオンする。すなわち、各スイッチSWにより同時にダミービット線DBL,DBLXに接続するダミーメモリセルDMCの個数が制御される。
【0043】
読み出し用ダミーメモリセル部211における各ダミーメモリセルDMCには、それぞれスイッチSWが設けられていて、ダミーワード線DWLにより駆動されるダミーメモリセルDMCの個数が調節され、経過時間(T)に対するダミービット線DBL,DBLXの電圧振幅(ダミービット信号線DBSの電位)の変化が制御されるようになっている。ここで、各スイッチSW(同時にダミービット線DBL,DBLXに接続するダミーメモリセルDMCの個数)は、例えば、ヒューズや不揮発性メモリを使用して設定し、或いは、後述するように、外部からの制御信号(例えば、ダミーメモリセル選択制御信号)等により設定することができる。
【0044】
図6〜図8は図3の半導体記憶装置の動作を説明するための図であり、図6は前述した図2におけるメモリセルMCa(ビット線BLa)のデータを読み出す場合の動作を示し、図7はメモリセルMCb(ビット線BLb)のデータを読み出す場合の動作を示し、そして、図8はメモリセルMCc(ビット線BLc)のデータを読み出す場合の動作を示している。
【0045】
図6〜図8において、横軸は時間(経過時間)Tを示し、縦軸は電圧Vを示す。また、参照符号BLa,BLb,BLcは、それぞれ異なるメモリセルMCa,MCb,MCcのデータを読み出した場合(ここで、各メモリセルは同じデータを保持しているものとする)の経過時間Tに対するビット線BL(なお、ビット線BLXは参照電圧(電源電圧Vdd)とされている)の読み出し電位の変化を示し、また、参照符号DBLは、各メモリセルMCa,MCb,MCcを読み出す場合の経過時間Tに対するダミービット線(ダミービット信号線DBS)の電位変化を示し(ここで、ダミービット線DBLXは参照電圧(電源電圧Vdd)とされている)、そして、参照符号COMPSは、経過時間Tに対する比較回路204の出力信号の電位変化を示している。
【0046】
図6〜図8に示されるように、ビット線BL(BLa,BLb,BLc),BLX間の経過時間Tに対する電圧振幅が異なるメモリセルMCa,MCb,MCcのデータを読み出す場合、ダミービット線DBL,DBLXの負荷を制御(例えば、ダミービット線DBL,DBLXに接続される読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCの個数を調節)することにより、比較回路204の出力信号COMPSを適切なタイミングで変化させ(立ち上がらせ)、各種タイミング信号を適切なタイミングで生成させるようになっている。
【0047】
具体的に、図6に示されるように、例えば、読み出し時にビット線BLa,BLX間の経過時間Tに対する電圧振幅が小さいメモリセルMCaに対しては、ダミービット線DBL,DBLXに接続する読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCの数を少なくすることにより、ダミービット線DBL(ダミービット信号線DBS)の経過時間Tに対する電圧変化を小さくして、参照電圧Vrefよりも低くなるまでの時間を長くする。すなわち、メモリセルMCaに対しては、比較回路204の出力信号COMPSが立ち上がるまでの時間(遅延時間Tda)を、メモリセルMCaを読み出す場合のビット線BLa,BLX間の経過時間Tに対する電圧振幅の変化に合わせて長くするようになっている。
【0048】
これは、図7および図8に示す読み出し時のビット線間の経過時間に対する電圧振幅が標準的なメモリセルMCbおよび読み出し時のビット線間の経過時間に対する電圧振幅が大きいメモリセルMCcに関しても同様である。
【0049】
従って、図8に示されるように、例えば、読み出し時にビット線BLc,BLX間の経過時間Tに対する電圧振幅が大きいメモリセルMCcに対しては、ダミービット線DBL,DBLXに接続する読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCの数を多くすることにより、ダミービット線DBL(ダミービット信号線DBS)の経過時間Tに対する電圧変化を大きくして、参照電圧Vrefよりも低くなるまでの時間を短くする。すなわち、メモリセルMCcに対しては、比較回路204の出力信号COMPSが立ち上がるまでの時間(遅延時間Tdc)を、メモリセルMCcを読み出す場合のビット線BLc,BLX間の経過時間Tに対する電圧振幅の変化に合わせて短くし、高速化を図るようになっている。
【0050】
図9は本発明に係る半導体記憶装置の第2実施例を概略的に示すブロック図である。
【0051】
図3と図9との比較から明らかなように、本第2実施例では、ダミービットラインDBL,DBLX(ダミー系)に関しても、実際のビット線BL,BLXと同様に、ビットラインイコライズ回路130の出力を、コラムスイッチ140およびデータバスイコライズ回路150を介してダミーセンスアンプ206に入力し、そのダミーセンスアンプ206の出力を比較回路204の負入力に供給する。なお、ダミーセンスアンプ206の出力には、ダミー出力ラッチ回路207が設けられていて実際のセンスアンプ106の出力に設けられた出力ラッチ回路107の負荷を模擬するようになっている。
【0052】
すなわち、本第2実施例では、上述した第1実施例においてビットラインイコライズ回路130から比較回路204までの配線経路であるダミービット信号線DBSに設けられたダミー負荷容量202を取り除き、その代わりに実際の回路構成と同様に、ダミー系に対してもコラムスイッチ140、データバスイコライズ回路150、ダミーセンスアンプ206およびダミー出力ラッチ回路207による負荷を与え、ダミーセンスアンプ206の出力信号を比較回路204に供給するようになっている。
【0053】
なお、本第2実施例においても、デコーダ回路/ダミーメモリセル選択回路121が、ダミーワード線DWLを介して読み出し用ダミーメモリセル部211においてダミービット線DBL,DBLXに接続されるダミーメモリセルDMCを制御するのは第1実施例と同様であり、さらに、ダミーメモリセル部(211,212)も第1実施例と同様である。
【0054】
図10は図9の半導体記憶装置における要部の一例を示す回路図である。
【0055】
図10に示されるように、ビットラインイコライズ回路130は、pMOSトランジスタ131〜133を備え、ビットラインイコライズ回路イネーブル信号EQBが活性化(低レベル『L』)することにより、相補のダミービット線DBL,DBLXの電位を電源電圧Vddにイコライズする。コラムスイッチ140は、複数のビット線から所定のビット線を選択してセンスアンプに接続するためのものであり、ダミービット線DBL,DBLXに対しても複数のダミーのビット線143,144が設けられ実際のビット線BL,BLXの負荷を模擬するようになっている。なお、ビットラインイコライズ回路130とデータバスイコライズ回路150との接続は、コラムスイッチ140におけるpMOSトランジスタ141,142により制御され、コラムスイッチ選択信号CSと同じタイミングの信号CSWが低レベル『L』になることにより接続される。
【0056】
データバスイコライズ回路150は、pMOSトランジスタ151〜153を備え、データバスイコライズ回路イネーブル信号EQDが活性化(低レベル『L』)することにより、相補のダミーデータバスDDB,DDBXの電位を電源電圧Vddにイコライズする。ダミーセンスアンプ206は、pMOSトランジスタ261,262およびnMOSトランジスタ263〜265を備え、トランジスタ265のゲートに低電位の電源電圧Vssを印加することにより、非動作状態とするようになっている。
【0057】
ダミー出力ラッチ回路207は、3つのインバータ271〜273で構成される。ここで、インバータ272および273はラッチを構成し、また、インバータ271および272には、出力ラッチ回路イネーブル信号OEが供給されている。なお、ダミー出力ラッチ回路207は、出力ラッチ回路イネーブル信号OEにより、実際の出力ラッチ回路107と同様に動作させてもよいが、ダミーセンスアンプ206と同様に非動作状態として、実際の回路の負荷を模擬するだけの構成としてもよい。
【0058】
比較回路204は、pMOSトランジスタ241,242、nMOSトランジスタ243,244、および、電流源245を備えたカレントミラー型差動アンプとして構成され、一方の差動入力にダミービット信号線DBS(ダミー出力ラッチ回路207の出力)の電位が与えられ、また、他方の差動入力には参照電圧発生回路203の出力(参照電圧Vref)が印加されている。そして、比較回路204の出力信号(COMPS)は波形整形用の2段のインバータ(バッファ)281,282を介してタイミング信号生成回路122へ供給される。
【0059】
図11は図9の半導体記憶装置における要部の他の例を示す回路図である。
【0060】
図10と図11との比較から明らかなように、図11に示す回路は、図10の回路における比較回路204の電流源を、ゲートにデータバスイコライズ回路イネーブル信号EQDが供給されたnMOSトランジスタ245として構成し、さらに、データバスイコライズ回路イネーブル信号EQDにより制御されるリセット回路を設けたものである。
【0061】
すなわち、データバスイコライズ回路イネーブル信号EQDによりデータバスイコライズ回路150が活性化するとき(イコライズするとき:信号EQDが低レベル『L』)、トランジスタ245はオフして比較回路(カレントミラー型差動アンプ)204が非活性になり、逆に、データバスイコライズ回路150が非活性のとき(信号EQDが高レベル『H』)、トランジスタ245はオンして比較回路204が活性となるようにされている。
【0062】
このように、比較回路204を制御することにより、比較動作が不要なときの比較回路(差動アンプ)の定常電流を遮断して、半導体記憶装置の待機時消費電流を低減させることができる。なお、トランジスタ245のゲートに供給する信号としては、データバスイコライズ回路イネーブル信号EQDの代わりに、ビットラインイコライズ回路イネーブル信号EQBを使用することもできる。この場合には、ビットラインイコライズ回路130の活性時に比較回路204が非活性になり、且つ、ビットラインイコライズ回路130の非活性時に比較回路204が活性になり、同様の消費電流低減の効果が得られる。
【0063】
また、比較回路204は、pMOSトランジスタ246、nMOSトランジスタ247およびインバータ248より成るリセット回路を備えている。このリセット回路は、データバスイコライズ回路イネーブル信号EQDによりデータバスイコライズ回路150が活性化するとき(信号EQDが低レベル『L』)、トランジスタ246および247がオンし、比較回路(カレントミラー型差動アンプ)をリセットしてその出力を低レベル『L』に保持し、逆に、データバスイコライズ回路150が非活性のとき(信号EQDが高レベル『H』)、トランジスタ246および247がオフするようになっている。
【0064】
このように、比較回路204の出力にリセット回路を設け、比較回路(カレントミラー型差動アンプ)の非活性状態時にはその出力を所定の電圧状態(本実施例では、低電位の電源電圧Vss)に固定することにより、比較回路204の出力が不定となるのを防止するようになっている。なお、リセット回路に対してもデータバスイコライズ回路イネーブル信号EQDの代わりに、ビットラインイコライズ回路イネーブル信号EQBを使用することもできる。
【0065】
図12は図9の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【0066】
図12(a)および図12(b)に示す各ダミーメモリセルDMCは、それぞれpMOSトランジスタ301,302およびnMOSトランジスタ303〜306を備えて構成されている。ここで、トランジスタ305および306はゲートトランジスタであり、ダミーワード線DWLが高レベル『H』のときにオンとなってダミーメモリセルDMCをダミービット線DBL,DBLXに接続するようになっている。トランジスタ301および303のゲートは、トランジスタ302と304との接続ノードに共通接続され、また、トランジスタ302および304のゲートは、トランジスタ301と303との接続ノードに共通接続されている。
【0067】
図12(a)に示すダミーメモリセルDMCは、トランジスタ302および304のゲート(トランジスタ301および303の接続ノード)が高電位の電源線(Vdd)に接続され、また、図12(b))に示すダミーメモリセルDMCは、トランジスタ301および303のゲート(トランジスタ302および304の接続ノード)が低電位の電源線(Vss)に接続されるようになっている。なお、読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCは、ダミーワード線DWLのレベルに応じてダミービット線DBL,DBLXへの接続が制御される。一方、負荷用ダミーメモリセル部212におけるダミーメモリセルDMCは、非選択の実際のワード線WLに接続されたメモリセルMCの負荷を模擬するように、ゲートトランジスタ305および306のゲート(ダミーワード線DWL)が低電位の電源線(Vss)に接続され(300)、ゲートトランジスタ305および306がオフするようになっている。
【0068】
図13は本発明に係る半導体記憶装置の第3実施例を概略的に示すブロック図である。
【0069】
図9と図13との比較から明らかなように、本第3実施例においては、第2実施例におけるデコーダ回路/ダミーメモリセル選択回路121をデコーダ回路120として構成し、ダミーワード線DWLをダミーワードドライバ201により駆動するようになっている。さらに、ダミーワード線DWLには、実際のワード線WLに設けられる複数のメモリセルMCの負荷を模擬する負荷用ダミーメモリセル部213が設けられている。
【0070】
このように、ダミーワード線DWLによるダミーメモリセルの選択信号は、ダミーワードドライバ201によりワード線WLを選択する信号から論理合成して生成することができる。そのため、ダミーメモリセルDMCがダミーワード線DWLまたはワード線WL(デコーダ回路121の物理的な位置)から最遠端に設けられている場合、ダミーメモリセルDMCの選択は、通常のメモリセルMCの選択に対して、その信号伝達バスの長さの観点から、ワーストケースのタイミング遅延を包含することが保証される。
【0071】
なお、負荷用ダミーメモリセル部213における各ダミーメモリセルDMCは、例えば、上述した図12(a)および図12(b)に示す読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCと同様の構成とされている。
【0072】
図14は本発明に係る半導体記憶装置の第4実施例を概略的に示すブロック図である。
【0073】
図13と図14との比較から明らかなように、本第4実施例においては、第3実施例における読み出し用ダミーメモリセル部211の構成に特徴を有するもので、読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCの選択を外部からのダミーメモリセル選択制御信号により制御するようになっている。すなわち、本第4実施例においては、外部からのダミーメモリセル選択制御信号SELに応じてダミーメモリセル選択信号DSを生成するダミーメモリセル選択信号生成回路214、および、ダミーメモリセル選択信号DSに応じて読み出し用ダミーメモリセル部211内で同時に接続する複数のダミーメモリセルDMCを選択するダミーメモリセル選択回路215が設けられている。
【0074】
図15は図14の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。なお、以下の説明では、読み出し用ダミーメモリセル部211において選択されるダミーメモリセルDMCの個数が最大で8個の場合を示すが、本発明の適用は様々に変形し得るのはいうまでもない。
【0075】
図15に示されるように、ダミーメモリセル選択信号生成回路214は、外部から供給される3ビットのダミーメモリセル選択制御信号SEL[0]〜SEL[2]をデコードして、8つの相補のダミーメモリセル選択信号DS[0],XDS[0]〜DS[7],XDS[7]を生成してダミーメモリセル選択回路215に供給する。
【0076】
ここで、ダミーメモリセル選択制御信号SEL[0]〜SEL[2]は、例えば、チップ若しくはRAMマクロ外部のCPU、メモリ管理ユニットまたは他の制御ブロックから供給される制御信号でもよいし、或いは、ヒューズROM、EEPROMまたはフラッシュメモリ等の不揮発性メモリに保持されたデータでもよい。上記のような構成とすることにより、半導体前工程終了後にRAM(半導体記憶装置)のアクセス時間を変更して、例えば、センスアンプのタイミングマージンレス等で不良となるのを防止(救済)することが可能になる。
【0077】
なお、ダミーメモリセル選択信号生成回路214におけるダミーメモリセル選択制御信号SEL[0]〜SEL[2]およびダミーメモリセル選択信号DS[0],XDS[0]〜DS[7],XDS[7]の真理値表は次の通りである。
【0078】
【表1】
【0079】
図16は図14の半導体記憶装置におけるダミーメモリセル選択回路215の一例を示す回路図である。
【0080】
図16に示されるように、ダミーメモリセル選択回路215は、ダミーメモリセル選択信号DS[0],XDS[0]〜DS[7],XDS[7]によりスイッチング制御される8つのスイッチSW0〜SW7を備え、それぞれ読み出し用ダミーメモリセル部211における8つのダミーメモリセルDMC0〜DMC7とダミーワード線DWLとの接続を制御するようになっている。ここで、各スイッチSW0〜SW7は、図5を参照して説明したような1つのpMOSトランジスタおよび2つのnMOSトランジスタを有するリセット付きスイッチとして構成されている。なお、ダミーメモリセルDMCのトランスファーゲートがnMOSトランジスタ(305,306)の場合は、nMOSトランジスタでリセットする(低レベル『L』でnMOSトランジスタがオフする)が、ダミーメモリセルDMCのトランスファーゲートがpMOSトランジスタの場合は、pMOSトランジスタでリセットする(高レベル『H』でpMOSトランジスタがオフする)ことになる。
【0081】
このように、読み出し用ダミーメモリセル部211におけるダミーメモリセルDMCの個数をダミーメモリセル選択回路215(スイッチSW)により可変にすることで、半導体製造工程終了後、外部からの入力信号により個数を調整して、センスアンプオフセット入力電圧等を調節することができる。
【0082】
以上において、本発明によって得られる比較回路204の出力信号(COMPS)は、センスアンプの起動信号だけではなく、他の半導体記憶装置の内部タイミング信号を生成するために使用することができる。例えば、ワード線のリセット信号、プリチャージ信号およびイコライズ開始信号等の生成に使用することにより、必要最小限の動作時間で半導体記憶装置(RAM)の読み出し/書き込み動作を完了し、高サイクル動作と同時に動作時消費電力の低減を図ることができる。
【0083】
(付記1) ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、および、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路を備える半導体記憶装置であって、
前記ダミービット線に対して複数のダミーメモリセルを同時に選択して接続し、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。
【0084】
(付記2) 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、
前記ダミービット線に対して同時に接続可能な複数のダミーメモリセルを備えることを特徴とする半導体記憶装置。
【0085】
(付記3) 付記1または2に記載の半導体記憶装置において、前記複数のダミーメモリセルは、ダミーワード線により駆動される複数の読み出し用ダミーメモリセルであることを特徴とする半導体記憶装置。
【0086】
(付記4) 付記3に記載の半導体記憶装置において、
前記ダミーワード線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【0087】
(付記5) 付記1または2に記載の半導体記憶装置において、
前記ダミービット線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【0088】
(付記6) 付記1または2に記載の半導体記憶装置において、
前記同時に接続する複数のダミーメモリセルの個数を、レイアウト上で調節することを特徴とする半導体記憶装置。
【0089】
(付記7) 付記1または2に記載の半導体記憶装置において、さらに、前記同時に接続するダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置。
【0090】
(付記8) 付記1または2に記載の半導体記憶装置において、さらに、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記同時に接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置。
【0091】
(付記9) 付記8に記載の半導体記憶装置において、前記ダミーメモリセル選択回路は、リセット付スイッチとして構成されることを特徴とする半導体記憶装置。
【0092】
(付記10) 付記1または2に記載の半導体記憶装置において、前記比較回路がカレントミラー型差動増幅器であることを特徴とする半導体記憶装置。
【0093】
(付記11) 付記1または2に記載の半導体記憶装置において、さらに、前記比較回路の非活性時に当該比較回路の出力をリセットする比較回路出力リセット回路を備えることを特徴とする半導体記憶装置。
【0094】
(付記12) 付記1または2に記載の半導体記憶装置において、さらに、前記ビット線および前記ダミービット線の電位を所定の電位にリセットするビットラインイコライズ回路を備え、該ビットラインイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該ビットラインイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【0095】
(付記13) 付記12に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路に設けられたダミー負荷容量を備えることを特徴とする半導体記憶装置。
【0096】
(付記14) 付記1または2に記載の半導体記憶装置において、さらに、データバスおよびダミーデータバスの電位を所定の電位にリセットするデータバスイコライズ回路を備え、該データバスイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該データバスイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【0097】
(付記15) 付記1または2に記載の半導体記憶装置において、さらに、前記所定のワード線に接続されたメモリセルのデータを読み出すセンスアンプ、および、該センスアンプの出力をラッチする出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【0098】
(付記16) 付記15に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路にそれぞれ設けられ、前記センスアンプの負荷を模擬するダミーセンスアンプ、および、前記出力ラッチ回路の負荷を模擬するダミー出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【0099】
(付記17) 付記1または2に記載の半導体記憶装置において、さらに、複数のビット線から所定のビット線を選択してセンスアンプに接続するコラムスイッチを備え、該コラムスイッチは、前記ダミービット線に対して該選択対象となる複数のビット線の負荷を模擬するようになっていることを特徴とする半導体記憶装置。
【0100】
【発明の効果】
以上、詳述したように、本発明によれば、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】従来の半導体記憶装置の一例を概略的に示すブロック図である。
【図2】従来の半導体記憶装置における課題を説明するための図である。
【図3】本発明に係る半導体記憶装置の第1実施例を概略的に示すブロック図である。
【図4】図3の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【図5】図4におけるスイッチの一例を説明するための図である。
【図6】図3の半導体記憶装置の動作を説明するための図(その1)である。
【図7】図3の半導体記憶装置の動作を説明するための図(その2)である。
【図8】図3の半導体記憶装置の動作を説明するための図(その3)である。
【図9】本発明に係る半導体記憶装置の第2実施例を概略的に示すブロック図である。
【図10】図9の半導体記憶装置における要部の一例を示す回路図である。
【図11】図9の半導体記憶装置における要部の他の例を示す回路図である。
【図12】図9の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【図13】本発明に係る半導体記憶装置の第3実施例を概略的に示すブロック図である。
【図14】本発明に係る半導体記憶装置の第4実施例を概略的に示すブロック図である。
【図15】図14の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。
【図16】図14の半導体記憶装置におけるダミーメモリセル選択回路の一例を示す回路図である。
【符号の説明】
100…メモリセルアレイ
101…ワードラインドライバ
102…タイミング信号生成回路/デコーダ回路
103,130…ビットラインイコライズ回路
104,140…コラムスイッチ
105,150…データバスイコライズ回路
106…センスアンプ
107…出力ラッチ回路
108…出力バッファ
109…入力回路/ライトアンプ
120…デコーダ回路
121…デコーダ回路/ダミーメモリセル選択回路
122…タイミング信号生成回路
201…ダミーワードドライバ
202…ダミー負荷容量
203…参照電圧発生回路
204…比較回路(コンパレータ)
206…ダミーセンスアンプ
207…ダミー出力ラッチ回路
211…読み出し用ダミーメモリセル部
212,213…負荷用ダミーメモリセル部
214…ダミーメモリセル選択信号生成回路
215…ダミーメモリセル選択回路
Claims (9)
- ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、
該ダミービット線の電位と該参照電圧とを比較する比較回路、
該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、
前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。 - 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、および、
前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置。 - ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、
該ダミービット線の電位と該参照電圧とを比較する比較回路、
該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、
該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。 - 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、
該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置。 - 請求項3または4に記載の半導体記憶装置において、前記ダミーメモリセル選択回路は、リセット付スイッチとして構成されることを特徴とする半導体記憶装置。
- 請求項1〜5のいずれか1項に記載の半導体記憶装置において、前記比較回路がカレントミラー型差動増幅器であることを特徴とする半導体記憶装置。
- 請求項1〜6のいずれか1項に記載の半導体記憶装置において、さらに、前記比較回路の非活性時に当該比較回路の出力をリセットする比較回路出力リセット回路を備えることを特徴とする半導体記憶装置。
- 請求項1〜7のいずれか1項に記載の半導体記憶装置において、さらに、前記ビット線および前記ダミービット線の電位を所定の電位にリセットするビットラインイコライズ回路を備え、該ビットラインイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該ビットラインイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
- 請求項8に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路に設けられたダミー負荷容量を備えることを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001296678A JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
US10/102,672 US6741505B2 (en) | 2001-09-27 | 2002-03-22 | Semiconductor memory device with improved operation margin and increasing operation speed regardless of variations in semiconductor manufacturing processes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001296678A JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003109379A JP2003109379A (ja) | 2003-04-11 |
JP4262911B2 true JP4262911B2 (ja) | 2009-05-13 |
Family
ID=19117871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001296678A Expired - Fee Related JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6741505B2 (ja) |
JP (1) | JP4262911B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7336680B2 (en) * | 2001-09-18 | 2008-02-26 | Scientific-Atlanta, Inc. | Multi-carrier frequency-division multiplexing (FDM) architecture for high speed digital service |
JP4583703B2 (ja) * | 2002-10-30 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4050690B2 (ja) * | 2003-11-21 | 2008-02-20 | 株式会社東芝 | 半導体集積回路装置 |
US7016245B2 (en) * | 2004-02-02 | 2006-03-21 | Texas Instruments Incorporated | Tracking circuit enabling quick/accurate retrieval of data stored in a memory array |
JP2006041951A (ja) | 2004-07-27 | 2006-02-09 | Fujitsu Ltd | プロセスばらつき検知装置およびプロセスばらつき検知方法 |
JP4381278B2 (ja) * | 2004-10-14 | 2009-12-09 | 株式会社東芝 | 不揮発性半導体記憶装置の制御方法 |
KR100632369B1 (ko) | 2005-02-15 | 2006-10-11 | 삼성전자주식회사 | 풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법 |
JP4499587B2 (ja) * | 2005-03-09 | 2010-07-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリおよび半導体メモリの製造方法 |
JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
JP4912621B2 (ja) | 2005-06-07 | 2012-04-11 | 富士通株式会社 | 半導体装置及び半導体装置の配線方法 |
US7338396B2 (en) * | 2005-09-08 | 2008-03-04 | Rawlings Sporting Goods Company, Inc. | Preformed lacrosse pocket and packaging for same |
JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
US7355902B2 (en) * | 2006-05-11 | 2008-04-08 | International Business Machines Corporation | Methods and apparatus for inline characterization of high speed operating margins of a storage element |
US7755964B2 (en) * | 2006-10-25 | 2010-07-13 | Qualcomm Incorporated | Memory device with configurable delay tracking |
EP2149884B1 (en) * | 2007-05-18 | 2013-06-19 | Fujitsu Semiconductor Limited | Semiconductor memory |
JP2008299907A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
KR100882841B1 (ko) * | 2007-06-19 | 2009-02-10 | 삼성전자주식회사 | 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법 |
US9471418B2 (en) | 2007-06-19 | 2016-10-18 | Samsung Electronics Co., Ltd. | Memory system that detects bit errors due to read disturbance and methods thereof |
US8196877B2 (en) * | 2008-05-12 | 2012-06-12 | William Gridley | Flexpole support apparatus |
JP2010225231A (ja) * | 2009-03-24 | 2010-10-07 | Hitachi Ltd | 半導体記憶装置 |
WO2011077492A1 (ja) * | 2009-12-25 | 2011-06-30 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
US9030884B2 (en) * | 2011-04-06 | 2015-05-12 | Micron Technology, Inc. | Method and apparatus for pre-charging data lines in a memory cell array |
US9063520B2 (en) * | 2013-03-15 | 2015-06-23 | Kabushiki Kaisha Toshiba | Apparatus for inserting delay, nuclear medicine imaging apparatus, method for inserting delay, and method of calibration |
US8786474B1 (en) * | 2013-03-15 | 2014-07-22 | Kabushiki Kaisha Toshiba | Apparatus for programmable metastable ring oscillator period for multiple-hit delay-chain based time-to-digital circuits |
US10878890B1 (en) * | 2019-08-20 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Operation assist circuit, memory device and operation assist method |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6246489A (ja) * | 1985-08-23 | 1987-02-28 | Nippon Texas Instr Kk | ダイナミツク型差動増幅器 |
JPH0793972A (ja) | 1993-09-27 | 1995-04-07 | Sony Corp | 半導体記憶装置 |
JP4353546B2 (ja) * | 1997-06-30 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | ダイナミック型半導体記憶装置 |
-
2001
- 2001-09-27 JP JP2001296678A patent/JP4262911B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-22 US US10/102,672 patent/US6741505B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003109379A (ja) | 2003-04-11 |
US20030063493A1 (en) | 2003-04-03 |
US6741505B2 (en) | 2004-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4262911B2 (ja) | 半導体記憶装置 | |
KR100507379B1 (ko) | 워드라인 구동 회로 | |
US6996020B2 (en) | Semiconductor memory device | |
JPH11219589A (ja) | スタティック型半導体記憶装置 | |
KR100275345B1 (ko) | 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법 | |
JP2002042476A (ja) | スタティック型半導体記憶装置 | |
JP3542225B2 (ja) | 半導体装置 | |
JP3825243B2 (ja) | 半導体メモリ装置 | |
JP4249602B2 (ja) | 半導体記憶装置 | |
US7817486B2 (en) | Semiconductor storage device | |
JP2010272148A (ja) | SRAM(StaticRandomAccessMemory)、及びSRAMへのアクセス方法 | |
US7532530B2 (en) | Semiconductor memory device | |
US6950354B1 (en) | Semiconductor memory | |
JP4287768B2 (ja) | 半導体記憶装置 | |
US7489581B2 (en) | Semiconductor memory | |
JP5221323B2 (ja) | 半導体記憶装置 | |
JP2008047180A (ja) | 半導体記憶装置 | |
JP2008198243A (ja) | 半導体記憶装置 | |
JPH1021688A (ja) | 半導体記憶装置 | |
US6137715A (en) | Static random access memory with rewriting circuit | |
JP2008176907A (ja) | 半導体記憶装置 | |
JP5373567B2 (ja) | 半導体装置 | |
JP5130570B2 (ja) | 半導体記憶装置 | |
JP3766710B2 (ja) | 半導体記憶装置 | |
JP2008299907A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050902 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090113 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090210 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |