JP4025537B2 - Ｓｒａｍデバイスのワードライン制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、ＳＲＡＭデバイスにおいて、リード／ライト動作時にセルを通して消耗する電流を減少させるように、所定の時間遅延させた後、イネーブルしたワードラインをディスエーブルさせるようにしたＳＲＡＭデバイスのワードライン制御回路に関する。
なお、本明細書においてローマ字の並びの前の「／」はその「／」からあとの文字列が上バー付きの文字であることを意味する。
【０００２】
【従来の技術】
従来のＳＲＡＭデバイスは、図１に示すように、入力されるＸアドレスをデコードして、対応するセルのＸアドレス（ＸＤ０，ＸＤ１）を選択して出力するＸアドレスデコーダ１０と、選択したＸアドレス（ＸＤ０，ＸＤ１）を入力して、対応するセルのワードラインイネーブル信号（ＷＬ）を出力するワードラインドライバ１１と、データが格納される複数のセルにそれぞれ連結される複数のワードラインと、このワードラインにそれぞれ交差するビットラインを備えているセルブロック１２と、セルブロックの任意のビットライン（ＢＬ、／ＢＬ）を選択する列（カラム）セレクター１３と、リード時にセンスアンプで列セレクター１３の共通データライン（ＤＬ、／ＤＬ）上に出力される信号を増幅して出力し、ライト時には入力データ（ＤＩＮ）をライトドライバによって共通データライン（ＤＬ、／ＤＬ）に分けて出力するセンスアンプ及びライトドライバ１４とから構成されている。
センスアンプはセンスアンプイネーブル信号（ＳＥＮ）により駆動され、ライトドライバはライトドライバイネーブル信号（ＷＤＥＮ）により駆動される。
【０００３】
このように構成された従来のＳＲＡＭディバイスの動作を図２ａ及び図２ｂを参照して説明すると、まず、ライト時に、Ｘアドレスデコーダ１０は入力されるＸアドレスをデコードしてＸＤ０及びＸＤ１を出力する。そして、ライトパッド入力波形がライトであることを示すために、／ＷＥがロー状態に遷移される。
【０００４】
ＸＤ０及びＸＤ１信号の入力に応じてワードラインドライバ１１が動作して、ハイレベルのワードラインイネーブル信号（ＷＬ）を発生する。このハイレベルのワードラインイネーブル信号（ＷＬ）がセルブロック１２に入力されると、セルブロック１２の所定の選択されたワードライン、すなわち、そのワードラインに接続されている行のセルがイネーブルされ、活性化状態になる。
【０００５】
一方、／ＷＥがロー状態に遷移すると、ライトドライバイネーブル信号（ＷＤＥＮ）がロー状態に遷移して、センスアンプ及びライトドライバ１４のライトドライバがイネーブルされる。したがって、セルブロックの所定のセルに使用されるデータ（ＤＩＮ）が入力すると、ライトドライバは共通データライン（ＤＬ、／ＤＬ）にロー又はハイレベルの電位差を発生させ、この電位差によって列セレクター１３によって指定された何れか一組のビットライン（ＢＬ、／ＢＬ）を選択すると、上述のように、既に活性化状態にある所定のワードラインのセル中の列セレクタで選択されたセルにデータがライトされる。
【０００６】
一方、リード時には、図２ｂを参照すると、上述のように、入力したＸアドレスをデコードして生成されたＸＤ０及びＸＤ１を入力してワードドライバ１１が所定のワードラインをイネーブルさせ、そのワードラインが接続されているセルを活性化させ、列セレクター１３が所望するセルを選択すると、そのセルに接続されたビットライン（ＢＬ、／ＢＬ）を介して、電位差が共通データライン（ＤＬ、／ＤＬ）を介してセンス増幅器（このとき、リード時であるので／ＷＥがハイレベルとなり、ＳＥＮがイネーブル状態のハイレベル状態になっている）にこの電位差が感知されて増幅され、データ出力信号（Ｄｏｕｔ）がリードされる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＳＲＡＭデバイスにおいて、選択された行セルはワードラインイネーブル信号によって動作時に電流が流れるが、ワードラインが活性化されている状態では常にセルに電流が流れる。
【０００８】
図２ａ及び図２ｂで分かるように、セルブロックの所定のワードライン、すなわち、所定の行セルがワードラインイネーブル信号（ＷＬ）によりイネーブルされ、データをリードしたりライトした後にもワードラインイネーブル信号（ＷＬ）が相変わらずハイ状態であり、次のワードラインが選択されるまでセル電流が流れる。このときのセル電流の消耗量は、高い電圧動作であるほど多くなり、電力消耗が増加するので、低電力消耗が要求される最近のＳＲＡＭデバイスでは好ましくないという問題がある。
【０００９】
そこで、本発明の目的は、データのリード／ライトが終わった後数十ナノ秒の間に流れる不必要なセルの電流消耗を防止するように、データのリードやライト後に活性化されたワードラインのイネーブル信号をディスエーブルさせ、それ以上のセル電流の消耗を防止できるようにしたＳＲＡＭデバイスのワードライン制御回路を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明のＳＲＡＭデバイスのワードライン制御回路は、入力されるＸアドレスをデコードして、対応するセルブロックのＸアドレスを出力するＸアドレスデコードと、前記出力するＸアドレスを入力にしてセルブロックの該ワードラインイネーブル信号を生成して出力するワードラインドライバと、データが格納されるセル毎にそれぞれ連結される複数のワードラインと、これに交差する複数のビットラインを有するセルブロックと、前記複数のビットラインのうち何れか一対のビットラインを選択する列セレクタと、リード時に前記列セレクタの出力を増幅して出力させるセンスアンプと、ライト時にデータを入力され駆動信号を発生するライトドライバと、を備えるＳＲＡＭデバイスの制御回路において、
リード／ライト識別信号に従って、リード時には前記センスアンプのイネーブル信号を選択し、ライト時には前記ライトドライバのイネーブル信号を選択して制御信号を生成し、所定の時間遅延した後、前記制御信号を出力して前記ワードラインをディスエーブルさせるワードライン制御部を更に備えていることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って詳細に説明する。
【００１２】
図３に示すように、本発明は、入力するＸアドレスをデコードしてセルブロックのＸアドレス（ＸＤ０，ＸＤ１）を出力するＸアドレスデコーダ２０と、出力されたＸアドレス（ＸＤ０，ＸＤ１）を入力して、対応するセルブロックのワードラインのイネーブル信号ＷＬを出力するワードラインドライバ２１と、データが格納されるセル毎に各々連結される複数のワードラインとこのワードラインに交差する複数のビットラインを有するセルブロック２２と、複数のビットラインのうち何れか一対のビットライン（ＢＬ、／ＢＬ）を選択する列セレクター２３とを備えている。さらに、本実施形態はセンスアンプとライトドライバとからなるセンスアンプ及びライトドライバ２４を備えている。センスアンプは、リード時にセンスアンプイネーブル信号ＳＥＮによりイネーブルされ、共通データライン（ＤＬ、／ＤＬ）上にある列セレクター２３を介して選択されたビットラインの信号を増幅して出力させるように構成されており、ライトドライバは、ライト時にライトドライバイネーブル信号（ＷＤＥＮ）によりイネーブルされ、入力データを共通データライン（ＤＬ、／ＤＬ）に出力させるように構成されている。本実施形態は、その上、入力するリード／ライト識別信号（ＲＷＳ）に対応して、ライトドライバイネーブル信号（ＷＤＥＮ）とセンスアンプイネーブル信号（ＳＥＮ）の何れか一つを選択してパルスワードライン制御信号（ＰＷＣ）を生成し、所定の時間遅延してその制御信号（ＰＷＣ）を出力するワードライン制御部２５とから構成されている。
【００１３】
センスアンプ及びライトドライバ２４のセンスアンプは、リード時にセンスアンプイネーブル信号（ＳＥＮ）に応答してイネーブルされ、列セレクター２３を介して選択されたビットラインから共通データライン（ＤＬ、／ＤＬ）に現れた信号を増幅して出力させる。
又、センスアンプ及びライトドライバ２４のライトドライバは、ライト時にライトドライバイネーブル信号（ＷＤＥＮ）によりイネーブルされ、入力データ（ＤＩＮ）を共通データライン（ＤＬ、／ＤＬ）に出力させる。
【００１４】
ワードライン制御部２５は、入力されるリード／ライト識別信号（ＲＷＳ）に対応して、ライトドライバイネーブル信号（ＷＥＤＮ）とセンスアンプイネーブル信号（ＳＥＮ）中の何れか一つを選択してパルスワードライン制御信号（ＰＷＣ）を生成し、その制御信号を図示しないディレー回路を介して所定の時間遅延した後、その制御信号（ＰＷＣ）を出力する。パルスワードライン制御信号（ＰＷＣ）は、Ｘアドレスデコーダ２０の出力値を制御して、ワードラインイネーブル信号をディスエーブルさせるための信号である。
【００１５】
ワードライン制御部２５は、図５に示すように、ライトドライバイネーブル信号（ＷＤＥＮ）を反転させる第１インバータ（ＩＮＶ１）と、リード／ライト識別信号（ＲＷＳ）を反転させる第２インバータ（ＩＮＶ２）と、リード／ライト識別信号（ＲＷＳ）をＰＭＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＮＭＯＳゲートにそれぞれ印加し、第１インバータの出力に対してスイッチング動作を行う第１トランスミッションゲート（Ｔ１）と、リード／ライト識別信号（ＲＷＳ）をＮＭＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＰＭＯＳゲートにそれぞれ印加し、センスアンプイネーブル信号（ＳＥＮ）に対してスイッチング動作を行う第２トランスミッションゲート（Ｔ２）と、第１，第２トランスミッションゲート（Ｔ１，Ｔ２）の出力を所定の時間遅延した後、パルスワードライン制御信号（ＰＷＣ）として出力するディレー（Ｄｅｌａｙ）とを備えている。
【００１６】
先の説明では、センスアンプ及びライトドライバ２４は一体とされた例を挙げているが、センスアンプとライトドライバを別々に構成しても良い。また、ワードラインドライバ２１とワードライン制御部２５は別々に形成されているが、これらを一体に形成しても良い。
【００１７】
このように構成された本発明の動作について図３及び図４ａ，４ｂを参照して説明する。
【００１８】
まず、ライト動作を説明すると、セルブロック２２の所定セルに格納しようとするデータ（ＤＩＮ）がセンスアンプ及びライトドライバ２４に入力される。このとき、ライトパッド入力波形は、本動作がライトであることを示すために、／ＷＥがローレベルに遷移し、この／ＷＥを受けてワードライン制御部２５のリード／ライト動作を区分する信号（ＲＷＳ）がライトであることを示すためにローレベルに遷移する。すなわち、ＲＷＳはリード／ライトを区分する信号であって、リード動作時はハイレベルであり、ライト動作時にはローレベルである。
【００１９】
Ｘアドレスデコーダ２０は、入力するＸアドレスをデコードして、当該ワードラインイネーブル信号を生成させるためにワードラインドライバ２１を駆動する駆動信号（ＸＤ０，ＸＤ１）を出力する。この出力によって該当ワードラインをイネーブルさせる信号（ＷＬ）が出力され、セルブロック２３の所定のワードラインがイネーブルされ、所望の行セルが選択される。
【００２０】
このとき、センスアンプ及びライトドライバ２４にデータ（ＤＩＮ）が入力され、ロー状態のライトドライバイネーブル信号（ＷＤＥＮ）によってライトドライバが作動して、共通データライン（ＤＬ、／ＤＬ）上に分けて列セレクター２３に送ると、列セレクタ２３は当該列のビットライン（ＢＬ、／ＢＬ）が選択され、これによってイネーブルして放電されているワードラインに接続されているセルにデータが格納される。
【００２１】
図５に示すように、ワードライン制御部２５にロー状態のリード／ライト識別信号（ＲＷＳ）が入力されると、トランスミッションゲート（Ｔ１）が導通し、やはり入力されるロー状態のライトドライバイネーブル信号（ＷＤＥＮ）がインバータ（ＩＮＶ１）を介してハイレベルに反転された後、導通したトランスミッションゲート（Ｔ１）を介してディレー（Ｄｅｌａｙ）に入力される。
前記ディレー（Ｄｅｌａｙ）を経て所定時間が遅延した後、すなわち、データ（ＤＩＮ）が入力され所定のセルにデータ格納の完了時間が経過した後、ハイレベルのパルスワードライン制御信号（ＰＷＣ）をＸアドレスデコーダ２０に入力させる。それによって出力ＸＤ０がローからハイに遷移し、ワードラインドライバ２１の出力（ＷＬ）をローレベルに遷移させることにより、イネーブルされ活性化状態にあるワードラインをディスエーブルさせる。
これにより、次のリード又はライト動作が行われるまでディスエーブル状態のままとすることができ、従来のように活性状態を継続してセルを介して漏洩する電流の消耗がなくなる。
【００２２】
一方、リード動作時には、図４ｂのタイミング図のように、／ＷＥがローレベルとなり、これにより、リード／ライト識別信号（ＲＷＳ）はハイレベルとなる。
【００２３】
リード動作が開始すると、入力されるＸアドレスをＸアドレスデコーダ２０がデコードして、ＸＤ１をハイレベル、ＸＤ０をローレベルにして出力する。ワードラインドライバ２１はこれらの信号（ＸＤ０，ＸＤ１）を入力として、該当するワードラインをイネーブルさせる信号（ＷＬ）を発生させ、セルブロック２２の所望の行セルを活性化させる。
列セレクター２３によって所定のビットライン（ＢＬ、／ＢＬ）が選択され、セルのデータが判読された後、共通のデータライン（ＤＬ、／ＤＬ）を介してセンスアンプ及びライトドライバ２４に入力される。
セルのデータは、センスアンプ及びライトドライバ２４を介して増幅して出力データ（ＤＯＵＴ）として出力される。
【００２４】
リード時にはハイレベルのセンスアンプイネーブル信号（ＳＥＮ）がセンスアンプ及びライトドライバ２４及びワードライン制御部２５に入力され、その前にハイレベルのリード／ライト識別信号（ＲＷＳ）がワードライン制御部２５に入力される。したがって、共通のデータライン（ＤＬ、／ＤＬ）の信号がセンスアンプ及びライトドライバ２４のセンスアンプを介してデータ（ＤＯＵＴ）を出力される。ハイレベルのセンスアンプイネーブル（ＳＥＮ）とハイレベルのリード／ライト識別信号（ＲＷＳ）がワードライン制御部２５に入力されると、図５に示すように、トランスミッションゲート（Ｔ２）が導通し、このトランスミッションゲート（Ｔ２）を介してハイレベルのセンスアンプイネーブル信号（ＳＥＮ）がディレー（Ｄｅｌａｙ）を経て、所定時間（即ち、リードの完了時間）の経過後にハイレベルのパルスワードライン制御信号（ＰＷＣ）に出力される。
ハイレベルのパルスワードライン制御信号（ＰＷＣ）はＸアドレスデコーダ２０に印加され、これにより、ローレベルのＸＤ０をハイレベルに遷移させる。
【００２５】
ＸＤ０を入力とするワードラインドライバー２１がワードラインドライバイネーブル信号（ＷＬ）をハイレベルからローレベルに変化させ、所定のワードラインをディスエーブルさせる。したがって、活性中のセルブロック２２内のセルの駆動が中止され、セルに電流がそれ以上流れないようにする。
【００２６】
このように、本発明のＳＲＡＭディバイスのワードライン制御回路は、セルにデータをライトしたり、セルのデータを外部にリードする動作を終了した後には、駆動中の所定のワードラインをディスエーブルさせるので、セル電流の余分な流れを防止することができる。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、所望のセルにデータを格納したり、或いは所望のセルからデータをリードした後に活性中のワードラインをディスエーブルさせるようにしてあるので、セルからそれ以上電流が流れなくなり、セルの電流消耗を減少させることができるという効果がある。
【図面の簡単な説明】
【図１】 従来のＳＲＡＭデバイスのワードライン制御回路のブロック図。
【図２】 図１のタイミング図である。
【図３】 本発明によるＳＲＡＭデバイスのワードライン制御回路のブロック図である。
【図４Ａ】 図３のタイミング図である。
【図４Ｂ】 図３のタイミング図である。
【図５】 図３のワードライン制御部の詳細図である。
【符号の説明】
２０：Ｘアドレスデコーダ
２１：ワードラインドライバ
２２：セルブロック
２３：列セレクター
２４：センスアンプ及びライトドライバ
２５：ワードライン制御部
ＩＮＶ１、ＩＮＶ２：インバータ
Ｔ１、Ｔ２：トランスミッションゲート
Ｄｅｌａｙ：ディレー
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、ＳＲＡＭデバイスにおいて、リード／ライト動作時にセルを通して消耗する電流を減少させるように、所定の時間遅延させた後、イネーブルしたワードラインをディスエーブルさせるようにしたＳＲＡＭデバイスのワードライン制御回路に関する。
なお、本明細書においてローマ字の並びの前の「／」はその「／」からあとの文字列が上バー付きの文字であることを意味する。
【０００２】
【従来の技術】
従来のＳＲＡＭデバイスは、図１に示すように、入力されるＸアドレスをデコードして、対応するセルのＸアドレス（ＸＤ０，ＸＤ１）を選択して出力するＸアドレスデコーダ１０と、選択したＸアドレス（ＸＤ０，ＸＤ１）を入力して、対応するセルのワードラインイネーブル信号（ＷＬ）を出力するワードラインドライバ１１と、データが格納される複数のセルにそれぞれ連結される複数のワードラインと、このワードラインにそれぞれ交差するビットラインを備えているセルブロック１２と、セルブロックの任意のビットライン（ＢＬ、／ＢＬ）を選択する列（カラム）セレクター１３と、リード時にセンスアンプで列セレクター１３の共通データライン（ＤＬ、／ＤＬ）上に出力される信号を増幅して出力し、ライト時には入力データ（ＤＩＮ）をライトドライバによって共通データライン（ＤＬ、／ＤＬ）に分けて出力するセンスアンプ及びライトドライバ１４とから構成されている。
センスアンプはセンスアンプイネーブル信号（ＳＥＮ）により駆動され、ライトドライバはライトドライバイネーブル信号（ＷＤＥＮ）により駆動される。
【０００３】
このように構成された従来のＳＲＡＭディバイスの動作を図２ａ及び図２ｂを参照して説明すると、まず、ライト時に、Ｘアドレスデコーダ１０は入力されるＸアドレスをデコードしてＸＤ０及びＸＤ１を出力する。そして、ライトパッド入力波形がライトであることを示すために、／ＷＥがロー状態に遷移される。
【０００４】
ＸＤ０及びＸＤ１信号の入力に応じてワードラインドライバ１１が動作して、ハイレベルのワードラインイネーブル信号（ＷＬ）を発生する。このハイレベルのワードラインイネーブル信号（ＷＬ）がセルブロック１２に入力されると、セルブロック１２の所定の選択されたワードライン、すなわち、そのワードラインに接続されている行のセルがイネーブルされ、活性化状態になる。
【０００５】
一方、／ＷＥがロー状態に遷移すると、ライトドライバイネーブル信号（ＷＤＥＮ）がロー状態に遷移して、センスアンプ及びライトドライバ１４のライトドライバがイネーブルされる。したがって、セルブロックの所定のセルに使用されるデータ（ＤＩＮ）が入力すると、ライトドライバは共通データライン（ＤＬ、／ＤＬ）にロー又はハイレベルの電位差を発生させ、この電位差によって列セレクター１３によって指定された何れか一組のビットライン（ＢＬ、／ＢＬ）を選択すると、上述のように、既に活性化状態にある所定のワードラインのセル中の列セレクタで選択されたセルにデータがライトされる。
【０００６】
一方、リード時には、図２ｂを参照すると、上述のように、入力したＸアドレスをデコードして生成されたＸＤ０及びＸＤ１を入力してワードドライバ１１が所定のワードラインをイネーブルさせ、そのワードラインが接続されているセルを活性化させ、列セレクター１３が所望するセルを選択すると、そのセルに接続されたビットライン（ＢＬ、／ＢＬ）を介して、電位差が共通データライン（ＤＬ、／ＤＬ）を介してセンス増幅器（このとき、リード時であるので／ＷＥがハイレベルとなり、ＳＥＮがイネーブル状態のハイレベル状態になっている）にこの電位差が感知されて増幅され、データ出力信号（Ｄｏｕｔ）がリードされる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＳＲＡＭデバイスにおいて、選択された行セルはワードラインイネーブル信号によって動作時に電流が流れるが、ワードラインが活性化されている状態では常にセルに電流が流れる。
【０００８】
図２ａ及び図２ｂで分かるように、セルブロックの所定のワードライン、すなわち、所定の行セルがワードラインイネーブル信号（ＷＬ）によりイネーブルされ、データをリードしたりライトした後にもワードラインイネーブル信号（ＷＬ）が相変わらずハイ状態であり、次のワードラインが選択されるまでセル電流が流れる。このときのセル電流の消耗量は、高い電圧動作であるほど多くなり、電力消耗が増加するので、低電力消耗が要求される最近のＳＲＡＭデバイスでは好ましくないという問題がある。
【０００９】
そこで、本発明の目的は、データのリード／ライトが終わった後数十ナノ秒の間に流れる不必要なセルの電流消耗を防止するように、データのリードやライト後に活性化されたワードラインのイネーブル信号をディスエーブルさせ、それ以上のセル電流の消耗を防止できるようにしたＳＲＡＭデバイスのワードライン制御回路を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明のＳＲＡＭデバイスのワードライン制御回路は、入力されるＸアドレスをデコードして、対応するセルブロックのＸアドレスを出力するＸアドレスデコードと、前記出力するＸアドレスを入力にしてセルブロックの該ワードラインイネーブル信号を生成して出力するワードラインドライバと、データが格納されるセル毎にそれぞれ連結される複数のワードラインと、これに交差する複数のビットラインを有するセルブロックと、前記複数のビットラインのうち何れか一対のビットラインを選択する列セレクタと、リード時に前記列セレクタの出力を増幅して出力させるセンスアンプと、ライト時にデータを入力され駆動信号を発生するライトドライバと、を備えるＳＲＡＭデバイスの制御回路において、
リード／ライト識別信号に従って、リード時には前記センスアンプのイネーブル信号を選択し、ライト時には前記ライトドライバのイネーブル信号を選択して制御信号を生成し、所定の時間遅延した後、前記制御信号を出力して前記ワードラインをディスエーブルさせるワードライン制御部を更に備えていることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って詳細に説明する。
【００１２】
図３に示すように、本発明は、入力するＸアドレスをデコードしてセルブロックのＸアドレス（ＸＤ０，ＸＤ１）を出力するＸアドレスデコーダ２０と、出力されたＸアドレス（ＸＤ０，ＸＤ１）を入力して、対応するセルブロックのワードラインのイネーブル信号ＷＬを出力するワードラインドライバ２１と、データが格納されるセル毎に各々連結される複数のワードラインとこのワードラインに交差する複数のビットラインを有するセルブロック２２と、複数のビットラインのうち何れか一対のビットライン（ＢＬ、／ＢＬ）を選択する列セレクター２３とを備えている。さらに、本実施形態はセンスアンプとライトドライバとからなるセンスアンプ及びライトドライバ２４を備えている。センスアンプは、リード時にセンスアンプイネーブル信号ＳＥＮによりイネーブルされ、共通データライン（ＤＬ、／ＤＬ）上にある列セレクター２３を介して選択されたビットラインの信号を増幅して出力させるように構成されており、ライトドライバは、ライト時にライトドライバイネーブル信号（ＷＤＥＮ）によりイネーブルされ、入力データを共通データライン（ＤＬ、／ＤＬ）に出力させるように構成されている。本実施形態は、その上、入力するリード／ライト識別信号（ＲＷＳ）に対応して、ライトドライバイネーブル信号（ＷＤＥＮ）とセンスアンプイネーブル信号（ＳＥＮ）の何れか一つを選択してパルスワードライン制御信号（ＰＷＣ）を生成し、所定の時間遅延してその制御信号（ＰＷＣ）を出力するワードライン制御部２５とから構成されている。
【００１３】
センスアンプ及びライトドライバ２４のセンスアンプは、リード時にセンスアンプイネーブル信号（ＳＥＮ）に応答してイネーブルされ、列セレクター２３を介して選択されたビットラインから共通データライン（ＤＬ、／ＤＬ）に現れた信号を増幅して出力させる。
又、センスアンプ及びライトドライバ２４のライトドライバは、ライト時にライトドライバイネーブル信号（ＷＤＥＮ）によりイネーブルされ、入力データ（ＤＩＮ）を共通データライン（ＤＬ、／ＤＬ）に出力させる。
【００１４】
ワードライン制御部２５は、入力されるリード／ライト識別信号（ＲＷＳ）に対応して、ライトドライバイネーブル信号（ＷＥＤＮ）とセンスアンプイネーブル信号（ＳＥＮ）中の何れか一つを選択してパルスワードライン制御信号（ＰＷＣ）を生成し、その制御信号を図示しないディレー回路を介して所定の時間遅延した後、その制御信号（ＰＷＣ）を出力する。パルスワードライン制御信号（ＰＷＣ）は、Ｘアドレスデコーダ２０の出力値を制御して、ワードラインイネーブル信号をディスエーブルさせるための信号である。
【００１５】
ワードライン制御部２５は、図５に示すように、ライトドライバイネーブル信号（ＷＤＥＮ）を反転させる第１インバータ（ＩＮＶ１）と、リード／ライト識別信号（ＲＷＳ）を反転させる第２インバータ（ＩＮＶ２）と、リード／ライト識別信号（ＲＷＳ）をＰＭＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＮＭＯＳゲートにそれぞれ印加し、第１インバータの出力に対してスイッチング動作を行う第１トランスミッションゲート（Ｔ１）と、リード／ライト識別信号（ＲＷＳ）をＮＭＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＰＭＯＳゲートにそれぞれ印加し、センスアンプイネーブル信号（ＳＥＮ）に対してスイッチング動作を行う第２トランスミッションゲート（Ｔ２）と、第１，第２トランスミッションゲート（Ｔ１，Ｔ２）の出力を所定の時間遅延した後、パルスワードライン制御信号（ＰＷＣ）として出力するディレー（Ｄｅｌａｙ）とを備えている。
【００１６】
先の説明では、センスアンプ及びライトドライバ２４は一体とされた例を挙げているが、センスアンプとライトドライバを別々に構成しても良い。また、ワードラインドライバ２１とワードライン制御部２５は別々に形成されているが、これらを一体に形成しても良い。
【００１７】
このように構成された本発明の動作について図３及び図４ａ，４ｂを参照して説明する。
【００１８】
まず、ライト動作を説明すると、セルブロック２２の所定セルに格納しようとするデータ（ＤＩＮ）がセンスアンプ及びライトドライバ２４に入力される。このとき、ライトパッド入力波形は、本動作がライトであることを示すために、／ＷＥがローレベルに遷移し、この／ＷＥを受けてワードライン制御部２５のリード／ライト動作を区分する信号（ＲＷＳ）がライトであることを示すためにローレベルに遷移する。すなわち、ＲＷＳはリード／ライトを区分する信号であって、リード動作時はハイレベルであり、ライト動作時にはローレベルである。
【００１９】
Ｘアドレスデコーダ２０は、入力するＸアドレスをデコードして、当該ワードラインイネーブル信号を生成させるためにワードラインドライバ２１を駆動する駆動信号（ＸＤ０，ＸＤ１）を出力する。この出力によって該当ワードラインをイネーブルさせる信号（ＷＬ）が出力され、セルブロック２３の所定のワードラインがイネーブルされ、所望の行セルが選択される。
【００２０】
このとき、センスアンプ及びライトドライバ２４にデータ（ＤＩＮ）が入力され、ロー状態のライトドライバイネーブル信号（ＷＤＥＮ）によってライトドライバが作動して、共通データライン（ＤＬ、／ＤＬ）上に分けて列セレクター２３に送ると、列セレクタ２３は当該列のビットライン（ＢＬ、／ＢＬ）が選択され、これによってイネーブルして放電されているワードラインに接続されているセルにデータが格納される。
【００２１】
図５に示すように、ワードライン制御部２５にロー状態のリード／ライト識別信号（ＲＷＳ）が入力されると、トランスミッションゲート（Ｔ１）が導通し、やはり入力されるロー状態のライトドライバイネーブル信号（ＷＤＥＮ）がインバータ（ＩＮＶ１）を介してハイレベルに反転された後、導通したトランスミッションゲート（Ｔ１）を介してディレー（Ｄｅｌａｙ）に入力される。
前記ディレー（Ｄｅｌａｙ）を経て所定時間が遅延した後、すなわち、データ（ＤＩＮ）が入力され所定のセルにデータ格納の完了時間が経過した後、ハイレベルのパルスワードライン制御信号（ＰＷＣ）をＸアドレスデコーダ２０に入力させる。それによって出力ＸＤ０がローからハイに遷移し、ワードラインドライバ２１の出力（ＷＬ）をローレベルに遷移させることにより、イネーブルされ活性化状態にあるワードラインをディスエーブルさせる。
これにより、次のリード又はライト動作が行われるまでディスエーブル状態のままとすることができ、従来のように活性状態を継続してセルを介して漏洩する電流の消耗がなくなる。
【００２２】
一方、リード動作時には、図４ｂのタイミング図のように、／ＷＥがローレベルとなり、これにより、リード／ライト識別信号（ＲＷＳ）はハイレベルとなる。
【００２３】
リード動作が開始すると、入力されるＸアドレスをＸアドレスデコーダ２０がデコードして、ＸＤ１をハイレベル、ＸＤ０をローレベルにして出力する。ワードラインドライバ２１はこれらの信号（ＸＤ０，ＸＤ１）を入力として、該当するワードラインをイネーブルさせる信号（ＷＬ）を発生させ、セルブロック２２の所望の行セルを活性化させる。
列セレクター２３によって所定のビットライン（ＢＬ、／ＢＬ）が選択され、セルのデータが判読された後、共通のデータライン（ＤＬ、／ＤＬ）を介してセンスアンプ及びライトドライバ２４に入力される。
セルのデータは、センスアンプ及びライトドライバ２４を介して増幅して出力データ（ＤＯＵＴ）として出力される。
【００２４】
リード時にはハイレベルのセンスアンプイネーブル信号（ＳＥＮ）がセンスアンプ及びライトドライバ２４及びワードライン制御部２５に入力され、その前にハイレベルのリード／ライト識別信号（ＲＷＳ）がワードライン制御部２５に入力される。したがって、共通のデータライン（ＤＬ、／ＤＬ）の信号がセンスアンプ及びライトドライバ２４のセンスアンプを介してデータ（ＤＯＵＴ）を出力される。ハイレベルのセンスアンプイネーブル（ＳＥＮ）とハイレベルのリード／ライト識別信号（ＲＷＳ）がワードライン制御部２５に入力されると、図５に示すように、トランスミッションゲート（Ｔ２）が導通し、このトランスミッションゲート（Ｔ２）を介してハイレベルのセンスアンプイネーブル信号（ＳＥＮ）がディレー（Ｄｅｌａｙ）を経て、所定時間（即ち、リードの完了時間）の経過後にハイレベルのパルスワードライン制御信号（ＰＷＣ）に出力される。
ハイレベルのパルスワードライン制御信号（ＰＷＣ）はＸアドレスデコーダ２０に印加され、これにより、ローレベルのＸＤ０をハイレベルに遷移させる。
【００２５】
ＸＤ０を入力とするワードラインドライバー２１がワードラインドライバイネーブル信号（ＷＬ）をハイレベルからローレベルに変化させ、所定のワードラインをディスエーブルさせる。したがって、活性中のセルブロック２２内のセルの駆動が中止され、セルに電流がそれ以上流れないようにする。
【００２６】
このように、本発明のＳＲＡＭディバイスのワードライン制御回路は、セルにデータをライトしたり、セルのデータを外部にリードする動作を終了した後には、駆動中の所定のワードラインをディスエーブルさせるので、セル電流の余分な流れを防止することができる。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、所望のセルにデータを格納したり、或いは所望のセルからデータをリードした後に活性中のワードラインをディスエーブルさせるようにしてあるので、セルからそれ以上電流が流れなくなり、セルの電流消耗を減少させることができるという効果がある。
【図面の簡単な説明】
【図１】 従来のＳＲＡＭデバイスのワードライン制御回路のブロック図。
【図２】 図１のタイミング図である。
【図３】 本発明によるＳＲＡＭデバイスのワードライン制御回路のブロック図である。
【図４Ａ】 図３のタイミング図である。
【図４Ｂ】 図３のタイミング図である。
【図５】 図３のワードライン制御部の詳細図である。
【符号の説明】
２０：Ｘアドレスデコーダ
２１：ワードラインドライバ
２２：セルブロック
２３：列セレクター
２４：センスアンプ及びライトドライバ
２５：ワードライン制御部
ＩＮＶ１、ＩＮＶ２：インバータ
Ｔ１、Ｔ２：トランスミッションゲート
Ｄｅｌａｙ：ディレー
Claims (2)
- 入力されるＸアドレスをデコードして、対応するセルブロックのＸアドレスを出力するＸアドレスデコードと、その出力されたＸアドレスを入力としてセルブロックの該当するワードラインイネーブル信号を生成して出力するワードラインドライバとビットラインを有するセルブロックと、ビットラインのうち何れか一対のビットラインを選択する列セレクタと、リード時に列セレクタの出力を増幅して出力させるセンスアンプと、ライト時にデータを入力され駆動信号を発生するライトドライバと、を備えるＳＲＡＭデバイスのワードライン制御回路において、
入力されるリード／ライト識別信号に従って、リード時にはセンスアンプのイネーブル信号を選択し、ライト時にはライトドライバのイネーブル信号を選択して制御信号を生成し、所定の時間遅延した後、その制御信号を出力し、その制御信号をＸアドレスデコーダに印加して、ワードラインをディスエーブルさせるワードライン制御部を更に備え、
前記ワードライン制御部は、
ライトドライバのイネーブル信号（ＷＤＥＮ）を反転する第１インバータ（ＩＮＶ１）と、
リード／ライト識別信号（ＲＷＳ）を反転させる第２インバータ（ＩＮＶ２）と、
リード／ライト識別信号（ＲＷＳ）がＰＭＯＳゲートに印加され、第２インバータ（ＩＮＶ２）の出力がＮＭＯＳゲートに印加され、第１インバータの出力に対してスイッチング動作を行う第１トランスミッションゲート（Ｔ１）と、
リードライト識別信号（ＲＷＳ）がＮＭＯＳゲートに印加され、第２インバータ（ＩＮＶ２）の出力がＰＭＯＳゲートに印加され、センスアンプイネーブル信号ＳＥＮに対してスイッチング動作を行う第２トランスミッションゲート（Ｔ２）と、
第１、第２トランスミッションゲート（Ｔ１、Ｔ２）の出力が印加され、所定の時間遅延した後、制御信号としてのパルスワードライン制御信号（ＰＷＣ）を出力するディレー（Ｄｅｌａｙ）と、
を含むことを特徴とするＳＲＡＭデバイスのワードライン制御回路。 - ワードライン制御部は、入力信号（ＷＤＥＮ，ＳＥＮ，ＲＷＳ）が入力され生成されるパルスワードライン制御信号（ＰＷＣ）をＸアドレスデコーダ２０に印加して、ワードラインドライバ２１の出力を制御することを特徴とする請求項１記載のＳＲＡＭデバイスのワードライン制御回路。
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