KR102133758B1 - 레지스터 파일 회로 및 최소 동작 공급 전압을 개선하기 위한 방법 - Google Patents

레지스터 파일 회로 및 최소 동작 공급 전압을 개선하기 위한 방법 Download PDF

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Abstract

본 개시의 일부 예들에 따른 레지스터 파일 회로는 메모리 셀, 헤더 트랜지스터 회로 및 드라이버 회로를 포함할 수 있다. 헤더 트랜지스터 회로는 메모리 셀의 PFET들과 직렬인 하나 또는 그 초과의 PFET 헤더들을 포함할 수 있으며, 기록되는 행에 대한 PFET 헤더의 게이트는 드라이버 회로로부터의 펄스 기록 신호로 제어된다. 본 개시의 일부 예들에서, 헤더 트랜지스터 회로는, 가상-vdd 노드를 방전하여 기록 동작 동안 경합을 감소시키도록 가상-vdd와 접지 사이에 삽입된 NFET 풀-다운; 및 풀업 PFET가 오프되지 않도록 보장하고 가상-vdd 노드가 접지로 완전히 방전되는 것을 방지하기 위해, 메모리 셀의 풀-업 PFET의 임계 전압보다 약간 아래로 가상-vdd 노드를 클램핑하도록 PFET 헤더와 병렬로 배치된 클램핑 NFET를 포함할 수 있다.

Description

레지스터 파일 회로 및 최소 동작 공급 전압을 개선하기 위한 방법{REGISTER FILE CIRCUIT AND METHOD FOR IMPROVING THE MINIMUM OPERATING SUPPLY VOLTAGE}
[0001] 본 개시는 일반적으로 레지스터 파일 회로들에 관한 것으로서, 보다 구체적으로, 메모리 셀들에 대한 레지스터 파일 회로들(전적인 것은 아님)에 관한 것이다.
[0002] 프로세서들이 보다 복잡해짐에 따라, 프로세서에 의해 사용되는 에너지가 증가하고 에너지 사용을 최대화해야 할 필요성이 보다 중요해진다. 프로세서 에너지 효율을 최대화하기 위해, 프로세서 설계들은 낮은-성능 요건들을 갖는 애플리케이션들에 대해 공급 전압(VDD)을 감소시킨다(스케일링). 예를 들어, 레지스터 파일 회로는 기록 동작을 성공적으로 수행하기 위해 최소 동작 VDD(VMIN)를 요구한다. 레지스터 파일 어레이들이 프로세서에 걸쳐 분산되기 때문에, 레지스터 파일 회로들 및 프로세서 로직은 동일한 VDD를 공유한다. 이러한 이유로, 기록 동작을 위한 레지스터 파일 VMIN은 전반적인 프로세서 VDD 스케일링 및 잠재적인 에너지 이득들을 제한한다. 도 1에 도시된 바와 같이, 레지스터 파일 VMIN은 노드 "T"를 접지로 가져가도록 시도하는 NFET 전달 디바이스(N4)와 노드 "T"를 VDD로 유지하도록 시도하는 PFET 풀업 디바이스(P1) 사이의 경합 경로로부터 발생한다. 다른 NFET 전달 디바이스(N3)는 상보적 노드 "C" 및 P1의 게이트에 약한(weak) "1"(VDD-Vt)(여기서 Vt는 트랜지스터 임계 전압임)을 전달하기 때문에, P1 디바이스는 부분적으로 온(on)으로 유지되고 노드 "T"를 접지로 가져가는데 있어 N4 디바이스에 저항한다. 특히, 프로세스가 저속 NFET 디바이스들 및 고속 PFET 디바이스들로 스큐(skew)하면, VDD가 감소함에 따라 이러한 경합이 심해진다. 설계가 모든 프로세서 코너들(process corners)에 걸쳐 동작할 필요가 있으므로, 이 경합은 레지스터 파일 회로의 VMIN을 제한하고 결과적으로 프로세서 에너지 효율을 제한한다. 종래의 프로세서의 시뮬레이션들로부터, 레지스터 파일 VMIN은 프로세서 에너지 절감 면에서 26% 초과의 손실을 초래한다.
[0003] 이에 따라, 개선된 방법들 및 이 방법에 의해 제공된 장치를 포함하는, 종래의 방법들을 개선하는 방법들에 대한 오래된 업계의 요구가 존재한다.
[0004] 교시의 특성인 본 발명의 특징들은 추가의 특징들 및 이점들과 함께, 상세한 설명 및 첨부 도면들로부터 더 잘 이해된다. 도면들 각각은 예시 및 설명 목적만을 위해 제공되며, 본 교시들을 제한하지 않는다.
[0005] 다음은 본원에서 개시되는 장치 및 방법들과 연관된 하나 또는 그 초과의 양상들 및/또는 예들에 관한 단순화된 요약을 제시한다. 따라서, 다음의 요약은 모든 고려된 양상들 및/또는 예들에 관한 광범위한 개요로 고려되어서는 안 되며, 다음의 요약이 모든 고려된 양상들 및/또는 예들에 관한 핵심적인 또는 중요한 엘리먼트들을 식별하거나 임의의 특정한 양상 및/또는 예와 연관된 범위를 한정하는 것으로 간주되어서도 안된다. 따라서, 다음의 요약은, 아래에 제시된 상세한 설명에 앞서, 본원에서 개시되는 장치 및 방법들에 관한 하나 또는 그 초과의 양상들 및/또는 예들과 관련된 특정 개념들을 단순화된 형태로 제시하는 유일한 목적을 갖는다.
[0006] 본 개시의 일부 예들은, 레지스터 파일 비트셀과 같은 메모리 셀의 기록 동작들에 필요한 최소 동작 전압을 개선하기 위한 시스템들, 장치 및 방법들에 관한 것이다.
[0007] 본 개시의 일부 예들에서, 시스템, 장치 및 방법은 가상 공급 전압 및 기록 워드 라인에 커플링된 메모리 셀; 게이트, 소스 및 드레인을 갖는 제 1 헤더 PFET ― 헤더 PFET 소스는 시스템 공급 전압에 커플링되고, 헤더 PFET 게이트는 드라이버에 커플링되고, 헤더 PFET 드레인은 가상 공급 전압에 커플링됨 ― ; 게이트, 소스 및 드레인을 갖는 제 1 헤더 NFET ― 제 1 헤더 NFET 드레인은 가상 공급 전압에 커플링되고, 제 1 헤더 NFET 게이트는 드라이버에 커플링되고, 제 1 헤더 NFET 소스는 접지에 커플링됨 ― ; 및 게이트, 소스 및 드레인을 갖는 제 2 헤더 NFET 소스를 포함하고, 제 2 헤더 NFET 드레인은 시스템 공급 전압에 커플링되고, 제 2 헤더 NFET 게이트는 드라이버에 커플링되고, 제 2 헤더 NFET 소스는 가상 공급 전압에 커플링된다.
[0008] 본원에서 개시되는 장치 및 방법들과 연관된 다른 특징들 및 이점들은 첨부 도면 및 상세한 설명에 기초하여 당업자들에게 자명하게 될 것이다.
[0009] 첨부 도면들은 본 교시들의 예들을 설명하기 위해 제시되며, 제한적이지 않다. 첨부 도면들은 본 개시의 예들의 설명을 보조하도록 제시되며 그의 제한이 아니라 예들의 예시를 위해서만 제공된다.
[0010] 본 개시의 양상들 및 그것들의 수반되는 다수의 이점들의 보다 완전한 이해는, 그것이, 본 개시의 제한이 아니라 단지 예시를 위해 제시된 첨부 도면들과 관련하여 고려될 때 다음의 상세한 설명을 참조함으로써 더 잘 이해될 수 있으므로, 용이하게 얻어질 것이다.
[0011] 도 1은 종래의 레지스터 파일 비트셀을 예시한다.
[0012] 도 2a는 본 개시의 일부 예들에 따른 예시적인 UE(user equipment)를 예시한다.
[0013] 도 2b는 본 개시의 일부 예들에 따른 예시적인 프로세서를 예시한다.
[0014] 도 3은 본 개시의 일부 예들에 따른 WWL(write wordline) 드라이버를 갖는 예시적인 메모리 셀을 예시한다.
[0015] 도 4는 본 개시의 일부 예들에 따른 헤더 트랜지스터들을 갖는 예시적인 레지스터 파일 회로를 예시한다.
[0016] 도 5는 본 개시의 일부 예들에 따라 레지스터 파일 회로에 대한 기록 프로세스의 예시적인 타이밍도들 및 완료 시간 그래프들을 예시한다.
[0017] 일반 관행에 따라, 도면들에 의해 도시된 특징들은 실척대로 그려지지 않을 수 있다. 이에 따라, 도시된 특징들의 치수들은 명확성을 위해 임의로 확장되거나 감소될 수 있다. 일반 관행에 따라, 도면들 중 일부는 명료함을 위해 단순화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 도시하지 않을 수 있다. 또한, 유사한 참조 부호들은 명세서 및 도면들 전체에 걸쳐 유사한 특징들을 나타낸다.
[0018] 레지스터 파일 비트셀과 같은 메모리 셀의 기록 동작들에 필요한 최소 동작 전압의 개선을 위한 방법들, 장치 및 시스템들이 제공된다. 본 개시의 일부 예들은 메모리 비트셀을 기록하기 위한 보다 낮은 VMIN을 갖고, 이에 따라 전반적인 프로세서 VMIN을 더 낮추는 레지스터 파일 회로를 설명한다.
[0019] 본 개시의 일부 예들은 가상 Vdd를 신속하게 방전 또는 클램핑하기 위해 헤더 트랜지스터 회로를 추가함으로써 메모리 셀의 기록 경합을 제거 또는 약화시켜 기록 VMIN을 낮춘다. 가상 vdd는 기록 완료를 저하시키지 않고 메모리 셀을 기록하기에 충분히 낮게 클램핑될 수 있다. 헤더 트랜지스터 회로는 메모리 셀들의 PFET들과 직렬인 하나 또는 그 초과의 PFET 헤더들을 포함할 수 있으며, 이에 따라 가상 VDD 노드를 생성한다. 기록되는 행에 대한 PFET 헤더의 게이트는 기록 클록의 어서션(assertion)에 의해 생성될 수 있는 펄스 기록 신호로 제어될 수 있다. 기록 클록이 활성화되면, PFET 헤더는 기록 동작 동안 경합하는 메모리 셀 PFET에 대한 전류 경로를 차단한다. 본 개시의 일부 예들에서, PFET 헤더는 각각의 비트셀에 대해 국부적으로 제공될 수 있다. 헤더 트랜지스터 회로는, PFET 헤더가 오프(off)일 때 보통은 v_vdd에서의 전압을 유지하는 큰 커패시턴스를 v_vdd가 갖기 때문에, 기록 동작 동안 경합을 감소시키고 가상 VDD 노드를 방전하기 위해 v_vdd와 접지 사이에 삽입된 NFET 풀-다운을 포함할 수 있다. 헤더 트랜지스터 회로는, 풀업 PFET가 거의 오프되지 않도록 보장하고 가상 VDD 노드가 접지로 완전히 방전되는 것을 방지하기 위해, 메모리 셀의 풀-업 PFET의 임계 전압보다 약간 아래로 가상 VDD 노드를 클램핑하도록 PFET 헤더와 병렬로 배치된 클램핑 NFET를 포함할 수 있다.
[0020] 본 개시의 일부 예들에서, 헤더 트랜지스터 회로는, 기록 클록이 활성화될 때 기록 워드 라인에 대한 가능한 펄스 폭들 및 위치들의 범위를 생성하는 프로그래밍 가능 펄스 생성기를 포함할 수 있다. 펄스 생성기는 부분 당 또는 프로세서 빈(processor bin) 당 레지스터 파일 VMIN을 최소화하기 위해 프로세스 변동들에 걸쳐 최적의 펄스 폭의 교정을 가능하게 하는 펄스 기록 신호의 폭 및 위치를 제어하도록 구성 비트를 사용할 수 있다.
[0021] 본원에서의 설명에서, "기록"이란 용어는 당 분야에 알려진 바와 같이 "저장" 동작들과 동의어로 사용된다. 마찬가지로 "판독"이라는 용어는 "로드(load)"와 동의어로 사용된다. 또한, 설명에서, 전체 캐시 라인의 입도 미만의 입도를 지칭할 수 있는 "캐시 블록들"에 관한 판독/기록 동작들에 대한 참조가 이루어질 수 있다. 그러나 그러한 참조들은 단지 예시 목적을 위한 것이며 본 개시의 범위를 제한하는 것으로서 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 개시된 기술들은 캐시 워드(cache word), 캐시 라인(cache line) 등과 같이 적용 가능한 임의의 다른 입도에 대한 동작들로 쉽게 확장될 수 있다. 추가로, 비록 설명이 데이터 단독의 기록/판독 동작들의 관점에서 제공될 수 있더라도, 참조된 캐시 블록은 데이터 또는 명령들을 포함할 수 있다는 것이 또한 이해될 것이다. 또한, 하위 레벨의 메모리 계층들에 대한 참조는 프로세서들 또는 프로세싱 엘리먼트들과 연관될 수 있는 로컬 또는 제 1 레벨(L1) 캐시들 초과의 보조 저장 엘리먼트(backing storage element)들을 포함할 수 있다. 예를 들어, 본원에서의 하위 레벨의 메모리 계층들에 대한 참조는, 제 2 레벨(L2) 캐시, 메인 메모리, 및 L2 캐시들과 메인 메모리 사이에 존재할 수 있는 하나 또는 그 초과의 레벨들의 메모리 구조들을 지칭할 수 있다.
[0022] 다양한 양상들이 본 개시에 관련된 특정 예들을 보여주기 위해 아래의 설명 및 관련 도면들에서 개시된다. 대안적인 예들은 본 개시를 읽으면 당업자들에게 자명해질 것이고, 본 개시의 범위 또는 사상을 벗어나지 않고 구성되고 실시될 수 있다. 추가로, 본원에서 개시되는 양상들 및 예들의 관련 세부사항들을 모호하지 않게 하도록 잘 알려진 엘리먼트들은 상세하게 설명되지 않거나 생략될 수 있다.
[0023] "예시적인"인 이란 단어는, “예, 인스턴스 또는 예시로서 기능하는” 것을 의미하도록 본원에서 사용된다. "예시적인" 것으로 본원에서 설명되는 임의의 세부사항들은 반드시 다른 예들보다 선호되거나 유리한 것으로 해석될 필요는 없다. 마찬가지로, "예들"이란 용어는 모든 예들이 논의된 특징, 이점 또는 동작 모드를 포함하도록 요구하는 것은 아니다. 본 명세서에서 "일 예에서", "예", "하나의 특징에서" 및/또는 "특징"이라는 용어들의 사용은 반드시 동일한 특징 및/또는 예를 언급하는 것은 아니다. 또한, 특정 특징 및/또는 구조는 하나 또는 그 초과의 다른 특징들 및/또는 구조들과 결합될 수 있다. 또한, 본원에서 설명된 장치의 적어도 일부는 본원에서 설명된 방법의 적어도 일부를 수행하도록 구성될 수 있다.
[0024] 본원에서 이용된 용어는 특정 예들만을 설명하기 위한 것이며 본 개시의 예들을 제한하려고 의도되지 않는다. 본원에서 이용되는 바와 같이, 단수 형태는 문맥이 달리 명확히 표시하지 않으면, 복수 형태들을 또한 포함하도록 의도된다. 용어들 "포함하다(comprises)", "포함하는(comprising)", "갖다(includes)" 및/또는 "갖는(including)"은 본 명세서에 이용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 그들의 그룹들의 존재 또는 추가를 배제하지는 않음이 더 이해될 것이다.
[0025] "연결된(connected)", "커플링된(coupled)"란 용어들 또는 이들의 임의의 파생어는 엘리먼트들 간의 직접적인 또는 간접적인 임의의 연결 또는 커플링을 의미하며, 중간 엘리먼트를 통해 함께 "연결되는" 또는 "커플링되는" 두 엘리먼트들 간의 중간 엘리먼트의 존재를 포함할 수 있다는 것이 주의되어야 한다. 엘리먼트들 간의 커플링 및/또는 연결은 물리적, 논리적 또는 이들의 조합일 수 있다. 본원에서 사용될 때, 엘리먼트들은 예를 들어, 전자기 에너지를 사용할 뿐만 아니라 하나 또는 그 초과의 와이어들, 케이블들 및/또는 인쇄된 전기 연결들을 사용함으로써 함께 "연결"되거나 "커플링"될 수 있다. 전자기 에너지는 라디오 주파수 영역, 마이크로파 영역 및/또는 광학(가시적 및 비가시적) 영역의 파장들을 가질 수 있다. 이들은 몇 가지 비-제한적이고 총망라하지 않는 예들이다.
[0026] "신호"라는 용어는 데이터 신호, 오디오 신호, 비디오 신호, 멀티미디어 신호, 아날로그 신호 및/또는 디지털 신호와 같은 임의의 신호를 포함할 수 있다는 것이 이해되어야 한다. 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다. 예를 들어, 본 설명에서 설명된 데이터, 명령, 프로세싱 단계, 커맨드, 정보, 신호, 비트 및/또는 심볼은 전압, 전류, 전자기파, 자기 필드 및/또는 입자, 광학 필드 및/또는 입자, 및 이들의 임의의 결합에 의해 표현될 수 있다.
[0027] "제 1", "제 2" 등과 같은 지정을 사용한 엘리먼트에 대한 본원에서의 어떤 참조도 이들 엘리먼트들의 양 및/또는 순서를 제한하지 않는다. 오히려, 이러한 지정은 2개 또는 그 초과의 엘리먼트들 및/또는 엘리먼트의 인스턴스들 간을 구별하는 편리한 방법으로서 사용된다. 따라서, 제 1 및 제 2 엘리먼트들에 대한 참조는, 단지 2개의 엘리먼트들이 이용될 수 있거나, 제 1 엘리먼트가 제 2 엘리먼트보다 반드시 선행되어야 한다는 것을 의미하지는 않는다. 또한, 달리 언급되지 않는 한, 엘리먼트들의 세트는 하나 또는 그 초과의 엘리먼트들을 포함할 수 있다. 또한, 설명 또는 청구항들에서 사용된 "A, B 또는 C 중 적어도 하나"의 형식의 용어는 "A 또는 B 또는 C 또는 이 엘리먼트들의 임의의 결합"으로 해석될 수 있다.
[0028] 추가로, 다수의 예들은 예를 들어, 컴퓨팅 디바이스들의 엘리먼트들에 의해 수행되는 동작들의 시퀀스들의 관점에서 설명된다. 본원에서 설명되는 다양한 동작들은 특정 회로들(예를 들어, 주문형 집적회로(ASIC)들)에 의해, 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘의 결합에 의해 수행될 수 있다는 것이 인지될 것이다. 부가적으로, 본원에서 설명되는 동작들의 이들 시퀀스는, 실행 시에, 연관된 프로세서로 하여금 본원에서 설명되는 기능성을 수행하게 하는 컴퓨터 명령들의 대응하는 세트가 저장되어 있는 임의의 형태의 컴퓨터 판독 가능 저장 매체 내에서 완전히 실현되는 것으로 간주될 수 있다. 따라서, 본 개시의 다양한 양상들은 다수의 상이한 형태들로 구현될 수 있으며, 이들 모두는 청구되는 청구 대상의 범위 내에 있는 것으로 고려된다. 또한, 본원에서 설명되는 예들 각각에 대해, 임의의 이러한 예들의 대응하는 형태는 예를 들어, 설명된 동작을 수행"하도록 구성된 로직"으로서 본원에서 설명될 수 있다.
[0029] 이 설명에서, 특정 용어는 특정 특징들을 설명하는데 사용된다. "모바일 디바이스"라는 용어는, 모바일 전화, 모바일 통신 디바이스, 호출기, 개인용 디지털 보조기기, 개인 정보 관리자, 모바일 핸드-헬드 컴퓨터, 랩톱 컴퓨터, 무선 디바이스, 무선 모뎀 및/또는 통신 능력들(예를 들어, 무선, 셀룰러, 적외선, 단거리 라디오 등)을 갖고 그리고/또는 통상적으로 사람에 의해 소지되는 다른 타입들의 휴대용 전자 디바이스를 설명할 수 있지만 이것으로 제한되지 않는다. 또한, "사용자 장비"(UE), "모바일 단말", "모바일 디바이스" 및 "무선 디바이스"라는 용어들은 상호 교환 가능할 수 있다.
[0030] 도 2a를 참조하면, 시스템(100)은, 궁극적으로 코어 네트워크, 인터넷 및/또는 다른 원격 서버들 및 네트워크들에서 비롯될 수 있는 라디오 액세스 네트워크(RAN)로부터 송신된 소프트웨어 애플리케이션, 데이터 및/또는 커맨드들을 수신하고 실행할 수 있는 플랫폼(202)을 갖는, 셀룰러 전화와 같은 UE(200)(여기서는 무선 디바이스)를 포함한다. 플랫폼(202)은 주문형 집적 회로("ASIC"(208)), 또는 다른 프로세서, 마이크로프로세서, 로직 회로, 또는 다른 데이터 프로세싱 디바이스에 동작 가능하게 커플링된 트랜시버(206)를 포함할 수 있다. ASIC(208) 또는 다른 프로세서는 무선 디바이스의 메모리(212)의 임의의 상주 프로그램들과 인터페이스하는 애플리케이션 프로그래밍 인터페이스("API")(210) 층을 실행한다. 메모리(212)는 판독 전용 또는 랜덤 액세스 메모리(RAM 및 ROM), EEPROM, 플래시 카드들, 또는 컴퓨터 플랫폼에 공통인 임의의 메모리로 구성될 수 있다. 플랫폼(202)은 또한 메모리(212)에 활성적으로 사용되지 않는 애플리케이션들을 보유할 수 있는 로컬 데이터베이스(214)를 포함할 수 있다. 로컬 데이터베이스(214)는 통상적으로 플래시 메모리 셀이지만, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크 등과 같이 당업계에 알려진 임의의 보조 저장 디바이스일 수 있다. 내부 플랫폼(202) 컴포넌트들은 또한, 당 분야에 알려진 바와 같이, 다른 컴포넌트들 중에서도, 안테나(222), 디스플레이(224), 푸시-투-토크(push-to-talk) 버튼(228) 및 키패드(226)와 같은 외부 디바이스들에 동작 가능하게 커플링될 수 있다.
[0031] 이에 따라, 본 개시의 예는 본원에서 설명되는 기능들을 수행하는 능력을 포함하는 UE를 포함할 수 있다. 당업자들에 의해 인지될 바와 같이, 다양한 로직 엘리먼트들은 이산 엘리먼트들, 프로세서 상에서 실행되는 소프트웨어 모듈들 또는 소프트웨어 및 하드웨어의 임의의 결합으로 구현되어 본원에서 개시되는 기능성을 달성할 수 있다. 예를 들어, ASIC(208), 메모리(212), API(210) 및 로컬 데이터베이스(214)는 모두, 본원에서 개시되는 다양한 기능들을 로드, 저장 및 실행하기 위해 협력적으로 사용될 수 있고 따라서 이들 기능들을 수행하기 위한 로직은 다양한 엘리먼트들에 걸쳐 분산될 수 있다. 대안적으로, 기능성은 하나의 별개의 컴포넌트에 통합될 수 있다. 따라서, 도 2a의 UE(200)의 특징들은 단지 예시적인 것으로 간주될 것이며, 본 개시는 예시된 특징들 또는 어레인지먼트로 한정되지 않는다.
[0032] UE(200)와 RAN 사이의 무선 통신은, CDMA(code division multiple access), W-CDMA, TDMA(time division multiple access), FDMA(frequency division multiple access), OFDM(Orthogonal Frequency Division Multiplexing), GSM(Global System for Mobile Communications), 3GPP LTE(Long Term Evolution) 또는 무선 통신 네트워크 또는 데이터 통신 네트워크에서 사용될 수 있는 다른 프로토콜들과 같은 상이한 기술들에 기초할 수 있다. 따라서, 본원에서 제공된 예시는 본 개시의 예들을 제한하도록 의도되는 것이 아니라, 단지 본 개시의 예들의 양상들의 설명을 돕기 위한 것이다.
[0033] 도 2b는 비트셀에 대한 개선된 저 전압 기록 속도의 특징들을 통합하도록 구성된 ASIC(208)와 같은 예시적인 프로세서(10)의 기능 블록도를 도시한다. 프로세서(10)는 제어 로직(14)에 따라 명령 실행 파이프라인(12)에서 명령들을 실행한다. 제어 로직(14)은 프로그램 카운터(PC)(15)를 유지하고, 하나 또는 그 초과의 상태 레지스터(16)의 비트들을 세팅 및 클리어(clear)하여, 예를 들어, 현재 명령 세트 동작 모드, 산술 연산들 및 로직 비교들의 결과에 관한 정보(0, 캐리(carry), 같음, 같지 않음) 등을 표시한다. 일부 예들에서, 파이프라인(12)은 다수의 병렬 파이프라인을 갖는 수퍼스칼라 설계(superscalar design)일 수 있다. 파이프라인(12)은 또한 실행 유닛으로서 지칭될 수 있다. 범용 레지스터(GPR) 파일(20)은 파이프라인(12)에 의해 액세스 가능하고 메모리 계층의 최상부를 포함하는 범용 레지스터들(24)의 리스트를 제공한다.
[0034] 상이한 명령 세트 동작 모드에서 적어도 2개의 명령 세트들로부터의 명령들을 실행하는 프로세서(10)는, 각각의 명령의 실행 시에, 적어도 미리 결정된 타겟 명령 세트 동작 모드를 현재 명령 세트 동작 모드와 비교하고 둘 간의 매칭의 표시를 제공하도록 동작 가능한 디버그 회로(18)를 추가로 포함한다. 디버그 회로(18)는 아래에서 더 상세히 설명된다.
[0035] 파이프라인(12)은 ITLB(Instruction-side Translation Lookaside Buffer)(28)에 의해 관리되는 메모리 어드레스 변환 및 권한들을 통해 명령 캐시(I-캐시)(26)로부터 명령을 가져온다(fetch). 데이터는 메인 TLB(Translation Lookaside Buffer)(32)에 의해 관리되는 메모리 어드레스 변환 및 권한들을 통해 데이터 캐시(D-캐시)(30)로부터 액세스된다. 다양한 예에서, ITLB(28)는 TLB(32)의 일부의 사본을 포함할 수 있다. 대안적으로, ITLB(28) 및 TLB(32)는 통합될 수 있다. 유사하게, 프로세서(10)의 다양한 예들에서, I-캐시(26) 및 D-캐시(30)는 통합되거나 단일화될 수 있다. 또한, I-캐시(26) 및 D-캐시(30)는 L1 캐시들일 수 있다. I-캐시(26) 및/또는 D-캐시(30)에서의 미스(miss)는 메모리 인터페이스(34)에 의한 메인(오프-칩) 메모리(38, 40)로의 액세스를 야기한다. 메모리 인터페이스(34)는 본 개시의 일부 예들에 따라 개선된 저전압 기록 속도를 통합할 수 있는 하나 또는 그 초과의 메모리 디바이스들(38, 40)에 대한 공유 버스를 구현하는 버스 상호연결(42)에 대한 마스터 입력일 수 있다. 추가 마스터 디바이스들(도시되지 않음)은 버스 상호연결(42)에 추가로 연결될 수 있다.
[0036] 프로세서(10)는, 입력/출력(I/O) 인터페이스(44)가 버스(46)를 통해 다양한 주변 디바이스들(48, 50)에 액세스할 수 있게 하는 주변 버스 상의 마스터 디바이스일 수 있는 I/O 인터페이스(44)를 포함할 수 있다. 당업자들은 프로세서(10)의 다수의 변동들이 가능하다는 것을 인지할 것이다. 예를 들어, 프로세서(10)는 I 및 D 캐시(26, 30) 중 하나 또는 모두에 대한 제 2 레벨(L2) 캐시를 포함할 수 있다. 또한, 프로세서(10)에 도시된 기능 블록들 중 하나 또는 그 초과는 특정 예에서 생략될 수 있다. JTAG 제어기, 명령 프리-디코더, 브랜치 타겟 어드레스 캐시 등과 같이 프로세서(10)에 상주할 수 있는 다른 기능 블록들은 본 개시의 설명에 밀접한 관계가 없으며, 명확성을 위해 생략된다.
[0037] 도 3은 WWL(write wordline) 드라이버들(310)을 갖는 메모리 셀 또는 비트셀 트랜지스터 회로(300)를 도시한다. 6T(six transistor) 비트셀은 판독 안정성 이슈들을 제거하기 위해 기록 포트(315)를 디커플링하는 6T(six transistor) 비트셀에 기초한 단일-기록 포트 비트셀이다. 이러한 방식은 6T 부분의 최적화가 기록능력(writability)을 수행하고 기록 포트(315)에서 기록 속도를 증가시키는 것을 가능하게 한다. 행 상의 비트셀은 동일한 WWL 및 RWL을 공유하고, 동일한 열 상의 비트셀은 판독 비트 라인들(RBL), 워드 비트 라인들(WBL), 상보적 워드 비트 라인들(N_WBL)을 공유한다. 트루(true) 노드(312)는 n-타입 패스 디바이스(NFET) 및 p-타입 패스 디바이스(PFET)를 통해 선택적으로 직렬로 커플링된 공통 트루 노드이고, 상보적 노드(314)는 NFET 및 PFET를 통해 선택적으로 직렬로 커플링된 공통 상보적 노드이다. 공통 트루 노드는 T로 표시되고 공통 상보적 노드는 C로 표시된다.
[0038] 저전력 CPU들에서, 전력을 감소시키는 일반적인 방식들 중 하나는 공급 전압(VDD)을 감소시키는 것이다. 공급 전압은 공급 레일(도시되지 않음)에 연결될 수 있다. 공급 전압이 감소됨에 따라, 성능의 감소는 선형적이지 않으며, 누설 제어 이유들로 메모리 어레이들에서 통상적으로 발견되는 최고-Vt 디바이스들의 Vt에 가깝게 공급이 감소하기 때문에 그것은 지수적이 된다.
[0039] 메모리 비트셀에서, 이러한 동작 특성들은 데이터 보존 및 기록 완료 속도 모두에 관한 문제들을 갖는다. VDD가 Vt에 접근함에 따라, SRAM(Static Random Access Memory)의 데이터 보존 성능 지수인 보유-SNM(Hold-Signal Noise Margin)은 전압 스케일-다운이 NFET의 누설 전류로 하여금 PFET의 포화 전류에 비견 가능하게 되게 하기 때문에 저하된다. 한편, 기록 속도는 2개의 동작들(전달 NFET 중 하나를 통해 T 노드 또는 C 노드를 접지로 신속히 풀링하는 "0" 기록 페이즈 및 그에 이어, 풀-업 PFET 중 하나에 의해 C 노드 또는 T 노드를 VDD로 신속히 풀링하는 기록 완료 페이즈)에 의존한다. 낮은 전압에서 PFET들은 NFET가 매우 약한 HIGH만을 취득하는 동안 입력을 HIGH로 풀 업해야 하기 때문에, 이러한 저하는 기록 완료에 부정적인 영향을 준다. NFET들/PFET들의 비가 보통 2-3 배이기 때문에, PFET들은 매우 약한 경향이 있고, 이 속도는 저전압에서 최소 기록 시간을 나타낼 것이고(최소 시간 WWL(310)은 셀을 기록하기 위해 HIGH일 필요가 있음); 이러한 저하는 풀-업 PFET 디바이스를 약화시키지만, 그것은 제 1 기록 동작을 돕는데 충분하진 않다. T 노드 또는 C 노드가 "0"으로 풀링되는 것을 방지하기 위해 풀-업 PFET가 전달 NFET 디바이스와 다투는 경합 경로가 존재한다.
[0040] 저전압에서 약한 PFET들과 관련하여 데이터 보존 및 기록 속도를 개선시키는 가장 직접적인 방법은 더 낮은 Vt 디바이스를 사용하거나 업사이징(upsize)하는 것이다. 그러나 이것은 최적의 솔루션이 아닌데, 그 이유는 이는 모든 전압들에서 셀의 기록 성능을 저하시킬 것이고(PFET로부터의 더 많은 경합은 NFET가 노드를 플립핑(flipping)하는데 있어 더 힘든 시간을 보내게 할 것임을 의미함) 이는 증가된 누설로 이어지기 때문이다.
[0041] 도 4는 본 개시의 일부 예들에 따른 레지스터 파일 회로를 도시한다. 도 4에서 도시된 바와 같이, 레지스터 파일 회로(400)는 복수의 메모리 또는 비트셀(410), 헤더 회로(480) 및 드라이버 회로(495)를 포함할 수 있다. 복수의 메모리 셀들(410)이 도시되지만, 단일 메모리 셀이 사용될 수 있다는 것이 이해되어야 한다. 또한, 메모리 셀들(410)은 판독 회로(도시되지 않음)를 포함할 수 있다.
[0042] 각각의 메모리 셀(410)은 게이트(412), 소스(413) 및 드레인(414)을 갖는 제 1 PFET(411)를 포함할 수 있다. 제 1 PFET 소스(413)는 가상 공급 전압(v_vdd)(415)에 커플링될 수 있다. 각각의 메모리 셀(410)은 게이트(417), 소스(418) 및 드레인(419)을 갖는 제 2 PFET(416)를 포함할 수 있다. 제 2 PFET 소스(418)는 가상 공급 전압(415)에 커플링될 수 있다.
[0043] 각각의 메모리 셀(410)은 게이트(421), 소스(422) 및 드레인(423)을 갖는 제 1 NFET(420)를 포함할 수 있다. 제 1 NFET 소스(422)는 제 1 PFET 드레인(414)에 커플링될 수 있고, 제 1 NFET 게이트(421)는 제 1 PFET 게이트(412)에 커플링될 수 있으며, 제 1 NFET 드레인(423)은 접지(424)에 커플링될 수 있다. 각각의 메모리 셀(410)은 게이트(426), 소스(427) 및 드레인(428)을 갖는 제 2 NFET(425)를 포함할 수 있다. 제 2 NFET 소스(427)는 제 2 PFET 드레인(419)에 커플링될 수 있고, 제 2 NFET 게이트(426)는 제 2 PFET 게이트(417)에 커플링될 수 있으며, 제 2 NFET 드레인(428)은 접지(424)에 커플링될 수 있다. 도시되지 않았지만, 제 2 NFET 게이트는 판독 회로에 커플링될 수 있다.
[0044] 각각의 메모리 셀(410)은 게이트(430), 소스(431) 및 드레인(432)을 갖는 제 3 NFET(429)를 포함할 수 있다. 제 3 NFET 게이트(430)는 기록 워드 라인(433)에 커플링될 수 있고, 제 3 NFET 드레인(432)은 제 2 PFET 게이트(417) 및 제 2 NFET 게이트(426)에 커플링될 수 있으며, 제 3 NFET 소스(431)는 기록 비트 라인(wbl)(434)에 커플링될 수 있다. 각각의 메모리 셀(410)은 게이트(436), 소스(437) 및 드레인(438)을 갖는 제 4 NFET(435)를 포함할 수 있다. 제 4 NFET 게이트(436)는 기록 워드 라인(433)에 커플링될 수 있고, 제 4 NFET 드레인(438)은 제 1 PFET 게이트(412) 및 제 1 NFET 게이트(421)에 커플링될 수 있으며, 제 4 NFET 소스는 워드 비트 라인 컴플리먼트(complement)(wbl_l)(439)에 커플링될 수 있다.
[0045] 헤더 회로(480)는 복수의 헤더 PFET들(481), 제 1 헤더 NFET(482) 및 제 2 헤더 NFET(483)를 포함할 수 있다. 다수의 헤더 PFET들(481)이 도시되지만, 단일 헤더 PFET(481)가 사용될 수 있다는 것이 이해되어야 한다. 또한, 단일 헤더 회로(480)가 복수의 메모리 셀들(410)에 대해 도시되지만, 별도의 헤더 회로(480)가 각각의 메모리 셀(410)에 제공될 수 있다는 것이 이해되어야 한다. 별도의 헤더 회로(480)가 각각의 메모리 셀(410)에 대해 제공될 때, 헤더 NFET 디바이스들(482 및 483)의 단일 공통 쌍이 각각의 메모리 셀(410)에 대해 한 쌍의 헤더 NFET 디바이스 대신 사용될 수 있다.
[0046] 각각의 헤더 PFET(481)는 게이트(484), 소스(485) 및 드레인(486)을 포함할 수 있다. 헤더 PFET 소스(485)는 메모리 셀에 커플링된 프로세서에 대한 전압을 공급하는 시스템 공급 전압(vdd)(487)에 커플링될 수 있고, 헤더 PFET 게이트(484)는 드라이버 회로(495)에 커플링될 수 있고, 헤더 PFET 드레인(486)은 가상 공급 전압(415)에 커플링될 수 있다.
[0047] 제 1 헤더 NFET(482)는 게이트(488), 소스(489) 및 드레인(490)을 가질 수 있다. 제 1 헤더 NFET 소스(489)는 가상 공급 전압(415)에 커플링될 수 있고, 제 1 헤더 NFET 게이트(488)는 드라이버 회로(495)에 커플링될 수 있으며, 제 1 헤더 NFET 드레인(490)은 접지(424)에 커플링될 수 있다.
[0048] 제 2 헤더 NFET(483)는 게이트(491), 소스(493) 및 드레인(492)을 가질 수 있다. 제 2 헤더 NFET 소스(493)는 시스템 공급 전압(487)에 커플링될 수 있고, 제 2 헤더 NFET 게이트(491)는 드라이버 회로(495)에 커플링될 수 있으며, 제 2 헤더 NFET 드레인(492)은 가상 공급 전압(415)에 커플링될 수 있다.
[0049] 드라이버 회로(495)는 기록 클록 신호(wr_clk)(496)에 커플링된 펄스 생성기(494) 및 각각의 헤더 PFET(481), 제 1 헤더 NFET(482) 및 제 2 헤더 NFET(483)의 게이트 또는 게이트들에 커플링된 기록 신호 출력(497)을 포함할 수 있다.
[0050] 본 개시의 일부 예들에 따라 도 4에 도시된 레지스터 파일 회로(400)의 예시적인 동작이 이제 설명될 것이다. 헤더 PFET들(481)은 가상 공급 전압(415)의 전압을 메모리 셀 PFET들(411 및 416)의 임계 전압(Vt) 아래로 낮추도록 구성된다. 이는, 헤더 PFET들(481) 및 제 1 헤더 NFET(482)의 게이트들이 드라이버 회로(495)에 의해 생성된 기록 신호 출력에 커플링될 때, 제 1 헤더 NFET(482)를 턴 온 하는 동안 헤더 PFET들(481)을 턴 오프하는 기록 신호 출력에 의해 달성될 수 있다. 이 구성은 메모리 셀(410)에 대한 전류 경로를 차단할 것이며, 이는 제 1 PFET(411) 및 제 2 PFET(416)를 턴 오프하고 메모리 셀(410) 내에서 기록 경합을 제거한다. 가상 공급 전압(415)이 접지 또는 제로가 되는 것을 방지하기 위해, 제 2 헤더 NFET(483)는 가상 공급 전압(415)을, Vdd에서 PFET(411 및 416)의 Vt를 뺀 것으로 클램핑한다. 이는 원하는 레지스터 분할기 비 전압을 제공하기 위해 NFET들(482 및 483)을 사이징함으로써 달성될 수 있다.
[0051] 드라이버 회로(495)의 기록 신호 출력은, 기록 워드 라인(433)이 활성인 전체 기간 동안 기록 경합의 완전한 제거를 방지하도록 설계된 폭의 펄스 기록 신호를 제공하는 펄스 생성기(494)를 포함할 수 있다. 펄스의 폭은 제 1 헤더 NFET(482) 및 제 2 헤더 NFET(483)를 동시에 온으로 유지함으로써 요구되는 에너지를 감소시키면서, 기록 프로세스를 신속하게 완료하도록 구성되고 타이밍(기록 워드 라인 신호에 대한 위치)될 수 있다. 펄스 기록 신호의 폭은 또한 제조 또는 제작 프로세스 동안 회로에서 발생하는 어드레스 프로세스 변동들에 대해 최적화될 수 있다.
[0052] 도 5는 본 개시의 일부 예들에 따라 레지스터 파일 회로에 대한 기록 프로세스의 타이밍도들 및 완료 시간 그래프들을 도시한다. 도 5에서 도시된 바와 같이, 기록 워드 라인 신호(500)는 활성화되고 0으로부터 vdd로 상승한다. 기록 워드 라인 신호(500)의 활성화에 앞서, 펄스 기록 신호(510)는 드라이버 회로로부터 출력되어 펄스 기록 신호 라인 상의 전압을 0으로부터 vdd로 상승시킨다. 펄스 기록 신호(510)가 vdd에 도달할 때, 가상 공급 전압 신호(520)는 vdd 아래로 하락(dip down)하고, 기록 워드 라인 신호(500)가 vdd에 도달하기 전에 제 1 헤더 NFET와 제 2 헤더 NFET의 비에 의존하는 전압으로 클램핑된다. 펄스 기록 신호의 폭은 펄스 기록 신호 전압이 제로로 내려가기 전에 기록 완료를 위한 충분한 시간을 제공하도록 구성된다. 도 5에 도시된 바와 같이, y-축(530)은 0.9 볼트에서의 정규화된 지연(어떠한 기록 보조 메커니즘도 갖지 않는 종래의 비트셀에 대해 정규화됨)을 도시하고, x-축(540)은 메모리 셀의 Vmin을 볼트로 도시한다. 종래의 6T 비트셀에 대한 기록 완료 시간의 그래프(550)는 0.55V의 Vmin을 도시하는 반면, 본 개시의 일부 예들에 따른 레지스터 파일 회로에 대한 기록 완료 시간의 그래프(560)는 동일한 지연 동안 대략 0.48V의 Vmin을 도시한다. 이는 Vmin을 11% 감소시키며, 이는 기록 완료 동안 21%의 에너지가 절감으로 치환된다. 일부 예들에 따라 기록 보조를 갖는 레지스터 파일 회로의 원하는 Vmin이 0.55 볼트이면, 기록 보조의 사용은 여전히 기록 완료에 대한 지연을 45% 감소시킬 것이다.
[0053] 컴포넌트, 단계, 특징, 이익, 이점 또는 등가의 것이 청구항들에서 언급되었는지 여부에 관계없이, 본 출원에서 언급되거나 예시적으로 도시된 내용 중 어떠한 것도, 임의의 컴포넌트, 단계, 특징, 이익, 이점 또는 등가의 것을 대중에 헌정하는 것으로 의도되지 않는다.
[0054] 당업자들은, 정보 및 신호들이 다양한 다른 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것을 인지할 것이다. 예를 들어, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 결합으로 표현될 수 있다.
[0055] 더욱이, 당업자는 본원에서 개시되는 예들에 관련하여 설명되는 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수 있다는 것을 인지할 것이다. 하드웨어와 소프트웨어의 상호 교환 가능성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 이들의 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로 구현되는지 여부는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수도 있지만, 이러한 구현 결정들이 본 개시의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
[0056] 본원에 개시된 예들과 관련하여 설명된 방법들, 시퀀스들 및/또는 알고리즘들은 직접 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은, RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 제거 가능 디스크, CD-ROM, 또는 당분야에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다.
[0057] 본원에서 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록, 모듈, 및 회로들은, 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 본원에 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합(예를 들어, DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 연결된 하나 또는 그 초과의 마이크로프로세서들 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
[0058] 일부 양상들이 디바이스와 관련하여 설명되었지만, 이들 양상들이 또한 대응하는 방법의 설명을 구성한다는 것은 말할 것도 없으며, 이에 따라 디바이스의 블록 또는 컴포넌트는 또한 대응하는 방법 단계 또는 방법 단계의 특징으로서 이해되어야 한다. 이와 유사하게, 방법 단계로서 또는 이와 관련하여 설명된 양상들은 또한 대응하는 디바이스의 대응하는 블록 또는 세부사항 또는 특징의 설명을 구성한다. 방법 단계들 중 일부 또는 전부는 예를 들어, 마이크로프로세서, 프로그래밍 가능 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 하드웨어 장치를 사용하여) 수행될 수 있다. 일부 예들에서, 일부의 또는 복수의 가장 중요한 방법 단계들은 그러한 장치에 의해 수행될 수 있다.
[0059] 위에서 설명된 예들은 본 개시의 원리들의 예시를 단지 구성한다. 본원에서 설명되는 어레인지먼트들 및 세부사항들의 변형들 및 변동들은 당업자에게 자명해질 것은 말할 것도 없다. 그러므로, 본 개시는, 본원에서의 예들의 설명 및 해설에 기초하여 제시된 특정 세부 사항들에 의해서 라기보다는 첨부된 특허 청구항들의 보호 범위에 의해서만 제한되는 것으로 의도된다.
[0060] 위의 상세한 설명에서, 상이한 특징들이 예들에서 함께 그룹핑된다는 것을 알 수 있다. 본 개시의 이러한 방식은 청구된 예들이 각각의 청구항에서 명시적으로 언급된 것보다 많은 특징들을 필요로 한다는 의도로 이해되어서는 안 된다. 오히려, 상황은 독창적인 콘텐츠가 개시된 개별 예의 모든 특징들보다 더 적은 특징에 상주할 수 있게 한다. 그러므로, 이하의 청구항들은 그리하여 설명에 포함되는 것으로 간주하여야 하며, 각각의 청구항은 그 자체로 별도의 예로서 나타날 수 있다. 각각의 청구항 그 자체는 별도의 예로서 나타날 수 있지만, - 비록 종속 청구항이 청구범위에서 하나 또는 복수의 청구항들과 특정 조합을 지칭할 수 있지만 - 다른 예들은 또한 상기 종속 청구항과 임의의 다른 종속항의 청구 대상의 조합 또는 임의의 특징과 다른 종속 및 독립 청구항들의 조합을 포함하거나 포괄할 수 있다는 것이 주의되어야 한다. 특정 조합이 의도되지 않았다고 명시적으로 언급되지 않는 한 그러한 조합들이 본원에서 제안된다. 또한, 청구항의 특징은, 상기 청구항이 독립 청구항에 직접적으로 의존하지 않더라도 임의의 다른 독립 청구항에 포함될 수 있는 것이 또한 의도된다.
[0061] 설명 또는 청구범위에서 개시된 방법들은 이 방법의 각각의 단계들 또는 동작들을 수행하기 위한 수단을 포함하는 디바이스에 의해 구현될 수 있다는 것이 또한 주의되어야 한다.
[0062] 또한, 일부 예들에서, 개별 단계/동작은 복수의 서브-단계들로 세분되거나 복수의 서브-단계들을 포함할 수 있다. 이러한 서브-단계들은 개별 단계의 개시내용에 포함될 수 있으며 개별 단계의 개시내용의 일부일 수 있다.
[0063] 위의 개시가 본 개시의 예시적인 예들을 도시하지만, 다양한 변화들 및 변형들이 첨부된 청구항들에 의해 정의된 본 개시의 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 주의되어야 한다. 본원에서 설명되는 본 개시의 예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 수행될 필요가 없다. 또한, 본 개시의 엘리먼트들이 단수로 설명되거나 청구될 수 있지만, 단수로의 제한이 명시적으로 언급되지 않는 한 복수성이 고려된다.

Claims (30)

  1. 레지스터 파일 회로로서,
    가상 공급 전압 및 기록 워드 라인에 커플링된 메모리 셀;
    게이트, 소스 및 드레인을 갖는 제 1 헤더 PFET ― 상기 제 1 헤더 PFET 소스는 시스템 공급 전압에 커플링되고, 상기 제 1 헤더 PFET 게이트는 기록 신호를 수신하기 위해 드라이버 회로의 출력 신호에 커플링되고, 상기 제 1 헤더 PFET 드레인은 상기 가상 공급 전압에 커플링됨 ― ;
    게이트, 소스 및 드레인을 갖는 제 1 헤더 NFET ― 상기 제 1 헤더 NFET 드레인은 상기 가상 공급 전압에 커플링되고, 상기 제 1 헤더 NFET 게이트는 기록 신호를 수신하기 위해 상기 드라이버 회로의 출력 신호에 커플링되고, 상기 제 1 헤더 NFET 소스는 접지에 커플링됨 ― ; 및
    게이트, 소스 및 드레인을 갖는 제 2 헤더 NFET를 포함하고,
    상기 제 2 헤더 NFET 드레인은 상기 시스템 공급 전압에 커플링되고, 상기 제 2 헤더 NFET 게이트는 기록 신호를 수신하기 위해 상기 드라이버 회로의 출력 신호에 커플링되고, 상기 제 2 헤더 NFET 소스는 상기 가상 공급 전압에 커플링되고, 그리고 상기 제 2 헤더 NFET는 상기 가상 공급 전압을 기록 전압으로 클램핑(clamp)하고, 상기 기록 전압은 공급 전압에서 임계 전압을 뺀 것과 동일한,
    레지스터 파일 회로.
  2. 제 1 항에 있어서,
    상기 제 1 헤더 NFET는 상기 가상 공급 전압을 상기 접지로 방전하거나; 또는 상기 드라이버 회로는 가변 출력 펄스 폭을 갖는 펄스 생성기를 포함하는,
    레지스터 파일 회로.
  3. 제 1 항에 있어서,
    상기 드라이버 회로는 가변 출력 펄스 폭을 갖는 펄스 생성기를 포함하고; 그리고
    상기 드라이버 회로는 상기 제 1 헤더 NFET 게이트, 상기 제 2 헤더 NFET 게이트 및 상기 제 1 헤더 PFET 게이트에 커플링된 펄스 기록 신호를 출력하는,
    레지스터 파일 회로.
  4. 제 3 항에 있어서,
    상기 드라이버 회로는 기록 클록 신호를 상기 펄스 생성기에 입력하고, 기록 워드 라인 신호가 활성이 되기 전에 상기 펄스 기록 신호가 출력되는,
    레지스터 파일 회로.
  5. 제 4 항에 있어서,
    상기 펄스 기록 신호는 상기 메모리 셀 상에서 기록 동작을 수행하기에 충분한 시간을 상기 메모리 셀에 허용하는 기록 완료 시간을 제공하도록 구성된 펄스 폭을 갖는,
    레지스터 파일 회로.
  6. 제 1 항에 있어서,
    상기 메모리 셀은,
    게이트, 소스 및 드레인을 갖는 제 1 PFET ― 상기 제 1 PFET 소스는 상기 가상 공급 전압에 커플링됨 ― ;
    게이트, 소스 및 드레인을 갖는 제 2 PFET ― 상기 제 2 PFET 소스는 상기 가상 공급 전압에 커플링됨 ― ;
    게이트, 소스 및 드레인을 갖는 제 1 NFET ― 상기 제 1 NFET 소스는 상기 제 1 PFET 드레인에 커플링되고 상기 제 1 NFET 게이트는 상기 제 1 PFET 게이트에 커플링됨 ― ;
    게이트, 소스 및 드레인을 갖는 제 2 NFET ― 상기 제 2 NFET 소스는 상기 제 2 PFET 드레인에 커플링되고 상기 제 2 NFET 게이트는 상기 제 2 PFET 게이트에 커플링됨 ― ;
    게이트, 소스 및 드레인을 갖는 제 3 NFET ― 상기 제 3 NFET 게이트는 상기 기록 워드 라인에 커플링되고 상기 제 3 NFET 드레인은 상기 제 2 PFET 게이트 및 상기 제 2 NFET 게이트에 커플링됨 ― ; 및
    게이트, 소스 및 드레인을 갖는 제 4 NFET을 포함하고,
    상기 제 4 NFET 게이트는 상기 기록 워드 라인에 커플링되고 상기 제 4 NFET 드레인은 상기 제 1 PFET 게이트 및 상기 제 1 NFET 게이트에 커플링되는,
    레지스터 파일 회로.
  7. 제 6 항에 있어서,
    상기 제 1 헤더 PFET는, 상기 제 1 NFET 및 상기 제 2 NFET가 오프(OFF)일 때 턴 온되도록, 그리고 상기 제 1 NFET 및 상기 제 2 NFET가 온(ON)일 때 턴 오프되도록 구성되는,
    레지스터 파일 회로.
  8. 제 6 항에 있어서,
    제 1 공통 노드 및 제 2 공통 노드를 더 포함하고, 상기 제 1 공통 노드는 트루(ture) 비트 라인을 포함하고, 상기 제 2 공통 노드는 상보적 비트 라인을 포함하는,
    레지스터 파일 회로.
  9. 제 8 항에 있어서,
    상기 제 1 공통 노드는 상기 제 1 NFET 소스에 연결되도록 동작 가능하게 구성되고, 상기 제 2 공통 노드는 상기 제 2 NFET 소스에 연결되도록 구성되는,
    레지스터 파일 회로.
  10. 제 9 항에 있어서,
    상기 제 1 공통 노드 및 상기 제 2 공통 노드는 상기 메모리 셀 상에서 기록 동작을 수행할 때 상보적 로직 전압들로 구동되는,
    레지스터 파일 회로.
  11. 제 10 항에 있어서,
    상기 드라이버 회로는 펄스 기록 신호를 출력하고, 상기 펄스 기록 신호가 로직 값 HIGH 일 때, 제 1 헤더 PFET는 턴 오프되고 상기 제 1 PFET 및 제 2 PFET가 턴 오프되게 하는,
    레지스터 파일 회로.
  12. 제 11 항에 있어서,
    상기 헤더 PFET는, 상기 제 1 NFET 및 상기 제 2 NFET가 오프일 때 턴 온되도록, 그리고 상기 제 1 NFET 및 상기 제 2 NFET가 온일 때 턴 오프되도록 구성되는,
    레지스터 파일 회로.
  13. 제 1 항에 있어서,
    상기 메모리 셀은 모바일 전화, 모바일 통신 디바이스, 호출기, 개인용 디지털 보조기기, 개인 정보 관리자, 모바일 핸드-헬드 컴퓨터, 랩톱 컴퓨터, 무선 디바이스 또는 무선 모뎀 중 하나에 통합되는,
    레지스터 파일 회로.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    복수의 메모리 셀들 ― 상기 복수의 메모리 셀들 각각은 가상 공급 전압 및 기록 워드 라인에 커플링됨 ― ; 및
    복수의 헤더 PFET들을 더 포함하며,
    상기 복수의 헤더 PFET들 각각은 게이트, 소스 및 드레인을 갖고, 각각의 헤더 PFET 소스는 시스템 공급 전압에 커플링되고, 각각의 헤더 PFET 게이트는 기록 신호를 수신하기 위해 드라이버 회로의 출력 신호에 커플링되고, 각각의 헤더 PFET 드레인은 상기 가상 공급 전압에 커플링되는,
    레지스터 파일 회로.
  15. 제 1 항에 따른 레지스터 파일 회로의 메모리 셀에 기록하는 방법으로서,
    기록 클록 신호를 수신하는 단계;
    펄스 기록 신호를 생성하는 단계;
    제 1 헤더 PFET를 턴 오프하고 공급 전압으로부터 메모리 셀로의 전류 경로를 차단하도록 상기 펄스 기록 신호를 상기 제 1 헤더 PFET 게이트에 인가하는 단계;
    제 1 헤더 NFET 및 제 2 헤더 NFET를 턴 온하고 상기 메모리 셀 상의 기록 동작을 인에이블하도록 구성된 임계 전압으로 가상 공급 전압을 클램핑하도록 제 1 헤더 NFET 게이트 및 제 2 헤더 NFET 게이트에 상기 펄스 기록 신호를 인가하는 단계 ― 상기 제 1 헤더 NFET는 상기 가상 공급 전압에 커플링된 드레인을 갖고 상기 제 2 헤더 NFET은 상기 공급 전압에 커플링된 드레인을 가짐 ― ; 및
    상기 메모리 셀 상에서 기록 동작을 인에이블하도록 상기 메모리 셀에 기록 비트 신호를 인가하는 단계를 포함하는,
    레지스터 파일 회로의 메모리 셀에 기록하는 방법.
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