JP2007012214A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2007012214A JP2007012214A JP2005194296A JP2005194296A JP2007012214A JP 2007012214 A JP2007012214 A JP 2007012214A JP 2005194296 A JP2005194296 A JP 2005194296A JP 2005194296 A JP2005194296 A JP 2005194296A JP 2007012214 A JP2007012214 A JP 2007012214A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- memory device
- semiconductor memory
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】メモリセル電源制御回路3は、データの書き込み時に選択されるカラムのメモリセル1の電源(メモリセル電源VDDM1)を、P型MOSトランジスタQP6とQP7の分圧比で決定される、VDDレベルより低い電圧値に制御する。リーク補償回路4は、データの書き込み時における非選択のカラム、およびデータの読み出し時における全てのカラムのメモリセル1の電源(メモリセル電源VDDM1)を、VDDレベルに制御する。
【選択図】図1
Description
フリップフロップを有するメモリセルと、
上記メモリセルにセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
上記メモリセル電源回路は、第1の期間と、第2の期間とで、互いに異なるセル電源電圧を供給するように構成されていることを特徴とする。
データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいて、セル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第1の電源電圧を供給する一方、
書き込みサイクルにおいて、セル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第1の電源電圧よりも低い第2の電源電圧を供給するように構成される。
図1は、本発明の実施形態1に係る半導体記憶装置の構成図である。簡単化のために、読み出し系の回路は省略してある。
前記実施形態1において、プロセスバラツキ等によって、N型MOSトランジスタの特性が変動し、N型MOSトランジスタの閾値電圧が変化した場合を考える。例えば、N型MOSトランジスタの閾値電圧が上昇した場合、メモリセル1を構成するトランジスタのうちの、N型MOSトランジスタであるアクセストランジスタQN3とQN4、ドライブトランジスタQN1とQN2の閾値電圧が上昇する。N型MOSトランジスタの閾値電圧が上昇すると、メモリセルのスタティックノイズマージンは大きくなるが、逆に、メモリセルの書き込みレベルが低下し、メモリセルにデータが書き込みにくくなる。この場合、メモリセルへデータを書き込みやすくするためには、メモリセル電源を更に低下させればよい。
前記実施形態1において、メモリセル電源制御回路3を構成するトランジスタは、全てP型MOSトランジスタで構成されている(図1)。メモリセル電源を供給するだけであれば、P型MOSトランジスタとN型MOSトランジスタを直列に接続して構成してもよいし、2個のN型MOSトランジスタを直列に接続して構成しても問題はない。
また、図4に示すように、メモリセル1を構成するロードトランジスタQP1とQP2の基板ノードは、VDD電源に接続される(ロードトランジスタQP1とQP2のソースノードと基板ノードを分離する)ことが望ましい。書き込み動作時において、選択されるビット線に接続されているメモリセル1のメモリセル電源は、上記のようにVDDレベルから低下する。このとき、ロードトランジスタQP1とQP2の基板ノードがVDDレベルであれば、ロードトランジスタQP1とQP2には基板バイアス効果が生じ、ロードトランジスタQP1とQP2の閾値電圧の絶対値が上昇し、駆動能力が低下する。よって、書き込み動作時に、メモリセルに対してデータが更に書き込み易くなる(書き込みレベルが改善される)。また、ロードトランジスタQP1とQP2の閾値電圧の絶対値が上昇するため、選択ビット線で、かつ、書き込み対象でないメモリセル(ワード線が活性化されないメモリセル)に接続したメモリセルを流れるリーク電流が減少するため、低消費電力化が可能である。
更に、メモリセルのスタティックノイズマージンも同時に改善するには、書き込み動作時においては、非選択ビット線に接続したメモリセル電源を、書き込み動作時以外(読み出し動作時)では、全てのメモリセルのメモリセル電源をVDDレベル以上に制御してやればよい。具体的には、図1のリーク補償回路4を構成するP型MOSトランジスタQP8のソース端子に入力されている電源VDDのレベルを、VDDレベル以上に置き換えることで簡単に実現可能である。VDDレベル以上を印加するには、SRAMマクロ内部にVDDレベル以上の電圧を発生できる昇圧回路を設けて供給してもよいし、SRAMマクロ外部から供給しても良い。
次に、上記のような半導体記憶装置におけるメモリセル電源制御回路3の出力電圧(P型MOSトランジスタQP6、QP7等による分圧比)、および駆動能力等について説明する。
P型MOSトランジスタQP6、QP7等による分圧比は、書き込み動作時にメモリセル電源制御回路3から出力される電源電圧によって、所定の時間内に確実に書き込みを完了することが可能で、かつ、誤書き込みに対する十分に大きなマージンが得られるように設定されればよい。具体的には、以下のように設定される。
P型MOSトランジスタQP6、QP7等の駆動能力は、電源電圧が供給されるメモリセルの数や要求される書き込み速度などに応じて、やはり、所定の時間内に確実に書き込みを完了することが可能で、かつ、誤書き込みに対する十分に大きなマージンが得られるように設定されればよい。具体的には、以下のように設定される。
メモリセル電源をVDDレベルから低下(メモリセルの書き込みレベルを上昇)させなくても、メモリセルに対して問題なくデータの書き込みが可能な場合には、メモリセル電源制御回路3を構成するP型MOSトランジスタQP7のゲート入力をHレベルに固定できるように制御し、メモリセル電源制御回路3が常に非活性状態、すなわち、常時オンしているP型MOSトランジスタQP6によって、メモリセル電源が常にVDDレベルのみを出力する状態にしておけばよい。
次に、リーク補償回路4の駆動能力等について説明する。
図7は、本発明の実施形態6に係る半導体記憶装置の構成図である。簡単化のために、読み出し系の回路は省略してある。
2 プリチャージ回路
3 メモリセル電源制御回路
4 リーク補償回路
5 正規回路ブロック
6 冗長救済用回路ブロック
AND1〜4 2入力AND回路
AND5〜8 3入力AND回路
ANDR5〜8 3入力AND回路
INV1〜3 インバータ
NAND1〜2 2入力NAND回路
NAND3〜4 2入力NAND回路
NAND5〜6 3入力NAND回路
NAND7〜8 3入力NAND回路
NANDR5〜6 3入力NAND回路
NANDR7〜8 3入力NAND回路
OR1〜2 2入力OR回路
QN1 ドライブトランジスタ
QN2 ドライブトランジスタ
QN3 アクセストランジスタ
QN4 アクセストランジスタ
QN5〜8 N型MOSトランジスタ
QN9 N型MOSトランジスタ
QN10 N型MOSトランジスタ
QNR5〜8 N型MOSトランジスタ
QP1 ロードトランジスタ
QP2 ロードトランジスタ
QP3 プリチャージトランジスタ
QP4 プリチャージトランジスタ
QP5 イコライズトランジスタ
QP6〜8 P型MOSトランジスタ
BL1〜2 ビット線
/BL1〜2 ビット線
/BLR1〜2 冗長用ビット線
BLR1〜2 冗長用ビット線
VDD 電源
VDDM1〜2 メモリセル電源
VDDMR1〜2 冗長用メモリセル電源
WL1〜2 ワード線
1〜2 制御信号
AD0〜1 カラムアドレス信号
DIN 入力データ
/DIN 入力データ
PCG プリチャージ制御信号
REDEN 冗長救済信号、
/REDEN 冗長救済反転信号
WEN 書き込みイネーブル制御信号
Claims (28)
- フリップフロップを有するメモリセルと、
上記メモリセルにセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
上記メモリセル電源回路は、第1の期間と、第2の期間とで、互いに異なるセル電源電圧を供給するように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル電源回路は、
データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいて、セル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第1の電源電圧を供給する一方、
書き込みサイクルにおいて、セル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第1の電源電圧よりも低い第2の電源電圧を供給するように構成されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記第1の電源電圧は、書き込みイネーブル制御信号、およびカラム選択指示信号に応じて出力される一方、
上記第2の電源電圧は、書き込みディスエーブル制御信号、またはカラム非選択指示信号に応じて出力されるように構成されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記メモリセル電源回路は、所定の電圧を分圧することによって、上記第2の電源電圧を出力するように構成されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
上記メモリセル電源回路は、
所定の駆動能力を有し、上記第1の電源電圧を出力する第1のトランジスタと、
上記第1のトランジスタとによって分圧された電圧を上記第2の電源電圧として出力する第2のトランジスタとを有することを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
上記分圧の分圧比が、上記フリップフロップを構成するロードトランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
上記分圧の分圧比が、上記フリップフロップを構成するアクセストランジスタ、およびドライブトランジスタのうちの少なくとも一方の閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル電源回路は、ソースフォロワ回路で構成され、少なくともそのソースフォロワを構成するトランジスタの極性は、上記メモリセルを構成するロードトランジスタと同極性のトランジスタで構成されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記第2の電源電圧が、上記メモリセルを構成するロードトランジスタのソース端子に供給されるとともに、上記ロードトランジスタの基板に、上記第2の電源電圧より高い電圧が供給されるように構成されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
さらに、昇圧回路を有し、昇圧された電圧を上記第1の電源電圧として供給するように構成されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
上記分圧の分圧比が、当該半導体記憶装置の温度に応じた電圧になるように構成されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
動作電源電圧が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記動作電源電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記メモリセル電源回路における第2の電源電圧を供給する場合の駆動能力が、当該半導体記憶装置の使用温度に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
要求される書き込み速度が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記要求される書き込み速度に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
動作電源電圧が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記動作電源電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第2の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記メモリセル電源回路における第1の電源電圧を供給する場合の駆動能力が、当該半導体記憶装置の使用温度に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第1の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
各メモリセル組に上記第1の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。 - 請求項1、および請求項15から請求項20のうちの何れか1項の半導体記憶装置であって、
上記メモリセル電源回路は、所定の制御信号に応じて、上記第1の期間と、第2の期間とで、同一のセル電源電圧を供給し得るように構成されていることを特徴とする半導体記憶装置。 - 請求項1、および請求項21から請求項23のうちの何れか1項の半導体記憶装置であって、
上記メモリセル電源回路は、所定の制御信号に応じて、上記第1の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力を切り替え得るように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
冗長救済機能を有し、
冗長救済が行われる場合に、冗長救済されるメモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
冗長救済機能を有し、
冗長救済が行われない場合に、使用されない冗長救済メモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置を複数備えたことを特徴とする半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005194296A JP4917767B2 (ja) | 2005-07-01 | 2005-07-01 | 半導体記憶装置 |
US11/476,566 US7684230B2 (en) | 2005-07-01 | 2006-06-29 | Semiconductor memory device with a memory cell power supply circuit |
CN2006100959979A CN1892904B (zh) | 2005-07-01 | 2006-06-30 | 半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005194296A JP4917767B2 (ja) | 2005-07-01 | 2005-07-01 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007012214A true JP2007012214A (ja) | 2007-01-18 |
JP4917767B2 JP4917767B2 (ja) | 2012-04-18 |
Family
ID=37589309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005194296A Expired - Fee Related JP4917767B2 (ja) | 2005-07-01 | 2005-07-01 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7684230B2 (ja) |
JP (1) | JP4917767B2 (ja) |
CN (1) | CN1892904B (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149325A (ja) * | 2005-11-29 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | スタティック・ランダム・アクセス・メモリ(sram)およびsramに供給される電圧レベルを制御する方法 |
JP2009003983A (ja) * | 2007-06-19 | 2009-01-08 | Renesas Technology Corp | 半導体記憶装置 |
JP2009048693A (ja) * | 2007-08-17 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体メモリ |
JP2009129537A (ja) * | 2007-11-23 | 2009-06-11 | Arm Ltd | メモリ装置並びに当該メモリ装置の動作方法 |
JP2009543267A (ja) * | 2006-06-29 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 低電圧で読出/書込動作を行うメモリを有する集積回路 |
JP2011008909A (ja) * | 2009-06-29 | 2011-01-13 | Arm Ltd | データ記憶セルへの書き込み動作の支援 |
JP2011181143A (ja) * | 2010-03-02 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びデータプロセッサ |
US8345470B2 (en) | 2008-08-01 | 2013-01-01 | Panasonic Corporation | Semiconductor memory device |
JP2013143161A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその書き込み方法 |
US9183923B2 (en) | 2011-12-08 | 2015-11-10 | Socionext Inc. | Semiconductor storage device |
CN106716541A (zh) * | 2014-09-26 | 2017-05-24 | 高通股份有限公司 | 用于改善最小工作供电电压的寄存器组电路和方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4865360B2 (ja) * | 2006-03-01 | 2012-02-01 | パナソニック株式会社 | 半導体記憶装置 |
US9508414B2 (en) * | 2013-05-01 | 2016-11-29 | Advanced Micro Devices, Inc. | Memory cell supply voltage reduction prior to write cycle |
US10249361B2 (en) * | 2014-01-14 | 2019-04-02 | Nvidia Corporation | SRAM write driver with improved drive strength |
CN105702279B (zh) * | 2014-11-27 | 2018-11-13 | 华邦电子股份有限公司 | 存储装置和适用于存储装置的驱动电路 |
EP3903312A4 (en) * | 2018-12-28 | 2022-08-24 | Micron Technology, Inc. | MEMORY WITH ENHANCED TEMPERATURE RELIABILITY AND CROSS READ PERFORMANCE |
TWI797408B (zh) | 2018-12-28 | 2023-04-01 | 美商美光科技公司 | 具有改善之跨溫度可靠度與讀取性能之記憶體 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPH06314491A (ja) * | 1993-04-30 | 1994-11-08 | Hitachi Ltd | 半導体記憶装置 |
JPH0863972A (ja) * | 1994-08-18 | 1996-03-08 | Kawasaki Steel Corp | 半導体記憶装置 |
JPH11185498A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2002042476A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2003022677A (ja) * | 2001-06-29 | 2003-01-24 | Internatl Business Mach Corp <Ibm> | Sramセルにおける書込み動作のための方法および装置 |
JP2003509802A (ja) * | 1999-09-17 | 2003-03-11 | サイプレス・セミコンダクタ・コーポレーション | 低電力メモリに関するアーキテクチャ、方法および回路 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5490105A (en) * | 1994-09-27 | 1996-02-06 | Regents Of The University Of Michigan | High speed current mirror memory cell architecture |
US5544097A (en) * | 1995-03-31 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | SRAM memory cell with reduced internal cell voltage |
JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
TW299448B (ja) | 1995-07-20 | 1997-03-01 | Matsushita Electric Ind Co Ltd | |
US6034886A (en) * | 1998-08-31 | 2000-03-07 | Stmicroelectronics, Inc. | Shadow memory for a SRAM and method |
US6288563B1 (en) * | 1998-12-31 | 2001-09-11 | Intel Corporation | Slew rate control |
US6205049B1 (en) * | 1999-08-26 | 2001-03-20 | Integrated Device Technology, Inc. | Five-transistor SRAM cell |
JP3589168B2 (ja) * | 2000-09-04 | 2004-11-17 | セイコーエプソン株式会社 | 半導体装置 |
US6678202B2 (en) * | 2000-12-22 | 2004-01-13 | Texas Instruments Incorporated | Reduced standby power memory array and method |
US20030030086A1 (en) * | 2001-08-07 | 2003-02-13 | Ta-Cheng Lin | DRAM circuitry with a longer refresh period |
JP2003059273A (ja) * | 2001-08-09 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
JP4162076B2 (ja) * | 2002-05-30 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
JP4286634B2 (ja) * | 2002-11-20 | 2009-07-01 | パナソニック株式会社 | メモリ故障救済回路 |
US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
JP2005078741A (ja) | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体記憶装置 |
US6990035B2 (en) * | 2003-12-03 | 2006-01-24 | Texas Instruments Incorporated | Circuit and method for reducing SRAM standby power |
US7177176B2 (en) | 2004-06-30 | 2007-02-13 | Intel Corporation | Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength |
JP2006209877A (ja) | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体記憶装置 |
-
2005
- 2005-07-01 JP JP2005194296A patent/JP4917767B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-29 US US11/476,566 patent/US7684230B2/en not_active Expired - Fee Related
- 2006-06-30 CN CN2006100959979A patent/CN1892904B/zh not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPH06314491A (ja) * | 1993-04-30 | 1994-11-08 | Hitachi Ltd | 半導体記憶装置 |
JPH0863972A (ja) * | 1994-08-18 | 1996-03-08 | Kawasaki Steel Corp | 半導体記憶装置 |
JPH11185498A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2003509802A (ja) * | 1999-09-17 | 2003-03-11 | サイプレス・セミコンダクタ・コーポレーション | 低電力メモリに関するアーキテクチャ、方法および回路 |
JP2002042476A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2003022677A (ja) * | 2001-06-29 | 2003-01-24 | Internatl Business Mach Corp <Ibm> | Sramセルにおける書込み動作のための方法および装置 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149325A (ja) * | 2005-11-29 | 2007-06-14 | Internatl Business Mach Corp <Ibm> | スタティック・ランダム・アクセス・メモリ(sram)およびsramに供給される電圧レベルを制御する方法 |
JP2009543267A (ja) * | 2006-06-29 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 低電圧で読出/書込動作を行うメモリを有する集積回路 |
JP2009003983A (ja) * | 2007-06-19 | 2009-01-08 | Renesas Technology Corp | 半導体記憶装置 |
JP2009048693A (ja) * | 2007-08-17 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体メモリ |
JP2009129537A (ja) * | 2007-11-23 | 2009-06-11 | Arm Ltd | メモリ装置並びに当該メモリ装置の動作方法 |
US8345470B2 (en) | 2008-08-01 | 2013-01-01 | Panasonic Corporation | Semiconductor memory device |
JP2011008909A (ja) * | 2009-06-29 | 2011-01-13 | Arm Ltd | データ記憶セルへの書き込み動作の支援 |
JP2014197445A (ja) * | 2009-06-29 | 2014-10-16 | アーム・リミテッド | データ記憶セルへの書き込み動作の支援 |
JP2011181143A (ja) * | 2010-03-02 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びデータプロセッサ |
US9183923B2 (en) | 2011-12-08 | 2015-11-10 | Socionext Inc. | Semiconductor storage device |
JP2013143161A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその書き込み方法 |
CN106716541A (zh) * | 2014-09-26 | 2017-05-24 | 高通股份有限公司 | 用于改善最小工作供电电压的寄存器组电路和方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1892904B (zh) | 2010-05-12 |
JP4917767B2 (ja) | 2012-04-18 |
CN1892904A (zh) | 2007-01-10 |
US20070002662A1 (en) | 2007-01-04 |
US7684230B2 (en) | 2010-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4917767B2 (ja) | 半導体記憶装置 | |
JP4865360B2 (ja) | 半導体記憶装置 | |
US7839697B2 (en) | Semiconductor memory device | |
JP5220303B2 (ja) | スタティック・ランダム・アクセス・メモリ(sram)およびsramに供給される電圧レベルを制御する方法 | |
JP4873182B2 (ja) | 半導体記憶装置及びその駆動方法 | |
JP2007193928A (ja) | 半導体記憶装置 | |
JP2009505315A (ja) | 独立の読み書き回路を有するsramセル | |
JP5104123B2 (ja) | 半導体メモリ | |
JP2008176910A (ja) | 半導体記憶装置 | |
JP4330516B2 (ja) | 半導体記憶装置 | |
US7697320B2 (en) | Semiconductor memory device | |
JP2006196124A (ja) | メモリセル及び半導体集積回路装置 | |
JP2006323950A (ja) | 半導体記憶装置 | |
JPH11219589A (ja) | スタティック型半導体記憶装置 | |
US20080031063A1 (en) | Sense-amplifier assist (saa) with power-reduction technique | |
JP4090967B2 (ja) | 半導体記憶装置 | |
JP5980229B2 (ja) | 半導体記憶装置 | |
JP2008027493A (ja) | 半導体記憶装置 | |
JP2016126811A (ja) | 半導体記憶装置とその駆動方法 | |
JP2008065974A (ja) | 半導体記憶装置 | |
JP2007164888A (ja) | 半導体記憶装置 | |
JP2008176907A (ja) | 半導体記憶装置 | |
JP2005004812A (ja) | 半導体記憶装置 | |
JP2009272587A (ja) | 半導体記憶装置 | |
JP4284205B2 (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120127 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4917767 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |