JP2013251043A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】SRAMは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第1及び第2のPチャネル型トランジスタと、第1ないし第4のNチャネル型トランジスタと第1及び第2の記憶ノードとを有するCMOSラッチ回路で構成される。電源回路は、第1の状態時にはその接続するセル電源線に第1の電圧を供給し、第2の状態時にはその接続するセル電源線に前記第1の電圧よりも低い第2の電圧を供給する、
【選択図】図4
Description
NA0〜NA3,N10,N11…NチャネルMOSFET、PA0,PA2、PB0〜PB3…PチャネルMOSFET、WL0〜WL3…ワード線、
WDP1〜WDP3…ライトデータ入力パス(ライトアンプ)、WCP…ライト系制御パス、LT…ラッチ回路、OB…出力回路、SA…センスアンプ、PC/EQ…プリチャージ&イコライズ回路、Q1〜Q6…MOSFET、BL,/BL…ビット線、RD,/RD…読み出しデータ線、WD,/WD…書き込みデータ線。
Claims (11)
- 半導体基板の主面に第1の方向に沿って配置された複数のメモリセル、
前記複数のメモリセルに共通に接続された第1のビット線、
前記複数のメモリセルに共通に接続された第2のビット線、
前記複数のメモリセルにそれぞれ接続された複数のワード線、
前記複数のメモリセルに共通に接続されたメモリセル電源線、
電源電圧を供給する電源線、及び
前記メモリセル電源線と前記電源線との間を電気的に接続する電源回路、
を含み、
前記複数のメモリセルの各々はメモリセル領域に形成される、
第1及び第2のPチャネル型トランジスタと、
第1ないし第4のNチャネル型トランジスタと、
第1及び第2の記憶ノードと、を有し、
前記第1のPチャネル型トランジスタ及び前記第1のNチャネル型トランジスタは、出力が第1の記憶ノードに接続され、入力が第2の記憶ノードに接続される第1のインバータをなし、
前記第2のPチャネル型トランジスタ及び前記第2のNチャネル型トランジスタは、出力が前記第2の記憶ノードに接続され、入力が前記第1の記憶ノードに接続される第2のインバータをなし、
前記第1のPチャネル型トランジスタのゲートが前記第1及び第4のNチャネル型トランジスタのそれぞれゲートの間に配置されるように、前記第1のNチャネル型トランジスタのゲート、前記第1のPチャネル型トランジスタのゲート及び前記第4のNチャネル型トランジスタのゲートが前記第1の方向に直交する第2の方向に沿って並んでおり、 前記第2のPチャネル型トランジスタのゲートが前記第2及び第3のNチャネル型トランジスタのそれぞれゲートの間に配置されるように、前記第2のNチャネル型トランジスタのゲート、前記第2のPチャネル型トランジスタのゲート及び前記第3のNチャネル型トランジスタのゲートの位置が前記第2の方向に沿って並んでおり、
前記第1及び第2のNチャネル型トランジスタのそれぞれゲートは、前記第2の方向に沿って並んでおり、
前記第4及び第3のNチャネル型トランジスタのそれぞれゲートは、前記第2の方向に沿って並んでおり、
前記複数のワード線の各々は、その接続するメモリセルの前記第2及び第4のNチャネル型トランジスタのそれぞれゲートに接続され、
前記第1のビット線は、前記複数のメモリセル各々の前記第1の記憶ノードに、前記第2のNチャネル型トランジスタを介して電気的に接続され、
前記第2のビット線は、前記複数のメモリセル各々の前記第2の記憶ノードに、前記第4のNチャネル型トランジスタを介して電気的に接続され、
前記メモリセル電源線は、複数のメモリセル各々の前記第1及び第2のPチャネル型トランジスタのそれぞれソースに接続され、
前記メモリセル領域は前記第1の方向に垂直な第1の辺及び第2の辺、前記第1の方向に並行な第3辺および第4の辺を有する矩形領域であり、
前記第1の辺および第2の辺と、前記第3の辺および第4の辺は直交し、
前記第1の辺には、ウェル給電をおこなう第1のコンタクトホール、前記第1のNチャネル型トランジスタのソースに接続される第2のコンタクトホール、前記第1のPチャネル型トランジスタのソースに接続される第3のコンタクトホール、前記第4のNチャネル型トランジスタのソースに接続される第4のコンタクトホールが配置され、
前記第2の辺には、ウェル給電をおこなう第5のコンタクトホール、前記第2のNチャネル型トランジスタのソースに接続される第6のコンタクトホール、前記第2のPチャネル型トランジスタのソースに接続される第7のコンタクトホール、前記第3のNチャネル型トランジスタのソースに接続される第8のコンタクトホールが配置され、
前記第3の辺には、ウェル給電をおこなう第1のコンタクトホール、前記第3のNチャネル型トランジスタのゲートに接続される第9のコンタクトホールが配置され、
前記第4の辺には、ウェル給電をおこなう第2のコンタクトホール、前記第4のNチャネル型トランジスタのゲートに接続される第10のコンタクトホールが配置され、
前記メモリセル電源線は、前記メモリセル領域を前記第1の方向に通過し、
前記電源回路は、前記複数のメモリセルのいずれかにデータを書き込む際には前記メモリセル電源線の電圧を下げる、
半導体集積回路装置。 - 前記電源回路は、前記複数のメモリセルのいずれかからデータを読み出す際には、前記メモリセル電源線に第1の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第1の電圧よりも低い第2の電圧を供給する、
請求項1記載の半導体集積回路装置。 - 前記電源回路は、前記複数のメモリセルのいずれにもデータの書き込みも読み出しもしないときは、前記メモリセル電源線に第1の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第1の電圧よりも低い第2の電圧を供給する、
請求項1記載の半導体集積回路装置。 - 前記半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第1のビット線、前記複数の第2のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第1層のメタル配線で構成され、
前記複数のワード線は、前記第1層のメタル配線よりも上層にある第2層のメタル配線で構成される、
請求項1ないし請求項3のいずれか一項に記載の半導体集積回路装置。 - 前記複数のセル電源線の各々は、対応する列に設けられた第1及び第2のビット線の間に、且つ当該第1及び第2のビット線と交差することなく設けられた、
請求項4記載の半導体集積回路装置。 - 半導体基板の主面に第1の方向に沿って配置された複数のメモリセル、
前記複数のメモリセルにそれぞれ接続された複数のワード線、
前記複数のメモリセルに共通に接続された第1のビット線、
前記複数のメモリセルに共通に接続された第2のビット線、
前記複数のメモリセルに共通に接続されたメモリセル電源線、
電源電圧を供給する電源線、及び
前記メモリセル電源線と前記電源線との間を電気的に接続する電源回路、
を含み、
前記複数のメモリセルの各々はメモリセル領域に形成される、
第1の領域に設けられた第1及び第2のPチャネル型トランジスタと、
第2の領域に設けられた第1及び第2のNチャネル型トランジスタと、
第3の領域に設けられた第3及び第4のNチャネル型トランジスタと、
第1及び第2の記憶ノードと、を有し、
前記第1の領域が前記第2及び第3の領域の間に位置するように前記第2、第1及び第3の領域が前記第1の方向に直交する第2の方向に沿って配置され、
前記第1のPチャネル型トランジスタ及び前記第1のNチャネル型トランジスタは、出力が第1の記憶ノードに接続され、入力が第2の記憶ノードに接続される第1のインバータを構成し、
前記第2のPチャネル型トランジスタ及び前記第2のNチャネル型トランジスタは、出力が前記第2の記憶ノードに接続され、入力が前記第1の記憶ノードに接続される第2のインバータを構成し、
前記複数のワード線の各々は、その接続するメモリセルの前記第2及び第4のNチャネル型トランジスタのそれぞれゲートに接続され、
前記第1のビット線は、前記複数のメモリセルの前記第1の記憶ノードに、前記第2のNチャネル型トランジスタを介して接続され、
前記第2のビット線は、前記複数のメモリセル各々の前記第2の記憶ノードに、前記第4のNチャネル型トランジスタを介して接続され、
前記メモリセル電源線は、前記複数のメモリセルの前記第1及び第2のPチャネル型トランジスタのそれぞれソースに接続され、
前記メモリセル領域前記第1の方向に垂直な第1の辺及び第2の辺、前記第1の方向に並行な第3辺および第4の辺を有する矩形領域であり、
前記第1の辺および第2の辺と、前記第3の辺および第4の辺は直交し、
前記第1の辺には、ウェル給電をおこなう第1のコンタクトホール、前記第1のNチャネル型トランジスタのソースに接続される第2のコンタクトホール、前記第1のPチャネル型トランジスタのソースに接続される第3のコンタクトホール、前記第4のNチャネル型トランジスタのソースに接続される第4のコンタクトホールが配置され、
前記第2の辺には、ウェル給電をおこなう第5のコンタクトホール、前記第2のNチャネル型トランジスタのソースに接続される第6のコンタクトホール、前記第2のPチャネル型トランジスタのソースに接続される第7のコンタクトホール、前記第3のNチャネル型トランジスタのソースに接続される第8のコンタクトホールが配置され、
前記第3の辺には、ウェル給電をおこなう第1のコンタクトホール、前記第3のNチャネル型トランジスタのゲートに接続される第9のコンタクトホールが配置され、
前記第4の辺には、ウェル給電をおこなう第2のコンタクトホール、前記第4のNチャネル型トランジスタのゲートに接続される第10のコンタクトホールが配置され、
前記メモリセル電源線は、前記メモリセル領域を前記第1の方向に通過し、
前記電源回路は、前記複数のスタティック型メモリセルのいずれかにデータを書き込む際には前記メモリセル電源線の電圧を下げる、
半導体集積回路装置。 - 前記電源回路は、前記複数のメモリセルのいずれかからデータを読み出す際には、前記メモリセル電源線に第1の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第1の電圧よりも低い第2の電圧を供給する、
請求項6記載の半導体集積回路装置。 - 前記第電源回路は、前記複数のメモリセルのいずれにもデータの書き込みも読み出しもしないときは、前記メモリセル電源線に第1の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第1の電圧よりも低い第2の電圧を供給する、
請求項6記載の半導体集積回路装置。 - 前記半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第1のビット線、前記複数の第2のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第1層のメタル配線で構成され、
前記複数のワード線は、前記第1層のメタル配線よりも上層にある第2層のメタル配線で構成される、
請求項6ないし請求項8のいずれか一項に記載の半導体集積回路装置。 - 前記複数のセル電源線の各々は、対応する列に設けられた第1及び第2のビット線の間に、且つ当該第1及び第2のビット線と交差することなく設けられた、
請求項9記載の半導体集積回路装置。 - 前記第1の領域は、Nウェルの形成される領域であり、前記第2及び第3の領域の各々は、Pウェルの形成される領域である、
請求項6ないし請求項10のいずれか一項に記載の半導体集積回路装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108417573A (zh) * | 2017-02-10 | 2018-08-17 | 中芯国际集成电路制造(上海)有限公司 | 静态存储器结构及其形成方法 |
CN113098493A (zh) * | 2021-04-01 | 2021-07-09 | 长鑫存储技术有限公司 | 逻辑门电路结构 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPH06236688A (ja) * | 1992-09-28 | 1994-08-23 | Texas Instr Inc <Ti> | ゲートアレイ |
JPH10162581A (ja) * | 1996-12-04 | 1998-06-19 | Samsung Electron Co Ltd | Sramセル |
JPH10178110A (ja) * | 1996-12-19 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
JP2002042476A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003115551A (ja) * | 2001-10-05 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003288799A (ja) * | 2001-05-11 | 2003-10-10 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置のテスト方法 |
JP2003323792A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004071118A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | スタティック型半導体記憶装置 |
JP2004200300A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | Sramセルおよびそれを用いたメモリ集積回路 |
JP5456571B2 (ja) * | 2010-05-15 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
2013
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Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPH06236688A (ja) * | 1992-09-28 | 1994-08-23 | Texas Instr Inc <Ti> | ゲートアレイ |
JPH10162581A (ja) * | 1996-12-04 | 1998-06-19 | Samsung Electron Co Ltd | Sramセル |
JPH10178110A (ja) * | 1996-12-19 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
JP2002042476A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2003288799A (ja) * | 2001-05-11 | 2003-10-10 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置のテスト方法 |
JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003115551A (ja) * | 2001-10-05 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003323792A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004071118A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | スタティック型半導体記憶装置 |
JP2004200300A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | Sramセルおよびそれを用いたメモリ集積回路 |
JP5456571B2 (ja) * | 2010-05-15 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108417573A (zh) * | 2017-02-10 | 2018-08-17 | 中芯国际集成电路制造(上海)有限公司 | 静态存储器结构及其形成方法 |
CN108417573B (zh) * | 2017-02-10 | 2020-11-03 | 中芯国际集成电路制造(上海)有限公司 | 静态存储器结构及其形成方法 |
CN113098493A (zh) * | 2021-04-01 | 2021-07-09 | 长鑫存储技术有限公司 | 逻辑门电路结构 |
CN113098493B (zh) * | 2021-04-01 | 2023-05-30 | 长鑫存储技术有限公司 | 逻辑门电路结构 |
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