JP3019761B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳゲート
と、このＣＭＯＳゲートの入力端子にクロック制御によ
りデータを転送するラッチ回路とを有するＣＭＯＳ集積
回路に関する。
と、このＣＭＯＳゲートの入力端子にクロック制御によ
りデータを転送するラッチ回路とを有するＣＭＯＳ集積
回路に関する。
【０００２】
【従来の技術】ＣＭＯＳゲートとしてのＣＭＯＳインバ
ータは、出力電位が“Ｈ”レベルから“Ｌ”レベルに遷
移し、あるいは“Ｌ”レベルから“Ｈ”レベルに遷移す
る際、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが
同時にオンして、電源端子から接地端子に貫通電流が流
れる。特に出力バッファ等に用いられる大電流容量のＣ
ＭＯＳインバータではこの貫通電流が大きく、集積回路
の消費電流の増大やノイズが問題になる。
ータは、出力電位が“Ｈ”レベルから“Ｌ”レベルに遷
移し、あるいは“Ｌ”レベルから“Ｈ”レベルに遷移す
る際、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが
同時にオンして、電源端子から接地端子に貫通電流が流
れる。特に出力バッファ等に用いられる大電流容量のＣ
ＭＯＳインバータではこの貫通電流が大きく、集積回路
の消費電流の増大やノイズが問題になる。
【０００３】ＣＭＯＳインバータの貫通電流を低減する
には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが
同時にオンしないように、ゲート制御を行えばよい。そ
のような観点に立った提案は従来より種々なされている
（例えば、特開平２−１２３８２６号、特開平４−２０
７２２５号、特開平２−６２１１３号、特開平６−１３
２８０６号等）。
には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが
同時にオンしないように、ゲート制御を行えばよい。そ
のような観点に立った提案は従来より種々なされている
（例えば、特開平２−１２３８２６号、特開平４−２０
７２２５号、特開平２−６２１１３号、特開平６−１３
２８０６号等）。
【０００４】
【発明が解決しようとする課題】従来提案されている貫
通電流低減の方法のうち、特開平２−１２３８２６号、
特開平４−２０７２２５号、特開平６−１３２８０６号
はいずれも、本来共通接続されて入力端子となるＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタのゲートを切り
離して別々に制御する。即ち、ＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのゲートと入力端子の間に、遅
延要素、スイッチ要素等の回路要素を挿入する。これら
の回路要素は、ＣＭＯＳインバータの入力信号経路に入
るから、複数のＣＭＯＳインバータで同様の制御を行う
ためには、それぞれのＣＭＯＳインバータ毎にこれらの
回路要素を設けることが必要になる。
通電流低減の方法のうち、特開平２−１２３８２６号、
特開平４−２０７２２５号、特開平６−１３２８０６号
はいずれも、本来共通接続されて入力端子となるＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタのゲートを切り
離して別々に制御する。即ち、ＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのゲートと入力端子の間に、遅
延要素、スイッチ要素等の回路要素を挿入する。これら
の回路要素は、ＣＭＯＳインバータの入力信号経路に入
るから、複数のＣＭＯＳインバータで同様の制御を行う
ためには、それぞれのＣＭＯＳインバータ毎にこれらの
回路要素を設けることが必要になる。
【０００５】特開平２−６２１１３号のものは、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタのゲートは共通
接続されているが、それらのオンするタイミングをずら
すためにやはり信号入力端子と各ゲートの間に回路要素
を配置しており、この回路要素も他のＣＭＯＳインバー
タと共有とすることはできない。以上のように従来方式
では、多数のＣＭＯＳインバータがある場合にそれぞれ
に貫通電流防止用の回路要素を必要とし、従って集積回
路の高集積化を困難にする。
ＳトランジスタとＮＭＯＳトランジスタのゲートは共通
接続されているが、それらのオンするタイミングをずら
すためにやはり信号入力端子と各ゲートの間に回路要素
を配置しており、この回路要素も他のＣＭＯＳインバー
タと共有とすることはできない。以上のように従来方式
では、多数のＣＭＯＳインバータがある場合にそれぞれ
に貫通電流防止用の回路要素を必要とし、従って集積回
路の高集積化を困難にする。
【０００６】この発明は、高集積化を妨げることなく貫
通電流の抑制を可能としたＣＭＯＳ集積回路を提供する
ことを目的としている。
通電流の抑制を可能としたＣＭＯＳ集積回路を提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】この発明は、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのゲートが共通に入
力端子に接続された少なくとも一つのＣＭＯＳゲート
と、このＣＭＯＳゲートの入力端子にクロック制御によ
りデータを転送するラッチ回路とを有するＣＭＯＳ集積
回路において、前記ＣＭＯＳゲートは、ＰＭＯＳトラン
ジスタ側及びＮＭＯＳトランジスタ側にそれぞれ補助Ｐ
ＭＯＳトランジスタ及び補助ＮＭＯＳトランジスタが介
挿されて構成され、且つ基準クロックに基づいて前記補
助ＰＭＯＳトランジスタ及び補助ＮＭＯＳトランジスタ
が介挿されない場合に前記ＣＭＯＳゲートの出力電位が
遷移する間の所定時間前記補助ＰＭＯＳトランジスタ及
び補助ＮＭＯＳトランジスタをオフに保つ制御クロック
を生成するタイミング制御回路を有することを特徴とし
ている。
ランジスタとＮＭＯＳトランジスタのゲートが共通に入
力端子に接続された少なくとも一つのＣＭＯＳゲート
と、このＣＭＯＳゲートの入力端子にクロック制御によ
りデータを転送するラッチ回路とを有するＣＭＯＳ集積
回路において、前記ＣＭＯＳゲートは、ＰＭＯＳトラン
ジスタ側及びＮＭＯＳトランジスタ側にそれぞれ補助Ｐ
ＭＯＳトランジスタ及び補助ＮＭＯＳトランジスタが介
挿されて構成され、且つ基準クロックに基づいて前記補
助ＰＭＯＳトランジスタ及び補助ＮＭＯＳトランジスタ
が介挿されない場合に前記ＣＭＯＳゲートの出力電位が
遷移する間の所定時間前記補助ＰＭＯＳトランジスタ及
び補助ＮＭＯＳトランジスタをオフに保つ制御クロック
を生成するタイミング制御回路を有することを特徴とし
ている。
【０００８】この発明において好ましくは、前記タイミ
ング制御回路は、基準クロックを所定時間遅延させて前
記ラッチ回路を制御する第１の制御クロックを生成する
第１の制御クロック生成回路と、前記基準クロックに基
づいて前記補助ＰＭＯＳトランジスタ及び補助ＮＭＯＳ
トランジスタが介挿されない場合に前記ＣＭＯＳゲート
の出力電位が遷移する間の所定時間前記補助ＰＭＯＳト
ランジスタ及び補助ＮＭＯＳトランジスタをオフに保つ
第２の制御クロックを生成する第２の制御クロック生成
回路とから構成される。またこの発明において好ましく
は、タイミング制御回路は、複数のＣＭＯＳゲートに対
して共通に一つ設けられる。
ング制御回路は、基準クロックを所定時間遅延させて前
記ラッチ回路を制御する第１の制御クロックを生成する
第１の制御クロック生成回路と、前記基準クロックに基
づいて前記補助ＰＭＯＳトランジスタ及び補助ＮＭＯＳ
トランジスタが介挿されない場合に前記ＣＭＯＳゲート
の出力電位が遷移する間の所定時間前記補助ＰＭＯＳト
ランジスタ及び補助ＮＭＯＳトランジスタをオフに保つ
第２の制御クロックを生成する第２の制御クロック生成
回路とから構成される。またこの発明において好ましく
は、タイミング制御回路は、複数のＣＭＯＳゲートに対
して共通に一つ設けられる。
【０００９】この発明によると、ＣＭＯＳゲートのＰＭ
ＯＳトランジスタ、ＮＭＯＳトランジスタ側にそれぞれ
補助ＰＭＯＳトランジスタ、補助ＮＭＯＳトランジスタ
が挿入され、タイミング制御回路によって貫通電流が流
れる時間帯はこれらの補助ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタがオフにされる。即ち、従来提案さ
れているゲート側での制御ではなく、貫通電流経路自体
のオンオフにより貫通電流が抑制される。従ってこの発
明では、ＣＭＯＳゲートを構成するＭＯＳトランジスタ
のゲートは通常通り共通に入力端子に接続されているか
ら、タイミング制御回路は個々のＣＭＯＳゲートとは独
立に設けることができる。言い換えれば、複数のＣＭＯ
Ｓゲートに対して共通に一つのタイミング制御回路を設
けることができる。これにより、高集積化を妨げること
なくＣＭＯＳゲートでの貫通電流抑制が可能になる。
ＯＳトランジスタ、ＮＭＯＳトランジスタ側にそれぞれ
補助ＰＭＯＳトランジスタ、補助ＮＭＯＳトランジスタ
が挿入され、タイミング制御回路によって貫通電流が流
れる時間帯はこれらの補助ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタがオフにされる。即ち、従来提案さ
れているゲート側での制御ではなく、貫通電流経路自体
のオンオフにより貫通電流が抑制される。従ってこの発
明では、ＣＭＯＳゲートを構成するＭＯＳトランジスタ
のゲートは通常通り共通に入力端子に接続されているか
ら、タイミング制御回路は個々のＣＭＯＳゲートとは独
立に設けることができる。言い換えれば、複数のＣＭＯ
Ｓゲートに対して共通に一つのタイミング制御回路を設
けることができる。これにより、高集積化を妨げること
なくＣＭＯＳゲートでの貫通電流抑制が可能になる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＣＭＯＳ集積回路の構成である。この実施例では、二
つのＣＭＯＳインバータ１１，１２の部分を示してい
る。ＣＭＯＳインバータ１１は、ゲートが共通に入力端
子Ｎａに接続されたＰＭＯＳトランジスタＱP11 とＮＭ
ＯＳトランジスタＱN11を主たる構成要素とする。出力
端子とＰＭＯＳトランジスタＱP11 の間には補助ＰＭＯ
ＳトランジスタＱP12 が介挿され、出力端子とＮＭＯＳ
トランジスタＱN11 の間には補助ＮＭＯＳトランジスタ
ＱN12 が介挿されている。
の実施例を説明する。図１は、この発明の一実施例に係
るＣＭＯＳ集積回路の構成である。この実施例では、二
つのＣＭＯＳインバータ１１，１２の部分を示してい
る。ＣＭＯＳインバータ１１は、ゲートが共通に入力端
子Ｎａに接続されたＰＭＯＳトランジスタＱP11 とＮＭ
ＯＳトランジスタＱN11を主たる構成要素とする。出力
端子とＰＭＯＳトランジスタＱP11 の間には補助ＰＭＯ
ＳトランジスタＱP12 が介挿され、出力端子とＮＭＯＳ
トランジスタＱN11 の間には補助ＮＭＯＳトランジスタ
ＱN12 が介挿されている。
【００１１】もう一方のＣＭＯＳインバータ１２も同様
に、ゲートが共通に入力端子Ｎｂに接続されたＰＭＯＳ
トランジスタＱP21 とＮＭＯＳトランジスタＱN21 を有
し、出力端子とＰＭＯＳトランジスタＱP21 の間には補
助ＰＭＯＳトランジスタＱP22 が介挿され、出力端子と
ＮＭＯＳトランジスタＱN21 の間には補助ＮＭＯＳトラ
ンジスタＱN22 が介挿されている。
に、ゲートが共通に入力端子Ｎｂに接続されたＰＭＯＳ
トランジスタＱP21 とＮＭＯＳトランジスタＱN21 を有
し、出力端子とＰＭＯＳトランジスタＱP21 の間には補
助ＰＭＯＳトランジスタＱP22 が介挿され、出力端子と
ＮＭＯＳトランジスタＱN21 の間には補助ＮＭＯＳトラ
ンジスタＱN22 が介挿されている。
【００１２】これらのＣＭＯＳインバータ１１，１２の
入力端子Ｎａ，Ｎｂには、それぞれクロック制御される
ラッチ回路１３，１４を介してデータが転送される。そ
して、これらＣＭＯＳインバータ１１，１２へのデータ
転送制御と、各ＣＭＯＳインバータ１１，１２の貫通電
流制御のために、これらのＣＭＯＳインバータ１１，１
２で共有されるタイミング制御回路１５が設けられてい
る。
入力端子Ｎａ，Ｎｂには、それぞれクロック制御される
ラッチ回路１３，１４を介してデータが転送される。そ
して、これらＣＭＯＳインバータ１１，１２へのデータ
転送制御と、各ＣＭＯＳインバータ１１，１２の貫通電
流制御のために、これらのＣＭＯＳインバータ１１，１
２で共有されるタイミング制御回路１５が設けられてい
る。
【００１３】タイミング制御回路１５は、基準クロック
φ０に基づいてラッチ回路１３，１４を制御する第１の
制御クロックφ１を生成する第１の制御クロック生成回
路１６と、同様に基準クロックφ０に基づいて貫通電流
制御を行うための第２の制御クロックφ２を生成する第
２の制御クロック生成回路１９により構成される。第１
の制御クロック生成回路１６は基準クロックφ０をτ１
だけ遅延させる遅延回路である。第２の制御クロック生
成回路１９は、例えば奇数段のインバータチェーン（図
１の場合３段）により構成されて基準クロックφ０を位
相反転させてτ２だけ遅延させる遅延回路１７と、その
遅延出力φ３と基準クロックφ０とが入力されるＮＡＮ
Ｄゲート１８により構成される。但し、τ１＜τ２であ
る。
φ０に基づいてラッチ回路１３，１４を制御する第１の
制御クロックφ１を生成する第１の制御クロック生成回
路１６と、同様に基準クロックφ０に基づいて貫通電流
制御を行うための第２の制御クロックφ２を生成する第
２の制御クロック生成回路１９により構成される。第１
の制御クロック生成回路１６は基準クロックφ０をτ１
だけ遅延させる遅延回路である。第２の制御クロック生
成回路１９は、例えば奇数段のインバータチェーン（図
１の場合３段）により構成されて基準クロックφ０を位
相反転させてτ２だけ遅延させる遅延回路１７と、その
遅延出力φ３と基準クロックφ０とが入力されるＮＡＮ
Ｄゲート１８により構成される。但し、τ１＜τ２であ
る。
【００１４】第２の制御クロック生成回路１９から得ら
れる第２の制御クロックφ２は、基準クロックφ０の立
上がりから遅延回路１７の遅延時間τ２の間“Ｌ”レベ
ルとなるクロックである。この第２の制御クロックφ２
は、各ＣＭＯＳインバータ１１，１２の補助ＮＭＯＳト
ランジスタＱN12 ，ＱN22 のゲートに直接供給され、補
助ＰＭＯＳトランジスタＱP12 ，ＱP22 のゲートにはそ
れぞれインバータＩ１，Ｉ２を介して反転されて供給さ
れる。
れる第２の制御クロックφ２は、基準クロックφ０の立
上がりから遅延回路１７の遅延時間τ２の間“Ｌ”レベ
ルとなるクロックである。この第２の制御クロックφ２
は、各ＣＭＯＳインバータ１１，１２の補助ＮＭＯＳト
ランジスタＱN12 ，ＱN22 のゲートに直接供給され、補
助ＰＭＯＳトランジスタＱP12 ，ＱP22 のゲートにはそ
れぞれインバータＩ１，Ｉ２を介して反転されて供給さ
れる。
【００１５】この様に構成されたＣＭＯＳ回路の動作
を、図２を参照して説明する。基準クロックφ０に対し
て、図示のようにτ１だけ遅れた第１の制御クロックφ
１が生成されて、これによりラッチ回路１３，１４が制
御され、保持されていたデータがＣＭＯＳインバータの
入力端子Ｎａ，Ｎｂに転送される。転送データによっ
て、入力端子Ｎａ，Ｎｂの電位が遷移して、ＣＭＯＳイ
ンバータ１１，１２が駆動されることになる。
を、図２を参照して説明する。基準クロックφ０に対し
て、図示のようにτ１だけ遅れた第１の制御クロックφ
１が生成されて、これによりラッチ回路１３，１４が制
御され、保持されていたデータがＣＭＯＳインバータの
入力端子Ｎａ，Ｎｂに転送される。転送データによっ
て、入力端子Ｎａ，Ｎｂの電位が遷移して、ＣＭＯＳイ
ンバータ１１，１２が駆動されることになる。
【００１６】一方、入力端子Ｎａ，Ｎｂの電位が遷移す
るタイミングを挟んで、図２に示すように、第２の制御
クロックφ２が時間τ２だけ“Ｌ”レベルになる。この
第２の制御クロックφ２が“Ｌ”レベルの間、ＣＭＯＳ
インバータ１１，１２内の補助ＰＭＯＳトランジスタＱ
P12 ，ＱP22 、及び補助ＮＭＯＳトランジスタＱN12，
ＱN22 が全てオフに保たれる。
るタイミングを挟んで、図２に示すように、第２の制御
クロックφ２が時間τ２だけ“Ｌ”レベルになる。この
第２の制御クロックφ２が“Ｌ”レベルの間、ＣＭＯＳ
インバータ１１，１２内の補助ＰＭＯＳトランジスタＱ
P12 ，ＱP22 、及び補助ＮＭＯＳトランジスタＱN12，
ＱN22 が全てオフに保たれる。
【００１７】ＣＭＯＳインバータ１１に着目して説明す
れば、入力端子Ｎａの電位遷移によって、主たるＭＯＳ
トランジスタＱP11 ，ＱN11 が同時にオン状態になる出
力電位遷移の時間帯をカバーするように第２の制御クロ
ックφ２の“Ｌ”レベル期間が設定されていれば、その
期間ＣＭＯＳインバータ１１では貫通電流が流れない。
そして、転送されたデータに応じて、ＰＭＯＳトランジ
スタＱP11 又はＮＭＯＳトランジスタＱN11 のいずれか
が充分にオフ状態になった後に、補助ＰＭＯＳトランジ
スタＱP12 及び補助ＮＭＯＳトランジスタＱN12 がオン
になって、本来のＣＭＯＳインバータ動作による負荷の
充放電が行われる。ＣＭＯＳインバータ１２についても
同様である。
れば、入力端子Ｎａの電位遷移によって、主たるＭＯＳ
トランジスタＱP11 ，ＱN11 が同時にオン状態になる出
力電位遷移の時間帯をカバーするように第２の制御クロ
ックφ２の“Ｌ”レベル期間が設定されていれば、その
期間ＣＭＯＳインバータ１１では貫通電流が流れない。
そして、転送されたデータに応じて、ＰＭＯＳトランジ
スタＱP11 又はＮＭＯＳトランジスタＱN11 のいずれか
が充分にオフ状態になった後に、補助ＰＭＯＳトランジ
スタＱP12 及び補助ＮＭＯＳトランジスタＱN12 がオン
になって、本来のＣＭＯＳインバータ動作による負荷の
充放電が行われる。ＣＭＯＳインバータ１２についても
同様である。
【００１８】以上のようにこの実施例によれば、ＣＭＯ
Ｓインバータの貫通電流経路そのものをオンオフするこ
とにより出力データ遷移時の貫通電流を抑制することが
できる。この実施例によれば、ＣＭＯＳインバータの入
力信号経路に何等の回路要素を挿入するわけではないか
ら、多数のＣＭＯＳインバータに対して共通に一つのタ
イミング制御回路を設けることができ、従って高集積化
を妨げることなく、ＣＭＯＳ集積回路の消費電力低減と
ノイズ低減を図ることができる。
Ｓインバータの貫通電流経路そのものをオンオフするこ
とにより出力データ遷移時の貫通電流を抑制することが
できる。この実施例によれば、ＣＭＯＳインバータの入
力信号経路に何等の回路要素を挿入するわけではないか
ら、多数のＣＭＯＳインバータに対して共通に一つのタ
イミング制御回路を設けることができ、従って高集積化
を妨げることなく、ＣＭＯＳ集積回路の消費電力低減と
ノイズ低減を図ることができる。
【００１９】インバータに限らず、ＮＡＮＤゲートやＮ
ＯＲゲートにも同様にこの発明を適用することができ
る。図３は、２入力ＮＡＮＤゲートに適用した実施例で
ある。入力端子Ａ，Ｂにそれぞれゲートがつながる二つ
のＰＭＯＳトランジスタＱP31，ＱP32 が電源ＶDD側に
並列に設けられ、同じく入力端子Ａ，Ｂにそれぞれゲー
トがつながる二つのＮＭＯＳトランジスタＱN31 ，ＱN3
2 が接地側に直列に設けられて、ＮＡＮＤゲートが構成
される。
ＯＲゲートにも同様にこの発明を適用することができ
る。図３は、２入力ＮＡＮＤゲートに適用した実施例で
ある。入力端子Ａ，Ｂにそれぞれゲートがつながる二つ
のＰＭＯＳトランジスタＱP31，ＱP32 が電源ＶDD側に
並列に設けられ、同じく入力端子Ａ，Ｂにそれぞれゲー
トがつながる二つのＮＭＯＳトランジスタＱN31 ，ＱN3
2 が接地側に直列に設けられて、ＮＡＮＤゲートが構成
される。
【００２０】インバータの場合と同様に、ＰＭＯＳトラ
ンジスタＱP31 ，ＱP32 のドレイン側に補助ＰＭＯＳト
ランジスタＱP33 が介挿され、ＮＭＯＳトランジスタＱ
N31のドレイン側に補助ＮＭＯＳトランジスタＱN33 が
介挿されている。制御端子Ｃは、インバータＩ３を介し
て補助ＰＭＯＳトランジスタＱP33 のゲートに、また補
助ＮＭＯＳトランジスタＱN33 のゲートに直接つなが
る。
ンジスタＱP31 ，ＱP32 のドレイン側に補助ＰＭＯＳト
ランジスタＱP33 が介挿され、ＮＭＯＳトランジスタＱ
N31のドレイン側に補助ＮＭＯＳトランジスタＱN33 が
介挿されている。制御端子Ｃは、インバータＩ３を介し
て補助ＰＭＯＳトランジスタＱP33 のゲートに、また補
助ＮＭＯＳトランジスタＱN33 のゲートに直接つなが
る。
【００２１】図４は、２入力ＮＯＲゲートに適用した実
施例である。入力端子Ａ，Ｂにそれぞれゲートがつなが
る二つのＰＭＯＳトランジスタＱP41 ，ＱP42 が電源Ｖ
DD側に直列に設けられ、入力端子Ａ，Ｂにそれぞれゲー
トがつながる二つのＮＭＯＳトランジスタＱN41 ，ＱN4
2 が接地側に並列に設けられて、ＮＯＲゲートが構成さ
れる。ＰＭＯＳトランジスタＱP42 のドレイン側に補助
ＰＭＯＳトランジスタＱP43 が介挿され、ＮＭＯＳトラ
ンジスタＱN41 ，ＱN42 のドレイン側に補助ＮＭＯＳト
ランジスタＱN43 が介挿されている。制御端子Ｃは、図
３と同様にインバータＩ４を介して補助ＰＭＯＳトラン
ジスタＱP43 のゲートに、また補助ＮＭＯＳトランジス
タＱN43 のゲートに直接つながる。
施例である。入力端子Ａ，Ｂにそれぞれゲートがつなが
る二つのＰＭＯＳトランジスタＱP41 ，ＱP42 が電源Ｖ
DD側に直列に設けられ、入力端子Ａ，Ｂにそれぞれゲー
トがつながる二つのＮＭＯＳトランジスタＱN41 ，ＱN4
2 が接地側に並列に設けられて、ＮＯＲゲートが構成さ
れる。ＰＭＯＳトランジスタＱP42 のドレイン側に補助
ＰＭＯＳトランジスタＱP43 が介挿され、ＮＭＯＳトラ
ンジスタＱN41 ，ＱN42 のドレイン側に補助ＮＭＯＳト
ランジスタＱN43 が介挿されている。制御端子Ｃは、図
３と同様にインバータＩ４を介して補助ＰＭＯＳトラン
ジスタＱP43 のゲートに、また補助ＮＭＯＳトランジス
タＱN43 のゲートに直接つながる。
【００２２】これらの図３及び図４に示す実施例におい
ても、先の実施例と同様に出力遷移に合わせて補助ＰＭ
ＯＳトランジスタ及び補助ＮＭＯＳトランジスタを制御
することによって、同様の効果が得られる。この発明は
上記実施例に限られない。例えば実施例では貫通電流を
抑制するための補助ＰＭＯＳトランジスタ及び補助ＮＭ
ＯＳトランジスタはそれぞれ、主ＰＭＯＳトランジスタ
及び主ＮＭＯＳトランジスタのドレイン側、即ち出力端
子側に挿入したが、これらをソース側に挿入してもよ
い。また補助ＰＭＯＳトランジスタと補助ＮＭＯＳトラ
ンジスタのうちいずれか一方を省略しても、貫通電流を
抑制することができる。
ても、先の実施例と同様に出力遷移に合わせて補助ＰＭ
ＯＳトランジスタ及び補助ＮＭＯＳトランジスタを制御
することによって、同様の効果が得られる。この発明は
上記実施例に限られない。例えば実施例では貫通電流を
抑制するための補助ＰＭＯＳトランジスタ及び補助ＮＭ
ＯＳトランジスタはそれぞれ、主ＰＭＯＳトランジスタ
及び主ＮＭＯＳトランジスタのドレイン側、即ち出力端
子側に挿入したが、これらをソース側に挿入してもよ
い。また補助ＰＭＯＳトランジスタと補助ＮＭＯＳトラ
ンジスタのうちいずれか一方を省略しても、貫通電流を
抑制することができる。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
ＣＭＯＳゲートの貫通電流経路をオンオフして出力デー
タ遷移時の貫通電流を抑制することができる。この発明
によれば、ＣＭＯＳゲートの入力信号経路には回路要素
を挿入しないから、多数のＣＭＯＳゲートでタイミング
制御回路を共有させることができ、従ってＣＭＯＳ集積
回路の高集積化を妨げることがない。
ＣＭＯＳゲートの貫通電流経路をオンオフして出力デー
タ遷移時の貫通電流を抑制することができる。この発明
によれば、ＣＭＯＳゲートの入力信号経路には回路要素
を挿入しないから、多数のＣＭＯＳゲートでタイミング
制御回路を共有させることができ、従ってＣＭＯＳ集積
回路の高集積化を妨げることがない。
【図１】 この発明の一実施例に係るＣＭＯＳ集積回路
の構成を示す。
の構成を示す。
【図２】 同実施例の動作タイミング図を示す。
【図３】 この発明をＮＡＮＤゲートに適用した実施例
を示す。
を示す。
【図４】 この発明をＮＯＲゲートに適用した実施例を
示する
示する
１１，１２…ＣＭＯＳインバータ、１３，１４…ラッチ
回路、１５…タイミング制御回路、１６…第１の制御ク
ロック生成回路、１９…第２の制御クロック生成回路。
ＱP12 ，ＱP22 …補助ＰＭＯＳトランジスタ、ＱN12 ，
ＱN22 …補助ＮＭＯＳトランジスタ。
回路、１５…タイミング制御回路、１６…第１の制御ク
ロック生成回路、１９…第２の制御クロック生成回路。
ＱP12 ，ＱP22 …補助ＰＭＯＳトランジスタ、ＱN12 ，
ＱN22 …補助ＮＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのゲートが共通に入力端子に接続された少なくと
も一つのＣＭＯＳゲートと、このＣＭＯＳゲートの入力
端子にクロック制御によりデータを転送するラッチ回路
とを有するＣＭＯＳ集積回路において、 前記ＣＭＯＳゲートは、ＰＭＯＳトランジスタ側及びＮ
ＭＯＳトランジスタ側にそれぞれ補助ＰＭＯＳトランジ
スタ及び補助ＮＭＯＳトランジスタが介挿されて構成さ
れ、且つ基準クロックに基づいて前記補助ＰＭＯＳトラ
ンジスタ及び補助ＮＭＯＳトランジスタが介挿されない
場合に前記ＣＭＯＳゲートの出力電位が遷移する所定時
間前記補助ＰＭＯＳトランジスタ及び補助ＮＭＯＳトラ
ンジスタをオフに保つ制御クロックを生成するタイミン
グ制御回路を有することを特徴とするＣＭＯＳ集積回
路。 - 【請求項２】 前記タイミング制御回路は、 基準クロックを所定時間遅延させて前記ラッチ回路を制
御する第１の制御クロックを生成する第１の制御クロッ
ク生成回路と、 前記基準クロックに基づいて前記補助ＰＭＯＳトランジ
スタ及び補助ＮＭＯＳトランジスタが介挿されない場合
に前記ＣＭＯＳゲートの出力電位が遷移する所定時間前
記補助ＰＭＯＳトランジスタ及び補助ＮＭＯＳトランジ
スタをオフに保つ第２の制御クロックを生成する第２の
制御クロック生成回路とを有することを特徴とする請求
項１記載のＣＭＯＳ集積回路。 - 【請求項３】 前記第２の制御クロック生成回路は、 前記基準クロックを反転して遅延させる奇数段のインバ
ータチェーンからなる遅延回路と、 この遅延回路の出力と前記基準クロックとが入力される
ＮＡＮＤゲートとから構成されていることを特徴とする
請求項２記載のＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319585A JP3019761B2 (ja) | 1994-11-21 | 1995-11-14 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31120894 | 1994-11-21 | ||
| JP6-311208 | 1994-11-21 | ||
| JP7319585A JP3019761B2 (ja) | 1994-11-21 | 1995-11-14 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228146A JPH08228146A (ja) | 1996-09-03 |
| JP3019761B2 true JP3019761B2 (ja) | 2000-03-13 |
Family
ID=26566629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7319585A Expired - Fee Related JP3019761B2 (ja) | 1994-11-21 | 1995-11-14 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019761B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057298A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
-
1995
- 1995-11-14 JP JP7319585A patent/JP3019761B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08228146A (ja) | 1996-09-03 |
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