DE60215576T2

DE60215576T2 - Wortleitungstreiber für eine Halbleiterspeicheranordnung

Info

Publication number: DE60215576T2
Application number: DE60215576T
Authority: DE
Inventors: Jei-hwan Suwon-city Yoo; Jae-yoon Suwon-city Sim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-05-04
Filing date: 2002-04-25
Publication date: 2007-08-23
Anticipated expiration: 2022-04-26
Also published as: EP1255254B1; TW594788B; KR100510483B1; KR20020084893A; JP4061121B2; JP2002352580A; US20020163843A1; US6545923B2; CN100416702C; DE60215576D1; EP1255254A3; EP1255254A2; CN1392568A

Description

Diese Anmeldung hat Vorrang vor der vorläufigen Anmeldung Nr. 60/288744 mit dem Titel „Word line driver for a Semiconductor memory device" angemeldet am 4. Mai 2001.
STAND DER TECHNIK
1. BEREICH DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Halbleiterspeicheranordnungen und im Speziellen Leitungsantreiber für Halbleiterspeicheranordnungen.
2. BESCHREIBUNG DES STANDES DER TECHNIK
1 stellt eine Speicherzelle in einer typischen DRAM-Speicheranordnung dar. Die Aktualisierungszeit dieser Speicherzelle wird durch zwei Hauptarten von Kriechstrom herabgesetzt: durch I₁, den Anschlusskriechstrom, der an der Anschlussgrenze des Widerstands M1 hervorgerufen wird; und durch I₂, den Kanalkriechverlust, der durch untergrenzwertigen Strom verursacht wird, der durch den Widerstand M1 fließt. Der Anschlusskriechstrom I₁ kann durch Erhöhung der Kanaleinsetzungsdosis verringert werden, doch dadurch wird I₂ erhöht. Auf gleiche Weise kann der untergrenzwertige Strom I₂ durch Erhöhung der Grenzwertspannung Vth von M1 verringert werden, wodurch jedoch I₁ erhöht wird.
Es wurde ein Worleitungssystem mit negativer Vorspannung erfunden, um sowohl den Anschlusskriechstrom als auch den Kanalkriechstrom gleichzeitig zu verringern. Eine Speicheranordnung, die ein negatives Wortleitungssystem einsetzt, wendet eine negative Spannung Vbb (normalerweise –0,4 bis –0,5 Volt) auf die Wortleitungen der nicht ausgewählten Speicherzellen an. Die Umsetzung der Wortleitungssysteme mit negativer Vorspannung stellt jedoch zahlreiche Probleme dar. Zunächst ist eine negative Spannungsquelle für den Umgang mit den hohen Entladungsströmen erforderlich, die erzeugt werden, wenn eine Wortleitung während eines Vorladevorgangs von Vpp oder Vdd an Vbb entladen wird. Diese Entladungsströme tendieren außerdem dazu, in Vbb Spannungsfluktuationen hervorzurufen. Der für die Steuerung der Wortleitungssteuerung benötigte Strom stellt zusätzliche Anforderungen an die negative Spannungsquelle. Somit neigt die negative Spannungsquelle dazu, einen großen Platz in einer Speicheranordnung einzunehmen. Zweitens erfordern herkömmliche negative Wortleitungssysteme komplexe Umsetzungen, die normalerweise eine Beeinträchtigung des Chipbereichs bringen, da pro Wortleitung ein negativer Wortleitungsantreiber erforderlich ist. Zusätzlich ist es schwierig, einen negativen Spannungsumwandler in einer Wortleitungsantreibersteigung umzusetzen.
US 6046956 beschreibt eine Halbleiterspeicheranordnung, in der eine Wortleitung an zwei Referenzpotentiale entladen wird.
ZUSAMMENFASSUNG
Ein negatives Worleitungssystem gemäß der vorliegenden Erfindung leitet Wortleitungsentladungsstrom während einem Vorladevorgang von der negativen Spannungsquelle ab.
In einem ersten Aspekt stellt die vorliegende Erfindung ein Verfahren zum Entladen einer Wortleitung nach Anspruch 1 bereit.
In einem zweiten Aspekt stellt die vorliegende Erfindung eine Halbleiterspeicheranordnung nach Anspruch 18 bereit.
Diese und andere Aspekte der vorliegenden Erfindung werden offen gelegt und beansprucht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 stellt eine Speicherzelle des Standes der Technik in einer DRAM-Speicheranordnung dar.
2 stellt die Kernstruktur einer DRAM-Anordnung des Standes der Technik dar, die ein Hauptwortleitungssystem verwendet.
3 ist ein schematisches Diagramm eines Wortleitungsantreibers des Standes der Technik.
4 stellt eine Speicheranordnung gemäß einem Beispiel dar, das für das Verständnis der vorliegenden Erfindung hilfreich ist.
5 stellt eine Ausführungsform einer Speicheranordnung gemäß der vorliegenden Erfindung dar.
6 stellt eine weitere Ausführungsform einer Speichervorrichtung gemäß der vorliegenden Erfindung dar.
7 stellt die Kernstruktur einer DRAM-Anordnung des Standes der Technik dar, die ein Unterwortleitungssystem verwendet.
8 ist ein schematisches Diagramm eines NMOS-Unterwortleitungsantreibers des Standes der Technik.
9 ist ein Zeitdiagramm, das einen Betriebszyklus des NMOS-artigen Unterwortleitungsantreibers der 8 darstellt.
10 ist ein schematisches Diagramm eines CMOS-Unterwortleitungsantreibers des Standes der Technik.
11 ist ein Zeitdiagramm, das einen Betriebszyklus des CMOS-artigen Unterwortleitungsantreibers der 10 darstellt.
12 ist ein schematisches Diagramm eines PXID-Erzeugers des Standes der Technik.
13 ist ein schematisches Diagramm eines WEI-Erzeugers des Standes der Technik.
14 stellt eine Anordnung des Standes der Technik einer NMOS-Unterwortleitungsantreiberschaltung, eines PXID-Erzeugers und eines WEI-Antreibers dar.
15 stellt eine Anordnung des Standes der Technik einer CMOS-Unterwortleitungsantreiberschaltung, eines PXID-Erzeugers und eines WEI-Antreibers dar.
16 stellt ein Beispiel einer Speicheranordnung dar, die für das Verständnis der vorliegenden Erfindung hilfreich ist.
17 stellt ein Beispiel einer Speicheranordnung dar, die für das Verständnis der vorliegenden Erfindung hilfreich ist.
18 stellt ein Beispiel einer Speicheranordnung dar, die für das Verständnis der vorliegenden Erfindung hilfreich ist.
19 stellt ein Beispiel einer Speicheranordnung dar, die für das Verständnis der vorliegenden Erfindung hilfreich ist.
DETAILLIERTE BESCHREIBUNG
HAUPTWORTLEITUNGSANTREIBERSYSTEM
2 stellt die Kernstruktur einer DRAM-Anordnung des Standes der Technik dar, die ein Hauptwortleitungsantreibersystem verwendet. Die in 2 gezeigte Kernstruktur umfasst Speicherzellenbereiche 12, Leseverstärkerblöcke 14 und Hauptreihendecodierer 16. Innerhalb jedes Speicherzellenbereichs 12 befinden sich einzelne Speicherzellen MC, von denen jede einen Zellentransistor und einen Zellenkondensator aufweist, die sich an der Schnittstelle zwischen einer Bitleitung BL/BLB und einer Hauptwortleitung WL befindet. Die Wortleitungen WL für nicht ausgewählte Speicherzellen werden bei der Stromversorgungsgrundspannung Vss gehalten. Wenn auf eine Speicherzelle MC zugegriffen wird (zum Beispiel während eines Lesevorgangs), wird die entsprechende Wortleitung normalerweise auf eine verstärkte Spannung Vpp angetrieben, die den Zugrifftransistor anschaltet und es einem Leseverstärker in dem Leseverstärkerblock 14 erlaubt, den Zustand des Zellenkondensators durch die Bitleitungen BL/BLB zu lesen.
Da jede der Hauptwortleitungen WL mit zahlreichen Speicherzellen gekoppelt ist, stellen sie starke kapazitive Ladungen dar. Somit enthalten die Hauptreihendecodierer 18 Wortleitungsantreiber wie die in 3 gezeigten. Hier ist der Wortleitungsantreiber eine einfache Gegentaktstufe, die aus dem gestapelten PMOS-Transistor M1 und dem NMOS-Transistor M2 ausgebildet ist. Die Quelle von M2 ist mit Vss in einer herkömmlichen Speicheranordnung verbunden. Während eines Vorladevorgangs (nachdem der zugriff auf eine Speicherzelle beendet ist), fließen große Mengen Strom durch M2 zu Vss, wenn die Wortleitung WL entladen wird. In einer Speicheranordnung, die ein negatives Wortleitungssystem einsetzt, wird die Quelle von M2 mit der negativen Stromversorgung Vbb derart verbunden, dass die Wortleitung bei Vbb gehalten wird, um Kriechstrom in den Zugrifftransistoren zu verringern. Das führt jedoch dazu, dass große Entladungsströme während eines Vorladevorgangs zu Vbb fließen, wodurch Spannungsfluktuationen in Vbb und andere Probleme verursacht werden.
ERSTES BEISPIEL, DAS FÜR DAS VERSTÄNDNIS DER VORLIEGENDEN ERFINDUNG HILFREICH IST.
4 stellt ein Beispiel einer Speicheranordnung dar, die für das Verständnis der vorliegenden Erfindung hilfreich ist. Die in 4 gezeigte Antreiberschaltung ist derart aufgebaut, dass sie die Wortleitung WL nach dem Vorladevorgang bei Vbb hält, doch den Großteil des Wortleitungsentladungsstroms zu Vss ableitet, wodurch die Anforderung an die negative Stromversorgung verringert wird. Die Antreiberschaltung der 4 umfasst eine Stromversorgungsbeibehaltungsschaltung (oder „Beibehaltungsschaltung") 20 und eine Antreiberstufe 18, die einen modifizierten Antreiberbereich 22 aufweist. Die Beibehaltungsschaltung 20 umfasst einen NMOS-Transistor M4, der einen Kanal aufweist, der zwischen WL und Vbb verbunden ist, und eine Ableitung, die mit der Ausgabe eines Wechselrichters INV1 verbunden ist, und ein Substrat, das mit Vbb verbunden ist. Der Wechselrichter INV1 ist auf Vbb bezogen und weist eine Eingabe auf, die mit der Wortleitung verbunden ist. In dem modifizierten Antreiberbereich 22 ist ein mit einer Diode verbundener NMOS-Transistor M3 in Reihe mit M2 verbunden. Die Substrate von sowohl M2 als auch M3 sind mit Vbb verbunden. Die Beibehaltungsschaltung 20 befindet sich vorzugsweise an der Seite des Zellenbereichs gegenüber von dem Rest des Hauptreihendecodierers, um Raum in dem Decodierbereich zu sparen.
Ein Vorladevorgang wird nun mit Bezug auf 4 beschrieben. Am Ende des Zugriffsvorgangs ist die Wortleitung WL bei Vpp, da der Transistor M1 angeschaltet ist. Die Ausgabe des Wechselrichters INV1 ist niedrig, die Transistoren M2 und M4 sind ausgeschaltet und der mit der Diode verbundene Transistor M3 leitet keinen Strom. Wenn die Wortleitung als Reaktion auf eine sich ändernde Reihenadresse deaktiviert ist, schaltet sich der Transistor M1 aus, M2 schaltet sich an und Entladungsspannung von der Wortleitung fließt durch M2 und M3 durch Vss. Das heißt, der Wortleitungsentladungsstrom wird zu Vss abgeleitet, da die Wortleitung durch M2 und M3 als Reaktion auf die sich ändernde Adresse mit Vss gekoppelt ist.
Wenn die Spannung der Wortleitung unter den Schaltpunkt von INV1 fällt, geht die Ausgabe von INV1 hoch, M4 schaltet sich an und die Wortleitung wird als Reaktion auf die abnehmende Spannung der Wortleitung zu Vbb heruntergezogen, da sie mit Vbb durch M4 gekoppelt ist. Zu dem Zeitpunkt, zu dem die Spannung der Wortleitung tief genug fällt, um den Wechselrichter INV1 zu schalten, wurde bereits ein Großteil des Entladungsstroms von dem Wortleitung zu Vss abgeleitet, so dass lediglich ein sehr geringer Strom benötigt wird, um die Wortleitung bei Vbb zu halten.
Der mit der Diode verbundene Transistor M3 hindert den Strom daran, aus Vss durch M2 zu fließen, wenn die Beibehaltungsschaltung aktiviert ist. Das heißt, M3 entkoppelt die Wortleitung von Vss als Reaktion auf die Spannung der Wortleitung, nachdem eine wesentliche Menge des Wortleitungsentladungsstroms zu Vss abgeleitet wurde. Die Substrate M2 und M3 sind außerdem mit Vbb verbunden, um den Stromfluss durch diese Transistoren zu verhindern, wenn die Beibehaltungsschaltung aktiviert ist.
Ein Vorteil der in 4 gezeigten Anordnung besteht darin, dass sie den Stromverbrauch von der negativen Spannungsquelle verringert, da ein Großteil des Wortleitungsentladungsstroms zu Vss abgeleitet wird. Ein weiterer Vorteil besteht darin, dass sie den Vbb-Strom minimiert, der für die Wortleitungssteuerschaltung erforderlich ist. Ein zusätzlicher Vorteil besteht darin, dass der Wortleitungsantreiber in die Wortleitungssteigung passt.
AUSFÜHRUNGSFORM 1
5 stellt eine Ausführungsform einer Speicheranordnung gemäß der vorliegenden Erfindung dar. Die in 5 gezeigte Antreiberschaltung unterscheidet sich von der in 4 dadurch, dass die Beibehaltungsschaltung eliminiert ist und der modifizierte Antreiberbereich 24 ferner Modifikationen aufweist, die einen großen NMOS-Pull-Down-Transistor M4 umfassen. Die Quelle von M2 ist mit Vbb verbunden und die Ableitung von M3 ist mit der Ausgabe des Reihendecodierers zusammen mit der Ableitung von M2 verbunden. Der Kanal von M4 ist zwischen der Ableitung von M2 und Vss verbunden und das Gitter von M4 ist mit der Wortleitung WL verbunden. Die Substrate von M2, M3 und M4 sind alle mit Vbb verbunden. Somit leitet der Transistor M4 nun den Wortleitungsentladungsstrom zu Vss ab, indem er die Wortleitung mit Vss als Reaktion auf die Wortleitungsspannung koppelt, vorausgesetzt M3 ist eingeschaltet. Der Transistor M2 koppelt nun die Wortleitung als Reaktion auf die Reihenadressinformation mit Vbb.
Am Ende des Zugriffsvorgangs ist die Wortleitung bei Vpp und M4 ist eingeschaltet, doch es fließt ein Strom durch M4, da M2 und M3 durch den Reihendecodierer ausgeschaltet sind. Wenn der Vorladevorgang beginnt, schalten sich M2 und M3 ein, doch der Großteil des Wortleitungsentladungsstroms fließt durch M4 zu Vss, da M4 viel größer ist als M2. Wenn die Wortleitungsspannung die Grenzwertspannung Vth von M3 erreicht, fließt der Rest des Wortleitungsentladungsstroms durch M1 und M2, da WL auf Vbb heruntergezogen wird.
Die in 5 gezeigte Anordnung weist viele derselben Vorteile auf wie die der 4, wobei der weitere Vorteil darin besteht, dass die Beibehaltungsschaltung eliminiert ist, obwohl das Hinzufügen von M4 mehr Platz in dem Decodiererbereich erfordert.
AUSFÜHRUNGSFORM 2
6 stellt eine zweite Ausführungsform einer Speichervorrichtung gemäß der vorliegenden Erfindung dar. Der Aufbau und die Arbeitsweise der in 6 gezeigten Antreiberschaltung gleichen denen der 5, doch der Transistor M3 wurde in Reihe mit M4 anstatt mit M2 bewegt.
UNTERWORTLEITUNGSANTREIBERSYSTEM
Die Prinzipien der vorliegenden Erfindung, die oben in Bezug auf Speicheranordnungen erläutert wurden, die ein Hauptwortleitungssystem aufweisen, können auf andere Arten von Speicheranordnungen erweitert werden, einschließlich beispielsweise auf Speicheranordnungen, die ein Unterwortleitungsantreibersystem einsetzen. 7 stellt die Kernstruktur einer normalen DRAM-Anordnung des Standes der Technik dar, die ein Unterwortleitungssystem verwendet. Diese Art der Speicheranordnung wird in den US-Patentanmeldungen Nr. 5416748; 5596542; 5764585; 5781498 und 5986966 offen gelegt, doch sie wird hier aus Gründen der Einfachheit kurz zusammengefasst.
Die in 7 gezeigte Kernstruktur umfasst Leseverstärkerblöcke 28, Speicherzellenbereiche 30, Unterwortleitungsantreiberblöcke 32 und Verbindungsschaltung 34. Innerhalb jedes Speicherzellenbereichs 30 befinden sich einzelne Speicherzellen MC, von denen jede einen Zellentransistor und einen Zellenkondensator aufweist, die sich an der Schnittstelle zwischen einer Bitleitung BL/BLB und einer Unterwortleitung WL befindet. Die Unterwortleitungen WL werden durch Unterwortleitungsantreiber 36 angetrieben, die sich in den Unterwortleitungsantreiberblöcken 32 befinden. Jeder der Unterwortleitungsantreiber 36 wird durch eine der Wortleitungsaktivierungsleitungen WEI von dem Hauptreihendecodierer 38 und einer PX-Leitung gesteuert, die eine Art der Wortleitung ist, die in der Anordnung wie oben beschrieben verteilt ist.
Der Hauptreihendecodierer 38 erzeugt 64 Wortleitungsaktivierungssignale WEI <0:63> als Reaktion auf die sieben oberen Adressenbits ADDRESS(2-8). Diese Signale werden durch Antreiber 39 gepuffert, die außerhalb des Decodierers 38 gezeigt sind, die sich jedoch auch in dem Decodierer befinden können. Die Wortleitungsaktivierungssignale der 7 arbeiten im Wesentlichen auf dieselbe Art und Weise wie die Hauptwortleitungen in 2, außer dass sie mit den Unterwortleitungsantreibern 36 verbunden sind, anstatt dass sie direkt mit den Zugrifftransistoren in den Speicherzellen verbunden sind.
Die verbleibenden Wortleitungen PXI <0:3> werden jedoch durch die PXI-Erzeuger/-Decodierer 42 als Reaktion auf die unteren Adressenbits ADDRESS(0-1) angetrieben. Diese PX-Signale sind in der Speicheranordnung durch die Wortleitungsantreiberschaltung verteilt, die selbst in der Anordnung verteilt ist. Die PXI-Leitungen treiben PXID-Erzeuger 40 an, die sich normalerweise in der Verbindungsschaltung 34 befinden. Die PXID-Erzeuger wiederum treiben die PXID-/PXIB-Leitungen an, die komplementäre Signalleitungen sind, die die Unterwortleitungstreiber 36 antreiben.
Alle Unterwortleitungen WL sind normalerweise auf Vss vorgeladen. Wenn auf eine Speicherzelle zugegriffen wird, werden die entsprechenden Wortleitungsaktivierungssignale WEI und PXID/B-Signale aktiviert. Das veranlasst den entsprechenden Unterwortleitungstreiber SWD, die entsprechenden Unterwortleitung auf Vpp anzutreiben. Nachdem der Zugriffvorgang vollständig ist, lädt der Unterwortleitungstreiber die Unterwortleitung WL auf Vss.
Das Verteilen der PX-Leitungen in der Anordnung erlaubt es der Speicheranordnung, bei höheren Geschwindigkeiten zu arbeiten.
8 stellt eine normale NMOS-artige Unterwortleitungsantreiberschaltung des Standes der Technik dar. Der Aufbau und die Arbeitsweise dieser Schaltung werden mit Bezug auf 8 und 9 beschrieben. Vor einem aktiven Vorgang sind alle Signalleitungen, die in 9 gezeigt werden, außer PXIB bei Vss, das ein aktives niedriges Signal ist. Um den aktiven Vorgang zu beginnen, wird WEI zunächst auf Vpp angetrieben. Das veranlasst den Knoten N1, auf Vpp-Vth (eine 100-prozentige Pumpeffizienz angenommen) zu wechseln, wobei Vth die Grenzwertspannung von M4 ist. Der Knoten N1 bleibt in einem Schwebezustand, da die Gitter-zu-Quellen-Spannung von M4 Vth beträgt. Kurze Zeit später, wenn PXID auf Vpp angetrieben ist, wird der Knoten N1 auf 2Vpp-Vth (wiederum eine 100-prozentige Pumpeffizienz angenommen) auf Grund der Ableitung-zu-Gitter-Kopplungskapazität von M1 erhöht. PXID stellt dann ausreichend Strom durch M1 bereit, damit die Wortleitung WL die Vpp-Ebene erreicht.
Während des Vorladevorgangs wird die zeitliche Abfolge umgeehrt und die Wortleitung WL wird entladen. Der Großteil des Wortleitungsentladungsstroms fließt durch M1, da das Verhältnis von Breite zu Länge von M1 viel größer ist als das von M2.
10 stellt eine normale CMOS-artige Unterwortleitungsantreiberschaltung des Standes der Technik dar. Der Aufbau und die Arbeitsweise dieser Schaltung werden mit Bezug auf 10 und 11 beschrieben. In der CMOS-Umsetzung wird WEIB (das Gegenstück zu WEI) als Wortleitungsaktivierungssignal verwendet. Vor einem aktiven Vorgang sind alle Signalleitungen, die in 11 gezeigt werden, in inaktiven Zuständen. Um einen aktiven Vorgang zu beginnen, schaltet WEIB von Vpp zu Vss um und gleichzeitig geht PXID von Vss zu Vpp. Das veranlasst PXID, die Unterwortleitung WL durch M5 zu Vpp zu ändern.
Während des Vorladevorgangs wird die zeitliche Abfolge umgeehrt und die Wortleitung WL wird zu Vss entladen. Während des frühen Teils des Vorladevorgangs fließt ein Großteil des Wortleitungsentladungsstroms durch M5, da sein Verhältnis von Breite zu Länge größer ist als das von M7. Wenn die Unterwortleitungsspannung die Grenzwertspannung Vth von M5 erreicht, schaltet sich der Transistor M5 ab und der verbleibende Entladungsstrom fließt durch M6 und M7.
Die CMOS-Umsetzung der Unterwortleitungsantreiberschaltung, die in 10 gezeigt wird, ist eine einfachere Schaltung als die in 8 gezeigte, doch der PMOS-Transistor M5 nimmt zusätzlichen Raum ein, da er eine getrennte Quelle an einem Halbleiterchip erfordert.
12 ist ein schematisches Diagramm einer PXID-Erzeugerschaltung 40 des Standes der Technik. Die Schaltung der 12 erzeugt die komplementären Signale PXID und PXIB, die normalerweise verwendet werden, um die Unterwortleitungsantreiberschaltung 36 in 7 ebenso wie die in 8 und 10 anzutreiben. Die Spannungsschwingungen von PXID und PXIB sind normalerweise jeweils Vss zu Vpp und Vss zu Vdd. Der Wechselrichter INV3 wird normalerweise mit einem großen Transistor hergestellt, da er den Großteil des Ladungs- und Entladungsstroms für die Unterwortleitungen bereitstellt.
13 ist ein schematisches Diagramm einer Antreiberschaltung 39 des Standes der Technik, die verwendet wird, um die Wortleitungsaktivierungssignale WEI anzutreiben, die in 7 gezeigt werden, die wiederum die in 8 und 10 gezeigten Unterwortleitungsantreiberschaltungen antreiben.
14 stellt eine Anordnung des Standes der Technik einer NMOS-Unterwortleitungsantreiberschaltung, eines PXID-Erzeugers und eines WEI-Antreibers dar. Die in 9 gezeigte zeitliche Abfolge wird auf diese Anordnung angewendet, um die Unterwortleitung WL zu aktivieren und zu deaktivieren. Wenn die in 14 gezeigte Schaltung in einem Versuch auf Vbb bezogen wird, ein Wortleitungssystem mit negativer Vorspannung umzusetzen, wird überflüssiger Strom von dem negativen Spannungserzeuger verbraucht. Diese Ströme sind: (i) der Wortleitungsentladungsstrom während eines Vorladevorgangs, (ii) der Antreiberstrom für die PXI-Erzeuger 42 und die PXID-Erzeuger 40 und (iii) der Antreiberstrom für die WEI-Antreiber 39. Die Hochstromkomponenten verursachen Fluktuationen in der Vbb-Bereitstellungsspannung, in der "niedrigen" Ebene der Wortleitung, und setzen die Zellenaktualisierungseigenschaften herab.
15 stellt eine Anordnung des Standes der Technik einer CMOS-Unterwortleitungsantreiberschaltung, eines PXID-Erzeugers und eines WEI-Antreibers dar. Die in 11 gezeigte zeitliche Abfolge wird auf diese Anordnung angewendet, um die Unterwortleitung WL zu aktivieren und zu deaktivieren. Versuche, ein Wortleitungssystem mit negativer Vorspannung mit der Anordnung der 15 umzusetzen, leidet unter denselben Problemen, die oben in Bezug auf 14 beschrieben wurden.
ZWEITES BEISPIEL, DAS FÜR DAS VERSTÄNDNIS DER ERFINDUNG HILFREICH IST
16 stellt ein zweites Beispiel einer Speicheranordnung dar, das für das Verständnis der vorliegenden Erfindung hilfreich ist. Die in 16 gezeigte Anordnung gleicht in einigen Aspekten dem NMOS-Unterwortleitungsantreibersystem, das in 14 gezeigt wird, jedoch mit den folgenden Modifikationen. Das allgemeine Stromversorgungsendgerät des Wechselrichters INV3 in dem PXID-Erzeuger 40 ist mit Vss durch einen NMOS-Transistor M5 verbunden. Die Ableitung von M5 ist mit der PXID-Leitung verbunden. Die Quelle von M7 ist mit Vbb verbunden, ebenso wie der Quelle des Transistors M6, dessen Quelle mit PXID verbunden ist und dessen Ableitung mit PXIB verbunden ist. Die Antreiberstufe in dem WEI-Antreiber 39 weist einen modifizierten Antreiberabschnitt 46 auf, der auf gleiche Art und Weise aufgebaut ist wie der modifizierte Antreiberabschnitt 22, der in 4 gezeigt wird. Eine Beibehaltungsschaltung 44, die auf gleiche Art und Weise aufgebaut ist wie die Beibehaltungsschaltung 20, die in 4 gezeigt wird, ist mit dem Wortleitungsaktivierungssignal WEI verbunden.
Ein Vorladevorgang wird nun mit Bezug auf 16 beschrieben. Es wird dieselbe zeitliche Abfolge wie in 9 gezeigt auf die Schaltung der 16 angewendet. Um mit dem Vorladevorgang zu beginnen, geht PXI nach unten (zum Beispiel auf Vss), wodurch der Knoten N2 und PXIB veranlasst werden, nach oben zu gehen (zum Beispiel auf Vpp). Während des frühen Teils des Vorladevorgangs bleibt PXID auf Grund der großen kapazitiven Ladung der Unterwortleitung WL bei Vpp. Da sich PXID langsam entlädt, schaltet sich M5 an und der Großteil des Wortleitungsentladungsstroms fließt durch M5 und M8 zu Vss, bis die Spannungsebene von PXID die Grenzwertspannung Vth von M5 erreicht. Somit wird in diesem Beispiel die Unterwortleitung mit Vss gekoppelt und dann als Reaktion auf die Spannung der Wortleitung von Vss entkoppelt. Wenn PXID unter Vth von M5 fällt, schaltet sich der Transistor M5 aus und die Unterwortleitung WL wird weiter zu Vbb durch die Transistoren M6 und M7 entladen. Wenn die Spannung von WL Vbb erreicht, halten M6 und M7 die WL- und PXID-Leitungen bei Vbb. Somit wird der Großteil des Wortleitungsentladungsstroms von Vbb zu Vss abgeleitet.
Kurz nachdem PXID nach unten gegangen ist, veranlasst der Reihenadressendecodierer den WEI, sich durch M2 und M3 zu entladen, bis WEI die Grenzwertspannung Vth von M3 erreicht. Wenn sich die Spannung von WEI ausreichend verringert, um den Ausgabewechselrichter INV1 zu veranlassen, nach oben zu gehen, schaltet sich der Transistor M4 an und entlädt WL zu Vbb. Die Beibehaltungsschaltung 44 hält dann WL bei Vbb, um ungewollten Stromfluss zurück durch PXID zu verhindern. Somit wird der Entladungsstrom von dem Wortleitungsaktivierungssignal WEI außerdem zu Vss abgeleitet.
In einem bevorzugten Beispiel sind die Beibehaltungsschaltungen 44 an der gegenüberliegenden Seite des Bereichs 30 von den WEI-Antreibern angeordnet. Das vereinfacht die Umsetzung, da es andernfalls schwierig ist, die Beibehaltungsschaltungen auf Grund der kleinen WEI-Leitungsneigung in dem Reihendecodiererabschnitt unterzubringen.
Wie in 16 gezeigt ist die Signalschwingung des Wechselrichters INV2 vorzugsweise auf Vss-zu-Vdd eingestellt, um den Vbb-Stromverbrauch zu eliminieren, der auftreten würde, wenn PXIB komplett auf Vbb getrieben würde.
In einem bevorzugten Beispiel werden die Grenzwertspannungen Vth der Transistoren M6 und M7 erhöht, um den untergrenzwertigen Stromfluss durch M6 und M7 zu verringern. Das kann dadurch erreicht werden, dass M6 und M7 unter Verwendung desselben Zellen-Vth-Umsetzungsprozesses hergestellt werden, der zur Herstellung der Zellenzugrifftransistoren verwendet wird. Somit kann das Beispiel den Stromverbrauch der negativen Spannungsversorgung verringern, ohne zusätzliche Verarbeitungsschritte zu erfordern und mit einem minimalen Chipbereichnachteil.
Der Transistor M6 befindet sich in dem Verbindungsbereich auf der rechten Seite der 16, um Platz in dem Verbindungsbereich zu sparen, in dem sich die Wechselrichter INV2, INV3 und INV4 befinden. Das ist bequem, da die in 16 gezeigten dualen PXID-Leitungen bereit in der in 14 gezeigten Anordnung geroutet sind.
Wie oben beschrieben besteht ein Vorteil der in 16 gezeigten Anordnung darin, dass sie den Stromverbrauch von der negativen Spannungsquelle verringert, da ein Großteil des Wortleitungsentladungsstroms zu Vss abgeleitet wird. Ein weiterer Vorteil besteht darin, dass sie den Vbb-Strom minimiert, der für die Unterwortleitungssteuerschaltung erforderlich ist. Ein zusätzlicher Vorteil besteht darin, dass die zeitliche Abfolge, die für den Vorladevorgang erforderlich ist, nicht geändert werden muss.
DRITTES BEISPIEL, DAS FÜR DAS VERSTÄNDNIS DER VORLIEGENDEN ERFINDUNG HILFREICH IST
17 stellt ein drittes Beispiel einer Speicheranordnung dar, das für das Verständnis der vorliegenden Erfindung hilfreich ist. Die in 17 gezeigte Anordnung gleicht dem NMOS-Unterwortleitungsantreibersystem, das in 16 gezeigt wird, doch der mit einer Diode verbundene Transistor M3 wurde von der Antreiberstufe entfernt. Stattdessen wird der NMOS-Transistor M2 unter Verwendung der Zellen-Vth-Umsetzung umgesetzt und seine Quelle ist direkt mit Vbb verbunden. Die Beibehaltungsschaltung ist eliminiert. Während des Vorladevorgangs, wenn WEI in die niedrige logische Ebene übergeht, wird WEI durch M2 direkt zu Vbb entladen. Da M2 mit der Zellen-Vth-Umsetzung umgesetzt wird, kann der Reihenadressendecodierer weiterhin auf Vss bezogen werden, ohne einen untergrenzwertigen Stromfluss durch M2 hervorzurufen. Obwohl die in 17 gezeigte Anordnung einen normalen Wortleitungsentladungsstrom mit Vbb koppelt, ist die kapazitive Ladung von WEI relativ niedrig, und die Ausführungsform der 17 weist den weiteren Vorteil auf, dass sie die Notwendigkeit der Beibehaltungsschaltung eliminiert.
VIERTES BEISPIEL, DAS FÜR DAS VERSTÄNDNIS DER VORLIEGENDEN ERFINDUNG HILFREICH IST
18 stellt ein viertes Beispiel einer Speicheranordnung dar, das für das Verständnis der vorliegenden Erfindung hilfreich ist. Die in 18 gezeigte Anordnung setzt einen CMOS-Unterwortleitungsantreiber wie den in 15 gezeigten ein, doch der PXID-Erzeuger 40 wurde modifiziert, den Transistor M5 zu umfassen, um den Wechselrichter INV3 von Vss gemäß der vorliegenden Erfindung zu entkoppelt, nachdem der Großteil des Wortleitungsentladungsstroms von Vss abgeleitet wurde. Der Transistor M6 wurde hinzugefügt, um die PXID-Leitung als Reaktion auf PXIB zu koppeln. Außerdem sind die Transistoren M6, M7 und M9 mit der Zellen-Vth-Umsetzung umgesetzt.
Es wird dieselbe zeitliche Abfolge wie in 11 gezeigt auf das Beispiel der 18 angewendet. Der PXID-Erzeuger leitet Unterwortleitungsentladungsstrom zu Vss auf dieselbe Art und Weise ab wie die Schaltung der 16. Ein weiterer Vorteil der Ausführungsform der 18 besteht jedoch darin, dass das Wortleitungsaktivierungssignal WEIB durch M2 zu Vss entladen wird, wodurch der Stromverbrauch von Vbb verringert wird. Das Wortleitungsaktivierungssignal WEIB kann auf Vss bezogen werden, da die Transistoren M6, M7 und M9 mit der Zellen-Vth-Umsetzung umgesetzt werden. Somit wird die Beibehaltungsschaltung eliminiert. Die Ausführungsform der 18 stellt eine kompakte, leichte Umsetzung eines Unterwortleitungssystems mit negativer Vorspannung mit niedriger Vbb-Stromanforderung und minimalem Chipbereichnachteil bereit.
FÜNFTES BEISPIEL, DAS FÜR DAS VERSTÄNDNIS DER VORLIEGENDEN ERFINDUNG HILFREICH IST
19 stellt ein fünftes Beispiel einer Speicheranordnung dar, das für das Verständnis der vorliegenden Erfindung hilfreich ist. Die in 19 gezeigte Anordnung gleicht weitestgehend der Ausführungsform der 18, doch der Transistor M6 wurde zu dem Verbindungsbereich verschoben, der den PXID-Erzeuger auf der linken Seite des Bereichs aufweist. Das eliminiert die dualen PXID-Leitungen, die die gesamte Strecke über den Unterwortleiterantreiber (SWD) 32 geroutet sind.
Als eine weitere Variation können die Transistoren M6, M7 und M9 ohne die Zellen-Vth-Umsetzung umgesetzt werden, wenn die Beibehaltungsschaltung und der modifizierte WEI-Antreiber der 18 und 19 verwendet werden.
Nachdem die Prinzipien der Erfindung in einer bevorzugten Ausführungsform beschrieben und dargestellt wurden, sollte es offensichtlich sein, dass die Anordnung und die Details der Erfindung modifiziert werden können, ohne von diesen Prinzipien abzuweichen. Zum Beispiel werden die Ausführungsbeispiele oben im Zusammenhang der DRAM-Speicheranordnungen beschrieben, doch die vorliegende Erfindung ist nicht auf DRAM-Wortleitungsantreiber beschränkt. Als weiteres Beispiel setzen die oben beschriebenen Ausführungsformen Wortleitungssysteme mit negativer Vorspannung um. Negative Vorspannung wird jedoch so verstanden, dass sie ein Potential gegensätzlicher Polarität gegenüber der auf die Wortleitung während des aktiven Modus' angewendeten bedeutet.
Außerdem sind, wie oben beschrieben, die Wortleitungen gemäß der vorliegenden Erfindung während den Vorladevorgängen mit verschiedenen Stromversorgungen als Reaktion auf sich ändernde Adressen oder spezifische Spannungen an den Wortleitungen gekoppelt, doch die vorliegende Erfindung berücksichtigt auch, dass diese Kopplungsvorgänge auch als Reaktion auf andere Stimuli durchgeführt werden können. Darüber hinaus wird der Wortleitungsentladungsstrom beschrieben, der zu einer anderen Stromversorgung als Vbb abgeleitet wird. Doch in diesem Zusammenhang bezieht sich Stromversorgung nicht ausschließlich auf eine Spannungsquelle wie Vss, sondern auch auf jeden geeigneten Stromanschluss zur Ableitung von Strom von einer Wortleitung.

Claims

Verfahren zum Entladen einer Wortleitung, umfassend: Koppeln einer Wortleitung (WL) bei einer Wortleitungsspannung (Vpp) an eine erste negative Stromversorgung (Vbb) derart, dass die Wortleitung (WL) auf das Leistungsvermögen der ersten negativen Stromversorgung (Vbb) reduziert wird, und Ableiten des Stroms von der Wortleitung (WL) an eine zweite Stromversorgung (Vss), die niedriger als die Wortleitungsspannung (Vpp) ist und höher als die erste negative Stromversorgung ist, dadurch gekennzeichnet, dass das Ableiten des Stroms von der Wortleitung (WL) an eine zweite Stromversorgung (Vss) in Reaktion auf die Spannung der Wortleitung (WL) durchgeführt wird.
Verfahren nach Anspruch 1, wobei das Koppeln der Wortleitung (WL) an die erste Stromversorgung (Vbb) das Koppeln der Wortleitung (WL) an die erste Stromversorgung (Vbb) in Reaktion auf eine Spannung der Wortleitung (WL) umfasst.
Verfahren nach Anspruch 1, wobei das Koppeln der Wortleitung (WL) an die erste Stromversorgung (Vbb) das Koppeln der Wortleitung (WL) an die erste Stromversorgung (Vbb) in Reaktion auf eine Reihenadresseninformation umfasst.
Verfahren nach Anspruch 1, wobei die Wortleitung (WL) eine Hauptwortleitung ist.
Verfahren nach Anspruch 4, wobei das Ableiten des Stroms von der Wortleitung (WL) an die zweite Stromversorgung (Vss) Folgendes umfasst: Koppeln der Wortleitung (WL) an die zweite Stromversorgung (Vss) und Entkoppeln der Wortleitung (WL) von der zweiten Stromversorgung (Vss), nachdem erheblicher Entladungsstrom der Wortleitung (WL) an die zweite Stromversorgung (Vss) abgeleitet wurde.
Verfahren nach Anspruch 1, wobei die Wortleitung (WL) eine Unterwortleitung ist, die von einem Unterwortleitungsantreiber in Reaktion auf ein Wortleitungsaktivierungssignal und eine entsprechende Antriebsleitung, nachfolgend PX-Leitung genannt, angetrieben wird.
Verfahren nach Anspruch 6, ferner umfassend das Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb).
Verfahren nach Anspruch 7, wobei das Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb) das Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb) in Reaktion auf eine Spannung des Wortleitungsaktivierungssignals umfasst.
Verfahren nach Anspruch 7, wobei das Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb) das Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb) in Reaktion auf eine Reihenadresseninformation umfasst.
Verfahren nach Anspruch 9, wobei das Wortleitungsaktivierungssignal mit der ersten Stromversorgung (Vbb) durch einen Transistor gekoppelt ist, der denselben Einsetzungsvorgang des Schwellenwertes der Zelle aufweist, der bei der Herstellung von Zellenzugriffstransistoren verwendet wird.
Verfahren nach Anspruch 6, wobei das Ableiten des Stroms von der Wortleitung (WL) an die zweite Stromversorgung (Vss) Folgendes umfasst: Antreiben der PX-Leitung mit einem Wechselrichter, der sich auf die zweite Stromversorgung (Vss) bezieht, und Entkoppeln des Wechselrichters von der zweiten Stromversorgung (Vss), nachdem erheblicher Entladungsstrom der Wortleitung an die zweite Stromversorgung (Vss) abgeleitet wurde.
Verfahren nach Anspruch 11, wobei das Entkoppeln des Wechselrichters von der zweiten Stromversorgung (Vss) das Entkoppeln des Wechselrichters in Reaktion auf eine Spannung der PX-Leitung umfasst.
Verfahren nach Anspruch 6, ferner umfassend das Koppeln der PX-Leitung an die erste Stromversorgung (Vbb) in Reaktion auf Reihenadresseninformation.
Verfahren nach Anspruch 1, wobei: die erste Stromversorgung (Vbb) eine Substratstromversorgung ist; und die zweite Stromversorgung (Vss) eine Massestromversorgung ist.
Verfahren nach Anspruch 1, wobei die Wortleitung (WL) eine Unterwortleitung ist, die an einen Unterwortleitungsantrieb gekoppelt ist, der von einem Wortleitungsaktivierungssignal, das durch eine obere Reihenadresse dekodiert wird, und von einer PX-Leitung angetrieben wird, die durch eine untere Zeilenadresse dekodiert wird, das Verfahren ferner umfassend: Koppeln des Wortleitungsaktivierungssignals an die erste Stromversorgung (Vbb).
Verfahren nach Anspruch 15, wobei das Ableiten des Stroms von der Unterwortleitung an die zweite Stromversorgung (Vss) Folgendes umfasst: Koppeln der PX-Leitung an die zweite Stromversorgung (Vss) in Reaktion auf die untere Reihenadresse; und Entkoppeln der PX-Leitung von der zweiten Stromversorgung (Vss), nachdem erheblicher Entladungsstrom an die zweite Stromversorgung (Vss) abgeleitet wurde.
Verfahren nach Anspruch 16, ferner umfassend das Ableiten des Stroms von dem, Wortleitungsaktivierungssignal an die zweite Stromversorgung (Vss).
Halbleiterspeicheranordnung, umfassend: eine Wortleitung (WL), Mittel zur Kopplung der Wortleitung (WL), wenn sie bei einer Wortleitungsspannung (Vpp) ist, an eine erste negative Stromversorgung (Vbb) während eines Vorladevorgangs; und Ableitungsmittel zur Ableitung von Strom von der Wortleitung (WL) zu einer zweiten Stromversorgung (Vss) während des Vorladevorgangs, wobei die zweite Stromversorgung (Vss) niedriger als die Wortleitungsspannung (Vpp) und höher als die erste negative Stromversorgung ist. dadurch gekennzeichnet, dass das Ableitungsmittel in Reaktion auf die Spannung der Wortleitung (WL) ist.
Halbleiterspeicheranordnung nach Anspruch 18, wobei: die Wortleitung (WL) eine Hauptwortleitung ist; und das Ableitungsmittel zur Ableitung von Strom von der Wortleitung zu der zweiten Stromversorgung (Vss) eine Antriebsstufe umfasst.
Halbleiterspeicheranordnung nach Anspruch 18, wobei: die Wortleitung (WL) eine Unterwortleitung ist; und das Mittel zur Ableitung von Strom von der Wortleitung zu der zweiten Stromversorgung (Vss) Folgendes umfasst: eine Schaltung für den Unterwortleitungsantreiber, die mit der Unterwortleitung gekoppelt ist, und eine Verbindungsschaltung, die mit der Schaltung für den Unterwortleitungsantreiber gekoppelt und eingerichtet ist, die Unterwortleitung während des Vorladevorgangs mit der zweiten Stromversorgung (Vss) zu koppeln und die Unterwortleitung zu entkoppeln, nachdem erheblicher Entladungsstrom von der zweiten Stromversorgung (Vss) abgeleitet wurde.
Halbleiterspeicheranordnung nach Anspruch 18, wobei die Wortleitung (WL) eine Unterwortleitung ist, die Anordnung ferner umfassend: Mittel zum Antrieb der Unterwortleitung in Reaktion auf ein PX-Signal und ein Wortleitungsaktivierungssignal, Mittel zur Erzeugung des PX-Signals in Reaktion auf eine untere Reihenadresse; und Mittel zur Erzeugung des Wortleitungsaktivierungssignals in Reaktion auf eine obere Reihenadresse, wobei das Mittel zur Kopplung der Wortzeile mit einer ersten Stromversorgung während eines Vorladevorgangs Folgendes umfasst: Mittel zur Kopplung des Wortzeilenaktivierungssignals an eine erste Stromversorgung (Vbb) während eines Vorladevorgangs; und wobei das Mittel zur Erzeugung des PX-Signals eingerichtet ist, das Mittel zur Ableitung von Strom von der Unterwortleitung zu einer zweiten Stromversorgung (Vss) während des Vorladevorgangs bereitzustellen.
Halbleiterspeicheranordnung nach Anspruch 21, wobei das Mittel zur Erzeugung des Wortleitungsaktivierungssignals eingerichtet ist, Entladungsstrom während eines Vorladevorgangs von dem Wortleitungsaktivierungssignal zu der zweiten Stromversorgung (Vss) abzuleiten.
Halbleiterspeicheradresse nach Anspruch 18, wobei das Mittel zur Kopplung der Wortleitung (WL) an die erste Stromversorgung (Vbb) während eines Vorladevorgangs eine Wortleitungsantreiberschaltung umfasst, die mit der Wortleitung (WL) gekoppelt ist.
Halbleiterspeicheranordnung nach Anspruch 23, wobei: die Wortleitung (WL) eine Hauptwortleitung ist; und die Wortleitungsantreiberschaltung eine Antriebsstufe umfasst, die mit der Hauptwortleitung gekoppelt und eingerichtet ist, Entladungsstrom der Wortleitung während des Vorladevorgangs an die zweite Stromversorgung (Vss) abzuleiten.
Halbleiteranordnung nach Anspruch 24, wobei die Antriebsstufe folgendes umfasst: einen ersten Transistor, der eingerichtet ist, die Hauptwortleitung (WL) mit der ersten Stromversorgung (Vbb) zu koppeln; und einen zweiten Transistor, der eingerichtet ist, den Entladungsstrom der Wortleitung (WL) an die zweite Stromversorgung abzuleiten.
Halbleiterspeicheranordnung nach Anspruch 23, wobei: die Wortleitung (WL) eine Unterwortleitung ist; und die Wortleitungsantreiberschaltung eine Unterwortleitungsantreiberschaltung umfasst, die eingerichtet ist, die Unterwortleitung in Reaktion auf ein Wortleitungsaktivierungssignal und eine PX-Leitung anzutreiben.
Halbleiterspeicheranordnung nach Anspruch 26, wobei die Unterwortleitungsantreiberschaltung einen Transistor umfasst, der zwischen der Unterwortleitung und der ersten Stromversorgung (Vbb) gekoppelt ist.
Halbleiterspeicheranordnung nach Anspruch 27, wobei der Transistor mit demselben Einsetzungsvorgang der Schwellenwert der Zelle hergestellt ist, der bei der Herstellung von Zellenzugriffstransistoren verwendet wird.
Halbleiterspeicheranordnung nach Anspruch 26, wobei die Wortleitungsantreiberschaltung ferner eine Verbindungsschaltung umfasst, die mit dem Unterwortleitungsantreiber gekoppelt ist, und eingerichtet ist, eine PXID-Leitung und PXIB-Leitung in Reaktion auf Reihenadressinformationen anzutreiben.
Halbleiterspeicheranordnung nach Anspruch 29, wobei die Verbindungsschaltung Folgendes umfasst: einen Umwandler, der mit der PXID-Leitung gekoppelt und angeordnet ist, Entladungsstrom von der Unterwortleitung an die zweite Stromversorgung (Vss) abzuleiten; und einen Transistor, der zwischen dem Umwandler und der zweiten Stromversorgung (Vss) gekoppelt und eingerichtet ist, die PXID-Leitung von der zweiten Stromversorgung (Vss) zu entkoppeln, nachdem ein erheblicher Betrag an Entladungsstrom abgeleitet wurde.
Halbleiterspeicheranordnung nach Anspruch 29, wobei die Unterwortleitungsantreiberschaltung Folgendes umfasst: einen ersten Transistor, der zwischen der PXID-Leitung und der Unterwortleitung gekoppelt und eingerichtet ist, in Reaktion auf das Wortleitungsaktivierungssignal zu arbeiten; und einen zweiten Transistor, der zwischen der Unterwortleitung und der ersten Stromversorgung (Vbb) gekoppelt und eingerichtet ist, in Reaktion auf die PXIB-Leitung zu arbeiten.
Halbleiterspeicheranordnung nach Anspruch 31, wobei die Verbindungsschaltung einen dritten Transistor umfasst, der zwischen der PXID-Leitung und der ersten Stromversorgung gekoppelt und eingerichtet ist, in Reaktion auf die PXIB-Leitung zu arbeiten.
Halbleiterspeicheranordnung nach Anspruch 30, wobei die Wortleitungsantreiberschaltung ferner eine Antriebsstufe umfasst, die mit dem Wortleitungsaktivierungssignal gekoppelt ist.
Halbleiterspeicheranordnung nach Anspruch 18, umfassend: mehrere Wortleitungen (WL); und mehrere Wortleitungsantreiberschaltungen, die mit den Wortleitungen gekoppelt und eingerichtet sind, die Wortleitungen während eines Vorladungsvorgangs mit der ersten Stromversorgung (Vbb) zu koppeln, wobei die Wortleitungsantreiberschaltungen eingerichtet sind, Entladungsstrom der Wortleitung an die zweite Stromversorgung (Vss) in Reaktion auf eine Spannung der entsprechenden Wortleitung während des Vorladevorgangs für jede Wortleitung (WL) abzuleiten.
Halbleiterspeicheranordnung nach Anspruch 34, wobei: die erste Stromversorgung (Vbb) eine Substratstromversorgung ist; und die zweite Stromversorgung (Vss) eine Massestromversorgung ist.