DE69029180T2 - Transistor mit Spannungsbegrenzungsanordnung - Google Patents

Transistor mit Spannungsbegrenzungsanordnung

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Description

  • 690 29 180.9-08
  • Beschreibung
  • Die Erfindung betrifft einen Transistor und ein Verfahren zum Herstellen eines Transistors mit einer Spannungsklemme. Die Erfindung kann bei einem Leistungsschalttransistor wie beispielsweise einem DMOS-Transistor oder einem Bipolar-Transistor mit isoliertem Gate angewandt werden. Ein DMOS-Transistor ist in der JP-A-59149058 beschrieben.
  • Im folgenden wird auf die Fig. 1A, 1B und 1C der zugehörigen Zeichnungen Bezug genommen, in denen
  • Fig. 1A und 1B Ansichten von Teilen eines bekannten Leistungstransistors zeigen und
  • Fig. 1C die Durchbruchsspannung eines sphärischen oder zylindrischen Überganges zeigt.
  • DMOSFET (Doppelt difundierte Metalloxidsiliziumfeldeffekttransistoren) und IGBT (Bipolartransistoren mit isoliertem Gate) sind gut bekannt. Ein typisches Beispiel einer Zelle eines DMOSFET-Transistors ist in Fig. 1A dargestellt. Ein DMOSFET ist ein Feldeffekttransistor, der in der dargestellten Weise Sourcebereiche 10a und 10b aufweist, die jeweils in Körperbereichen 12a, 12b ausgebildet sind, die ihrerseits in einer Epitaxialschicht 14 (d.h. einem Drainbereich) ausgebildet sind, die auf einem Substrat 16 aufgewachsen ist. Ein Gate 18 ist über einer Isolierschicht 20 auf der Hauptfläche 22 der Epitaxialschicht 14 ausgebildet. Ein Drainkontakt 24 ist an der Rückseite des Substrates 16 angebracht. Ein Gatekontakt 28 und ein Source/Körperkontakt 30 sind gleichfalls vorgesehen. Fig. 1A zeigt somit einen herkömmlichen Leistungs-DMOSFET.
  • Ein Bipolartransistor mit isoliertem Gate (IGBT) hat einen ähnlichen Aufbau wie der DMOSFET von Fig. 1A mit der Ausnahme, daß der IGBT-Substratbereich 16 ein P+ Bereich (d.h. vom Leitfähigkeitstyp, der dem der Epitaxialschicht 14 entgegengesetzt ist) ist. Intern ist der IGBT tatsächlich ein Feldeffekttransistor (FET), dessen Source mit dem Kollektor eines Bipolartransistors mit breiter Basis verbunden ist und dessen Drain mit der Basis des Bipolartransistors mit breiter Basis verbunden ist. Der Emitteranschluß des Transistors mit breiter Basis wird dann als Kollektoranschluß des IGBT bezeichnet. Der Kollektoranschluß des Transistors mit breiter Basis wird dann als Emitteranschluß des IGBT bezeichnet und der Gate-Anschluß des FET ist der Gate-Anschluß des IGBT. Bei einem IGBT, der dem Aufbau von Fig. 1A entspricht, ist daher die Epitaxialschicht 14 der Basisbereich. Die Körperbereiche 12a und 12b sind auf die IGBT Emitterbereiche 10a, 10b verkürzt. Das Substrat 16 (das vom P+ Typ ist) ist der Kollektorbereich des IGBT.
  • Der Hauptkonstruktionsunterschied zwischen einem Bipolartransistor mit isoliertem Gate und einem DMOSFET besteht daher im Leitfähigkeitstyp des Substrats. In einem Bipolartransistor mit isoliertem Gate ist der Epitaxialbereich ein offener Basisbereich, was bedeutet, daß kein elektrischer Kontakt dieses Bereiches zu äußeren Aufbauten besteht. Dieser Aufbau wird auch als Bereich mit schwebender Basis bezeichnet.
  • Bekannte Leistungstransistoren enthalten im typischen Fall viele (beispielsweise 10.000) Zellen der in Fig. 1A dargestellten Art, wobei alle Zellen identisch sind. Wie es in Fig. 1B in einer Draufsicht dargestellt ist, ist bei einer DMOSFET 32 jede Zelle 34, 36, 38, 40 in Form eines Polygons wie beispielsweise eines Quadrates ausgebildet, das einen mittleren P+ Source-Bereich 34a, 36a, 38a, 40a einschließt, der in einem N+ Körperbereich 34b, 36b, 38b, 40b ausgebildet und von diesem umgeben ist. Jede Zelle 34, 36, 38, 40 ist ihrerseits von einem leitenden Gate-Bereich 44 aus polykristallinem Silizium (d.h. Polysilizium) umgeben, der der leitende Gatebereich für den gesamten Transistor ist.
  • Bei einem weiteren bekannten Zellenaufbau (nicht dargestellt) sind offene lineare Zelle vorgesehen. Jede Zelle enthält im typischen Fall einen linearen P+ Sourcebereich,der zwischen linearen N+ Kärperbereichen ausgebildet ist. Zwischen benachbarten Zellen ist ein Gate-Bereich aus Polysilizium vorgesehen.
  • Es ist bekannt, daß bei Bauelementen, wie sie in Fig. 1A dargestellt sind, ein diffundierter Bereich wie beispielsweise der Kollektorbereich 12a (der im typischen Fall mittels eines Fen-sters in einer photogeätzten Oxidmaske abgegrenzt wird) in Form einer parallelen Ebene mit der Ausnahme desjenigen Teils des Bereiches vorgesehen ist, der durch den Rand des Fensters im Oxid begrenzt wird. Am Rand des Fensters im Oxid nimmt der Bereich aufgrund von Diffusionseffekten im Querschnitt eine zylindrische Form ein. Die Raumladungsleitungswege am Rand des Fensters sind daher verzerrt, was zu einem elektrischen Feld führt, das vom Aufbau des elektrischen Feldes der parallelen Ebene verschieden ist. Für eine gegebene anliegende Spannung ist somit das elektrische Spitzenfeld höher für den zylindrischen Übergang als für den Übergang in Form einer parallelen Ebene. Die Durchbruchsspannung ist für den zylindrischen Übergang somit niedriger als für die parallele Ebene, so daß die Neigung besteht, daß der Durchbruch an dem zylindrischen Übergang auftritt.
  • Es ist gleichfalls bekannt, daß am gekrümmten Bereich, an dem sich zwei zylindrische Übergänge treffen, beispielsweise an der Ecke des rechtwinklig geformten diffudierten Bereiches ein sogenannter sphärischer Übergang ausgebildet wird. Der elektrische Durchbruch eines sphärischen Übergangs tritt im typischen Fall bei einer noch niedrigeren Durchbruchsspannung auf als sie bei einem zylindrischen Übergang festgestellt wird. Der Grund dafür liegt darin, daß an derartigen scharfen Eckenbereichen, die zu einem Diffusionsbereich gehören, der über ein rechtwinkliges Fenster maskiert wurde, extrem kleine Krümmungsradien angetroffen werden.
  • Fig. 1C zeigt, daß die Durchbruchsspannung eines sphärischen Übergangs niedriger als die Durchbruchsspannung eines zylindrischen Übergangs ist. Die Durchbruchsspannung eines sphärischen Übergangs liegt im typischen Fall bei etwa 60% derjenigen eines zylindrischen Übergangs, wobei der Radius des Übergangs geteilt durch die Stärke des leicht dotierten Halbleiters bei annähernd 0,1 liegt. In Fig. 1C ist rj der Radius des Übergangs und W' die Stärke des leicht dotierten Halbleiters. BV/BVpp ist die Durchbruchsspannung relativ zu der einer parallelen Ebene.
  • Die bekannten Leistungs-DMOS-Transistorbauelemente und Bipolartransistorbauelemente mit isoliertem Gate haben im typischen Fall sphärische oder bestenfalls zylindrisch geformte PN-Übergänge. Wie es oben angegeben wurde, brechen die sphärischen Übergänge im typischen Fall bei niedrigeren Spannungswerten durch als es die zylindrischen Übergänge tun. Wie es gleichfalls oben angegeben wurde, bricht ein zylindrischer Übergang bei einem niedrigeren Spannungswert durch als es ein planarer Übergang tut.
  • Die bekannten Leistungstransistorbauelemente, die oben beschrieben wurden, zeigen somit im typischen Fall einen elektrischen Durchbruch an den Ecken ihrer diffundierten Bereiche. Dieser elektrische Durchbruch ist unerwünscht, da er zu einer Erwärmung am Durchbruchsbereich infolge des übermäßigen Stromes führen kann, der durch diese Stelle fließt. Das ist insbesondere ein Problem, da Leistungstransistoren dazu bestimmt sind, hohen Strömen ausgesetzt zu werden, so daß diese Erwärmung in katastrophaler Weise den Transistor zerstören kann.
  • Es ist daher wünschenswert, ein Transistorbauelement zur Verwendung bei einer Leistungsschaltung verfügbar zu haben, das am aktiven Teil des Transistors nicht durchbricht.
  • Im US-Patent 4 779 123, ausgegben am 18. Oktober 1988, das durch Bezugnahme in die Beschreibung aufgenommen wird, beschreiben Bencuya und andere einen verbesserten Bipolartransistor mit isoliertem Gate, der eine Kollektormulde mit hoher Leitfähigkeit aufweist, die den aktiven Teil des Transistors umgibt. Diese Kollektormulde verhindert ein unerwünschtes Sperren des Transistors. Das Sperren ist eine Erscheinung, bei der sich eine Halbleiterstruktur in einem selbsthaltenden Zustand einer Bipolarleitung sperrt, der nicht dadurch ausgeschaltet werden kann, daß die Vorspannung am Gate abgenommen wird, um die FET-Leitung zu unterbrechen. Bencuya und andere beschreiben jedoch kein Verfahren, wie mit dem Durchbruchsproblem umzugehen ist. In der US- A-4 819 044 ist ein MOSFET mit einer integrierten Z-Diode beschrieben, wobei die Z-Diode einen Klemmbereich bildet, der eine niedrigere Durchbruchsspannung als der MOSFET hat. Die Z-Diode macht jedoch einen zusätzlichen Diffusionsschritt erforderlich, der den Herstellungsvorgang kompliziert.
  • Gemäß der Erfindung umfaßt ein Transistor eine Vielzahl von Zellen, wobei jede Zelle einen Halbleiterkörper eines ersten Leitfähigkeitstyps, einen im wesentlichen ringförmigen ersten Bereich eines zweiten Leitfähigkeitstyps, der im Haibleiterkörper ausgebildet ist, einen zweiten Bereich des ersten Leitfähigkeitstyps, der im ringförmigen Bereich ausgebildet ist, und einen leitenden Gate-Bereich umfaßt, der über einer Oberfläche des Halbleiterkörpers liegt und eine Erstreckung hat, die durch den inneren Teil des zweiten Bereiches begrenzt ist, welcher durch einen Klemmbereich des zweiten Leitfähigkeitstyps gekennzeichnet ist, der in dem inneren Teil des ersten und des zweiten Bereiches ausgebildet ist, wobei der Klemmbereich eine Durchbruchsspannung, die niedriger als die Durchbruchsspannung der anderen Teile der Zelle ist, eine Querschnittsform, die von der des ringförmigen ersten Bereiches verschieden ist, und eine Tiefe des Dotierungsniveaus hat, die gleich der des ringförmigen ersten Bereichs ist.
  • Gleichfalls gemäß der Erfindung umfaßt ein Verfahren zu Herstellen einer Zelle für einen Transistor, der eine Vielzahl von Zellen umfaßt, die Schritte der Bildung eines im wesentlichen ringförmigen ersten Bereiches eines zweiten Leitfähigkeitstyps in einem Halbleiterkörper eines ersten Leitfähigkeitstyps, der Bildung eines zweiten Bereiches des ersten Leitfähigkeitstyps im ringförmigen Bereich und der Bildung eines leitenden Gatebereichs, der über einer Oberfläche des Halbleiterkörpers liegt und eine Erstreckung hat, die durch den inneren Teil des zweiten Bereiches begrenzt ist, welches dadurch gekennzeichnet ist, daß ein Klemmbereich des zweiten Leitfähigkeitstyps im inneren Teil des ersten und zweiten Bereiches ausgebildet wird, welcher Klemmbereich eine Durchbruchsspannung, die niedriger als die Durchbruchsspannung der anderen Teile der Zelle ist, eine Querschnittsform, die von der des ringförmigen ersten Bereiches verschieden ist, und eine Tiefe und ein Dotierungsniveau gleich denen des ringförmigen ersten Bereiches hat.
  • Der Klemmbereich hat eine Durchbruchsspannung, die niedriger als die Durchbruchsspannung des Restes des Transistors ist, so daß der Transistor vor einem zerstörenden Spannungsdurchbruch geschützt ist und somit der Sicherheitsbetriebsbereich (SOA) des Transistors erhöht ist. Gemäß bevorzugter Ausführungsbeispiele der Erfindung ist der Transistor entweder ein Bipolartransistor mit isoliertem Gate (IGBT) oder ein doppelt diffundierter Metalloxidhalbleiterfeldeffekttransistor (DMOSFET). Vorzugsweise hat der Klemmbereich eine sphärische Querschnittsform, um dadurch eine relativ niedrige Durchbruchsspannung zu erzielen.
  • Gemäß eines Ausführungsbeispiels der Erfindung ist der Klemmbereich in der Mitte eines im wesentlichen ringförmigen (in Form eines Rings) aktiven Bereiches der Transistorzelle ausgebildet. Bei einem alternativen Ausführungsbeispiel sind mehrere Klemmbereiche in jeder Zelle vorgesehen, wobei die mehreren Klemmbereiche symmetrisch angeordnet sind. Der Gate-Bereich der Zelle umgibt den Klemmbereich. Die aktiven Bereiche der Zelle (d.h. die Source und der Körper für den DMOSFET oder der Emitter und der Körper für den IGBT) bilden eine geschlossene Zellenstruktur, die den Gate-Bereich umgibt. Diese verschiedenen Ausführungsbeispiele der Erfindung machen von dem Vorteil einer niedrigeren Durchbruchsspannung von sphärischen und zylindrischen Übergängen verglichen mit planaren Übergängen Gebrauch.
  • Gemäß eines Ausführungsbeispiels der Erfindung umschließt die ringförmige aktive Bauelementzelle einen Halbleiterinselbereich, der als Spannungsklemme arbeitet. Da die aktive Bauelementzelle ringförmig ist, hat sie eine höhere Durchbruchsspannung als ein zylindrischer Übergang. Andererseits hat der Klemmbereich eine sphärische Querschnittsform, so daß ein Durchbruch immer um den Klemmbereichsübergang und nicht um den aktiven Bereichsübergang auftreten wird.
  • Der Klemmbereich im Fall eines DMOSFET bildet vorzugsweise eine Hochspannungs-Z-Diode. Es ist bekannt, daß diskrete Z-Dioden üblicherweise benutzt werden, da sie immer bei einer bestimmten Spannung durchbrechen und wiederholt durchbrechen können, ohne beschädigt zu werden. Dadurch, daß eine Z-Diode im Substrat gemäß der Erfindung vorgesehen ist, ist sichergestellt, daß die Durchbruchserscheinung in der Masse der Epitaxialschicht auftritt und ist das aktive Bauelement geschützt. Bei einem N-Kanal IGBT bildet der Klemmbereich vorzugsweise einen Teil eines PNP-Transistors mit bipolarem Übergang.
  • Beide Ausführungsbeispiele der Erfindung verbessern den Sicherheitsbetriebsbereich (SOA) des Leistungstransistors, da eine Z-Diode einen größeren Sicherheitsbetriebsbereich als ein DMOSFET hat und ähnlicherweise eine PNP-Transistor mit bipolarem Übergang einen höheren Sicherheitsbetriebsbereich als ein Bipolartransistor mit isoliertem Gate hat. Für eine gegebene Spannung kann somit ein Transistor gemäß der Erfindung einen höheren Strom leiten als es ein bekannter Transistor tut. Die oben beschriebenen Ausführungsbeispiele der Erfindung verhindern in günstiger Weise auch ein Sperren, und zwar aus denselben Gründen wie bei dem Transistor, der von Bencuya und anderen im US-Patent 4 779 123 beschrieben wird, wie es oben angegeben wurde.
  • Die Erfindung wird weiter im folgenden anhand eines Beispiels unter Bezug auf die restlichen Figuren der zugehörigen Zeichnungen beschrieben, in denen
  • Fig. 2 eine Draufsicht auf ein Ausführungsbeispiel einer Transistorzelle der vorliegenden Erfindung zeigt,
  • Fig. 3A und 3B zwei Ausführungsbeispiele der vorliegenden Erfindung zeigen,
  • Fig. 4 eine Draufsicht auf ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt,
  • Fig. 5 die Kurve des Sicherheitsbetriebsbereiches, für ein Ausführungsbeispiel der Erfindung zeigt und
  • Fig. 6a bis 6f die Verfahrensschritte zum Herstellen eines Ausführungsbeispiels der Erfindung zeigen.
  • Gleiche Bezugszeichen in den verschiedenen Figuren bezeichnen gleiche oder identische Konstruktionen.
  • Fig. 2 zeigt eine Draufsicht auf ein Ausführungsbeispiel der vorliegenden Erfindung. Fig. 2 zeigt nur einen kleinen Teil des Transistors; es versteht sich, daß das Muster, das in Fig. 2 dargestellt ist, mehrfach für den gesamten Transistor kopiert wird. Ein P+ Bereich 40 ist der Klemmbereich, der sich in der Mitte einer vorzugsweise im wesentlichen radialsymmetrischen (d.h. quadratischen) aktiven Zelle 42 des Bauelementes befindet. Die aktive Zelle 42 enthält die N+ Source (für einen DMOSFET) oder den Emitterbereich 44a, 44b (für einen IGBT), der bei diesem Ausführungsbeispiel quadratisch geformt ist. Für die Zelle 42 ist der Gate-Bereich 46 aus Polysilizium dargestellt. Neben der Zelle 42 sind Teile der benachbarten Zellen 50, 52, 54, 56, 58 dargestellt. Der Gate-Bereich 46 aus Polysilizium der Zelle 42 ist durch "Brücken" 46a, 46b, 46c aus Polysilizium (die über den Körperbereichen 48a, 48b liegen) mit den jeweiligen Gates 52b, 54b, 58b aus Polysilizium der benachbarten Zellen 52, 54 und 58 verbunden. Der Gate-Bereich in jeder Zelle ist somit schließlich über die Brücken aus Polysilizium mit dem Gate-Bereich in jeder anderen Zelle im Transistor verbunden. Die Brücken aus Polysihzium beseitigen in vorteilhafter Weise die Notwendigkeit eines Oberseitenkontaktes an jedem Zellengatebereich, was die Herstellung vereinfacht und den Oberflächenbereich jeder Zelle verringert. Unter den Brücken 46a, 46b, 46c aus Polysilizium sind die P+ Bereiche 48a, 48b durchgehend, so daß die Zelle 42 vollständig eingeschlossen ist.
  • Die oberseitigen elektrischen Kontakte an verschiedenen Bereichen sind der Einfachheit halber in dieser Ansicht nicht dargestellt. Der Klemmbereich 40 der Zelle 42 ist elektrisch über eine herkömmliche Metallisierung (nicht dargestellt) mit dem Source- oder Emitterbereich 44a, 44b und mit den Körperbereichen 48a, 48b verbunden. Die Geometrie des Zellenaufbaus, die in Fig. 2 dargestellt ist, wird sowohl für DMOS als auch für IGBT-Transistoren gemäß der Erfindung verwandt. Diese beiden Arten von Transistoren hätten daher in einer Draufsicht, wie sie in Fig. 2 dargestellt ist, dasselbe Aussehen.
  • Fig. 3A zeigt einen Querschnitt einen Bipolartransistors mit isoliertem Gate gemäß der Erfindung. Die Ansicht von Fig. 3A ist längs der Linie X - X in Fig. 2. In Fig. 3A ist ein P+ Substrat 60 dargestellt. Über dem Substratbereich 60 liegt ein N-Bereich 62. Über dem N-Bereich 62 liegt eine N-Epitaxialschicht 64, die der Basisbereich ist. Das aktive Bauelement ist im N-Bereich 64 ausgebildet. Das aktive Bauelement enthält in der dargestellten Weise herkömmliche P+Tiefkörperbereiche 48a, 48b, die durch P- Körperbereiche 68a, 68b, 68c, 68d flankiert sind. Es versteht sich, daß die Bereiche 48a, 48b tatsächlich ein Bereich sind, da sie außerhalb der Zeichenebene zur Bildung einer ringförmigen Struktur verbunden sind. Ein N+ Emitterbereich 44a ist im P- Körperbereich 68a ausgebildet. Ein N+ Emitterbereich 44b ist im P-Körperbereich 68b ausgebildet. In der Mitte des aktiven Teils des Bauelementes befindet sich der P+ Klemmbereich 40. Über dem N-Basisbereich 64 liegt eine isolierende Oxidschicht 74. Eine leitende Gateschicht 46 liegt über der isolierenden Oxidschicht 74. Wie es dargestellt ist, sind die Oxidschicht 74 und die Gateschicht 46 offen, um Kontakte an den N+ Emitterbereichen 44a, 44b und den P+ Tiefkörperbereichen 48a, 48b sowie am P+ Klemmbereich 40 vorzusehen. Es sind gleichfalls N+ Emitterbereiche 78, 80 dargestellt, die jeweils einen Teil benachbarter Zellen 52, 54 bilden
  • Fig. 3B zeigt ein ähnliches Bauelement wie das das in Fig. 3 dargestellt ist, mit der Ausnahme, daß Fig. 38 ein DMOS- Bauelement zeigt. Der Unterschied im Aufbau zwischen dem DMOS- Bauelement von Fig. 3B und dem IGBT von Fig. 3A besteht darin, daß bei dem DMOS-Bauelement die Substratschicht 82 ein N+ Bereich ist.
  • Bei dem IGBT (von Fig. 3A) kontaktieren elektrische Emitterkontakte (nicht dargestellt) die P+ Tiefkörperbereiche 48a, 48b und die N+ Emitterbereiche 44a, 44b. Die Gateschicht 46 ist elektrisch durch die Brücken aus Polysilizium kontaktiert (die in dieser Ansicht nicht erscheinen), wie es oben beschrieben wurde. Ein Kollektorkontakt (nicht dargestellt) ist in herkömmlicher Weise an der Rückseite des Bauelementes in Kontakt mit dem P+ Substratbereich 60 vorgesehen. Wie es dargestellt ist, ist der Basisbereich 64 ein herkömmlicher schwebender Bereich (oder mit offener Basis), der keine eigenen elektrischen Kontakte hat. Die elektrischen Kontakte für die DMOS-Bauelemente sind identisch mit denen für das IGBT-Bauelement.
  • Für die IGBT und die DMOS-Bauelemente, die in den jeweiligen Figuren 3A und 3B dargestellt sind, können die Leitfähigkeits typen der Bereiche umgekehrt sein. Bei der umgekehrten Version des IGBT-Bauelementes ist somit der Basisbereich (Epitaxialschicht) vom P-Typ, ist der Kollektorbereich vom N+ Typ und ist der Emitterbereich vom P+ Typ. Für die Version mit umgekehrter Polarität des DMOS-Bauelementes ist der Drainbereich ein P- Bereich. Die Version mit umgekehrter Polarität des DMOS-Bauelementes ist somit ein P-Kanal DMOSFET-Bauelement statt eines N- Kanal (d.h. Kanalbereich 64) Bauelementes, das in Fig. 3B dargestellt ist.
  • Wie es in Fig. 2 dargestellt ist, ist die aktive Bauelementzelle 42 durch die N+ Bereiche 44a, 44b begrenzt, die eine P+ Insel 40 einschließen, die der Spannungsklemmbereich ist. Da die aktive Bauelementzelle 42 vorzugsweise eine Ringform in der Ebene hat, die durch die Hauptfläche des Substrates bestimmt ist, hat die aktive Bauelementzelle (d.h. die Bereiche 68a, 68b, 68c in Fig. 3A) eine höhere Durchbruchsspannung als es bei einem zylindrischen Übergang der Fall wäre. Da der P+ Klemmbereich 40 vorzugsweise eine sphärische Form im Querschnitt hat, wie es in den Fig. 3A und 3B dargestellt ist, wird der Durchbruch des Bauelementes immer um den P+ Klemmübergangsbereich 40 und nicht am aktiven Bauelementzellenbereich 42 auftreten.
  • Bei der IGBT-Version des Bauelementes, die in Fig. 3A dargestellt ist, bildet der P+ Klemmbereich zusammen mit dem N- Bereich 64 und dem P+ Substrat 60 einen PMP-Transistor mit bipolarem Übergang. Der Sicherheitsbetriebsbereich (SOA) des Bauelementes ist somit verbessert, da ein PMP-Transistor mit bipolarem Übergang einen größeren Sicherheitsbetriebsbereich als ein üblicher bekannter BipolaarTransistor mit isoliertem Gate hat.
  • Bei dem DMOS-Ausführungsbeispiel der Erfindung, das in Fig. 3B dargestellt ist, ist eine Z-Diode, die bei einer hohen Spannung durchbricht, durch den Übergang zwischen dem P+ Klemmbereich 40 und dem N- Bereich 64 gebildet, in dem der P+ Klemmbereich 40 ausgebildet ist. Diese Hochspannungs-Z-Diode mit PN-Übergang verbessert den Sicherheitsbetriebsbereich (SOA) des Bauelementes.
  • Was den Sicherheitsbetriebsbereich anbetrifft, bietet gemäß der Erfindung die Anordnung einer Durchbruchseinrichtung (Z-Diode oder Transistor) mittels eines Klemmbereiches den Vorteil, daß das Bauelement einschließlich des Klemmbereiches bei einer viel niedrigeren Spannung durchbrechen kann. Obwohl somit ein bestimmter Strom noch durch das Bauelement hindurchgeht, wird der Klemmbereich bei einer Spannung durchbrechen, die niedriger als die ist, bei der der aktive Teil des Bauelementes durchbrechen wird, so daß der Klemmbereich den größten Teil des Stromes führen wird, der somit den aktiven Bauelementbereich umgeht. Der normale Betrieb des Bauelementes wird daher weiterhin im Sicherheitsbetriebsbereich der Stromkurve liegen.
  • Gemäß der Erfindung muß die Form der Aktivbereichszellen 42, 50, 52, 54, 56 und 58, die in Fig. 2 dargestellt sind, in einer Draufsicht nicht quadratisch sein. Vorzugsweise ist die Form jeder der Zellen annähernd radialsymmetrisch, d.h. ein Kreis, ein Quadrat, ein Hexagon, ein Oktagon oder eine ähnliche Form.
  • Ein Vorteil der Radialsymmetrie besteht in der Erhöhung der Durchbruchsspannung der aktiven Zelle und der Ausnutzung der dritten Dimension, d.h. der Stärke des Halbleitermaterials, um sicherzustellen, daß die Verarmung gleichmäßig auftritt.
  • Wenn die Zellen nicht durchgängig sind, d.h. bei kreisförmigen Zellen ist vorzugsweise der Bereich zwischen den Zellen ein "toter" (inaktiver) Bereich, der die gleiche Dotierung wie der Außenbereich (d.h. der Körper) jeder Zelle hat. Bei anderen Ausführungsbeispielen sind die Zellen quadratisch, kreisförmig oder langgestreckte geschlossene Rechtecke, die jeweils einen Gatebereich umschließen, und sind mehrere Klemmbereiche im Gatebereich zwischen den beiden Kanalbereichen jedes Rechteckes vorgesehen. Eine Transistorzelle gemäß dieses Ausführungsbeispiels ist in einer Draufsicht in Fig. 4 dargestellt und weist eine ähnliche Konstruktion wie die auf, die in Fig. 2 dargestellt ist, allerdings mit der Ausnahme, daß mehrfache P+ Klemmbereiche 40a, 40b, 40c, 40d im Gatebereich 46 und nur zwei Brücken 46a, 46b vorgesehen sind. N+ Bereiche 44a, 44b und P+ Bereiche 48a, 48b umschließen die Zelle, die in ihrer Form ein langgestrecktes Rechteck ist.
  • Bei einem Ausführungsbeispiel der Erfindung ist der Transistor zur Verwendung bei einem typischen üblichen Betriebswert von 600V vorgesehen. Ein derartiges Bauelement, das für 600V ausgelegt ist, hätte im typischen Fall einen tatsächlichen Durchbruch bei über 700V, um für einen Sicherheitsbetriebsspielraum zu sorgen. Typische Abmessungen für eine Zelle für ein derartiges Bauelement werden im folgenden anhand von Fig. 2 beschrieben. Der Abstand zwischen den P+ Diffusionen 40 und 44b, d.h. die Breite der Zelle 42 betragt im typischen Fall 15 µm bis 20µm. Dieser Abstand ist der Abstand zwischen dem Rand des Spannungsklemmbereiches 40 zum nächstgelegenen Rand des N+ Bereiches 44a oder 44b. Diese Strecke ist der Abstand dann, wenn die P+ Diffusionen während der Herstellung maskiert werden. Der tat-sächliche Abstand dann, wenn das Bauelement fertiggestellt ist, wird im typischen Fall aufgrund des Seitendiffusionseffektes bei der Herstellung des Bauelementes niedriger sein.
  • Die typische Breite des P+ Klemmbereiches 40 liegt bei etwa 10 µm. Diese Breite ist so bestimmt, daß ein minimal bemessener elektrischer Kontakt am P+ Klemmbereich 40 untergebracht werden kann. Die Breite der Zelle 42 liegt im typischen Fall bei etwa 30 - 40 µm. Dieser Wert schließt den N+ Bereich 44a, den Gatebereich 46, den P+ Bereich 40 und den weiteren N+ Bereich 44b in der Festlegung beim Maskieren der Diffusionen ein. Bei anderen Ausführungsbeispielen, die z.B. kreisförmige oder hexagonal geformte Zellen verwenden, sind die Abmessungen vorzugsweise annähernd die gleichen. Die Brücken 46a, 46b, 46c aus Polysilizium sind jeweils vorzugsweise etwa 7 µm breit (das ist die Abmessung der Brücke 46a in einer Richtung senkrecht zur Linie X - X). Bei einem typischen Leistungstransistorbauelement gibt es annähernd 10.000 derartige Zellen 42, um eine Strom von etwa 50 Ampere zu schalten.
  • Die Sicherheitsbetriebsbereichskurve für das oben beschriebene IGBT-Bauelement ist in Fig. 5 dargestellt, in der der Kollektoremitterstrom ICE gegenüber der Kollektoremitterspannung VCE aufgetragen ist. Der maximale Strom beträgt I&sub1;. Der SOAI des IGBT-Ausführungsbeispiels der vorliegenden Erfindung (ausgezogene Linie) liegt innerhalb des SOAWB eines bekannten PNP-Transistors mit breiter Basis. Der SOAI der vorliegenden Erfindung ist in der dargestellten Weise im allgemeinen größer als der SOAP eines bekannten IGBT (gestrichelte Linie). Wie es dargestellt ist, liegt die Durchbruchsspannung bei einem Ausführungsbeispiel der vorliegenden Erfindung bei etwa 750V, was der Lawinendurchbruchsspannung VA eines bekannten PNP-Transistors mit breiter Basis entspricht. Ein PNP-Transistor mit breiter Basis hat einen SOAWB (unterbrochene Linie), der dem Ideal nahekommt. Wie es allgemein bekannt ist, eignet sich ein derartiger Aufbau jedoch nicht für einen Leistungsstransistor. Der SOA für die Transistorzelle bei dem IGBT-Ausführungbeispiel der vorliegenden Erfindung ist effektiv eine Kombination des SOA eines Bipolartransistors und des SOA des aktiven Bauelementes jeder Zelle.
  • Der Transistor gemäß der Erfindung wird über herkömmliche Maskierungs-, Implantations- und Diffusionsvorgänge gebildet, wie es bekannt ist. Die Verfahrensschritte gemäß der Erfindung bei dem bevorzugten Ausführungsbeispiel sind für das IGBT-Bauelement, das in Fig. 3A dargestellt ist, die folgenden. Das Substrat 60 (siehe Fig. 6a) ist vorzugsweise Silizium mit einer Leitfähigkeit von etwa 0,005 bis 0,01 Xxcm und der Kristallorientierung < 100> , es eignen sich jedoch auch andere Halbleitermaterialien als Silizium mit anderer Konduktanz, einem anderen Leitfähigkeitstyp und einer anderen Kristallorientierung.
  • Der P+ Substratbereich 60 wird in herkömmlicher Weise auf einen Wert von etwa 5 x 10¹&sup8; Ionen pro cm³ dotiert. Für das IGBT- Ausführungsbeispiel der Erfindung wird die P+ Dotierung unter Verwendung von Bor erzielt. Für das DMOS-Ausführungsbeispiel der Erfindung liegt der N+ Substratdotierungswert vorzugsweise bei annähernd 10¹&sup9; Ionen pro cm³, wobei die Dotierung unter Verwendung von Arsen oder Phosphor erzielt wird. Der N-Bereich 62 wird epitaxial auf eine Stärke von annähernd 5 - 10 µm aufwachsen gelassen und mit einer Arsen- oder Phosphordotierung mit etwa 1 x 10¹&sup6; bis 5 x 10¹&sup7; Ionen pro cm³ versehen. In üblicher Weise wird oben auf dem N-Bereich eine N- Epitaxialschicht 64 aufwachsen gelassen, die bis zu einer Stärke von annähernd 60 µm aufwächst. Der Dotierungspegel der Epitaxialschicht 64 liegt bei etwa 1 x 10¹&sup4; Ionen pro cm³. Die Feldoxidschicht 140 wird in herkömmlicher Weise über der Epitaxialschicht 69 aufwachsen lassen.
  • Wie es in Fig. 6b dargestellt ist, wird mittels einer ersten Maske die Feldoxidschicht 140 in herkömmlicher Weise unter Verwendung eines Photolackes bemustert. In den Bereichen, die durch die Maske freiliegen, wird das Feldoxid 140 entfernt, um Öffnungen für den Durchgang von Störstellen zur Bildung der P+ Bereiche 48a, 40 zu bilden.
  • Der P+ Tiefkörperbereich 48a und der Klemmbereich 40 werden in herkömmlicher Weise vorzugsweise in einem Schritt ausgebildet. Das erfolgt vorzugsweise dadurch, daß das Plättchen einem Ionenimplantationsvorgang unter Verwendung von Bor, einer Dosierung von etwa 10¹&sup6; Ionen pro cm³ und einer Implantationsenergie von etwa 120 kev unterworfen wird. Alternativ werden die Bereiche 48a, 40 durch eine Bornitridinjektion ausgebildet, die als P+ Diffusionsquelle verwandt wird. Das Plättchen wird dann einem Diffusionsarbeitsvorgang unterworfen. Die Bereiche 48a und 40 haben vorzugsweise jeweils eine Tiefe von 3 - 6 µm und einen Dotierungspegel von etwa 5 x 10¹&sup9; bis 10²&sup0; Atomen pro cm³. Dann wird erneut eine Schicht aus Siliziumdioxid 142 mit einer Stärke von etwa 500 nm über den Öffnungen in der Feldoxidschicht 140 aufwachsen gelassen.
  • Wie es in Fig. 6c dargestellt ist, wird dann eine zweite Maske dazu benutzt, das Feldoxid 140 und das neu aufgewachsene Oxid 142 in herkömmlicher Weise zu bemustern und Teile davon zu entfernen, so daß Bereiche 140 der beiden kombinierten Oxidschichten 140, 142 über den P-Bereichen 48a, 40 sowie auch über den Hochspannungsanschlußbereichen am Rand (nicht dargestellt) an jeder Plättcheneinfassung übrigbleiben.
  • Eine Siliziumdioxidschicht 74 (siehe Fig. 6b) wird auf der Epitaxialschicht 64 ausgebildet. Die Siliziumdioxidschicht 74 wächst thermisch auf eine Stärke von etwa 100 nm auf und dient als Gate-Isolierschicht. Eine Schicht 46 aus polykristallinem Silizium ist die Gate-Schicht und wird über der Siliziumdioxidschicht 74 im typischen Fall durch chemisches Aufdampfen auf eine Stärke von etwa 500 nm ausgebildet. Als Gateschicht können andere leitende Materialen verwandt werden.
  • Die Siliziumdioxidschicht 74 und die Schicht 76 aus polykristallinem Silizium werden dann in herkömmlicher Weise (siehe Fig. 6e) unter Verwendung einer Photolackschicht und einer dritten Maske (nicht dargestellt) bemustert. Dann werden die freiliegenden Teile der Gateschicht 46 und die Teile der Siliziumdioxidschicht 74, die darunter liegen, entfernt. Fig. 6f zeigt die Konfiguration eines Teils der Polysilizium-Gateschicht 46 nach der Bemusterung in einer Draufsicht, wobei die "Brücken" 46a, 46b und 46c der Polysiliziurn-Gateschicht jeweils zu den benachbarten Gatebereichen 52b, 54b und 58b der jeweiligen Zellen 52, 54 und 58 dargestellt sind, wie es oben in Verbindung mit Fig. 2 beschrieben wurde. Fig. 6f zeigt das wiederholte Muster der Polysilizium-Gateschicht 46 nach ihrer Bemusterung. Die Öffnung 40b in der Gateschicht 46 dient für einen elektrischen Kontakt am Klemmbereich 40 in der darunterliegenden Epitaxialschicht (nicht dargestellt).
  • P-Körperbereiche 68a, 68b (siehe Fig. 6e) werden in herkömmlicher Weise durch Ionenimplantation unter Verwendung der Schicht 46 aus polykristallinem Silizium als Maske ausgebildet. Bei einem Ausführungsbeispiel werden Dotierungsstoffe wie beispielsweise Bor oder Aluminium in das Plättchen mit einer Dosis von etwa 10¹&sup4; Ionen pro cm³ und einer Implantationsenergie von etwa 40 bis 100 keV implantiert. Das Plättchen wird dann einem Diffusionsarbeitsvorgang ausgesetzt, so daß die Bereiche 68a, 68b jeweils etwa 3 - 4 µm tief werden und einen Oberflächendotierungspegel von etwa 1 x 10¹&sup7; - 10¹&sup8; Ionen pro cm³ haben. Eine dünne Siliziumdioxidschicht (nicht dargestellt) wird thermisch über der gesamten Plättchenoberfläche bis zu einer Stärke von etwa 200 nm während des Diffusionsvorganges aufwachsen gelassen.
  • Die N+ Sourcebereiche 78, 44a werden dann in herkömmlicher Weise vorzugsweise durch Ionenimplantation mit Arsen oder Phosphor bei einer Dosierung von etwa 8 x 10¹&sup5; Ionen pro cm³ und einer Implantationsenergie von etwa 60 keV ausgebildet. Das Plättchen wird dann einem Diffusionsarbeitsvorgang unterworfen. Die N+ Bereiche 78, 44a haben jeweils vorzugsweise eine Tiefe von weniger als 1 µm und eine Dotierungspegel von etwa 5 x 10¹&sup9; bis 1020 Ionen pro cm³. Die Polysiliziumschicht 46 dient somit als Maske sowohl für die P-Körperbereiche 68a, 68b als auch die N+ Sourcebereiche 78, 44a.
  • Anschließend wird eine vierte Maske (nicht dargestellt) dazu benutzt, einen N+Körperbereichsblockimplantat (nicht dargestellt) am Rand nur jeder Einfassung auszubilden. Dieses Blockimplantat verhindert, daß die P-Körperbereiche in den Hochspannungsanschlußbereich am Einfassungsrand hineingehen.
  • Anschließend wird in herkömmlicher Weise eine Isolierschicht aus PSG, BPSG, Siliziumdioxid oder Siliziumnitrid (nicht dargestellt) über der Oberfläche des Transistors ausgebildet. Diese Isolierschicht wird in herkömmlicher Weise unter Verwendung einer fünften Maske bemustert, um Kontakte zur Polysiliziumschicht 46 und zu den verschiedenen Halbleiterbereichen an der Hauptfläche der Epitaxialschicht 64 zu öffnen.
  • Eine Schicht aus einem leitenden Material wie beispielsweise Aluminium (nicht dargestellt) wird dann über dem Plättchen ausgebildet und unter Verwendung einer sechsten Maske (nicht dargestellt) bemustert, um die elektrischen Kontakte zu den Emitter-Körperbereichen, der Gateschicht und dem Klemmbereich vorzusehen. Eine zweite Schicht aus einem leitenden Material (nicht dargestellt) wird in herkömmlicher Weise auf der Rückseite des Plättchens ausgebildet, um das Substrat 60 elektrisch zu kontaktieren. Eine Passivierungsschicht wird dann in herkömmlicher Weise ausgebildet (nicht dargestellt) und mit einer siebten Maske werden Öffnungen in herkömmlicher Weise durch die Passivierungsschicht für Kontaktflecken ausgebildet.
  • Die obige Beschreibung der Herstellung des Transistors dient der Erläuterung und ist nicht beschränkend. Andere Ausführungsbeispiele der Erfindung werden andere Verfahrensparameter haben. Die Herstellung von Leistungstransistoren ist bekannt und in Texten wie beispielsweise Semiconductor Power Devices von Sorab Gandhi, John Whiley & Sons, 1977 und Modern Semiconductor Fabrication Technology, Peter Gise und Richart Blanchard, Prentice-Hall, 1986 beschrieben. Der N-Zwischenschichtbereich 62, der in den Fig. 3A und 3B dargestellt ist, stoppt in vorteilhafter Weise die Halbleiterverarmung an dieser Stelle und verhindert einen unerwünschten Durchschlag vom P+ Körperbereich zur Oberseite der Substratschicht 60. Das Bauelement funktioniert daher bei einem alternativen Ausführungsbeispiel auch ohne den N-Schichtbereich 62. Die N- Epitaxialschicht 64 hätte in diesem Fall vorzugsweise nahezu die doppelte Stärke verglichen mit einem Transistor, der die N-Schicht 62, 110 enthält. Der N-Bereich 62, 110 hat somit den Vorteil einer dünneren Epitaxialschicht. Es sei darauf hingewiesen, daß es bekannt ist, daß die Verarmung von der Oberseite beginnt und von der Oberfläche zum Substrat geht. Wenn der N- Schichtbereich entfernt wird, dann neigt die Verarmung dazu, durch den P+ Substratbereich 60 von Fig. 3a hindurchzureichen. Das kann in nachteiliger Weise zu einer Injektion vom P+ Substratbereich 60 in das IGBT-Bauelement von Fig. 3A führen, was daher in unerwünschter Weise eine niedrige Durchbruchsspannung zur Folge hat.
  • Bei anderen Ausführungsbeispielen des Bauelementes ist die Erfindung auf integrierte Hochspannungsschaltungen sowie auf diskrete Leistungstransistoren anwendbar, wie oben beschrieben. Bei einer integrierten Hochspannungsschaltung ist der aktive Teil jeder Zelle vorzugsweise durch eine Z-Diodenklemme gemäß der Erfindung geschützt.
  • Die obige Beschreibung des Bauelernentes dient der Erläuterung und nicht der Beschränkung. Anderer Ausführungsbeispiele ergeben sich für den Fachmann im Licht der Erfindung.

Claims (8)

1. Transistor, umfassend eine Mehrzahl von Zellen, wobei jede Zelle folgendes umfabt:
einen Haibleiterkörper (64) eines ersten Leitfähigkeitstyps;
eine im wesentlichen ringförmige erste Zone (48) eines zweiten Leitfähigkeitstyps, die in dem Haibleiterkörper ausgebildet ist;
eine zweite Zone (44) des ersten Leitfähigkeitstyps, die in der ringförmigen Zone ausgebildet ist, und
eine leitfähige Gate-Zone (46), die über einer Oberfläche des Halbleiterkörpers liegt und deren Abmessungen durch den Innenteil der zweiten Zone definiert sind;
gekennzeichnet durch: eine Klemmzone (40) des zweiten Leitfähigkeitstyps, die im Innenteil der ersten und der zweiten Zone ausgebildet ist, wobei die Klemmzone eine Durchbruchspannung, die geringer ist als die Durchbruchspannung der anderen Teile der Zelle, eine Querschnittsform, die sich von der ringförmigen ersten Zone (48) unterscheidet, und eine Tiefe und ein Dotierungsniveau hat, die gleich denen der ersten ringförmigen Zone sind.
2. Transistor nach Anspruch 1, wobei die ringförmige Zone (48) und die zweite Zone (44) eine im wesentlichen quadratische Form in einer Ebene haben, die durch eine Hauptfläche des Halbleiterkörpers definiert wird.
3. Transistor nach Anspruch 1 oder 2, wobei die Klemmzone eine sphärische Form in einer Ebene (40) lotrecht zu einer Ebene hat, die durch eine Hauptfläche des Halbleiterkörpers definiert wird.
4. Transistor nach Anspruch 1 oder 2, wobei der Transistor ein isolierter bipolarer Gate-Transistor ist und wobei die Klemmzone (40) und der Halbleiterkörper (60, 64) Teile eines bipolaren Flächentransistors sind.
5. Transistor nach Anspruch 1 oder 2, wobei der Transistor ein Feldeffekttransistor ist und die Klemmzone (40) und der Halbleiterkörper (64) eine Zenerdione bilden.
6. Transistor nach einem der vorhergehenden Ansprüche, wobei die leitfähige Gate-Zone (40) einen erweiterten Teil aufweist, der die leitfähige Gate-Zone einer benachbarten Zelle ist.
7. Transistor nach Anspruch 6, wobei die leitfähige Gate- Zone einer ersten Zelle eine Schicht aus polykristallinem Silizium aufweist, die mit der leitfähigen Gate-Zone von wenigstens einer benachbarten Zelle durch eine Erweiterung der Schicht aus polykristallinem Silizium verbunden ist.
8. Verfahren zur Herstellung einer Zelle für einen Transistor bestehend aus einer Mehrzahl von Zellen, wobei das Verfahren die folgenden Schritte umfaßt:
Ausbilden einer im wesentlichen ringförmigen ersten Zone (48) eines zweiten Leitfähigkeitstyps in einem Halbleiterkörper (64) eines ersten Leitfähigkeitstyps;
Ausbilden einer zweiten Zone (44) des ersten Leitfähigkeitstyps in der ringförmigen Zone; und
Ausbilden einer leitfähigen Gate-Zone (46), die über einer Oberfläche des Halbleiterkörpers liegt und deren Abmessung durch den Innenteil der zweiten Zone definiert wird; gekennzeichnet durch Ausbilden einer Klemmzone (40) des zweiten Leitfähigkeitstyps im Innenteil der ersten und der zweiten Zone, wobei die Klemmzone eine Durchbruchspannung, die geringer ist als die Durchbruchspannung der anderen Teile der Zelle, eine Querschnittsform, die sich von der der ersten ringförmigen Zone (48) unterscheidet, und eine Tiefe und ein Dotierungsniveau hat, die dieselben sind wie die der ersten ringförmigen Zone.
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