DE2754229A1 - Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren - Google Patents

Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren

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DE2754229A1
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Description

Anmelderin: International Business Machines
Corporation, Armonk, Π.Y., 105O4
niö-cn
Leistungsbauelement vom RXSFHT-Typ und zugehöriges Herstellungsverfahren
Die Erfindung bezieht sich auf eine I-OSFET-Halbleiteranordnung für hohe Strom- und Spannungsbetriebsbedingungen sowie auf ein zugehöriges Herstellungsverfahren.
IlOSFLT-Baue lernen te sind in der Halbleiter-Schaltungstechnik im allgemeinen als Kleinsignal-Schaltunyselemente bekannt. In Leistungsschaltungen, bei denen hohe Ströme und Spannungen erforderlich sind, findet allgemein der Bipolartransistor Anwendung. wosFET-Bauelenente haben Bipolartransistoren gegenüber sowohl hinsichtlich ihrer Betriebseigenschaften als auch hinsichtlich der Herstellungsverfahren gewisse Vorteile. Hinsichtlich der Herstellung lassen sie sich mit weniger Prozeßschritten als Bipolartransistoren aufbauen. Zudem ist eine Feldeffekttransistorstruktur flächenmäßig kleiner als ein entsprechender Bipolartransistor. Hinsichtlich der Bauelementeigenschaften gilt, daß roSFET-Eauelemente keinen sog. sekundären Durchbruch oder Wärmedurchbruch wie Bipolarelemente zeigen, da sie einen negativen Teroperaturkoeffizienten aufweisen. Weiterhin gibt es für KOSFET-Bauelemente keine Minoritätsladungsträger-Speicherzeit, so daß von daher die Schaltgeschwindigkeiten hinsichtlich dieses Faktors höher sein können. Ferner zeigen diese Elemente nur einen niedrigen Gate-Leckstrom, da sie im wesentlichen spannungsgesteuerte Bauelemente sind. Selbst bei relativ hohen geschalteten Strömen übersteigt der Leckstrom nicht den Wert einiger weniger nA.
Ein MOSFET-Leistungstransistortyp wurde bereits in der Zeitschrift "Electronic Design", Heft 21 vom 11. Oktober 1975, auf den Seiten 103/104 beschrieben. Der dort abgehandelte
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Leistungstransistor weist beträchtliche Leistungs- und Stromkennwerte auf und besteht aus einer nesaförmigen Struktur, mit der hohe Drain-Substrat-Sperröurchbruchspannungswerte erzielt werden. Die Herstellung dieses Bauelements erfolgt mittels konventioneller Diffusionsverfahren für den Kanal- und Sourcebereich, worauf V-förmige Ätzgruben durch den Kanal- unc! Sourcebereich ausgebildet v/erden. Ober dem V-förmigen Gate-Bereich wird schließlich eine Siliciumdioxidschicht aufgebracht und anschließend mit einer Metallisierung belegt.
Aufgabe der Lrfindung ist es, den Aufbau und die Herstellung eines für hohe Strom- und Spannungsbetriebsbedingungen geeigneten MOSFET-Leistungsbauelements anzugeben, das demgegenüber einfacher unö genauer als entsprechende Bauelemente nach dem Stand der Technik ausgelegt v/erden kann. Die zur Lösung dieser Aufgabe wichtigen Merkmale finden sich bezüglich des Verfahrens im Patentanspruch 1 sowie bezüglich der Bauelementstruktur im Patentanspruch 11. Merkmale vorteilhafter Weiterbildungen der Lrfindung sind in den jeweiligen Unteransprüchen gekennzeichnet. Zusammengefaßt sieht die Erfindung bei einem derartigen ÜOSFET-Leistungsbauelement folgende Maßnahmen vor. Es wird eine kurze Kanallänge ö.urch Ausnutzung der relativ zueinander unterschiedlichen, lateralen Ausdiffusion eines FET-Substratdotierungsbereichs mit einem darin angeordneten Source-Dotierungsbereich erreicht; die für hohe Stromverhältnisse erforderliche große Kanalbreite wird in an sich bekannter Weise durch parallele Anordnung langgestreckter Source- und Drainbereiche realisiert; durch Vorsehung mindestens eines die MOSFET-Struktur umgebenden, elektrisch nicht vorgespannten Dotierungsbereichs erfolgt eine Beeinflussung der sich einstellenden Feldstärkeverhältnisse derart, daß der viert der Drain-Substrat-Durchbruchspannung maximal wird.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
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Es zeigen:
Fign. 1A bis 9A
und 1B bis 9B ein Ausführungsbeispiel für den Ablauf des
Herstellungsverfahrens;
Fig. 10 eine Draufsicht auf die nach dem Verfahrensbeispiel entstehende Struktur und
Fig. 11 eine gegenüber Fig. 10 erweiterte Struktur
für einen MOSFET-Leistungstransistor nach der Erfindung.
In den Fign. 1A und 1B wird ausgegangen von einem Halbleiterkörper 10 vom i\i+-Leitfähigkeitstyp. Der spezifische Wider— standswert des Halbleiterkörpers 1O beträgt beispielsweise etwa 0,001 bis 0,01 Ω-cm. Bei dem Halbleiterkörper 10 handelt es sich vorzugsweise um eine einkristalline Silicium-Halbleiterstruktur, die mittels konventioneller Verfahren hergestellt wurde, z.D. durch einen Czochralski-Kristallziehverfahren, aus einer die gewünschte N+-Verunreinigungskonzentration enthaltenden Schmelze. Mittels eines geeigneten Sägewerkzeugs v/erden aus dem Einkristallkörper eine Reihe von dünnen Halbleiterscheiben (wafer) geschnitten. Die Waferoberflachen werden anschließend in konventioneller Weise poliert. Ebenfalls mittels konventioneller Verfahren wird dann eine N- leitfähige, epitaktische Siliciumschicht 12 auf dem Halbleiterkörper gebildet. Der spezifische Widerstand der Epitaxieschicht liegt etwa zwischen 5 bis 50 fi'cm. Die Dicke der Epitaxieschicht liegt dabei etwa im Bereich von 10 bis 80 pm und beträgt vorzugsweise etwa 50 μΐη.
Auf der Oberfläche der Epitaxieschicht wird im nächsten Verfahrensschritt eine dünne Siliciumdioxidschicht 14 mit größenordnungsmäßigetwa 2OOO bis 50OO Ä und vorzugsweise 40OO 8 ] Dicke gebildet. Vorzugsweise wird die Isolierschicht 14 mittels!
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thermischer Verfahren bei einer typischen Temperatur von 970 C in feuchter Sauerstoffatmosphäre erzeugt. Alternativ kann die Isolierschicht 14 auch mittels pyrolithischen Niederschlags oder durch Sputtern gebildet v/erden. Für die Isolierschichten können ferner auch andere als Siliciumdioxidschichten eingesetzt werden. Beispielsweise lassen sich Aluminiumoxid, Siliciumnitrid sowie Kombinationen aus verschiedenen Isoliermaterialien anstelle der Siliciurcidioxidschicht 14 verwenden. In der Isolierschicht 14 werden dann mittels konventioneller Photolithographietechniken, die das Aufbringen eines Photolacks und anschließendes selektives Ätzen umfassen, Öffnungen zur Oberfläche der Epitaxieschicht 12 hergestellt.
Die soweit behandelte und in den Fign. 1A und 1B gezeigte Struktur wird daraufhin in eine geeignete Diffusions- oder vorzugsweise Ionenimplantationseinrichtung eingebracht, um die in Fign. 2A und 2B gezeigten P-leitfähigen Bereiche 16 und 18 auszubilden. Als bevorzugter P-Dotierungsstoff ist Bor anzusehen mit einem bevorzugten resultierenden Dotierungspegel an der Silicium-Oberfläche von etwa 8x10 bis 1x10 Atomen/ cm . Es werden zwei Arten von P-Bereichen gebildet. Die inneren oder Substratbereiche 18 werden relativ dicht zueinander benachbart angeordnet, während die äußeren (später nicht vorgespannten) , ringförmigen P-Bereiche 16 gegeneinander und bezüglich des äußeren ümfangs der P-Substratbereiche 18 sowie des inneren Umfangs des inneren, ringförmigen P-Bereiches 16 größer beabstandet sind.
Auf die soweit hergestellte Struktur wird dann eine zweite, unterschiedliche Isolierschicht 20 aufgebracht, so daß sich [die in Fign. 3A und 3B gezeigten Verhältnisse ergeben. Bevorzugtes Material für diese zweite Isolierschicht 20 ist Siliciumnitrid mit einer Dicke zwischen etwa 1000 und 4000 8, !vorzugsweise etwa 2000 8. Siliciumnitrid kann ebenfalls mittels konventioneller Verfahren, z.B. chemischem Miederschlag aus
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der Casphase oder Sputtern, aufgebracht werden. Vorzugsweise wird für die chemische Niederschlagung aus der Gasphase die folgende Reaktion ausgenutzt:
Die Temperatur bei dieser Reaktion beträgt etwa 800 0C. Auf der Oberfläche der Isolierschicht 20 wird dann eine (nicht gezeigte) Photolackschicht aufgebracht, belichtet und entwickelt, so daß alle nicht zu ätzenden Bereiche maskiert bleiben. Mittels Plasmaätzung, vorzugsweise unter Verwendung von CF4, v/erden mit Ausnahme der in den Fign. 4A und 4B gezeigten Bereiche alle Anteile der Siliciumnitridschicht 20 entfernt.
Bei den verbleibenden Nitridschichtbereichen handelt es sich um einen kleinen Bereich über den inneren P-Substratdiffusionsbereichen 18 sowie die gesamten äußeren, ringförmigen P-Bereiche 16. Die Photolackschicht wird anschließend ebenfalls entfernt. Zur selektiven Ätzung der Siliciumnitridschicht 20 kann alternativ auch wie folgt vorgegangen werden. Vor dem Aufbringen der Photolackschicht wird eine etwa 1000 S dicke pyrolitische Siliciumdioxidschicht niedergeschlagen. Der Photolack wird dann belichtet und entwickelt und die pyrolitische Siliciumdioxidschicht selektiv mittels gepufferter Flußsäure entfernt. Danach wird auch die Photolackschicht entfernt und die nicht von der pyrolitischen Siliciumdioxidschicht bedeckten Siliciumnitridschichtbereiche v/erden mittels heißer Phosphorsäure geätzt.
Unter Einsatz eines Diffusions- oder Ionenimplantationsschrittes wird dann jeweils in den nicht von einer Isolierschicht bedeckten P-Bereichen je ein N+-leitfähiger Dotierungsbereich 24 ausgebildet. Dieser Dotierungsschritt kann vorteilhafterweise in dtn meisten Fällen durch dieselbe Öffnung in der Siliciumdioxidschicht 14 vorgenommen werden, durch die auch die P-leitfähigen Dotierungsstoffe eingebracht wurden. Lediglich
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in den inneren P-Substratbereichen 18 ist die öffnung in der Siliciumdioxitfschicht 14 in der in Fig. 4B gezeigten Weise durch die Siliciumnitridschicht 20 modifiziert. Diese Modifikation besteht jedoch nur für einen sehr kleinen Bereich des Umfangs des Gebiets 18. Aus dem genannten Dotierungsschritt resultieren die in den Fign. 5A und 5B mit 24 bezeichneten +-Bereiche. Die in Fig. 5B gezeigte Siliciumnitridschicht 20 schützt den später noch vorzusehenden Kontaktbereich für die betreffenden Substratzonen des !K)SFET. In diesem Bereich ist die öffnung für den Dotierungsvorgang des Bereichs 24 kleiner als der übrige Flächenbereich der P-Dotlerungsbereiche im Substrat. Die äußeren, ringförmigen P-Bereiche 16 werden nicht einem solchen iM—Dotierungsschritt unterzogen, da sie in der in Fig. 5A gezeigten Weise durch die Schicht 20 geschützt sind.
Durch Behandlung mit heißer Phosphorsäure werden dann alle Siliciumnitridschichtbereiche 20 entfernt. Soweit nach der oben beschriebnen alternativen Ausgestaltung des Verfahrens eine pyrolitische Siliciumdioxidschicht auf die Siliciumnitridschicht20 aufgebracht war, wird diese natürlich zuvor beseitigt.
In den freigelegten Siliciumbereichen läßt man anschließend thermisches Siliciumdioxid aufwachsen, so daß sich die in den Fign. 6A und 6B gezeigten Verhältnisse ergeben. Die nunmehr vorliegende Oxidschicht ist darin mit 23 bezeichnet und vorzugsweise in Dampf bei 970 0C bis zu einer Dicke von ungefähr 30OO 8 hergestellt. Gleichzeitig mit der Bildung der thermischen Siliciumdioxidschicht findet ein Lintreibvorgang der P- und LJ+-Verunreinigungsstoffe bis zu den gewünschten Eindringtiefen der jeweiligen PN-Ubergünge statt, die für die P-Bereiche zwischen 2 und 7 pm und für die N+-Bereiche zwischen etwa 1 bis 4 pm betragen. Die bevorzugte Eindringtiefe beträgt für die P-Bereiche etwa 3,5 pm und für die N+-Bereiche etwa 1,5 pm.
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Zlb^ZZS
7\ls nächstes wird das Gate-Dielektrikum gebildet. Dazu wird wieder in konventioneller VJeise mittels entsprechender Photolithographie- und Ätzverfahren eine selektive sitzung der SiIiciumdioxidschichtbereiche zur Bildung der in den Fign. 7Λ und 7B gezeigten Strukturen durchgeführt. Es ist ersichtlich, daß die Öffnungen 30 in den Bereichen hergestellt v/erden, in denen die Gate-Isolierschicht gebildet werden soll. Im nächsten Schritt wird in den Öffnungen thermisches Siliciumdioxid oder eine andere geeignete Isolierschicht, z.B. eine Kombination aus Siliciumdioxid und Siliciumnitrid, bis zu einer gewünschten Dicke gebildet. Die jeweilige Dicke hängt von den Anforderungen bezüglich der Schwellenspannung und des Übertragungsleitwerts der herzustellenden Transistorart ab. Die Dicke des Gate-Dielektrikums liegt etwa zwischen 500 und 50O0 Ä und beträgt vorzugsweise etwa 10OO 8. Dabei ist reines Siliciumdioxid als bevorzugtes Material anzusehen. Die resultierende Struktur mit den Gate-Isolierschichtbereichen 32 ist aus den Fign. 8A und 8B ersichtlich.
Zur Herstellung von Öffnungen in der Oxidschicht 28 für die Source- und Substratkontakte wird dann wiederum eine Photolackschicht auf die Oberfläche der soweit hergestellten Struktur aufgebracht und mittels geeigneter Photolithographie- und fitzverfahrensschritte behandelt. Die äußeren, ringförmigen P-Bereiche 16 werden elektrisch nicht angeschlossen und ver- ι bleiben somit ohne feste Vorspannung. Nach Entfernung der Photolackschicht wird eine geschlossene Metallschicht, z.B. aus Aluminium, über die gesamte Oberfläche der Struktur aufgedampft. Die Dicke der Metallschicht beträgt zwischen etwa '0,8 und 4 pm und vorzugsweise 1,5 pm. Die Aluminiumschicht wird sowohl auf die Vorder- als auch auf die Rückseite des Halbleiterwafer aufgebracht. Aus dieser durchgehenden Aluminiumschicht werden anschließend mittels der üblichen Photolithographie- und Ätzverfahren auf der Vor- und Rückseite die für die gewünschten elektrischen Verbindungen der Source, des Gates und des Substrats erforderlichen Muster geätzt. An-
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schließend findet ein Temperschritt für das Metall bei etv?a 4OO 0C in einem Forruiergas oder in einer Stickstoffatmosphäre über 20 bis 3O Minuten statt. Die Gate-Elektroden sind nit 40, die Source-Elektroden mit 42 und die gemeinsame Drain-Elektrode auf der Rückseite des Wafers ist mit 44 bezeichnet. Wie in Fig. 9B gezeigt ist, ist die Elektrode für das P-Substratgebiet mit 46 bezeichnet.
Im Anschluß an die bis hierher geschilderten Verfahrensschritte wird noch eine Passivierung der Schaltung vorgenommen, wozu Siliciumdioxid, Siliciumnitrid, verschiedene Gläser oder andere passivierende Stoffe mittels Sputterverfahren, durch chemischen Niederschlag aus der Gasphase oder andere geeignete Verfahren niedergeschlagen werden. Durch die Passivierungsschichten werden die äußeren elektrischen Anschlüsse für das Bauelement, z.B. durch Anlöten von Drähten, erstellt. Die Schaltung wird dann in konventioneller Art auf einen Trägerkörper aufmontiert und zu einen sog. Modul verpackt.
Fig. 10 zeigt eine Draufsicht auf die nach dem beschriebenen Verfahren hergestellte Halbleiteranordnung. Fig. 11 zeigt eine weitgehend ähnliche Struktur, bei der durch die gezeigte Unterbrechung angedeutet werden soll, daß im Rahnen der Erfindung mehr als die gezeigten Source-, Substrat- und Gate-Bereiche vorgesehen werden können, um den jeweils an den konkreten Leistungs-MOSFET anzulegenden Erfordernissen Rechnung tragen zu können. Soweit in Fig. 11 zur Darstellung nach Fig. 10 vergleichbare Details gezeigt sind, sind diese mit entsprechenden Bezugszeichen bezeichnet.
Bei den in den Fign. 10 und 11 gezeigten Ausführungen kann über die mit 46 bzw. 46' bezeichneten Elektroden eine externe Spannung an die P-Substratgebiete angelegt werden. Wird jedoch ein MOSFET-Bauelement gewünscht, bei dem die P-Substratgebiete permanent mit den Ii+-Sourcegebieten kurzgeschlossen sind,
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kann dies leicht dadurch erfolgen, daß man die Source- unr1 Substratelektroden 42 und <!6 nicht getrennt ausführt.
Weiterhin ist in den Darstellungen von Fig. 10 und 11 nur ein einzelner äußerer, elektrisch nicht vorgespannter, ringförmiger P-Bereich zur Verbesserung der Drain-Substrat-Sperrdurchbruchspannung gezeigt, die über eine Herabsetzung des elektrischen Feldes in den Krümiaungsbereichen des äußeren Urnfangs der P-Substratbereiche erreicht wird. Die Mi'he der benachbarten inneren Umfangsbereiche der P-Substratbereiche reduziert das elektrische Feld nahe den Krümmungen der inneren Umfangsbereiche der P-Substratbereiche. Falls notwendig, können jedoch zusätzliche, äußere, ringförmige P-Bereiche vorgesehen werden, die in geeigneter Weise nebeneinander angeordnet sind, um das elektrische Feld an den äußeren Umfangsbereichen der ringförmigen P-Bereiche herabzusetzen und dadurch die Drain-Substrat-Sperrdurchbruchspannung weiter verbessern.
Die schnellen Schalteigenschaften des soweit beschriebenen Leistungs-MOSFET v/erden durch die kurze Kanallänge von etwa 1 bis 5 pn und vorzugsweise etwa 2 pn erreicht. Dieser Kanal wird durch die Differenz in der lateralen Ausdiffusion der P-Substrat- und II+-Source-Dotierungszonen definiert. Die Eignung für hohe Arbeitsströme des Bauelements ergibt sich aus der großen Kanalbreite, wie aus den Fign. 10 und 11 ersichtlich ist. Die P-Substratbereiche liegen außerordentlich eng zueinander benachbart, wobei der kleine Abstand vorzugsweise zwischen 4 und 10 pm beträgt. Die die äußeren Umfangsbereiche der P-Substratbereiche 18 flankierenden, ringförmigen P-Bereiche liegen davon um etwa 20 bis 50 um beabstandet. Die enge Nachbarschaft der Substratbereiche 18 reduziert das elektrische Feld in den Krüramungsbereichen am inneren Umfang der Halbleiterübergänge zwischen den P-Substratbereichen und dom N-Halbleiterkörper, während die Nachbarschaft des elektrisch nicht vorgespannten P-Dotierungsringes 16 von den äußeren Umfangsbereichen der P-Substratbereiche 18 das
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elektrische Feld im Krüiranungsbereich der äußeren Peripherie der äußeren P-Substratbereiche 13 reduziert. Als Folge davon wird die Draln-Substrat-Durchbruchspannung praktisch gleich dem maximal möglichen Wert, der sich für die Sperrdurchbruchspannung eines ebenen PN-Überganges ergeben würde.
Anhand der Fign. 1A bis 9Λ und 1B bis 9B ist die Herstellung von riOSFET-Strukturen vom Anreiche rungs typ erläutert worden. Vergleichbare Strukturen vom Verarmungstyp lassen sich erforderlichenfalls dadurch erhalten, daß man eine durchgehende Ιϊ-Oberflächenzone mit einem Dotierungspegel von vorzugsweise 5x10 bis 5x10 Atomen/cm an der Oberfläche des Siliciumv/afers vorsieht. Eine solche N-Oberflächenschicht läßt sich vorzugsweise durch eine unmaskierte Ionenimplantation unmittelbar vor oder nach der Ausbildung des Gate-Dielektrikums (Fign. 8A, 8B) herstellen. Bei entsprechender Auswahl des Dotierungspegels der N-Oberflächenschicht relativ zur Oberflächenkonzentration der P-Substratbereiche 18 sind Verarmungstyp-IlOSFET mit der jeweils gewünschten Schwellenspannungs-Charakteristik erzielbar.
Soweit die Ausführungsbeispiele rt-Kanal Bauelemente betrafen, lassen sich im Rahmen der Erfindung gleichermaßen aber auch P-Kanal Bauelemente aufbauen. Dabei ergeben sich weitgehend dieselben, anhand der Fign. 1 bis 11 dargestellten Verhältnisse, v/obei lediglich die jeweiligen Leitfähigkeitstypen bzw. Polaritäten gegeneinander auszutauschen sind.
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ORIGINAL INSPECTED

Claims (17)

  1. PATENTANSPRÜCHE
    / 1 .J Verfahren zur Herstellung einer MOSFET-Halbleiteran-
    ordnung für hohe Strom- und Spannungsbetriebsbedingungen, dadurch gekennzeichnet, daß in einem Halbleiterkörper (12) eines ersten Leitfähigkeitstyps mehrere gegeneinander beabstandete Dotierungsbereiche (16, 18) vom dazu entgegengesetzten zweiten Leitfähigkeitstyp derart eingebracht werden, daß innere Dotierungsbereiche (18) als FET-Substratbereiche vorliegen, die von mindestens einem äußeren Dotierungsbereich (16) gleichen Leitfähigkeitstyps vuigeben v/erden, daß in den inneren Dotierungsbereichen (18) dazu entgegengesetzt leitfähige Dotierungsbereiche (24) vom ersten Leitfähigkeitstyp als Sourcebereiche ausgebildet werden, wobei zwischen den äußeren Bereichsgrenzen der inneren Dotierungsgebiete (18) und der darin angeordneten entgegengesetzt leitfähigen Dotierungsgebiete (24) ein die Kanallänge bestimmender Abstand verbleibt, daß eine die an die Oberfläche des Haibleitorkörpers (12) reichenden Gebietsanteile der inneren Dotierungsbereiche (18) überdeckende Gate-Isolierschicht (32) erzeugt wird, und daß in an sich bekannter Weise elektrisch leitfähige und für die einander entsprechenden Gebiete miteinander verbundene Elektroden (40, 42, 44) für die Source- (24), Gate-(32) und FET-Substratbereiche (18) auf der Oberseite der Halbleiteranordnung sowie für den gemeinsamen Drainanschluß (46) auf der Rückseite der Halbleiteranordnung hergestellt werden, während der die inneren Dotierungsbereiche (18) umgebende äußere Dotierungsbereich (16) ohne äußeren elektrischen Anschluß verbleibt.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kanallänge der MOSFET-Bauelernente durch Ausnutzung der unterschiedlichen lateralen Ausdiffusion der Dotierungsstoffe der inneren Dotierungsgebiete (18) relativ
    Fi 976 στ? 8098 2 A/07 3 2
    27 5 4 2
    zu den Dotierungsstoffen der darin erzeugten Dotierungsgebiete (24) vom dazu entgegengesetzten Leitfähigkeitstyp eingestellt wird.
  3. 3. Verfahren nach einen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp in einer Epitaxieschicht aus Halbleitermaterial vom dazu entgegengesetzten ersten Leitfähigkeitstyp hergestellt werden.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Epitaxieschicht (12) auf einem Halbleitersubstrat
    (10) vom dazu gleichen Leitfähigkeitstyp, jedoch mit höherem Dotierungsgrad hergestellt ist.
  5. 5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp mittels Diffusion durch öffnungen in einer den Halbleiterkörper bedeckenden ersten Isolierschicht (14) hergestellt werden, daß anschließend die Maskenfenster über den äußeren Dotierungsbereichen (16) sowie dem für die Anschlußkontaktierung vorgesehenen Gebiet der inneren Dotierungsbereiche (18) mittels einer zweiten Isolierschicht abgedeckt werden, und daß daran anschließend die Ausbildung der in den inneren Dotierungsbereichen (18) auszubildenden Dotierungsbereiche (24) vom dazu entgegengesetzten Leitfähigkeitstyp mittels Diffusion durch die verbliebenen Maskenöffnungen in der ersten Isolierschicht vorgenommen wird.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliciumdioxid und die zweite Isolierschicht aus Siliciumnitrid besteht, und daß gleichzeitig mit dem Eintreiben der Diffusionsge-
    Fi 976 037 809824/0732
    biete ein thermisch gebildeter Siliciumdioxidfilm erzeugt wird.
  7. 7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eindringtiefe der Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp etwa 2 bis 7 um und die Eindringtiefe der darin gebildeten Dotierungsbereiche (24) des dazu entgegengesetzten, ersten Leitfähigkeitstyps etwa 1 bis 4 um beträgt.
  8. 8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kanallänge etwa zwischen 1 bis 5 um beträgt.
  9. 9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Abstand zwischen den inneren Dotierungsbereichen (18) etwa zwischen 4 bis 10 um beträgt.
  10. 10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Abstand des äußeren Dotierungsbereichs (16) von den benachbarten inneren Dotierungsbereichen (18) sowie der gegenseitige Abstand bei mehrfach vorgesehenen äußeren Dotierungsbereichen (16) etwa zwischen 20 bis 50 um beträgt.
  11. 11. MOSFET-Halbleiteranordnung für hohe Strom- und Spannungsbetriebsbedingungen, insbesondere hergestellt nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleiterkörper (12) eines ersten Leitfähigkeitstyps mehrere gegeneinander beabstandete Dotierungsbereiche (16, 18) vom dazu entgegengesetzten zweiten Leitfähigkeitstyp derart angeordnet sind, daß innere Dotierungsbereiche (18) als FET-Substratbereiche vorliegen, die von mindestens einem äußeren Dotierungsbereich (16) gleichen Leitfä-
    Fi 976 037 809824/07 32
    2 7 5 Λ 2 2
    -A-
    higkeitstyps umgeben sind, daß in den inneren Dotierungsbereichen (18) dazu entgegengesetzt leitfähige Dotierungsbereiche (24) vom ersten Leitfähigkeitstyp als Sourcebereiche angeordnet sind, wobei zwischen den äußeren Bereichsgrenzen der inneren Dotierungsgebiete (18) und der darin angeordneten, entgegengesetzt leitfähigen Dotierungsgebiete (24) ein die Kanallänge bestimmender Abstand verbleibt, daß eine die an die Oberfläche des Halbleiterkörpers (12) reichenden Gebiet santeile der inneren Dotierungsbereiche (18) überdeckende Gate-Isolierschicht (32) vorgesehen ist, und daß in an sich bekannter Weise elektrisch leitfähige und für die einander entsprechenden Gebiete miteinander verbundene Elektroden (40, 42, 44) für die Source-(24), Gate- (32) und FET-Substratbereiche (18) auf der Oberseite der Halbleiteranordnung sowie für den gemeinsamen Drainanschluß (46) auf der Rückseite der Halbleiteranordnung angeordnet sind, während der die inneren Dotierungsbereiche (18) umgebende äußere Dotierungsbereich (16) ohne äußeren elektrischen Anschluß verbleibt.
  12. 12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Kanallänge durch Ausnutzung der unterschiedlichen lateralen Ausdiffusion der Dotierungsstoffe der inneren Dotierungsgebiete (18) relativ zu den Dotierungsstoffen der darin erzeugten Dotierungsgebiete (24) vom dazu entgegengesetzten Leitfähigkeitstyp festgelegt ist.
  13. 13. Halbleiteranordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Kanallänge etwa zwischen 1 bis 5 μτα und der Abstand zwischen den inneren Dotierungsbereichen (18) etwa zwischen 4 bis 10 pm beträgt.
    037 8 0 9 8 2 A / 0 7 3 2
  14. 14. Anordnung nach mindestens einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Abstand des äußeren Dotierungsbereiches (16) von den benachbarten inneren Dotierungsbereichen (18) sowie der gegenseitige Abstand bei mehrfach vorgesehenen äußeren Dotierungsbereichen (16) etv/a zwischen 20 und 50/um beträgt.
  15. 15. Anordnung nach mindestens einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die Eindringtiefe der Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp etwa 2 bis 7 um und die Eindringtiefe der darin gebildeten Dotierungsbereiche (24) des dazu entgegengesetzten ersten Leitfähigkeitstyps etv/a 1 bis 4 um beträgt.
  16. 16. Anordnung nach mindestens einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp in einer Epitaxieschicht aus Halbleitermaterial vom dazu entgegengesetzten ersten Leitfähigkeitstyp angeordnet sind.
  17. 17. Anordnung nach Anspruch 16, dadurch gekennzeichnet, daß die Epitaxieschicht (12) auf einem Halbleitersubstrat (10) vom dazu gleichen Leitfähigkeitstyp, jedoch mit höherem Dotierungsgrad angeordnet ist.
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54149469A (en) * 1978-05-16 1979-11-22 Toshiba Corp Semiconductor device
DE2835089A1 (de) * 1978-08-10 1980-03-20 Siemens Ag Thyristor
US4206469A (en) * 1978-09-15 1980-06-03 Westinghouse Electric Corp. Power metal-oxide-semiconductor-field-effect-transistor
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
FR2460542A1 (fr) * 1979-06-29 1981-01-23 Thomson Csf Transistor a effet de champ vertical de puissance pour hautes frequences et procede de realisation d'un tel transistor
US4366495A (en) * 1979-08-06 1982-12-28 Rca Corporation Vertical MOSFET with reduced turn-on resistance
CA1131797A (en) * 1979-08-20 1982-09-14 Jagir S. Multani Fabrication of a semiconductor device in a simulated epitaxial layer
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
DE3012185A1 (de) * 1980-03-28 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor
FR2480036A1 (fr) * 1980-04-04 1981-10-09 Thomson Csf Structure de dispositif a semi-conducteur a anneau de garde et a fonctionnement unipolaire
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US6900463B1 (en) 1980-06-30 2005-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5859443A (en) * 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
DE3103444A1 (de) * 1981-02-02 1982-10-21 Siemens AG, 1000 Berlin und 8000 München Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand
WO1982002981A1 (en) * 1981-02-23 1982-09-02 Inc Motorola Mos power transistor
US4360963A (en) * 1981-07-31 1982-11-30 Rca Corporation Method of making CCD imagers with reduced defects
US4677452A (en) * 1981-10-26 1987-06-30 Intersil, Inc. Power field-effect transistor structures
GB2108758B (en) * 1981-10-26 1985-08-21 Intersil Inc Power field-effect transistor structures
US4546375A (en) * 1982-06-24 1985-10-08 Rca Corporation Vertical IGFET with internal gate and method for making same
DE3224642A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit injektorzone
US4500898A (en) * 1982-07-06 1985-02-19 General Electric Company Semiconductor devices utilizing eutectic masks
DE3322669C2 (de) * 1982-07-08 1986-04-24 General Electric Co., Schenectady, N.Y. Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
WO1984003997A1 (en) * 1983-04-04 1984-10-11 Motorola Inc Self-aligned ldmos and method
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
US4837606A (en) * 1984-02-22 1989-06-06 General Electric Company Vertical MOSFET with reduced bipolar effects
NL8400612A (nl) * 1984-02-28 1985-09-16 Cordis Europ Chemisch gevoelige fet-component.
US4783694A (en) * 1984-03-16 1988-11-08 Motorola Inc. Integrated bipolar-MOS semiconductor device with common collector and drain
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US4646117A (en) * 1984-12-05 1987-02-24 General Electric Company Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions
GB2186117B (en) * 1986-01-30 1989-11-01 Sgs Microelettronica Spa Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication
US4816882A (en) * 1986-03-10 1989-03-28 Siliconix Incorporated Power MOS transistor with equipotential ring
US4997781A (en) * 1987-11-24 1991-03-05 Texas Instruments Incorporated Method of making planarized EPROM array
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
EP0460251B1 (de) * 1990-06-05 1998-11-18 Siemens Aktiengesellschaft Herstellverfahren für einen Leistungs-MISFET
DE4137341C1 (de) * 1991-11-13 1993-04-29 Siemens Ag, 8000 Muenchen, De
US5243211A (en) * 1991-11-25 1993-09-07 Harris Corporation Power fet with shielded channels
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JP2503900B2 (ja) * 1993-07-30 1996-06-05 日本電気株式会社 半導体装置及びそれを用いたモ―タドライバ回路
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0660396B1 (de) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno MOS-Leistungs-Chip-Typ und Packungszusammenbau
DE69321966T2 (de) * 1993-12-24 1999-06-02 Cons Ric Microelettronica Leistungs-Halbleiterbauelement
EP0661753A1 (de) * 1994-01-04 1995-07-05 Motorola, Inc. Halbleiterstruktur mit feldsbegrenzender Zone und Verfahren zur Herstellung
EP0689238B1 (de) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
US5416032A (en) * 1994-06-24 1995-05-16 Sgs-Thomson Microelectronics, Inc. Method of making a high conductivity p-plus region for self-aligned, shallow diffused, bipolar transistors
DE69418037T2 (de) * 1994-08-02 1999-08-26 St Microelectronics Srl Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
DE69531783T2 (de) * 1995-10-09 2004-07-15 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme Herstellungsverfahren für Leistungsanordnung mit Schutzring
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
EP0772241B1 (de) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Leistungsbauteil hoher Dichte in MOS-Technologie
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
DE69518653T2 (de) * 1995-12-28 2001-04-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung in integrierter Struktur
EP0791965A3 (de) * 1996-02-26 1998-09-16 SILICONIX Incorporated Vertikal-Transistor mit vier Klemmen
EP0961325B1 (de) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
KR100297705B1 (ko) 1999-03-29 2001-10-29 김덕중 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
US6819089B2 (en) * 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
US7569883B2 (en) * 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614751A1 (de) * 1967-01-07 1970-12-03 Telefunken Patent Halbleiteranordnung
US3950777A (en) * 1969-08-12 1976-04-13 Kogyo Gijutsuin Field-effect transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3199002A (en) * 1961-04-17 1965-08-03 Fairchild Camera Instr Co Solid-state circuit with crossing leads and method for making the same
US3756876A (en) * 1970-10-27 1973-09-04 Cogar Corp Fabrication process for field effect and bipolar transistor devices
US3845495A (en) * 1971-09-23 1974-10-29 Signetics Corp High voltage, high frequency double diffused metal oxide semiconductor device
US4003072A (en) * 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
JPS5115016B2 (de) * 1972-06-05 1976-05-13
US3926694A (en) * 1972-07-24 1975-12-16 Signetics Corp Double diffused metal oxide semiconductor structure with isolated source and drain and method
US3909320A (en) * 1973-12-26 1975-09-30 Signetics Corp Method for forming MOS structure using double diffusion
JPS6027191B2 (ja) * 1975-05-15 1985-06-27 ソニー株式会社 絶縁ゲ−ト形電界効果トランジスタ
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4070690A (en) * 1976-08-17 1978-01-24 Westinghouse Electric Corporation VMOS transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614751A1 (de) * 1967-01-07 1970-12-03 Telefunken Patent Halbleiteranordnung
US3950777A (en) * 1969-08-12 1976-04-13 Kogyo Gijutsuin Field-effect transistor

Also Published As

Publication number Publication date
US4145700A (en) 1979-03-20
JPS5374388A (en) 1978-07-01
FR2373881B1 (de) 1980-08-08
IT1115542B (it) 1986-02-03
GB1582061A (en) 1980-12-31
CA1088215A (en) 1980-10-21
US4055884A (en) 1977-11-01
FR2373881A1 (fr) 1978-07-07

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