JPH05206469A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH05206469A JPH05206469A JP1405292A JP1405292A JPH05206469A JP H05206469 A JPH05206469 A JP H05206469A JP 1405292 A JP1405292 A JP 1405292A JP 1405292 A JP1405292 A JP 1405292A JP H05206469 A JPH05206469 A JP H05206469A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】
【目的】 断続エミッタ構造を有するＩＧＢＴにおける
短絡耐量、ラッチアップ耐量の向上を図る。 【構成】 図示実施例の平面図において、Ｎエミッタ５
がＰベース４内に選択的に断続して複数設けられる。Ｎ
エミッタ５とＮエピタキシャル層３との間の上層に形成
されるゲート電極７は、前記Ｎエミッタ５が存在しない
部分には形成されていない。また、エミッタ電極８は、
前述のように形成されたゲート電極７と所定の間隔を持
って、Ｐベース４上に形成するようにしてもよい。 【効果】コレクターエミッタ間短絡時の飽和電流を減少
させ、かつ、ラッチアップ限界電流を高くすることがで
き、これにより、ＩＧＢＴの短絡耐量、ラッチアップ耐
量を向上させることができる。
短絡耐量、ラッチアップ耐量の向上を図る。 【構成】 図示実施例の平面図において、Ｎエミッタ５
がＰベース４内に選択的に断続して複数設けられる。Ｎ
エミッタ５とＮエピタキシャル層３との間の上層に形成
されるゲート電極７は、前記Ｎエミッタ５が存在しない
部分には形成されていない。また、エミッタ電極８は、
前述のように形成されたゲート電極７と所定の間隔を持
って、Ｐベース４上に形成するようにしてもよい。 【効果】コレクターエミッタ間短絡時の飽和電流を減少
させ、かつ、ラッチアップ限界電流を高くすることがで
き、これにより、ＩＧＢＴの短絡耐量、ラッチアップ耐
量を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ(Ｉnsulated Ｇate ＢipolarＴransisut
er：以下ＩＧＢＴという)に係り、特に、インバータ等
の負荷短絡状態が想定される用途に使用して好適な高い
短絡耐量及びラッチアップ耐量を有するＩＧＢＴに関す
る。
ラトランジスタ(Ｉnsulated Ｇate ＢipolarＴransisut
er：以下ＩＧＢＴという)に係り、特に、インバータ等
の負荷短絡状態が想定される用途に使用して好適な高い
短絡耐量及びラッチアップ耐量を有するＩＧＢＴに関す
る。
【０００２】
【従来の技術】一般に、ＩＧＢＴは、ＤＳＡ(Ｄiffusio
n Ｓelf Ａlign）法によりソース及びベース領域を拡
散、形成したパワーＭＯＳＦＥＴ素子のドレイン領域
に、ソースとは逆の導電型層を設け、これより、ドレイ
ン領域内に導電変調を起こさせてオン抵抗を低減した電
力スイッチング用素子であるが、新しく設けた導電型層
により寄生サイリスタが形成されることとなり、この寄
生サイリスタがターンオンするとゲート電極からの電圧
では制御することができなくなるものである。
n Ｓelf Ａlign）法によりソース及びベース領域を拡
散、形成したパワーＭＯＳＦＥＴ素子のドレイン領域
に、ソースとは逆の導電型層を設け、これより、ドレイ
ン領域内に導電変調を起こさせてオン抵抗を低減した電
力スイッチング用素子であるが、新しく設けた導電型層
により寄生サイリスタが形成されることとなり、この寄
生サイリスタがターンオンするとゲート電極からの電圧
では制御することができなくなるものである。
【０００３】この現象がいわゆるラッチアップと呼ばれ
るものであり、この種のＩＧＢＴは、一旦ラッチアップ
を起こすと過電流により熱破壊されてしまうため、その
ラッチアップ耐量を高めることが重要となっている。
るものであり、この種のＩＧＢＴは、一旦ラッチアップ
を起こすと過電流により熱破壊されてしまうため、その
ラッチアップ耐量を高めることが重要となっている。
【０００４】以下、ラッチアップ耐量を高めた従来技術
によるＩＧＢＴを図面により説明する。
によるＩＧＢＴを図面により説明する。
【０００５】図５は従来技術の構成を示す平面図、図６
は図５のＣ−Ｃ断面図である。図５、図６において、１
はＰ型コレクタ層、２はＮ型バッフア層、３はＮ型エピ
タキシャル層、４はＰ型ベース領域４、５はＮ型エミッ
タ領域、６はゲート絶縁膜、７はゲート電極、８はエミ
ッタ電極、９はコレクタ電極である。
は図５のＣ−Ｃ断面図である。図５、図６において、１
はＰ型コレクタ層、２はＮ型バッフア層、３はＮ型エピ
タキシャル層、４はＰ型ベース領域４、５はＮ型エミッ
タ領域、６はゲート絶縁膜、７はゲート電極、８はエミ
ッタ電極、９はコレクタ電極である。
【０００６】従来の技術によるＩＧＢＴは、一般に、断
続エミッタ構造、すなわち、正方形等の多角形構造、ス
トライプ構造等としたＩＧＢＴ素子を複数個並列接続し
た構造を有し、その１個のＩＧＢＴ素子のエミッタがさ
らに複数個に分割された構造を有している。図５、図６
に示す従来技術は、その一例としてストライプ構造をも
ち、断続エミッタ構造を持つＩＧＢＴを示している。
続エミッタ構造、すなわち、正方形等の多角形構造、ス
トライプ構造等としたＩＧＢＴ素子を複数個並列接続し
た構造を有し、その１個のＩＧＢＴ素子のエミッタがさ
らに複数個に分割された構造を有している。図５、図６
に示す従来技術は、その一例としてストライプ構造をも
ち、断続エミッタ構造を持つＩＧＢＴを示している。
【０００７】すなわち、図５に示す従来技術によるＩＧ
ＢＴは、半導体基板の表面にストライプ状に形成された
Ｐ型ベース領域４内に、Ｎ型エミッタ層５が所定の間隔
を持って、分離されて形成されて構成されている。
ＢＴは、半導体基板の表面にストライプ状に形成された
Ｐ型ベース領域４内に、Ｎ型エミッタ層５が所定の間隔
を持って、分離されて形成されて構成されている。
【０００８】そして、図６に示すように、従来技術によ
るＩＧＢＴは、Ｐ型コレクタ層１の上にＮ型バッフア層
２及びＮ型エピタキシャル層３が順次形成され、Ｎ型エ
ピタキシャル層３の表面に選択的にＰ型ベース領域４が
ストライプ状に形成され、さらに、このＰ型ベース領域
４の表面には選択的に断続してＮ型エミッタ領域５が形
成されて構成されている。
るＩＧＢＴは、Ｐ型コレクタ層１の上にＮ型バッフア層
２及びＮ型エピタキシャル層３が順次形成され、Ｎ型エ
ピタキシャル層３の表面に選択的にＰ型ベース領域４が
ストライプ状に形成され、さらに、このＰ型ベース領域
４の表面には選択的に断続してＮ型エミッタ領域５が形
成されて構成されている。
【０００９】Ｎ型エピタキシャル層３の表面と、Ｎ型エ
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。
【００１０】図５に示ＩＧＢＴの例は、前述したように
ストライプ構造のものであり、通常、ゲート電極７及び
エミッタ電極８が同一ペレット内の全ＩＧＢＴセルに対
してそれぞれ一体化されている。また、コレクタ電極９
とエミッタ電極８との間には、ＰＮＰＮのサイリスタ構
造が寄生しており、このサイリスタ構造を有することが
ラッチアップの原因となる。
ストライプ構造のものであり、通常、ゲート電極７及び
エミッタ電極８が同一ペレット内の全ＩＧＢＴセルに対
してそれぞれ一体化されている。また、コレクタ電極９
とエミッタ電極８との間には、ＰＮＰＮのサイリスタ構
造が寄生しており、このサイリスタ構造を有することが
ラッチアップの原因となる。
【００１１】ラッチアップ発生のメカニズムは、以下に
説明する通りである。いま、Ｎ型エミッタ領域５の直下
に正孔電流が流れると、Ｐ型ベース領域４内に存在する
横方向の抵抗ＲＢにより電圧降下が生じる。この電圧降
下が、Ｐ型ベース領域４とＮ型エミッタ領域５とにより
形成されるＰＮ接合のビルトインポテンシャルより高く
なると、ＰＮ接合が順バイアスされＮ型エミッタ領域５
からＰ型ベース領域４への電子注入が起こる。そして、
この電子注入がトリガーとなって、ＰＮＰＮのサイリス
タがＯＮとなりラッチアップが発生する。
説明する通りである。いま、Ｎ型エミッタ領域５の直下
に正孔電流が流れると、Ｐ型ベース領域４内に存在する
横方向の抵抗ＲＢにより電圧降下が生じる。この電圧降
下が、Ｐ型ベース領域４とＮ型エミッタ領域５とにより
形成されるＰＮ接合のビルトインポテンシャルより高く
なると、ＰＮ接合が順バイアスされＮ型エミッタ領域５
からＰ型ベース領域４への電子注入が起こる。そして、
この電子注入がトリガーとなって、ＰＮＰＮのサイリス
タがＯＮとなりラッチアップが発生する。
【００１２】ＩＧＢＴの主電流ＩＣＥが増せば増すほ
ど、Ｎ型エミッタ領域５直下を流れる正孔電流も増しラ
ッチアップしやすくなるため、ＩＧＢＴは、一般に、 Ｉlat ＞ＩCE(sat)MAX となるよう設計される。ここでＩlat はラッチアップが
回避できる限界の主電流、ＩCE(sat)MAXは実使用の最大
ゲート電圧における飽和電流である。
ど、Ｎ型エミッタ領域５直下を流れる正孔電流も増しラ
ッチアップしやすくなるため、ＩＧＢＴは、一般に、 Ｉlat ＞ＩCE(sat)MAX となるよう設計される。ここでＩlat はラッチアップが
回避できる限界の主電流、ＩCE(sat)MAXは実使用の最大
ゲート電圧における飽和電流である。
【００１３】図５に示す断続エミッタ構造のＩＧＢＴ
は、Ｎ型エミッタ領域５が、Ｐ型ベース領域４内に所定
の間隔をもって、複数に分離されて形成されているた
め、Ｐ型ベース領域４を流れる正孔電流は、Ｎ型エミッ
タ領域５の直下とエミッタ領域相互間の領域とに分割さ
れる。このため、エミッタ領域相互間の領域のＰ型ベー
ス領域４の横方向抵抗は、表面のエミッタ領域が削除さ
れていることによりエミッタ直下と比べ低抵抗とするこ
とができる。
は、Ｎ型エミッタ領域５が、Ｐ型ベース領域４内に所定
の間隔をもって、複数に分離されて形成されているた
め、Ｐ型ベース領域４を流れる正孔電流は、Ｎ型エミッ
タ領域５の直下とエミッタ領域相互間の領域とに分割さ
れる。このため、エミッタ領域相互間の領域のＰ型ベー
ス領域４の横方向抵抗は、表面のエミッタ領域が削除さ
れていることによりエミッタ直下と比べ低抵抗とするこ
とができる。
【００１４】これにより、この従来技術によるＩＧＢＴ
は、Ｉlat を高くすることができ、ラッチアップの発生
を抑制することができる。また、この従来技術は、エミ
ッタが連続的に形成される場合に比較して、実効的なチ
ャネル幅も若干減少させることができ、ＩCE(sat)MAXを
小さくすることができるので、短絡耐量の向上にも効果
のあるものである。
は、Ｉlat を高くすることができ、ラッチアップの発生
を抑制することができる。また、この従来技術は、エミ
ッタが連続的に形成される場合に比較して、実効的なチ
ャネル幅も若干減少させることができ、ＩCE(sat)MAXを
小さくすることができるので、短絡耐量の向上にも効果
のあるものである。
【００１５】なお、この種のＩＧＢＴに関する従来技術
として、例えば、特開昭６１−１６４２６３号公報等に
記載された技術が知られている。
として、例えば、特開昭６１−１６４２６３号公報等に
記載された技術が知られている。
【００１６】
【発明が解決しようとする課題】前述した従来技術によ
るＩＧＢＴは、前述のような構成を持つことにより、短
絡耐量、ラッチアップ耐量を改善することのできるもの
であるが、インバータ装置等の負荷短絡が想定される分
野への実用に適するには充分な短絡耐量及びラッチアッ
プ耐量を得ることができないという問題点を有してい
る。
るＩＧＢＴは、前述のような構成を持つことにより、短
絡耐量、ラッチアップ耐量を改善することのできるもの
であるが、インバータ装置等の負荷短絡が想定される分
野への実用に適するには充分な短絡耐量及びラッチアッ
プ耐量を得ることができないという問題点を有してい
る。
【００１７】本発明の目的は、前記従来技術の問題点を
解決し、インバータ装置等の負荷短絡が想定される分野
への実使用に耐え得る高い短絡耐量、ラッチアップ耐量
を有するＩＧＢＴを提供することにある。
解決し、インバータ装置等の負荷短絡が想定される分野
への実使用に耐え得る高い短絡耐量、ラッチアップ耐量
を有するＩＧＢＴを提供することにある。
【００１８】
【課題を解決するための手段】本発明によれば前記目的
は、断続エミッタ構造を有するＩＧＢＴにおいて、選択
的に断続して形成されるエミッタ領域相互間のエミッタ
領域が形成されていない部分にゲート電極を形成しない
ようにすることにより達成される。また、前記目的は、
前記ゲート電極と一定の間隔をおいて、ベース領域上に
エミッタ電極を形成するようにすることにより達成され
る。
は、断続エミッタ構造を有するＩＧＢＴにおいて、選択
的に断続して形成されるエミッタ領域相互間のエミッタ
領域が形成されていない部分にゲート電極を形成しない
ようにすることにより達成される。また、前記目的は、
前記ゲート電極と一定の間隔をおいて、ベース領域上に
エミッタ電極を形成するようにすることにより達成され
る。
【００１９】すなわち、本発明に係るＩＧＢＴは、第１
及び第２主面を有する第１導電型の第１半導体層と、前
記第１半導体層の第１主面上に形成された第２導電型の
第２半導体層と、前記第２半導体層の表面に選択的に形
成された第１導電型の第１半導体領域と、前記第１半導
体領域の表面に選択的に分離して形成された複数の第２
導電型の第２半導体領域と、前記第２半導体層の表面と
前記第２半導体領域の表面とで挾まれた前記第１半導体
領域上に絶縁膜を介して形成された制御電極と、前記第
１及び第２半導体領域上に形成された第１主電極と、前
記第１半導体層の第２主面上に形成された第２主電極と
を備え、前記選択的に分離して形成された複数の第２導
電型の第２半導体領域相互間の第２半導体領域が形成さ
れていない部分には、前記制御電極が形成されない構造
を有する。
及び第２主面を有する第１導電型の第１半導体層と、前
記第１半導体層の第１主面上に形成された第２導電型の
第２半導体層と、前記第２半導体層の表面に選択的に形
成された第１導電型の第１半導体領域と、前記第１半導
体領域の表面に選択的に分離して形成された複数の第２
導電型の第２半導体領域と、前記第２半導体層の表面と
前記第２半導体領域の表面とで挾まれた前記第１半導体
領域上に絶縁膜を介して形成された制御電極と、前記第
１及び第２半導体領域上に形成された第１主電極と、前
記第１半導体層の第２主面上に形成された第２主電極と
を備え、前記選択的に分離して形成された複数の第２導
電型の第２半導体領域相互間の第２半導体領域が形成さ
れていない部分には、前記制御電極が形成されない構造
を有する。
【００２０】また、本発明に係るＩＧＢＴは、第１及び
第２主面を有する第１導電型の第１半導体層と、前記第
１半導体層の第１主面上に形成された第２導電型の第２
半導体層と、前記第２半導体層の表面に選択的に形成さ
れた第１導電型の第１半導体領域と、前記第１半導体領
域の表面に選択的に分離して形成された複数の第２導電
型の第２半導体領域と、前記第２半導体層の表面と前記
第２半導体領域の表面とで挾まれた前記第１半導体領域
上に絶縁膜を介して形成された制御電極と、前記第１及
び第２半導体領域上に形成された第１主電極と、前記第
１半導体層の第２主面上に形成された第２主電極とを備
え、前記選択的に分離して形成された複数の第２導電型
の第２半導体領域相互間の第２半導体領域が形成されて
いない部分には前記制御電極を形成せず、前記第１主電
極を前記制御電極と所定の間隔を保って、前記第１半導
体領域上に形成した構造を有している。
第２主面を有する第１導電型の第１半導体層と、前記第
１半導体層の第１主面上に形成された第２導電型の第２
半導体層と、前記第２半導体層の表面に選択的に形成さ
れた第１導電型の第１半導体領域と、前記第１半導体領
域の表面に選択的に分離して形成された複数の第２導電
型の第２半導体領域と、前記第２半導体層の表面と前記
第２半導体領域の表面とで挾まれた前記第１半導体領域
上に絶縁膜を介して形成された制御電極と、前記第１及
び第２半導体領域上に形成された第１主電極と、前記第
１半導体層の第２主面上に形成された第２主電極とを備
え、前記選択的に分離して形成された複数の第２導電型
の第２半導体領域相互間の第２半導体領域が形成されて
いない部分には前記制御電極を形成せず、前記第１主電
極を前記制御電極と所定の間隔を保って、前記第１半導
体領域上に形成した構造を有している。
【００２１】
【作用】本発明は、従来の断続エミッタ構造を有するＩ
ＧＢＴのエミッタ領域−エミッタ領域間のゲート電極を
削除しているので、効果的にチャネル幅を減少させるこ
とができ、これにより、ＩCE(sat)MAXを確実かつ効果的
に減少させることができる。
ＧＢＴのエミッタ領域−エミッタ領域間のゲート電極を
削除しているので、効果的にチャネル幅を減少させるこ
とができ、これにより、ＩCE(sat)MAXを確実かつ効果的
に減少させることができる。
【００２２】さらに、本発明は、削除するゲート電極と
は逆に、ゲート電極が削除された部分に張り出すように
したエミッタ電極を設けているので、正孔電流を効果的
にエミッタ領域−エミッタ領域間をバイパスして流すこ
とができる、すなわち、ベース領域の横方向の抵抗を低
減することができることになり、これにより、Ｉlatを
高くすることができる。
は逆に、ゲート電極が削除された部分に張り出すように
したエミッタ電極を設けているので、正孔電流を効果的
にエミッタ領域−エミッタ領域間をバイパスして流すこ
とができる、すなわち、ベース領域の横方向の抵抗を低
減することができることになり、これにより、Ｉlatを
高くすることができる。
【００２３】本発明によれば、前述により短絡耐量、ラ
ッチアップ耐量の高いＩＧＢＴを提供することができ
る。
ッチアップ耐量の高いＩＧＢＴを提供することができ
る。
【００２４】
【実施例】以下、本発明による絶縁ゲート型バイポーラ
トランジスタの実施例を図面により詳細に説明する。
トランジスタの実施例を図面により詳細に説明する。
【００２５】図１は本発明の第１の実施例の構成を示す
平面図、図２は図１のＢ−Ｂ間断面図である。図１、図
２における図の符号は図５、図６の場合と同一である。
平面図、図２は図１のＢ−Ｂ間断面図である。図１、図
２における図の符号は図５、図６の場合と同一である。
【００２６】図示本発明の第１の実施例によるＩＧＢＴ
は、ストライプ構造のＮチャネル型ＩＧＢＴセルが複数
個並列接続された構造を有している。そして、その断面
は、図２に示すように、Ｐ型コレクタ層１（第１半導体
層）の上にＮ型バッフア層２及びＮ型エピタキシャル層
３（第２半導体層）が順次形成された構造を有してい
る。Ｎ型エピタキシャル層３の表面には、選択的にＰ型
ベース領域４が形成され、さらに、このＰ型ベース領域
４（第１半導体領域）の表面には選択的にＮ型エミッタ
領域５（第２半導体領域）が形成されている。
は、ストライプ構造のＮチャネル型ＩＧＢＴセルが複数
個並列接続された構造を有している。そして、その断面
は、図２に示すように、Ｐ型コレクタ層１（第１半導体
層）の上にＮ型バッフア層２及びＮ型エピタキシャル層
３（第２半導体層）が順次形成された構造を有してい
る。Ｎ型エピタキシャル層３の表面には、選択的にＰ型
ベース領域４が形成され、さらに、このＰ型ベース領域
４（第１半導体領域）の表面には選択的にＮ型エミッタ
領域５（第２半導体領域）が形成されている。
【００２７】Ｎ型エピタキシャル層３の表面と、Ｎ型エ
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。そして、ゲート電極７及びエミッタ電極８
は、同一ペレット内の全セルに対してそれぞれ一体化さ
れている。
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。そして、ゲート電極７及びエミッタ電極８
は、同一ペレット内の全セルに対してそれぞれ一体化さ
れている。
【００２８】そして、この本発明の第１の実施例は、ゲ
ート電極７が、図１の平面図に斜線を施して示すよう
に、所定の間隔を持って分離されて構成されているＮ型
エミッタ領域５が形成されていないエミッタ領域相互間
の上層には形成されない平面パターンとなるように構成
されている。
ート電極７が、図１の平面図に斜線を施して示すよう
に、所定の間隔を持って分離されて構成されているＮ型
エミッタ領域５が形成されていないエミッタ領域相互間
の上層には形成されない平面パターンとなるように構成
されている。
【００２９】前述のように構成される本発明の第１の実
施例において、いま、コレクタ電極９に正の電圧、エミ
ッタ電極８に負の電圧を印加した状態で、ゲート電極７
に正の電圧を印加するものとする。この場合、ゲート電
極７の下にあるＰ型ベース領域４の表面に反転層がで
き、Ｎ型ＭＯＳＦＥＴのチャネルが形成され、このチャ
ネルを通してＮ型エミッタ領域５からＮ型エピタキシャ
ル層３に電子電流が注入される。
施例において、いま、コレクタ電極９に正の電圧、エミ
ッタ電極８に負の電圧を印加した状態で、ゲート電極７
に正の電圧を印加するものとする。この場合、ゲート電
極７の下にあるＰ型ベース領域４の表面に反転層がで
き、Ｎ型ＭＯＳＦＥＴのチャネルが形成され、このチャ
ネルを通してＮ型エミッタ領域５からＮ型エピタキシャ
ル層３に電子電流が注入される。
【００３０】本発明の第１の実施例は、図１に示すよう
に、所定の間隔を持って分離されて構成されているＮ型
エミッタ領域５相互間のエミッタ−エミッタ間のゲート
電極７が削除されているため、この部分におけるＰ型ベ
ース領域４の表面１１にはチャネルが形成されない。こ
のため、前述のように各電極に電圧が印加された場合
に、Ｐ型ベース領域４内に形成されるチャネルの幅は、
Ｎ型エミッタ領域５の幅とほぼ等しいチャネル幅とな
り、電子電流の流れをチャネル領域として規定されてい
るＰ型ベース領域４の表面１０のみに制限することがで
きる。
に、所定の間隔を持って分離されて構成されているＮ型
エミッタ領域５相互間のエミッタ−エミッタ間のゲート
電極７が削除されているため、この部分におけるＰ型ベ
ース領域４の表面１１にはチャネルが形成されない。こ
のため、前述のように各電極に電圧が印加された場合
に、Ｐ型ベース領域４内に形成されるチャネルの幅は、
Ｎ型エミッタ領域５の幅とほぼ等しいチャネル幅とな
り、電子電流の流れをチャネル領域として規定されてい
るＰ型ベース領域４の表面１０のみに制限することがで
きる。
【００３１】このため、前述した本発明の第１の実施例
は、実使用の最大ゲート電圧での飽和電流ＩCE(sat)MAX
を低下させることができ、短絡耐量、ラッチアップ耐量
の向上を図ることができる。
は、実使用の最大ゲート電圧での飽和電流ＩCE(sat)MAX
を低下させることができ、短絡耐量、ラッチアップ耐量
の向上を図ることができる。
【００３２】このことは、図５、図６により説明した従
来技術が、所定の間隔を持って分離されて構成されてい
るＮ型エミッタ領域５相互間のエミッタ−エミッタ間に
もゲート電極が存在していたため、この間のＰ型ベース
領域４の表面１１に発生したチャネル領域を介して、平
面的な横広がりをもって電子電流が流れ、エミッタ−エ
ミッタ間距離をチャネル長に対して大きく取らないと実
質的な電子電流を減少させることができず、従って、Ｉ
CE(sat)MAXを効果的に低減することができなかったたこ
とを考慮すると、よく判ることである。
来技術が、所定の間隔を持って分離されて構成されてい
るＮ型エミッタ領域５相互間のエミッタ−エミッタ間に
もゲート電極が存在していたため、この間のＰ型ベース
領域４の表面１１に発生したチャネル領域を介して、平
面的な横広がりをもって電子電流が流れ、エミッタ−エ
ミッタ間距離をチャネル長に対して大きく取らないと実
質的な電子電流を減少させることができず、従って、Ｉ
CE(sat)MAXを効果的に低減することができなかったたこ
とを考慮すると、よく判ることである。
【００３３】図３は本発明の第２の実施例の構成を示す
平面図、図４は図４のＡ−Ａ断面図であり、図の符号は
図１、図２の場合と同一である。
平面図、図４は図４のＡ−Ａ断面図であり、図の符号は
図１、図２の場合と同一である。
【００３４】この本発明の第２の実施例も第１の実施例
と同様にストライプ構造を有するＩＧＢＴであり、その
断面構造は、第１の実施例の場合と実質的に同一であ
る。
と同様にストライプ構造を有するＩＧＢＴであり、その
断面構造は、第１の実施例の場合と実質的に同一であ
る。
【００３５】すなわち、その断面は、図４に示すよう
に、Ｐ型コレクタ層１の上にＮ型バッフア層２及びＮ型
エピタキシャル層３が順次形成された構造を有してい
る。そして、Ｎ型エピタキシャル層３の表面には、選択
的にＰ型ベース領域４が形成され、さらに、このＰ型ベ
ース領域４の表面には選択的にＮ型エミッタ領域５が形
成されている。
に、Ｐ型コレクタ層１の上にＮ型バッフア層２及びＮ型
エピタキシャル層３が順次形成された構造を有してい
る。そして、Ｎ型エピタキシャル層３の表面には、選択
的にＰ型ベース領域４が形成され、さらに、このＰ型ベ
ース領域４の表面には選択的にＮ型エミッタ領域５が形
成されている。
【００３６】Ｎ型エピタキシャル層３の表面と、Ｎ型エ
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。そして、ゲート電極７及びエミッタ電極８
は、同一ペレット内の全セルに対してそれぞれ一体化さ
れている。
ミッタ領域５の表面で挾まれたＰ型ベース領域４の表面
付近１０は、チャネル領域として規定されている。チャ
ネル領域上には、ゲート絶縁膜６を介してポリシリコン
からなるゲート電極７が形成されている。また、Ｐ型ベ
ース領域４とＮ型エミッタ領域５との両方に電気的に接
続するようにエミッタ電極８が形成され、Ｐ型コレクタ
層１に電気的に接続するようにコレクタ電極９が形成さ
れている。そして、ゲート電極７及びエミッタ電極８
は、同一ペレット内の全セルに対してそれぞれ一体化さ
れている。
【００３７】そして、この本発明の第２の実施例は、ゲ
ート電極７が、図１の場合と同様に、図４の平面図に斜
線を施して示すように、所定の間隔を持って分離されて
構成されているＮ型エミッタ領域５が形成されていない
エミッタ−エミッタ間には形成されない平面パターンと
なるように構成されている。
ート電極７が、図１の場合と同様に、図４の平面図に斜
線を施して示すように、所定の間隔を持って分離されて
構成されているＮ型エミッタ領域５が形成されていない
エミッタ−エミッタ間には形成されない平面パターンと
なるように構成されている。
【００３８】このため、図３、図４に示す本発明の第２
の実施例は、図１の場合と同様に、ＩCE(sat)MAXを低減
することができる。
の実施例は、図１の場合と同様に、ＩCE(sat)MAXを低減
することができる。
【００３９】そして、本発明の第２の実施例は、第１の
実施例の構造に加え、エミッタ電極８の平面パターンを
工夫して、ラッチアップが回避できる限界の主電流Ｉla
t を高くし、ＩＧＢＴのラッチアップ耐量の向上を図っ
たものである。
実施例の構造に加え、エミッタ電極８の平面パターンを
工夫して、ラッチアップが回避できる限界の主電流Ｉla
t を高くし、ＩＧＢＴのラッチアップ耐量の向上を図っ
たものである。
【００４０】すなわち、前述したラッチアップ発生のメ
カニズムで説明した通り、正孔電流が流れるＰ型ベース
領域４内の横方向抵抗ＲＢを小さくすることがラッチア
ップ耐量向上には重要である。断続エミッタ構造とする
ことにより正孔電流の一部はエミッタ−エミッタ間をバ
イパスしてながれるようになりＲＢを低下させることが
できるが、この場合にも、横方向抵抗ＲＢは、エミッタ
領域−エミッタ領域間距離とベース領域のシート抵抗と
により制約を受けていた。
カニズムで説明した通り、正孔電流が流れるＰ型ベース
領域４内の横方向抵抗ＲＢを小さくすることがラッチア
ップ耐量向上には重要である。断続エミッタ構造とする
ことにより正孔電流の一部はエミッタ−エミッタ間をバ
イパスしてながれるようになりＲＢを低下させることが
できるが、この場合にも、横方向抵抗ＲＢは、エミッタ
領域−エミッタ領域間距離とベース領域のシート抵抗と
により制約を受けていた。
【００４１】そこで、本発明の第２の実施例は、図３に
示すように、エミッタ電極８を、ゲート電極７と電極間
の絶縁に必要な所定の距離を保ちながら、Ｐ型ベース領
域４上に設けて構成した。これにより、本発明の第２の
実施例は、特に、ベース領域のシート抵抗の制約を受け
ることなく正孔電流を、効果的にエミッタ領域−エミッ
タ領域間をバイパスして流すことができ、ベース領域の
横方向抵抗を低減して、Ｉlat を高くすることが可能と
なる。
示すように、エミッタ電極８を、ゲート電極７と電極間
の絶縁に必要な所定の距離を保ちながら、Ｐ型ベース領
域４上に設けて構成した。これにより、本発明の第２の
実施例は、特に、ベース領域のシート抵抗の制約を受け
ることなく正孔電流を、効果的にエミッタ領域−エミッ
タ領域間をバイパスして流すことができ、ベース領域の
横方向抵抗を低減して、Ｉlat を高くすることが可能と
なる。
【００４２】一例として、エミッタ幅Ｗとエミッタ間距
離Ｄとを１：１とし、ベース領域の深さ＝６μｍ、ベー
ス領域のシート抵抗＝２００Ω／□、エミッタ層の深さ
＝１μｍ、エミッタ直下のベース領域のシート抵抗＝５
００Ω／□、エミッタ電極の張出し長さをＬ１、その幅
をＬ４、エミッタ電極とエミッタ端までの距離をＬ２、
エミッタ電極とベース領域先端までの距離をＬ３とし、
Ｗ＝Ｄ＝Ｌ１＝Ｌ２＝１０μｍ、Ｌ３＝１５μｍ、Ｌ４
＝６μｍとして形成したＩＧＢＴについてみると、エミ
ッタ電極に張出しを設けない従来技術の場合、等価的な
ベース領域の横方向抵抗ＲＢが約２００Ωであるのに対
して、エミッタ電極に張出しを設けた本発明の第２の実
施例の場合、等価的なベース領域の横方向抵抗ＲＢを約
６０Ωとすることができた。
離Ｄとを１：１とし、ベース領域の深さ＝６μｍ、ベー
ス領域のシート抵抗＝２００Ω／□、エミッタ層の深さ
＝１μｍ、エミッタ直下のベース領域のシート抵抗＝５
００Ω／□、エミッタ電極の張出し長さをＬ１、その幅
をＬ４、エミッタ電極とエミッタ端までの距離をＬ２、
エミッタ電極とベース領域先端までの距離をＬ３とし、
Ｗ＝Ｄ＝Ｌ１＝Ｌ２＝１０μｍ、Ｌ３＝１５μｍ、Ｌ４
＝６μｍとして形成したＩＧＢＴについてみると、エミ
ッタ電極に張出しを設けない従来技術の場合、等価的な
ベース領域の横方向抵抗ＲＢが約２００Ωであるのに対
して、エミッタ電極に張出しを設けた本発明の第２の実
施例の場合、等価的なベース領域の横方向抵抗ＲＢを約
６０Ωとすることができた。
【００４３】すなわち、本発明の第２の実施例は、従来
技術に比較して、ＲＢを１／３以下、Ｉlat を３倍以上
に高くすることができた。
技術に比較して、ＲＢを１／３以下、Ｉlat を３倍以上
に高くすることができた。
【００４４】前述した本発明の第２の実施例は、所定の
間隔を持って分離されて構成されているＮ型エミッタ領
域５が形成されていないエミッタ領域−エミッタ領域間
にゲート電極７を形成せず、この部分にまでエミッタ電
極８を形成したものであるが、エミッタ領域−エミッタ
領域間のＰ型ベース領域４内にエミッタ電極８に代り、
高濃度のＰ型領域を設けるようにすることができ、これ
によっても、同様な効果を得ることができる。
間隔を持って分離されて構成されているＮ型エミッタ領
域５が形成されていないエミッタ領域−エミッタ領域間
にゲート電極７を形成せず、この部分にまでエミッタ電
極８を形成したものであるが、エミッタ領域−エミッタ
領域間のＰ型ベース領域４内にエミッタ電極８に代り、
高濃度のＰ型領域を設けるようにすることができ、これ
によっても、同様な効果を得ることができる。
【００４５】なお、前述した本発明の第１、第２の実施
例は、Ｎチャネル型のＩＧＢＴを例として説明したが、
本発明は、Ｐチャネル型ＩＧＢＴに対しても同様に適用
することができる。さらに、前述した本発明の第１、第
２の実施例は、ＩＧＢＴのセル構造がストライプ構造で
あるとして説明したが、本発明は、ＩＧＢＴのセル構造
が多角形の構造の場合にも同様に適用することができ
る。
例は、Ｎチャネル型のＩＧＢＴを例として説明したが、
本発明は、Ｐチャネル型ＩＧＢＴに対しても同様に適用
することができる。さらに、前述した本発明の第１、第
２の実施例は、ＩＧＢＴのセル構造がストライプ構造で
あるとして説明したが、本発明は、ＩＧＢＴのセル構造
が多角形の構造の場合にも同様に適用することができ
る。
【００４６】次に、前述のように構成される本発明の実
施例によるＩＧＢＴを使用した半導体回路の例を説明す
る。
施例によるＩＧＢＴを使用した半導体回路の例を説明す
る。
【００４７】図７は本発明によるＩＧＢＴを他励式イン
バータに適用した半導体回路一例を示す図である。図７
において、Ｅは直流電源、Ｌは直流リアクトル、ＶＲ、
ＶＳ、ＶＴは３相の交流電圧、Ｔ１、Ｔ３、Ｔ５は上ア
ームのスイッチ群、Ｔ２、Ｔ４、Ｔ６は下アームのスイ
ッチ群、１００は本発明によるＩＧＢＴである。
バータに適用した半導体回路一例を示す図である。図７
において、Ｅは直流電源、Ｌは直流リアクトル、ＶＲ、
ＶＳ、ＶＴは３相の交流電圧、Ｔ１、Ｔ３、Ｔ５は上ア
ームのスイッチ群、Ｔ２、Ｔ４、Ｔ６は下アームのスイ
ッチ群、１００は本発明によるＩＧＢＴである。
【００４８】図７に示す他励式インバータは、各スイッ
チとして、ＩＧＢＴ１００を１個、あるいは、複数直列
接続して用いて構成されている。このインバータは、本
発明のＩＧＢＴによるスイッチを３相ブリッジ構成の回
路とすることにより、直流電源Ｅを３相の交流電圧Ｖ
Ｒ、ＶＳ、ＶＴに変換することができる。
チとして、ＩＧＢＴ１００を１個、あるいは、複数直列
接続して用いて構成されている。このインバータは、本
発明のＩＧＢＴによるスイッチを３相ブリッジ構成の回
路とすることにより、直流電源Ｅを３相の交流電圧Ｖ
Ｒ、ＶＳ、ＶＴに変換することができる。
【００４９】前述では、本発明のＩＧＢＴを用いてイン
バータを構成した例について説明したが、本発明のＩＧ
ＢＴは、これに限らず各種の電力変換装置に使用するこ
とができる。
バータを構成した例について説明したが、本発明のＩＧ
ＢＴは、これに限らず各種の電力変換装置に使用するこ
とができる。
【００５０】
【発明の効果】以上説明したように本発明よれば、断続
エミッタ構造のＩＧＢＴにおいて、エミッタ−エミッタ
間とエピタキシャル層とが対向するするベース領域上の
ゲート電極を削除したことにより、効果的にチャネル幅
を減少させることができ、実使用の最大ゲート電圧にお
ける飽和電流ＩCE(sat)MAXを確実かつ効果的に減少させ
ることができ、これにより、短絡耐量、ラッチアップ耐
量の向上を図ることができる。
エミッタ構造のＩＧＢＴにおいて、エミッタ−エミッタ
間とエピタキシャル層とが対向するするベース領域上の
ゲート電極を削除したことにより、効果的にチャネル幅
を減少させることができ、実使用の最大ゲート電圧にお
ける飽和電流ＩCE(sat)MAXを確実かつ効果的に減少させ
ることができ、これにより、短絡耐量、ラッチアップ耐
量の向上を図ることができる。
【００５１】また、本発明によれば、削除したゲート電
極とは逆に張り出すようにしたエミッタ電極により、正
孔電流を効果的にエミッタ−エミッタ間をバイパスして
流すことができ、ベース領域の横方向抵抗を低減するこ
とができ、これにより、ラッチアップが回避できる限界
の主電流Ｉlat を高くすることができるので、短絡耐
量、ラッチアップ耐量の向上を図ることができる。
極とは逆に張り出すようにしたエミッタ電極により、正
孔電流を効果的にエミッタ−エミッタ間をバイパスして
流すことができ、ベース領域の横方向抵抗を低減するこ
とができ、これにより、ラッチアップが回避できる限界
の主電流Ｉlat を高くすることができるので、短絡耐
量、ラッチアップ耐量の向上を図ることができる。
【図１】本発明の第１の実施例の構成を示す平面図であ
る。
る。
【図２】図１のＢ−Ｂ間断面図である。
【図３】本発明の第２の実施例の構成を示す平面図であ
る。
る。
【図４】図４のＡ−Ａ断面図である。
【図５】従来技術の構成を示す平面図である。
【図６】図５のＣ−Ｃ断面図である。
【図７】本発明によるＩＧＢＴを使用した半導体回路の
一例を示す図である。
一例を示す図である。
１ Ｐ型コレクタ層 ２ Ｎ型バッフア層 ３ Ｎ型エピタキシャル層 ４ Ｐ型ベース領域 ５ Ｎ型エミッタ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ エミッタ電極 ９ コレクタ電極
Claims (7)
- 【請求項１】 断続エミッタ構造を有する絶縁ゲート型
バイポーラトランジスタにおいて、選択的に断続して形
成されるエミッタ領域相互間のエミッタ領域が形成され
ていない領域にはゲート電極が形成されていないことを
特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】 前記ゲート電極と一定の間隔を保ってベ
ース領域上にエミッタ電極が形成されることを特徴とす
る請求項１記載の絶縁ゲート型バイポーラトランジス
タ。 - 【請求項３】 断続エミッタ構造を有する絶縁ゲート型
バイポーラトランジスタにおいて、選択的に断続して形
成されるエミッタ領域相互間のエミッタ領域が形成され
ていない領域が、トランジスタのチャネルとして動作し
ないことを特徴とする絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項４】 第１及び第２主面を有する第１導電型の
第１半導体層と、前記第１半導体層の第１主面上に形成
された第２導電型の第２半導体層と、前記第２半導体層
の表面に選択的に形成された第１導電型の第１半導体領
域と、前記第１半導体領域の表面に選択的に分離して形
成された複数の第２導電型の第２半導体領域と、前記第
２半導体層の表面と前記第２半導体領域の表面とで挾ま
れた前記第１半導体領域上に絶縁膜を介して形成された
制御電極と、前記第１及び第２半導体領域上に形成され
た第１主電極と、前記第１半導体層の第２主面上に形成
された第２主電極とを備えた絶縁ゲート型バイポーラト
ランジスタにおいて、前記選択的に分離して形成された
複数の第２導電型の第２半導体領域相互間の第２半導体
領域が形成されていない部分には、前記制御電極が形成
されないことを特徴とする絶縁ゲート型バイポーラトラ
ンジスタ。 - 【請求項５】 前記制御電極が形成されない部分の前記
第１半導体領域表面に、該第１半導体領域と同一導電型
の高濃度領域を形成したことを特徴とする請求項４記載
の絶縁ゲート型バイポーラトランジスタ。 - 【請求項６】 第１及び第２主面を有する第１導電型の
第１半導体層と、前記第１半導体層の第１主面上に形成
された第２導電型の第２半導体層と、前記第２半導体層
の表面に選択的に形成された第１導電型の第１半導体領
域と、前記第１半導体領域の表面に選択的に分離して形
成された複数の第２導電型の第２半導体領域と、前記第
２半導体層の表面と前記第２半導体領域の表面とで挾ま
れた前記第１半導体領域上に絶縁膜を介して形成された
制御電極と、前記第１及び第２半導体領域上に形成され
た第１主電極と、前記第１半導体層の第２主面上に形成
された第２主電極とを備えた絶縁ゲート型バイポーラト
ランジスタにおいて、前記選択的に分離して形成された
複数の第２導電型の第２半導体領域相互間の第２半導体
領域が形成されていない部分には前記制御電極を形成せ
ず、前記第１主電極を前記制御電極と所定の間隔を保っ
て前記第１半導体領域上に形成したことを特徴とする絶
縁ゲート型バイポーラトランジスタ。 - 【請求項７】 請求項１ないし６のうち１記載の絶縁ゲ
ート型バイポーラトランジスタを使用して構成したこと
を特徴とする電力変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1405292A JPH05206469A (ja) | 1992-01-29 | 1992-01-29 | 絶縁ゲート型バイポーラトランジスタ |
| DE19934301947 DE4301947A1 (en) | 1992-01-29 | 1993-01-25 | Insulated gate bipolar transistor - has high short-circuit resistance and latch-up resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1405292A JPH05206469A (ja) | 1992-01-29 | 1992-01-29 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206469A true JPH05206469A (ja) | 1993-08-13 |
Family
ID=11850324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1405292A Pending JPH05206469A (ja) | 1992-01-29 | 1992-01-29 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05206469A (ja) |
| DE (1) | DE4301947A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817274B1 (en) * | 1996-07-05 | 2004-02-11 | STMicroelectronics S.r.l. | Asymmetric MOS technology power device |
| DE19654113A1 (de) * | 1996-12-23 | 1998-06-25 | Asea Brown Boveri | Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements |
| DE19808154A1 (de) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri | Bipolartransistor mit isolierter Gateelektrode |
| JP2002505525A (ja) | 1998-02-27 | 2002-02-19 | アーベーベー （シュヴァイツ） アクチェンゲゼルシャフト | 絶縁ゲートバイポーラトランジスタ |
| DE102018113145B4 (de) * | 2018-06-01 | 2020-06-04 | Infineon Technologies Ag | Gleichrichtereinrichtung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963951A (en) * | 1985-11-29 | 1990-10-16 | General Electric Company | Lateral insulated gate bipolar transistors with improved latch-up immunity |
| US4779123A (en) * | 1985-12-13 | 1988-10-18 | Siliconix Incorporated | Insulated gate transistor array |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| DE69029180T2 (de) * | 1989-08-30 | 1997-05-22 | Siliconix Inc | Transistor mit Spannungsbegrenzungsanordnung |
| JP2650519B2 (ja) * | 1991-07-25 | 1997-09-03 | 株式会社日立製作所 | 横型絶縁ゲートトランジスタ |
-
1992
- 1992-01-29 JP JP1405292A patent/JPH05206469A/ja active Pending
-
1993
- 1993-01-25 DE DE19934301947 patent/DE4301947A1/de not_active Withdrawn
Also Published As
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|---|---|
| DE4301947A1 (en) | 1993-08-05 |
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