JP3727827B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3727827B2 JP3727827B2 JP2000141914A JP2000141914A JP3727827B2 JP 3727827 B2 JP3727827 B2 JP 3727827B2 JP 2000141914 A JP2000141914 A JP 2000141914A JP 2000141914 A JP2000141914 A JP 2000141914A JP 3727827 B2 JP3727827 B2 JP 3727827B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor substrate
- contact
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 248
- 239000000758 substrate Substances 0.000 claims description 234
- 239000012535 impurity Substances 0.000 claims description 205
- 229910021332 silicide Inorganic materials 0.000 claims description 63
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 63
- 238000002347 injection Methods 0.000 description 43
- 239000007924 injection Substances 0.000 description 43
- 229910015900 BF3 Inorganic materials 0.000 description 40
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 40
- 229910052796 boron Inorganic materials 0.000 description 40
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 40
- 238000005468 ion implantation Methods 0.000 description 38
- 238000009792 diffusion process Methods 0.000 description 26
- 229910052782 aluminium Inorganic materials 0.000 description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 25
- 230000001133 acceleration Effects 0.000 description 24
- 239000012299 nitrogen atmosphere Substances 0.000 description 24
- 238000000034 method Methods 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- GUNJVIDCYZYFGV-UHFFFAOYSA-K antimony trifluoride Chemical compound F[Sb](F)F GUNJVIDCYZYFGV-UHFFFAOYSA-K 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- -1 for example Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、電極コンタクト部に使用される。
【０００２】
【従来の技術】
従来、半導体装置の電極コンタクト部は、半導体層内に形成される不純物層とこの不純物層にコンタクトする電極（例えば、アルミニウムなどの金属）とから構成される。ここで、不純物層は、低コストなどの目的からイオン注入により形成されることが多い。
【０００３】
ところで、電極コンタクト部においては、電極と不純物層のコンタクト抵抗を下げることが重要となる。コンタクト抵抗を下げるためには、一般には、不純物層の不純物濃度を高くすればよい。
【０００４】
しかし、イオン注入により不純物層を形成する場合、不純物層の濃度プロファイルは、ピークを持った曲線となる。そして、このピークは、半導体層の内部に位置し、半導体層の表面濃度は、ピーク濃度よりも低い値になる。特に、縦型パワーデバイス、例えば、ＩＧＢＴにおいては、半導体層の一面側にＭＯＳ構造を形成した後に、半導体層の他面側に不純物層が形成される場合がある。このとき、半導体層の他面側の不純物層に関しては、高温、長時間のアニールを行うことができず、結果として、不純物層のピーク濃度と表面濃度の差が大きくなり、十分に、コンタクト抵抗を下げることができない。
【０００５】
また、例えば、図１３に示すようなＩＧＢＴにおいては、電極コンタクト部におけるコンタクト抵抗を下げると共に、ターンオフを高速に行うためにターンオフ時に不純物層（Ｐ＋型エミッタ層）２からｎ型ベース層１へのキャリア注入を速やかに阻止することが必要である。
【０００６】
しかし、電極コンタクト部（不純物層２とアノード電極３のコンタクト部）のコンタクト抵抗を下げるためには、不純物層２の不純物濃度を上げなければならない。一方、ターンオフを高速にするためには、不純物層２の不純物濃度を下げ、かつ、不純物層２の深さを浅くし、不純物層２からｎ型ベース層１へのキャリア注入効率を低下させなければならない。
【０００７】
つまり、電極コンタクト部の不純物層２の不純物濃度に関しては、コンタクト抵抗の低減とターンオフの高速化（キャリア注入効率の低減）は、トレードオフの関係にあるため、両目的を同時に達成することができない。
【０００８】
【発明が解決しようとする課題】
本発明は、上記欠点を解決するためになされたもので、その目的は、第一に、イオン注入により不純物層を形成する場合であっても、コンタクト抵抗を十分に下げることができる電極コンタクト部を提供すること、第二に、ＩＧＢＴにおいては、コンタクト抵抗の低減とキャリア注入効率の低減を同時に達成できる電極コンタクト部を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一面側に形成され、前記半導体基板の表面から１．０μｍ以下の厚さを有する第２導電型の不純物層と、前記不純物層内に形成され、前記半導体基板の表面から０．２μｍ以下の厚さを有し、前記不純物層の厚さよりも薄く、前記不純物層の不純物濃度よりも濃い第２導電型のコンタクト層と、前記コンタクト層上に形成される第１電極とを備える。
【００１０】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一面側に形成される第２導電型の不純物層と、前記不純物層内に形成され、前記不純物層の厚さよりも薄く、前記不純物層の不純物濃度よりも濃い第２導電型のコンタクト層と、前記コンタクト層上に形成される第１電極と、前記第１電極と前記コンタクト層の間に形成されるシリサイド層とを備え、前記シリサイド層の前記コンタクト層側の面は、前記コンタクト層の濃度プロファイルのピーク位置に実質的に一致している。
【００１１】
前記不純物層は、前記不純物層から前記半導体基板へキャリアを注入することを目的に設けられ、前記コンタクト層は、前記第１電極と前記不純物層のコンタクト抵抗を下げることを目的に設けられ、前記キャリアの注入に寄与しない。
【００１２】
本発明の半導体装置は、さらに、前記半導体基板の他面側に形成される第２電極を備え、前記第１電極と前記第２電極の間に電流が流れるデバイスを対象とする。例えば、本発明の半導体装置は、ＩＧＢＴに適用される。
【００１３】
前記不純物層は、前記半導体基板の表面から１．０μｍ以下の厚さを有する。また。前記コンタクト層は、前記半導体基板の表面から０．２μｍ以下の厚さを有する。前記シリサイド層は、前記半導体基板の表面から０．２μｍ以下の厚さを有し、前記コンタクト層の厚さよりも薄い。
【００１４】
前記不純物層は、前記半導体基板の一面側の全体に形成されていても、又は、前記半導体基板の一面側の一部分に形成されていてもよい。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００１６】
［Ａ］ 第１実施の形態
図１は、本発明の第１実施の形態に関わる半導体装置の電極コンタクト部を示している。
【００１７】
ｎ型半導体基板１内には、ｐ型不純物層２が形成される。ｎ型半導体基板１は、ｎ型不純物、例えば、リン（Ｐ）を含み、その濃度プロファイルは、１０１４ｃｍ−３程度で、かつ、概ね一定となっている。ｐ型不純物層２は、半導体基板１の表面領域に形成され、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ型不純物層２の深さは、半導体基板１の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００１８】
ｐ型不純物層２内には、ｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４上には、電極３が形成される。ｐ＋型コンタクト層４は、ｐ型不純物層２と電極３の間に配置され、ｐ型不純物層２よりも高い不純物濃度を有する。例えば、ｐ＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。電極３は、例えば、アルミニウムから構成される。
【００１９】
このような電極コンタクト構造によれば、まず、ｐ型不純物層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極（アノード電極）に適用した場合には、ターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００２０】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００２１】
また、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【００２２】
このように、本発明に関わる電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００２３】
なお、上述の実施の形態では、半導体基板１がｎ型であり、不純物層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、不純物層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００２４】
次に、図１に示す電極コンタクト部の製造方法について説明する。
【００２５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。イオン注入法により、半導体基板１内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．８μｍのｐ型不純物層（例えば、ｐ型エミッタ層）２が形成される。
【００２６】
次に、イオン注入法により、半導体基板１内のｐ型不純物層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．１６μｍのｐ＋型コンタクト層４が形成される。
【００２７】
ｐ＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋型コンタクト層４を提供できる。
【００２８】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ型不純物層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００２９】
次に、例えば、弗化アンチモンを用いて、半導体基板１の表面部、即ち、ｐ＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋型コンタクト層４上に、アルミニウムなどの金属から構成される電極３を形成する。
【００３０】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋型コンタクト層４内に拡散させ、電極３とｐ＋型コンタクト層４のコンタクト抵抗を低減させる。
【００３１】
以上の製造方法により、本発明に関わる電極コンタクト部が完成する。
【００３２】
本発明の電極コンタクト構造では、キャリア注入効率は、ｐ型不純物層２の深さ及び不純物濃度により概ね決定される。本例では、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極に適用した場合には、ターンオフ時におけるキャリア注入効率を低減することができ、ターンオフを高速化することができる。
【００３３】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。また、ｐ＋型コンタクト層４の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【００３４】
［Ｂ］ 第２実施の形態
上述の第１実施の形態に関わる電極コンタクト部では、ｐ型不純物層２を、十分に浅く（１．０μｍ以下）、かつ、低濃度（１０１７〜１０１８ｃｍ−３）にし、さらに、ｐ型不純物層２と電極３との間に、十分に濃い（１０１９ｃｍ−３程度）ｐ＋型コンタクト層４を配置し、コンタクト抵抗の低減とキャリア注入効率の低減を達成した。
【００３５】
しかし、イオン注入によりｐ＋型コンタクト層４を形成する場合には、その表面濃度は、濃度プロファイルのピーク値よりも低くなる。これでは、電極コンタクト部におけるコンタクト抵抗を、十分に下げることができない。
【００３６】
そこで、本実施の形態では、電極３とｐ＋型コンタクト層４との間にシリサイド層５を形成する。
【００３７】
なお、本発明は、シリサイド層５を設ける点に特徴を有するのではなく、シリサイド層５の半導体基板１の表面からの深さ、具体的には、シリサイド層５の半導体基板１の表面からの深さとｐ＋型コンタクト層４の濃度プロファイルのピーク値との関係に特徴を有する。
【００３８】
以下、具体的に、本発明の第２実施の形態に関わる半導体装置の電極コンタクト部について説明する。
【００３９】
図２は、本発明の第２実施の形態に関わる半導体装置の電極コンタクト部を示している。
【００４０】
ｎ型半導体基板１内には、ｐ型不純物層２が形成される。ｎ型半導体基板１は、ｎ型不純物、例えば、リン（Ｐ）を含み、その濃度プロファイルは、１０１４ｃｍ−３程度で、かつ、概ね一定となっている。ｐ型不純物層２は、半導体基板１の表面領域に形成され、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ型不純物層２の深さは、半導体基板１の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００４１】
ｐ型不純物層２内には、ｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４上には、電極３が形成される。ｐ＋型コンタクト層４は、ｐ型不純物層２と電極３の間に配置され、ｐ型不純物層２よりも高い不純物濃度を有する。例えば、ｐ＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。電極３は、例えば、アルミニウムから構成される。
【００４２】
さらに、本例では、電極３とｐ＋型コンタクト層４の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【００４３】
シリサイド層５の半導体基板１表面からの深さは、ｐ＋型コンタクト層４の半導体基板１表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋型コンタクト層４の深さが半導体基板１の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の表面から０．２μｍ以下に設定される。
【００４４】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋型コンタクト層４の最も低抵抗な部分（濃度プロファイルのピーク位置）と電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【００４５】
このような電極コンタクト構造によれば、まず、ｐ型不純物層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極（アノード電極）に適用した場合には、ターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００４６】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００４７】
また、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、電極３とｐ＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【００４８】
なお、図１２は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置が半導体基板１の表面から０．０４μｍである場合のシリサイド層５の厚さ（半導体基板１の表面からの深さ）とコレクタ−エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）との関係を示している。
【００４９】
同図によれば、シリサイド層５の底面の位置（厚さ）が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致する場合、即ち、０．０４μｍである場合に、コレクタ−エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）が最も小さくなることが分かる。これは、シリサイド層５の底面の位置（厚さ）が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するときに、コンタクト抵抗が最も低くなることを意味している。
【００５０】
このように、本発明に関わる電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００５１】
なお、上述の実施の形態では、半導体基板１がｎ型であり、不純物層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、不純物層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００５２】
次に、図２に示す電極コンタクト部の製造方法について説明する。
【００５３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。イオン注入法により、半導体基板１内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．８μｍのｐ型不純物層（例えば、ｐ型エミッタ層）２が形成される。
【００５４】
次に、イオン注入法により、半導体基板１内のｐ型不純物層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．１６μｍのｐ＋型コンタクト層４が形成される。
【００５５】
ｐ＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋型コンタクト層４を提供できる。
【００５６】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ型不純物層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００５７】
次に、例えば、弗化アンチモンを用いて、半導体基板１の表面部、即ち、ｐ＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋型コンタクト層４上に、アルミニウムなどの金属から構成され、厚さが約０．０５μｍの電極３を形成する。
【００５８】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、電極３を構成する原子（例えば、アルミニウム）を、半導体基板（シリコン基板）１内、即ち、ｐ＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の表面からの深さ）は、半導体基板１の表面からｐ＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【００５９】
例えば、ｐ＋型コンタクト層４の濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【００６０】
これにより、電極コンタクト部における電極３とｐ型不純物層２のコンタクト抵抗を低減させる。
【００６１】
以上の製造方法により、本発明に関わる電極コンタクト部が完成する。
【００６２】
本発明の電極コンタクト構造では、キャリア注入効率は、ｐ型不純物層２の深さ及び不純物濃度により概ね決定される。本例では、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極に適用した場合には、ターンオフ時におけるキャリア注入効率を低減することができ、ターンオフを高速化することができる。
【００６３】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。また、ｐ＋型コンタクト層４の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【００６４】
さらに、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、電極３とｐ＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗がさらに低減される。
【００６５】
【実施例】
次に、上述の第１及び第２実施の形態に関わる半導体装置の具体例、即ち、実施例について説明する。以下の実施例では、本発明の電極コンタクト部をＩＧＢＴに適用した場合について説明する。
【００６６】
まず、ＩＧＢＴについて簡単に説明する。
【００６７】
図３は、ＩＧＢＴの一般的なデバイス構造を示している。
ｎ型半導体基板（シリコン基板）１は、ｎ型ベース層となる。半導体基板１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。
【００６８】
半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００６９】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。このｐ＋型エミッタ層２は、本発明の対象となる電極コンタクト部を構成するｐ型不純物層となる。ｐ＋型エミッタ層２上には、ｐ＋型エミッタ層２にコンタクトするコレクタ電極３が形成される。
【００７０】
上述したように、ＩＧＢＴにおいては、ｐ＋型エミッタ層２とコレクタ電極３のコンタクト抵抗を低減すると共に、ｐ＋型エミッタ層２からｎ型ベース層１へのキャリア（正孔）の注入効率を低減してターンオフを高速化することが重要な課題となっている。
【００７１】
本発明の電極コンタクト構造をＩＧＢＴに適用すれば、コンタクト抵抗の低減とキャリア注入効率の低減を同時に達成することができる。
【００７２】
［Ａ］ 第１実施例
図４は、本発明の第１実施例としてのＩＧＢＴを示している。
この実施例は、上述の第１実施の形態に関わる電極コンタクト構造に対応している。
【００７３】
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００７４】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。ｐ＋型エミッタ層２は、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２の深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００７５】
ｐ＋型エミッタ層２内には、ｐ＋＋型コンタクト層４が形成され、ｐ＋＋型コンタクト層４上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４は、ｐ＋型エミッタ層２とコレクタ電極３の間に配置され、ｐ＋型エミッタ層２よりも高い不純物濃度を有する。
【００７６】
例えば、ｐ＋＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【００７７】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００７８】
また、ｐ＋型エミッタ層２とコレクタ電極３の間には、ｐ＋型エミッタ層２よりも高い不純物濃度を有するｐ＋＋型コンタクト層４が配置される。このｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００７９】
また、ｐ＋＋型コンタクト層４は、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【００８０】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００８１】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００８２】
次に、図４に示すＩＧＢＴの製造方法について説明する。
【００８３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【００８４】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍのｐ＋型エミッタ層２が形成される。
【００８５】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４が形成される。
【００８６】
ｐ＋＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４を提供できる。
【００８７】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００８８】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に、アルミニウムなどの金属から構成される電極３を形成する。
【００８９】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４のコンタクト抵抗を低減させる。
【００９０】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【００９１】
［Ｂ］ 第２実施例
図５は、本発明の第２実施例としてのＩＧＢＴを示している。
この実施例は、上述の第２実施の形態に関わる電極コンタクト構造に対応している。
【００９２】
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００９３】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。ｐ＋型エミッタ層２は、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２の深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００９４】
ｐ＋型エミッタ層２内には、ｐ＋＋型コンタクト層４が形成され、ｐ＋＋型コンタクト層４上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４は、ｐ＋型エミッタ層２とコレクタ電極３の間に配置され、ｐ＋型エミッタ層２よりも高い不純物濃度を有する。
【００９５】
例えば、ｐ＋＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【００９６】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【００９７】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４の半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４の深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【００９８】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４の最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【００９９】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１００】
また、ｐ＋型エミッタ層２とコレクタ電極３の間には、ｐ＋型エミッタ層２よりも高い不純物濃度を有するｐ＋＋型コンタクト層４が配置される。このｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【０１０１】
また、ｐ＋＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１０２】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１０３】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【０１０４】
次に、図５に示すＩＧＢＴの製造方法について説明する。
【０１０５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１０６】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍのｐ＋型エミッタ層２が形成される。
【０１０７】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４が形成される。
【０１０８】
ｐ＋＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４を提供できる。
【０１０９】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【０１１０】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に、アルミニウムなどの金属から構成される約０．０５μｍの電極３を形成する。
【０１１１】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０１１２】
例えば、ｐ＋＋型コンタクト層４の濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０１１３】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２のコンタクト抵抗を低減させる。
【０１１４】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０１１５】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１１６】
［Ｃ］ 第３実施例
本例は、図６に示すような互いに分離された複数のｐ＋型エミッタ層２Ａを有するＩＧＢＴに、上述の第１実施の形態に関わる電極コンタクト構造を適用したものである。
【０１１７】
図７は、本発明の第３実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１１８】
半導体基板１の他面側には、互いに分離された複数のｐ＋型エミッタ層２Ａが形成される。ｐ＋型エミッタ層２Ａは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ａの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ａの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１１９】
ｐ＋型エミッタ層２Ａ内には、ｐ＋＋型コンタクト層４Ａが形成され、ｐ＋＋型コンタクト層４Ａ上には、コレクタ電極３が形成される。また、半導体基板１の他面側に露出するｎ型ベース層（半導体基板）１上には、絶縁層６が形成される。従って、コレクタ電極３は、複数のｐ＋型エミッタ層２Ａに電気的に接続されるが、ｎ型ベース層１には電気的に接続されない。
【０１２０】
なお、ｐ＋＋型コンタクト層４Ａは、ｐ＋型エミッタ層２Ａとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有する。
【０１２１】
例えば、ｐ＋＋型コンタクト層４Ａは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１２２】
このような電極コンタクト構造によれば、まず、複数のｐ＋型エミッタ層２Ａは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１２３】
なお、キャリアの注入効率は、ｐ＋型エミッタ層２Ａの深さや、コンタクト比Ｗ１／Ｗ２により制御することができる。
【０１２４】
また、ｐ＋型エミッタ層２Ａとコレクタ電極３の間には、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ａが配置される。このｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ａが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ａによって、キャリア注入効率が増大することはない。
【０１２５】
また、ｐ＋＋型コンタクト層４Ａは、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【０１２６】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１２７】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ａ及びコンタクト層４Ａがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ａ及びコンタクト層４Ａをｎ型にしても、同様の効果が得られる。
【０１２８】
次に、図７に示すＩＧＢＴの製造方法について説明する。
【０１２９】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１３０】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ａが形成される。
【０１３１】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ａ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ａが形成される。
【０１３２】
ｐ＋＋型コンタクト層４Ａは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ａを提供できる。
【０１３３】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋＋型コンタクト層４Ａを形成してもよい。
【０１３４】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ａの表面部に形成された熱酸化膜を除去する。この後、例えば、ＣＶＤ法を用いて、半導体基板１の他面側に絶縁層６を形成する。また、ＰＥＰ及びＲＩＥなどの方法を用いて、絶縁層６をパターニングし、絶縁層６に、ｐ＋＋型コンタクト層４Ａに達するコンタクトホールを形成する。この後、スパッタ法やＣＶＤ法などの方法を用いて、複数のｐ＋＋型コンタクト層４Ａにコンタクトするコレクタ電極３を形成する。
【０１３５】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４Ａ内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４Ａのコンタクト抵抗を低減させる。
【０１３６】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１３７】
［Ｄ］ 第４実施例
本例は、図６に示すような互いに分離された複数のｐ＋型エミッタ層２Ａを有するＩＧＢＴに、上述の第２実施の形態に関わる電極コンタクト構造を適用したものである。
【０１３８】
図８は、本発明の第４実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１３９】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ａが形成される。ｐ＋型エミッタ層２Ａは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ａの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ａの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１４０】
ｐ＋型エミッタ層２Ａ内には、ｐ＋＋型コンタクト層４Ａが形成され、ｐ＋＋型コンタクト層４Ａ上には、コレクタ電極３が形成される。また、半導体基板１の他面側に露出するｎ型ベース層（半導体基板）１上には、絶縁層６が形成される。従って、コレクタ電極３は、複数のｐ＋型エミッタ層２Ａに電気的に接続されるが、ｎ型ベース層１には電気的に接続されない。
【０１４１】
なお、ｐ＋＋型コンタクト層４Ａは、ｐ＋型エミッタ層２Ａとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有する。
【０１４２】
例えば、ｐ＋＋型コンタクト層４Ａは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１４３】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【０１４４】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４Ａの半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４Ａの深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【０１４５】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４Ａの最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【０１４６】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２Ａは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１４７】
なお、キャリアの注入効率は、ｐ＋型エミッタ層２Ａの深さや、コンタクト比Ｗ１／Ｗ２により制御することができる。
【０１４８】
また、ｐ＋型エミッタ層２Ａとコレクタ電極３の間には、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ａが配置される。このｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ａが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ａによって、キャリア注入効率が増大することはない。
【０１４９】
また、ｐ＋＋型コンタクト層４Ａは、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１５０】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１５１】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ａ及びコンタクト層４Ａがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ａ及びコンタクト層４Ａをｎ型にしても、同様の効果が得られる。
【０１５２】
次に、図８に示すＩＧＢＴの製造方法について説明する。
【０１５３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１５４】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ａが形成される。
【０１５５】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ａ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ａが形成される。
【０１５６】
ｐ＋＋型コンタクト層４Ａは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ａを提供できる。
【０１５７】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ａに注入し、ｐ＋＋型コンタクト層４Ａを形成してもよい。
【０１５８】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ａの表面部に形成された熱酸化膜を除去する。この後、例えば、ＣＶＤ法を用いて、半導体基板１の他面側に絶縁層６を形成する。また、ＰＥＰ及びＲＩＥなどの方法を用いて、絶縁層６をパターニングし、絶縁層６に、ｐ＋＋型コンタクト層４Ａに達するコンタクトホールを形成する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に約０．０５μｍの電極３を形成する。
【０１５９】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０１６０】
例えば、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０１６１】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２Ａのコンタクト抵抗を低減させる。
【０１６２】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０１６３】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１６４】
［Ｅ］ 第５実施例
本例は、図９に示すような、いわゆるコレクタショート型（又はアノードショート型）ＩＧＢＴに、上述の第１実施の形態に関わる電極コンタクト構造を適用したものである。
【０１６５】
図１０は、本発明の第５実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１６６】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ｂ及び複数のｎ＋型ベース層１２が形成される。ｐ＋型エミッタ層２Ｂは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ｂの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ｂの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１６７】
ｐ＋型エミッタ層２Ｂ内には、ｐ＋＋型コンタクト層４Ｂが形成され、ｐ＋＋型コンタクト層４Ｂ上には、コレクタ電極３が形成される。また、ｐ＋＋型コンタクト層４Ｂは、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有する。
【０１６８】
例えば、ｐ＋＋型コンタクト層４Ｂは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１６９】
このような電極コンタクト構造によれば、まず、複数のｐ＋型エミッタ層２Ｂは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１７０】
また、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間には、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ｂが配置される。このｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ｂが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ｂによって、キャリア注入効率が増大することはない。
【０１７１】
また、ｐ＋＋型コンタクト層４Ｂは、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【０１７２】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１７３】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ｂ及びコンタクト層４Ｂがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ｂ及びコンタクト層４Ｂをｎ型にしても、同様の効果が得られる。
【０１７４】
次に、図１０に示すＩＧＢＴの製造方法について説明する。
【０１７５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１７６】
この後、イオン注入法により、半導体基板１の他面側に、ｎ型不純物、例えば、リン（Ｐ）を注入し、かつ、熱拡散処理を行うと、半導体基板１の他面側の表面領域に、ｎ＋型ベース層１２が形成される。
【０１７７】
また、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ｂが形成される。
【０１７８】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ｂ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ｂが形成される。
【０１７９】
ｐ＋＋型コンタクト層４Ｂは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ｂを提供できる。
【０１８０】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ｂに注入し、ｐ＋＋型コンタクト層４Ｂを形成してもよい。
【０１８１】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ｂの表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、複数のｐ＋＋型コンタクト層４Ｂ及びｎ＋型ベース層１２にコンタクトするコレクタ電極３を形成する。
【０１８２】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４Ｂ内及びｎ＋型ベース層１２内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４Ｂのコンタクト抵抗並びにコレクタ電極３とｎ＋型ベース層１２のコンタクト抵抗を低減させる。
【０１８３】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１８４】
［Ｆ］ 第６実施例
本例は、図９に示すような、いわゆるコレクタショート型（アノードショート型）ＩＧＢＴに、上述の第２実施の形態に関わる電極コンタクト構造を適用したものである。
【０１８５】
図１１は、本発明の第６実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１８６】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ｂ及びｎ＋型ベース層１２が形成される。ｐ＋型エミッタ層２Ｂは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ｂの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ｂの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１８７】
ｐ＋型エミッタ層２Ｂ内には、ｐ＋＋型コンタクト層４Ｂが形成され、ｐ＋＋型コンタクト層４Ｂ上及びｎ＋型ベース層１２上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４Ｂは、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有する。
【０１８８】
例えば、ｐ＋＋型コンタクト層４Ｂは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１８９】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間並びにコレクタ電極３とｎ＋型ベース層１２の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【０１９０】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４Ｂの半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４Ｂの深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【０１９１】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４Ｂの最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【０１９２】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２Ｂは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１９３】
また、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間には、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ｂが配置される。このｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ｂが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ｂによって、キャリア注入効率が増大することはない。
【０１９４】
また、ｐ＋＋型コンタクト層４Ｂは、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４Ｂの間並びにコレクタ電極３とｎ＋型ベース層１２の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置に一致する。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１９５】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１９６】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ｂ及びコンタクト層４Ｂがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ｂ及びコンタクト層４Ｂをｎ型にしても、同様の効果が得られる。
【０１９７】
次に、図１１に示すＩＧＢＴの製造方法について説明する。
【０１９８】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１９９】
この後、イオン注入法により、半導体基板１の他面側に、ｎ型不純物、例えば、リン（Ｐ）を注入し、かつ、熱拡散処理を行うことにより、ｎ＋型ベース層１２を形成する。
【０２００】
また、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ｂが形成される。
【０２０１】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ｂ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ｂが形成される。
【０２０２】
ｐ＋＋型コンタクト層４Ｂは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ｂを提供できる。
【０２０３】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ｂに注入し、ｐ＋＋型コンタクト層４Ｂを形成してもよい。
【０２０４】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ｂの表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上及びｎ＋型ベース層１２上に約０．０５μｍの電極３を形成する。
【０２０５】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内及びｎ＋型ベース層１２内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０２０６】
例えば、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０２０７】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２Ｂのコンタクト抵抗並びにコレクタ電極３とｎ＋型ベース層１２のコンタクト抵抗を低減させる。
【０２０８】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０２０９】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０２１０】
【発明の効果】
以上、説明したように、本発明によれば、キャリア注入効率は、ｐ型不純物層（ｐ＋型エミッタ層）の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ＩＧＢＴのターンオフを高速化することができる。
【０２１１】
また、ｐ型不純物層（ｐ＋型エミッタ層）と電極の間には、ｐ型不純物層よりも高い不純物濃度を有するｐ＋型コンタクト層が配置される。このｐ＋型コンタクト層の深さは、半導体基板の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層が、ＩＧＢＴのターンオフ時におけるキャリア注入効率に影響を与えることはない。また、ｐ＋型コンタクト層の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【０２１２】
さらに、ｐ＋型コンタクト層は、十分に高い不純物濃度を有し、かつ、電極とｐ＋型コンタクト層の間には、シリサイド層が形成される。また、シリサイド層の底面の位置は、ｐ＋型コンタクト層の濃度プロファイルのピーク位置に実質的に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗がさらに低減される。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる半導体装置を示す図。
【図２】本発明の第２実施の形態に関わる半導体装置を示す図。
【図３】本発明の前提となるＩＧＢＴを示す図。
【図４】本発明の第１実施例であるＩＧＢＴを示す図。
【図５】本発明の第２実施例であるＩＧＢＴを示す図。
【図６】本発明の前提となるＩＧＢＴを示す図。
【図７】本発明の第３実施例であるＩＧＢＴを示す図。
【図８】本発明の第４実施例であるＩＧＢＴを示す図。
【図９】本発明の前提となるＩＧＢＴを示す図。
【図１０】本発明の第５実施例であるＩＧＢＴを示す図。
【図１１】本発明の第６実施例であるＩＧＢＴを示す図。
【図１２】本発明のＩＧＢＴの特性を示す図。
【図１３】本発明の前提となるＩＧＢＴを示す図。
【符号の説明】
１ ：ｎ型半導体基板（ｎ型ベース層）、
２ ：ｐ型不純物層（ｐ型エミッタ層）、
３ ：電極（コレクタ電極）、
４ ：ｐ型コンタクト層、
５ ：シリサイド層、
６，９ ：絶縁層、
７ ：ｐ型ベース層、
８ ：ｎ型エミッタ層、
１０ ：ゲート電極、
１１ ：エミッタ電極
１２ ：ｎ型コンタクト層（ｎ型ベース層）。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、電極コンタクト部に使用される。
【０００２】
【従来の技術】
従来、半導体装置の電極コンタクト部は、半導体層内に形成される不純物層とこの不純物層にコンタクトする電極（例えば、アルミニウムなどの金属）とから構成される。ここで、不純物層は、低コストなどの目的からイオン注入により形成されることが多い。
【０００３】
ところで、電極コンタクト部においては、電極と不純物層のコンタクト抵抗を下げることが重要となる。コンタクト抵抗を下げるためには、一般には、不純物層の不純物濃度を高くすればよい。
【０００４】
しかし、イオン注入により不純物層を形成する場合、不純物層の濃度プロファイルは、ピークを持った曲線となる。そして、このピークは、半導体層の内部に位置し、半導体層の表面濃度は、ピーク濃度よりも低い値になる。特に、縦型パワーデバイス、例えば、ＩＧＢＴにおいては、半導体層の一面側にＭＯＳ構造を形成した後に、半導体層の他面側に不純物層が形成される場合がある。このとき、半導体層の他面側の不純物層に関しては、高温、長時間のアニールを行うことができず、結果として、不純物層のピーク濃度と表面濃度の差が大きくなり、十分に、コンタクト抵抗を下げることができない。
【０００５】
また、例えば、図１３に示すようなＩＧＢＴにおいては、電極コンタクト部におけるコンタクト抵抗を下げると共に、ターンオフを高速に行うためにターンオフ時に不純物層（Ｐ＋型エミッタ層）２からｎ型ベース層１へのキャリア注入を速やかに阻止することが必要である。
【０００６】
しかし、電極コンタクト部（不純物層２とアノード電極３のコンタクト部）のコンタクト抵抗を下げるためには、不純物層２の不純物濃度を上げなければならない。一方、ターンオフを高速にするためには、不純物層２の不純物濃度を下げ、かつ、不純物層２の深さを浅くし、不純物層２からｎ型ベース層１へのキャリア注入効率を低下させなければならない。
【０００７】
つまり、電極コンタクト部の不純物層２の不純物濃度に関しては、コンタクト抵抗の低減とターンオフの高速化（キャリア注入効率の低減）は、トレードオフの関係にあるため、両目的を同時に達成することができない。
【０００８】
【発明が解決しようとする課題】
本発明は、上記欠点を解決するためになされたもので、その目的は、第一に、イオン注入により不純物層を形成する場合であっても、コンタクト抵抗を十分に下げることができる電極コンタクト部を提供すること、第二に、ＩＧＢＴにおいては、コンタクト抵抗の低減とキャリア注入効率の低減を同時に達成できる電極コンタクト部を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一面側に形成され、前記半導体基板の表面から１．０μｍ以下の厚さを有する第２導電型の不純物層と、前記不純物層内に形成され、前記半導体基板の表面から０．２μｍ以下の厚さを有し、前記不純物層の厚さよりも薄く、前記不純物層の不純物濃度よりも濃い第２導電型のコンタクト層と、前記コンタクト層上に形成される第１電極とを備える。
【００１０】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一面側に形成される第２導電型の不純物層と、前記不純物層内に形成され、前記不純物層の厚さよりも薄く、前記不純物層の不純物濃度よりも濃い第２導電型のコンタクト層と、前記コンタクト層上に形成される第１電極と、前記第１電極と前記コンタクト層の間に形成されるシリサイド層とを備え、前記シリサイド層の前記コンタクト層側の面は、前記コンタクト層の濃度プロファイルのピーク位置に実質的に一致している。
【００１１】
前記不純物層は、前記不純物層から前記半導体基板へキャリアを注入することを目的に設けられ、前記コンタクト層は、前記第１電極と前記不純物層のコンタクト抵抗を下げることを目的に設けられ、前記キャリアの注入に寄与しない。
【００１２】
本発明の半導体装置は、さらに、前記半導体基板の他面側に形成される第２電極を備え、前記第１電極と前記第２電極の間に電流が流れるデバイスを対象とする。例えば、本発明の半導体装置は、ＩＧＢＴに適用される。
【００１３】
前記不純物層は、前記半導体基板の表面から１．０μｍ以下の厚さを有する。また。前記コンタクト層は、前記半導体基板の表面から０．２μｍ以下の厚さを有する。前記シリサイド層は、前記半導体基板の表面から０．２μｍ以下の厚さを有し、前記コンタクト層の厚さよりも薄い。
【００１４】
前記不純物層は、前記半導体基板の一面側の全体に形成されていても、又は、前記半導体基板の一面側の一部分に形成されていてもよい。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００１６】
［Ａ］ 第１実施の形態
図１は、本発明の第１実施の形態に関わる半導体装置の電極コンタクト部を示している。
【００１７】
ｎ型半導体基板１内には、ｐ型不純物層２が形成される。ｎ型半導体基板１は、ｎ型不純物、例えば、リン（Ｐ）を含み、その濃度プロファイルは、１０１４ｃｍ−３程度で、かつ、概ね一定となっている。ｐ型不純物層２は、半導体基板１の表面領域に形成され、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ型不純物層２の深さは、半導体基板１の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００１８】
ｐ型不純物層２内には、ｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４上には、電極３が形成される。ｐ＋型コンタクト層４は、ｐ型不純物層２と電極３の間に配置され、ｐ型不純物層２よりも高い不純物濃度を有する。例えば、ｐ＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。電極３は、例えば、アルミニウムから構成される。
【００１９】
このような電極コンタクト構造によれば、まず、ｐ型不純物層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極（アノード電極）に適用した場合には、ターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００２０】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００２１】
また、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【００２２】
このように、本発明に関わる電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００２３】
なお、上述の実施の形態では、半導体基板１がｎ型であり、不純物層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、不純物層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００２４】
次に、図１に示す電極コンタクト部の製造方法について説明する。
【００２５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。イオン注入法により、半導体基板１内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．８μｍのｐ型不純物層（例えば、ｐ型エミッタ層）２が形成される。
【００２６】
次に、イオン注入法により、半導体基板１内のｐ型不純物層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．１６μｍのｐ＋型コンタクト層４が形成される。
【００２７】
ｐ＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋型コンタクト層４を提供できる。
【００２８】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ型不純物層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００２９】
次に、例えば、弗化アンチモンを用いて、半導体基板１の表面部、即ち、ｐ＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋型コンタクト層４上に、アルミニウムなどの金属から構成される電極３を形成する。
【００３０】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋型コンタクト層４内に拡散させ、電極３とｐ＋型コンタクト層４のコンタクト抵抗を低減させる。
【００３１】
以上の製造方法により、本発明に関わる電極コンタクト部が完成する。
【００３２】
本発明の電極コンタクト構造では、キャリア注入効率は、ｐ型不純物層２の深さ及び不純物濃度により概ね決定される。本例では、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極に適用した場合には、ターンオフ時におけるキャリア注入効率を低減することができ、ターンオフを高速化することができる。
【００３３】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。また、ｐ＋型コンタクト層４の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【００３４】
［Ｂ］ 第２実施の形態
上述の第１実施の形態に関わる電極コンタクト部では、ｐ型不純物層２を、十分に浅く（１．０μｍ以下）、かつ、低濃度（１０１７〜１０１８ｃｍ−３）にし、さらに、ｐ型不純物層２と電極３との間に、十分に濃い（１０１９ｃｍ−３程度）ｐ＋型コンタクト層４を配置し、コンタクト抵抗の低減とキャリア注入効率の低減を達成した。
【００３５】
しかし、イオン注入によりｐ＋型コンタクト層４を形成する場合には、その表面濃度は、濃度プロファイルのピーク値よりも低くなる。これでは、電極コンタクト部におけるコンタクト抵抗を、十分に下げることができない。
【００３６】
そこで、本実施の形態では、電極３とｐ＋型コンタクト層４との間にシリサイド層５を形成する。
【００３７】
なお、本発明は、シリサイド層５を設ける点に特徴を有するのではなく、シリサイド層５の半導体基板１の表面からの深さ、具体的には、シリサイド層５の半導体基板１の表面からの深さとｐ＋型コンタクト層４の濃度プロファイルのピーク値との関係に特徴を有する。
【００３８】
以下、具体的に、本発明の第２実施の形態に関わる半導体装置の電極コンタクト部について説明する。
【００３９】
図２は、本発明の第２実施の形態に関わる半導体装置の電極コンタクト部を示している。
【００４０】
ｎ型半導体基板１内には、ｐ型不純物層２が形成される。ｎ型半導体基板１は、ｎ型不純物、例えば、リン（Ｐ）を含み、その濃度プロファイルは、１０１４ｃｍ−３程度で、かつ、概ね一定となっている。ｐ型不純物層２は、半導体基板１の表面領域に形成され、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ型不純物層２の深さは、半導体基板１の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００４１】
ｐ型不純物層２内には、ｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４上には、電極３が形成される。ｐ＋型コンタクト層４は、ｐ型不純物層２と電極３の間に配置され、ｐ型不純物層２よりも高い不純物濃度を有する。例えば、ｐ＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。電極３は、例えば、アルミニウムから構成される。
【００４２】
さらに、本例では、電極３とｐ＋型コンタクト層４の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【００４３】
シリサイド層５の半導体基板１表面からの深さは、ｐ＋型コンタクト層４の半導体基板１表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋型コンタクト層４の深さが半導体基板１の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の表面から０．２μｍ以下に設定される。
【００４４】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋型コンタクト層４の最も低抵抗な部分（濃度プロファイルのピーク位置）と電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【００４５】
このような電極コンタクト構造によれば、まず、ｐ型不純物層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極（アノード電極）に適用した場合には、ターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００４６】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００４７】
また、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、電極３とｐ＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【００４８】
なお、図１２は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置が半導体基板１の表面から０．０４μｍである場合のシリサイド層５の厚さ（半導体基板１の表面からの深さ）とコレクタ−エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）との関係を示している。
【００４９】
同図によれば、シリサイド層５の底面の位置（厚さ）が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致する場合、即ち、０．０４μｍである場合に、コレクタ−エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）が最も小さくなることが分かる。これは、シリサイド層５の底面の位置（厚さ）が、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するときに、コンタクト抵抗が最も低くなることを意味している。
【００５０】
このように、本発明に関わる電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００５１】
なお、上述の実施の形態では、半導体基板１がｎ型であり、不純物層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、不純物層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００５２】
次に、図２に示す電極コンタクト部の製造方法について説明する。
【００５３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。イオン注入法により、半導体基板１内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．８μｍのｐ型不純物層（例えば、ｐ型エミッタ層）２が形成される。
【００５４】
次に、イオン注入法により、半導体基板１内のｐ型不純物層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の表面からの深さが約０．１６μｍのｐ＋型コンタクト層４が形成される。
【００５５】
ｐ＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋型コンタクト層４を提供できる。
【００５６】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ型不純物層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００５７】
次に、例えば、弗化アンチモンを用いて、半導体基板１の表面部、即ち、ｐ＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋型コンタクト層４上に、アルミニウムなどの金属から構成され、厚さが約０．０５μｍの電極３を形成する。
【００５８】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、電極３を構成する原子（例えば、アルミニウム）を、半導体基板（シリコン基板）１内、即ち、ｐ＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の表面からの深さ）は、半導体基板１の表面からｐ＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【００５９】
例えば、ｐ＋型コンタクト層４の濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【００６０】
これにより、電極コンタクト部における電極３とｐ型不純物層２のコンタクト抵抗を低減させる。
【００６１】
以上の製造方法により、本発明に関わる電極コンタクト部が完成する。
【００６２】
本発明の電極コンタクト構造では、キャリア注入効率は、ｐ型不純物層２の深さ及び不純物濃度により概ね決定される。本例では、ｐ型不純物層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、この電極コンタクト構造をＩＧＢＴのコレクタ電極に適用した場合には、ターンオフ時におけるキャリア注入効率を低減することができ、ターンオフを高速化することができる。
【００６３】
また、ｐ型不純物層２と電極３の間には、ｐ型不純物層２よりも高い不純物濃度を有するｐ＋型コンタクト層４が配置される。このｐ＋型コンタクト層４の深さは、半導体基板１の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋型コンタクト層４によって、キャリア注入効率が増大することはない。また、ｐ＋型コンタクト層４の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【００６４】
さらに、ｐ＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、電極３とｐ＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗がさらに低減される。
【００６５】
【実施例】
次に、上述の第１及び第２実施の形態に関わる半導体装置の具体例、即ち、実施例について説明する。以下の実施例では、本発明の電極コンタクト部をＩＧＢＴに適用した場合について説明する。
【００６６】
まず、ＩＧＢＴについて簡単に説明する。
【００６７】
図３は、ＩＧＢＴの一般的なデバイス構造を示している。
ｎ型半導体基板（シリコン基板）１は、ｎ型ベース層となる。半導体基板１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。
【００６８】
半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００６９】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。このｐ＋型エミッタ層２は、本発明の対象となる電極コンタクト部を構成するｐ型不純物層となる。ｐ＋型エミッタ層２上には、ｐ＋型エミッタ層２にコンタクトするコレクタ電極３が形成される。
【００７０】
上述したように、ＩＧＢＴにおいては、ｐ＋型エミッタ層２とコレクタ電極３のコンタクト抵抗を低減すると共に、ｐ＋型エミッタ層２からｎ型ベース層１へのキャリア（正孔）の注入効率を低減してターンオフを高速化することが重要な課題となっている。
【００７１】
本発明の電極コンタクト構造をＩＧＢＴに適用すれば、コンタクト抵抗の低減とキャリア注入効率の低減を同時に達成することができる。
【００７２】
［Ａ］ 第１実施例
図４は、本発明の第１実施例としてのＩＧＢＴを示している。
この実施例は、上述の第１実施の形態に関わる電極コンタクト構造に対応している。
【００７３】
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００７４】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。ｐ＋型エミッタ層２は、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２の深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００７５】
ｐ＋型エミッタ層２内には、ｐ＋＋型コンタクト層４が形成され、ｐ＋＋型コンタクト層４上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４は、ｐ＋型エミッタ層２とコレクタ電極３の間に配置され、ｐ＋型エミッタ層２よりも高い不純物濃度を有する。
【００７６】
例えば、ｐ＋＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【００７７】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【００７８】
また、ｐ＋型エミッタ層２とコレクタ電極３の間には、ｐ＋型エミッタ層２よりも高い不純物濃度を有するｐ＋＋型コンタクト層４が配置される。このｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【００７９】
また、ｐ＋＋型コンタクト層４は、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【００８０】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【００８１】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【００８２】
次に、図４に示すＩＧＢＴの製造方法について説明する。
【００８３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【００８４】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍのｐ＋型エミッタ層２が形成される。
【００８５】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４が形成される。
【００８６】
ｐ＋＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４を提供できる。
【００８７】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【００８８】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に、アルミニウムなどの金属から構成される電極３を形成する。
【００８９】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４のコンタクト抵抗を低減させる。
【００９０】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【００９１】
［Ｂ］ 第２実施例
図５は、本発明の第２実施例としてのＩＧＢＴを示している。
この実施例は、上述の第２実施の形態に関わる電極コンタクト構造に対応している。
【００９２】
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【００９３】
半導体基板１の他面側には、ｐ＋型エミッタ層２が形成される。ｐ＋型エミッタ層２は、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２の深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【００９４】
ｐ＋型エミッタ層２内には、ｐ＋＋型コンタクト層４が形成され、ｐ＋＋型コンタクト層４上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４は、ｐ＋型エミッタ層２とコレクタ電極３の間に配置され、ｐ＋型エミッタ層２よりも高い不純物濃度を有する。
【００９５】
例えば、ｐ＋＋型コンタクト層４は、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【００９６】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【００９７】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４の半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４の深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【００９８】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４の最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【００９９】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２は、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１００】
また、ｐ＋型エミッタ層２とコレクタ電極３の間には、ｐ＋型エミッタ層２よりも高い不純物濃度を有するｐ＋＋型コンタクト層４が配置される。このｐ＋＋型コンタクト層４の深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４が、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４によって、キャリア注入効率が増大することはない。
【０１０１】
また、ｐ＋＋型コンタクト層４は、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１０２】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１０３】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２及びコンタクト層４がｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２及びコンタクト層４をｎ型にしても、同様の効果が得られる。
【０１０４】
次に、図５に示すＩＧＢＴの製造方法について説明する。
【０１０５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１０６】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍのｐ＋型エミッタ層２が形成される。
【０１０７】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４が形成される。
【０１０８】
ｐ＋＋型コンタクト層４は、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４を提供できる。
【０１０９】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋型コンタクト層４を形成してもよい。
【０１１０】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４の表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に、アルミニウムなどの金属から構成される約０．０５μｍの電極３を形成する。
【０１１１】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０１１２】
例えば、ｐ＋＋型コンタクト層４の濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０１１３】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２のコンタクト抵抗を低減させる。
【０１１４】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０１１５】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１１６】
［Ｃ］ 第３実施例
本例は、図６に示すような互いに分離された複数のｐ＋型エミッタ層２Ａを有するＩＧＢＴに、上述の第１実施の形態に関わる電極コンタクト構造を適用したものである。
【０１１７】
図７は、本発明の第３実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１１８】
半導体基板１の他面側には、互いに分離された複数のｐ＋型エミッタ層２Ａが形成される。ｐ＋型エミッタ層２Ａは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ａの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ａの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１１９】
ｐ＋型エミッタ層２Ａ内には、ｐ＋＋型コンタクト層４Ａが形成され、ｐ＋＋型コンタクト層４Ａ上には、コレクタ電極３が形成される。また、半導体基板１の他面側に露出するｎ型ベース層（半導体基板）１上には、絶縁層６が形成される。従って、コレクタ電極３は、複数のｐ＋型エミッタ層２Ａに電気的に接続されるが、ｎ型ベース層１には電気的に接続されない。
【０１２０】
なお、ｐ＋＋型コンタクト層４Ａは、ｐ＋型エミッタ層２Ａとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有する。
【０１２１】
例えば、ｐ＋＋型コンタクト層４Ａは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１２２】
このような電極コンタクト構造によれば、まず、複数のｐ＋型エミッタ層２Ａは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１２３】
なお、キャリアの注入効率は、ｐ＋型エミッタ層２Ａの深さや、コンタクト比Ｗ１／Ｗ２により制御することができる。
【０１２４】
また、ｐ＋型エミッタ層２Ａとコレクタ電極３の間には、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ａが配置される。このｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ａが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ａによって、キャリア注入効率が増大することはない。
【０１２５】
また、ｐ＋＋型コンタクト層４Ａは、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【０１２６】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１２７】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ａ及びコンタクト層４Ａがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ａ及びコンタクト層４Ａをｎ型にしても、同様の効果が得られる。
【０１２８】
次に、図７に示すＩＧＢＴの製造方法について説明する。
【０１２９】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１３０】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ａが形成される。
【０１３１】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ａ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ａが形成される。
【０１３２】
ｐ＋＋型コンタクト層４Ａは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ａを提供できる。
【０１３３】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２に注入し、ｐ＋＋型コンタクト層４Ａを形成してもよい。
【０１３４】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ａの表面部に形成された熱酸化膜を除去する。この後、例えば、ＣＶＤ法を用いて、半導体基板１の他面側に絶縁層６を形成する。また、ＰＥＰ及びＲＩＥなどの方法を用いて、絶縁層６をパターニングし、絶縁層６に、ｐ＋＋型コンタクト層４Ａに達するコンタクトホールを形成する。この後、スパッタ法やＣＶＤ法などの方法を用いて、複数のｐ＋＋型コンタクト層４Ａにコンタクトするコレクタ電極３を形成する。
【０１３５】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４Ａ内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４Ａのコンタクト抵抗を低減させる。
【０１３６】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１３７】
［Ｄ］ 第４実施例
本例は、図６に示すような互いに分離された複数のｐ＋型エミッタ層２Ａを有するＩＧＢＴに、上述の第２実施の形態に関わる電極コンタクト構造を適用したものである。
【０１３８】
図８は、本発明の第４実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１３９】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ａが形成される。ｐ＋型エミッタ層２Ａは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ａの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ａの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１４０】
ｐ＋型エミッタ層２Ａ内には、ｐ＋＋型コンタクト層４Ａが形成され、ｐ＋＋型コンタクト層４Ａ上には、コレクタ電極３が形成される。また、半導体基板１の他面側に露出するｎ型ベース層（半導体基板）１上には、絶縁層６が形成される。従って、コレクタ電極３は、複数のｐ＋型エミッタ層２Ａに電気的に接続されるが、ｎ型ベース層１には電気的に接続されない。
【０１４１】
なお、ｐ＋＋型コンタクト層４Ａは、ｐ＋型エミッタ層２Ａとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有する。
【０１４２】
例えば、ｐ＋＋型コンタクト層４Ａは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１４３】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【０１４４】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４Ａの半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４Ａの深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【０１４５】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４Ａの最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【０１４６】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２Ａは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１４７】
なお、キャリアの注入効率は、ｐ＋型エミッタ層２Ａの深さや、コンタクト比Ｗ１／Ｗ２により制御することができる。
【０１４８】
また、ｐ＋型エミッタ層２Ａとコレクタ電極３の間には、ｐ＋型エミッタ層２Ａよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ａが配置される。このｐ＋＋型コンタクト層４Ａの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ａが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ａによって、キャリア注入効率が増大することはない。
【０１４９】
また、ｐ＋＋型コンタクト層４Ａは、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピーク位置に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１５０】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１５１】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ａ及びコンタクト層４Ａがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ａ及びコンタクト層４Ａをｎ型にしても、同様の効果が得られる。
【０１５２】
次に、図８に示すＩＧＢＴの製造方法について説明する。
【０１５３】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１５４】
この後、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ａが形成される。
【０１５５】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ａ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ａが形成される。
【０１５６】
ｐ＋＋型コンタクト層４Ａは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ａを提供できる。
【０１５７】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ａに注入し、ｐ＋＋型コンタクト層４Ａを形成してもよい。
【０１５８】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ａの表面部に形成された熱酸化膜を除去する。この後、例えば、ＣＶＤ法を用いて、半導体基板１の他面側に絶縁層６を形成する。また、ＰＥＰ及びＲＩＥなどの方法を用いて、絶縁層６をパターニングし、絶縁層６に、ｐ＋＋型コンタクト層４Ａに達するコンタクトホールを形成する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上に約０．０５μｍの電極３を形成する。
【０１５９】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４の濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０１６０】
例えば、ｐ＋＋型コンタクト層４Ａの濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０１６１】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２Ａのコンタクト抵抗を低減させる。
【０１６２】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０１６３】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１６４】
［Ｅ］ 第５実施例
本例は、図９に示すような、いわゆるコレクタショート型（又はアノードショート型）ＩＧＢＴに、上述の第１実施の形態に関わる電極コンタクト構造を適用したものである。
【０１６５】
図１０は、本発明の第５実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１６６】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ｂ及び複数のｎ＋型ベース層１２が形成される。ｐ＋型エミッタ層２Ｂは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ｂの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ｂの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１６７】
ｐ＋型エミッタ層２Ｂ内には、ｐ＋＋型コンタクト層４Ｂが形成され、ｐ＋＋型コンタクト層４Ｂ上には、コレクタ電極３が形成される。また、ｐ＋＋型コンタクト層４Ｂは、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有する。
【０１６８】
例えば、ｐ＋＋型コンタクト層４Ｂは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１６９】
このような電極コンタクト構造によれば、まず、複数のｐ＋型エミッタ層２Ｂは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１７０】
また、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間には、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ｂが配置される。このｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ｂが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ｂによって、キャリア注入効率が増大することはない。
【０１７１】
また、ｐ＋＋型コンタクト層４Ｂは、十分に高い不純物濃度を有しているため、電極コンタクト部のコンタクト抵抗も低減される。
【０１７２】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１７３】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ｂ及びコンタクト層４Ｂがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ｂ及びコンタクト層４Ｂをｎ型にしても、同様の効果が得られる。
【０１７４】
次に、図１０に示すＩＧＢＴの製造方法について説明する。
【０１７５】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１７６】
この後、イオン注入法により、半導体基板１の他面側に、ｎ型不純物、例えば、リン（Ｐ）を注入し、かつ、熱拡散処理を行うと、半導体基板１の他面側の表面領域に、ｎ＋型ベース層１２が形成される。
【０１７７】
また、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ｂが形成される。
【０１７８】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ｂ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ｂが形成される。
【０１７９】
ｐ＋＋型コンタクト層４Ｂは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ｂを提供できる。
【０１８０】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ｂに注入し、ｐ＋＋型コンタクト層４Ｂを形成してもよい。
【０１８１】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ｂの表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、複数のｐ＋＋型コンタクト層４Ｂ及びｎ＋型ベース層１２にコンタクトするコレクタ電極３を形成する。
【０１８２】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４Ｂ内及びｎ＋型ベース層１２内に拡散させ、コレクタ電極３とｐ＋＋型コンタクト層４Ｂのコンタクト抵抗並びにコレクタ電極３とｎ＋型ベース層１２のコンタクト抵抗を低減させる。
【０１８３】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０１８４】
［Ｆ］ 第６実施例
本例は、図９に示すような、いわゆるコレクタショート型（アノードショート型）ＩＧＢＴに、上述の第２実施の形態に関わる電極コンタクト構造を適用したものである。
【０１８５】
図１１は、本発明の第６実施例としてのＩＧＢＴを示している。
ｎ型半導体基板（ｎ型ベース層）１の一面側には、ｐ型ベース層７が形成され、ｐ型ベース層７内には、ｎ＋型エミッタ層８が形成される。半導体基板１の一面側の表面領域において、ｎ型ベース層１とｎ＋型エミッタ層８の間のｐ型ベース層（チャネル部）７上には、絶縁層９を介してゲート電極１０が形成される。また、ｐ型ベース層７上及びｎ＋型エミッタ層８上には、これらｐ型ベース層７及びｎ＋型エミッタ層８にコンタクトするエミッタ電極１１が形成される。
【０１８６】
半導体基板１の他面側には、複数のｐ＋型エミッタ層２Ｂ及びｎ＋型ベース層１２が形成される。ｐ＋型エミッタ層２Ｂは、ｐ型不純物、例えば、ボロン（Ｂ）を含んでいる。ｐ＋型エミッタ層２Ｂの深さは、半導体基板１の他面側の表面から１．０μｍ以下、例えば、０．８μｍ程度に設定される。また、ｐ＋型エミッタ層２Ｂの濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲に設定される。
【０１８７】
ｐ＋型エミッタ層２Ｂ内には、ｐ＋＋型コンタクト層４Ｂが形成され、ｐ＋＋型コンタクト層４Ｂ上及びｎ＋型ベース層１２上には、コレクタ電極３が形成される。ｐ＋＋型コンタクト層４Ｂは、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間に配置され、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有する。
【０１８８】
例えば、ｐ＋＋型コンタクト層４Ｂは、ボロン（Ｂ）、弗化ボロン（ＢＦ２）などのｐ型不純物を含み、その濃度プロファイルのピーク値は、１０１９ｃｍ−３以上、その表面濃度は、１０１８ｃｍ−３以上に設定される。また、ｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下、例えば、０．１６μｍ程度に設定される。また、コレクタ電極３は、例えば、アルミニウムから構成される。
【０１８９】
さらに、本例では、コレクタ電極３とｐ＋＋型コンタクト層４Ａの間並びにコレクタ電極３とｎ＋型ベース層１２の間にシリサイド層５が形成される。シリサイド層５は、例えば、熱処理により、コレクタ電極３を構成する原子（例えば、アルミニウム）が半導体基板１を構成する原子（シリコン）と反応することにより形成される。
【０１９０】
シリサイド層５の半導体基板１の他面側の表面からの深さは、ｐ＋＋型コンタクト層４Ｂの半導体基板１の他面側の表面からの深さと同じか、又はそれよりも浅くなるように設定される。本例では、ｐ＋＋型コンタクト層４Ｂの深さが半導体基板１の他面側の表面から０．２μｍ以下に設定されるため、シリサイド層５の深さも、半導体基板１の他面側の表面から０．２μｍ以下に設定される。
【０１９１】
ところで、コンタクト抵抗を最大限に低減するためには、シリサイド層５の底面の位置が、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置に一致するように設定する。つまり、本発明では、ｐ＋＋型コンタクト層４Ｂの最も低抵抗な部分（濃度プロファイルのピーク位置）とコレクタ電極３をシリサイド層５により電気的に接続し、コンタクト抵抗の低減を図る。
【０１９２】
このような電極コンタクト構造によれば、まず、ｐ＋型エミッタ層２Ｂは、低い不純物濃度を有し、かつ、その深さは、半導体基板１の他面側の表面から１．０μｍ以下と十分に浅く設定されている。このため、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ターンオフを高速化することができる。
【０１９３】
また、ｐ＋型エミッタ層２Ｂとコレクタ電極３の間には、ｐ＋型エミッタ層２Ｂよりも高い不純物濃度を有するｐ＋＋型コンタクト層４Ｂが配置される。このｐ＋＋型コンタクト層４Ｂの深さは、半導体基板１の他面側の表面から０．２μｍ以下に設定されているため、このｐ＋＋型コンタクト層４Ｂが、ターンオフ時におけるキャリア注入効率に影響を与えることはない。つまり、ｐ＋＋型コンタクト層４Ｂによって、キャリア注入効率が増大することはない。
【０１９４】
また、ｐ＋＋型コンタクト層４Ｂは、十分に高い不純物濃度を有し、かつ、コレクタ電極３とｐ＋＋型コンタクト層４Ｂの間並びにコレクタ電極３とｎ＋型ベース層１２の間には、シリサイド層５が形成される。また、シリサイド層５の底面の位置は、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置に一致する。このため、電極コンタクト部のコンタクト抵抗も低減される。
【０１９５】
このように、本発明に関わるＩＧＢＴの電極コンタクト部によれば、コンタクト抵抗を十分に下げることができると共に、キャリア注入効率の低減も同時に達成することができる。
【０１９６】
なお、上述の実施例では、半導体基板１がｎ型であり、エミッタ層２Ｂ及びコンタクト層４Ｂがｐ型であったが、これに代えて、半導体基板１をｐ型にし、エミッタ層２Ｂ及びコンタクト層４Ｂをｎ型にしても、同様の効果が得られる。
【０１９７】
次に、図１１に示すＩＧＢＴの製造方法について説明する。
【０１９８】
まず、例えば、１．５×１０１４ｃｍ−２程度の不純物濃度を有するｎ型半導体基板（例えば、シリコン基板）１を用意する。そして、半導体基板１の一面側に、ｐ型ベース層７、ｎ＋型エミッタ層８、絶縁層９、ゲート電極１０及びエミッタ電極１１をそれぞれ形成する。
【０１９９】
この後、イオン注入法により、半導体基板１の他面側に、ｎ型不純物、例えば、リン（Ｐ）を注入し、かつ、熱拡散処理を行うことにより、ｎ＋型ベース層１２を形成する。
【０２００】
また、イオン注入法により、半導体基板１の他面側に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧６０ｋｅＶ程度、ドーズ量１×１０１３ｃｍ−２程度に設定される。この後、例えば、温度約１０５０℃の窒素雰囲気中において時間約２０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．８μｍの複数のｐ＋型エミッタ層２Ｂが形成される。
【０２０１】
次に、イオン注入法により、半導体基板１の他面側のｐ＋型エミッタ層２Ｂ内に、ｐ型不純物、例えば、ボロン（Ｂ）を注入する。このときのイオン注入条件は、例えば、加速電圧１０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２程度に設定される。この後、例えば、温度約８００℃の窒素雰囲気中において時間約３０分の熱拡散処理を行うと、半導体基板１の他面側の表面からの深さが約０．１６μｍのｐ＋＋型コンタクト層４Ｂが形成される。
【０２０２】
ｐ＋＋型コンタクト層４Ｂは、その深さが非常に浅く、かつ、その不純物濃度が非常に高く設定されている。従って、上述のように、加速電圧を低く設定し、ドーズ量を高く設定し、かつ、熱拡散処理の時間を短くすれば、浅くかつ不純物濃度が低いｐ＋＋型コンタクト層４Ｂを提供できる。
【０２０３】
但し、例えば、ｐ型不純物を、ボロン（Ｂ）から弗化ボロン（ＢＦ２）に代えて（軽い元素から重い元素に変更する。）、この弗化ボロンを半導体基板１内のｐ＋型エミッタ層２Ｂに注入し、ｐ＋＋型コンタクト層４Ｂを形成してもよい。
【０２０４】
次に、例えば、弗化アンチモンを用いて、半導体基板１の他面側の表面部、即ち、ｐ＋＋型コンタクト層４Ｂの表面部に形成された熱酸化膜を除去する。この後、スパッタ法やＣＶＤ法などの方法を用いて、ｐ＋＋型コンタクト層４上及びｎ＋型ベース層１２上に約０．０５μｍの電極３を形成する。
【０２０５】
この後、例えば、温度約４５０℃の窒素雰囲気中において、時間約３０分の熱処理を行い、コレクタ電極３を構成する原子（例えば、アルミニウム）を、半導体基板１内、即ち、ｐ＋＋型コンタクト層４内及びｎ＋型ベース層１２内に拡散させ、シリサイド層５を形成する。ここで、シリサイド層５の厚さ（半導体基板１の他面側の表面からの深さ）は、半導体基板１の他面側の表面からｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピーク位置までの厚さに実質的に等しくする。
【０２０６】
例えば、ｐ＋＋型コンタクト層４Ｂの濃度プロファイルのピークが半導体基板１の表面から約０．０４μｍの位置にある場合には、シリサイド層５の厚さも約０．０４μｍにする。
【０２０７】
これにより、電極コンタクト部におけるコレクタ電極３とｐ＋型エミッタ層２Ｂのコンタクト抵抗並びにコレクタ電極３とｎ＋型ベース層１２のコンタクト抵抗を低減させる。
【０２０８】
なお、シリサイド層５を形成した後に、さらに、コレクタ電極３を積み重ねてもよい。
【０２０９】
以上の製造方法により、本発明に関わるＩＧＢＴが完成する。
【０２１０】
【発明の効果】
以上、説明したように、本発明によれば、キャリア注入効率は、ｐ型不純物層（ｐ＋型エミッタ層）の濃度プロファイルのピーク値は、１０１７〜１０１８ｃｍ−３の範囲であり、かつ、その深さは、半導体基板１の表面から１．０μｍ以下と十分に浅く設定されている。このため、例えば、ＩＧＢＴのターンオフ時におけるキャリア（正孔）の注入効率を低減することができ、ＩＧＢＴのターンオフを高速化することができる。
【０２１１】
また、ｐ型不純物層（ｐ＋型エミッタ層）と電極の間には、ｐ型不純物層よりも高い不純物濃度を有するｐ＋型コンタクト層が配置される。このｐ＋型コンタクト層の深さは、半導体基板の表面から０．２μｍ以下に設定されているため、このｐ＋型コンタクト層が、ＩＧＢＴのターンオフ時におけるキャリア注入効率に影響を与えることはない。また、ｐ＋型コンタクト層の濃度プロファイルのピーク値は、１０１９ｃｍ−３程度に設定されているため、電極コンタクト部のコンタクト抵抗も低減される。
【０２１２】
さらに、ｐ＋型コンタクト層は、十分に高い不純物濃度を有し、かつ、電極とｐ＋型コンタクト層の間には、シリサイド層が形成される。また、シリサイド層の底面の位置は、ｐ＋型コンタクト層の濃度プロファイルのピーク位置に実質的に一致するように設定される。このため、電極コンタクト部のコンタクト抵抗がさらに低減される。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる半導体装置を示す図。
【図２】本発明の第２実施の形態に関わる半導体装置を示す図。
【図３】本発明の前提となるＩＧＢＴを示す図。
【図４】本発明の第１実施例であるＩＧＢＴを示す図。
【図５】本発明の第２実施例であるＩＧＢＴを示す図。
【図６】本発明の前提となるＩＧＢＴを示す図。
【図７】本発明の第３実施例であるＩＧＢＴを示す図。
【図８】本発明の第４実施例であるＩＧＢＴを示す図。
【図９】本発明の前提となるＩＧＢＴを示す図。
【図１０】本発明の第５実施例であるＩＧＢＴを示す図。
【図１１】本発明の第６実施例であるＩＧＢＴを示す図。
【図１２】本発明のＩＧＢＴの特性を示す図。
【図１３】本発明の前提となるＩＧＢＴを示す図。
【符号の説明】
１ ：ｎ型半導体基板（ｎ型ベース層）、
２ ：ｐ型不純物層（ｐ型エミッタ層）、
３ ：電極（コレクタ電極）、
４ ：ｐ型コンタクト層、
５ ：シリサイド層、
６，９ ：絶縁層、
７ ：ｐ型ベース層、
８ ：ｎ型エミッタ層、
１０ ：ゲート電極、
１１ ：エミッタ電極
１２ ：ｎ型コンタクト層（ｎ型ベース層）。
Claims (5)
- 第１導電型の半導体基板と、前記半導体基板の一面側に形成され、不純物濃度のピークが前記半導体基板の表面から１．０μｍ以下にある第２導電型の不純物層と、前記不純物層内に形成され、前記不純物層の厚さよりも薄く、不純物濃度のピークが前記半導体基板の表面から０．２μｍ以下にあり、前記不純物濃度のピークが前記不純物層のそれよりも高い第２導電型のコンタクト層と、前記コンタクト層上に形成される第１電極と、前記半導体基板の他面側に形成される第２電極とを具備し、前記第１及び第２電極の間に電流が流れることを特徴とする半導体装置。
- 前記第１電極と前記コンタクト層の間に形成されるシリサイド層をさらに具備することを特徴とする請求項１に記載の半導体装置。
- 前記不純物層は、前記半導体基板の一面側の一部分に形成されていることを特徴とする請求項１又は２記載の半導体装置。
- 第１導電型の半導体基板と、前記半導体基板の一面側に形成される第２導電型のベース領域と、前記ベース領域内に形成される第１導電型の第１不純物領域と、前記第１不純物領域に接続される第１電極と、絶縁膜を介して前記ベース領域に接続されるゲート電極と、前記半導体基板の他面側に形成され、不純物濃度のピークが前記半導体基板の他面側の表面から１．０μｍ以下にある第２導電型の第２不純物領域と、前記第２不純物領域内に形成され、前記第２不純物領域の厚さよりも薄く、不純物濃度のピークが前記半導体基板の他面側の表面から０．２μｍ以下にあり、前記不純物濃度のピークが前記第２不純物領域のそれよりも高い第２導電型のコンタクト領域と、前記コンタクト領域上に形成される第２電極とを具備することを特徴とする半導体装置。
- 前記第２不純物層は、前記半導体基板の一面側の一部分に形成されていることを特徴とする請求項４に記載の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000141914A JP3727827B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置 |
| TW090108948A TWI285955B (en) | 2000-05-15 | 2001-04-13 | Semiconductor device |
| KR10-2001-0025564A KR100391560B1 (ko) | 2000-05-15 | 2001-05-10 | 반도체장치 |
| US09/853,661 US20010040255A1 (en) | 2000-05-15 | 2001-05-14 | Electrode contact section of semiconductor device |
| EP01111239A EP1156532A3 (en) | 2000-05-15 | 2001-05-15 | Electrode contact section of semiconductor device |
| CN011190094A CN1218399C (zh) | 2000-05-15 | 2001-05-15 | 绝缘栅双极晶体管 |
| US11/347,321 US7271040B2 (en) | 2000-05-15 | 2006-02-06 | Electrode contact section of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000141914A JP3727827B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001326353A JP2001326353A (ja) | 2001-11-22 |
| JP2001326353A5 JP2001326353A5 (ja) | 2005-07-07 |
| JP3727827B2 true JP3727827B2 (ja) | 2005-12-21 |
Family
ID=18648965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000141914A Expired - Lifetime JP3727827B2 (ja) | 2000-05-15 | 2000-05-15 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US20010040255A1 (ja) |
| EP (1) | EP1156532A3 (ja) |
| JP (1) | JP3727827B2 (ja) |
| KR (1) | KR100391560B1 (ja) |
| CN (1) | CN1218399C (ja) |
| TW (1) | TWI285955B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348227B1 (en) * | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| DE10250575B4 (de) * | 2002-10-30 | 2010-04-15 | Infineon Technologies Ag | IGBT mit monolithisch integrierter antiparalleler Diode |
| JP2005057235A (ja) | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| JP2005333055A (ja) * | 2004-05-21 | 2005-12-02 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| CN100461619C (zh) * | 2004-12-24 | 2009-02-11 | 立积电子股份有限公司 | 功率放大器及其形成方法 |
| JP2006210606A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2006228961A (ja) * | 2005-02-17 | 2006-08-31 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| DE102005032074B4 (de) * | 2005-07-08 | 2007-07-26 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Feldstopp |
| JP2008042013A (ja) * | 2006-08-08 | 2008-02-21 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| DE102007057728B4 (de) * | 2007-11-30 | 2014-04-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur |
| US8507352B2 (en) * | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
| TWI402985B (zh) * | 2009-06-02 | 2013-07-21 | Anpec Electronics Corp | 絕緣閘雙極電晶體與二極體之整合結構及其製作方法 |
| WO2012042640A1 (ja) * | 2010-09-30 | 2012-04-05 | 株式会社日立製作所 | 半導体装置 |
| WO2012056536A1 (ja) | 2010-10-27 | 2012-05-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5621621B2 (ja) * | 2011-01-24 | 2014-11-12 | 三菱電機株式会社 | 半導体装置と半導体装置の製造方法 |
| US9478646B2 (en) * | 2011-07-27 | 2016-10-25 | Alpha And Omega Semiconductor Incorporated | Methods for fabricating anode shorted field stop insulated gate bipolar transistor |
| JP5979993B2 (ja) | 2012-06-11 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法 |
| WO2015049788A1 (ja) * | 2013-10-04 | 2015-04-09 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに電力変換器 |
| JP2016201563A (ja) * | 2016-07-26 | 2016-12-01 | ルネサスエレクトロニクス株式会社 | 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔ |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053924A (en) * | 1975-02-07 | 1977-10-11 | California Linear Circuits, Inc. | Ion-implanted semiconductor abrupt junction |
| JPS6223170A (ja) | 1985-07-23 | 1987-01-31 | Nec Corp | 電力用縦型電界効果トランジスタの製造方法 |
| US5166770A (en) * | 1987-04-15 | 1992-11-24 | Texas Instruments Incorporated | Silicided structures having openings therein |
| JPS6447066U (ja) | 1987-09-17 | 1989-03-23 | ||
| JP2706120B2 (ja) * | 1988-02-12 | 1998-01-28 | アゼア ブラウン ボヴェリ アクチェンゲゼルシャフト | Ｇｔｏパワーサイリスタ |
| EP0330122B1 (de) * | 1988-02-24 | 1995-10-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Bipolartransistors |
| JPH0691263B2 (ja) * | 1988-10-19 | 1994-11-14 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0416805B1 (en) * | 1989-08-30 | 1996-11-20 | Siliconix, Inc. | Transistor with voltage clamp |
| JP2663679B2 (ja) * | 1990-04-20 | 1997-10-15 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| US5270230A (en) * | 1990-04-20 | 1993-12-14 | Fuji Electric Co., Ltd. | Method for making a conductivity modulation MOSFET |
| JPH0548111A (ja) * | 1991-08-12 | 1993-02-26 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH05152574A (ja) | 1991-11-29 | 1993-06-18 | Fuji Electric Co Ltd | 半導体装置 |
| JPH0661495A (ja) * | 1992-08-07 | 1994-03-04 | Hitachi Ltd | 半導体装置及びその製法 |
| JP2984478B2 (ja) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | 伝導度変調型半導体装置及びその製造方法 |
| JPH06318706A (ja) * | 1993-03-08 | 1994-11-15 | Fuji Electric Co Ltd | 半導体装置 |
| JPH06310725A (ja) * | 1993-04-21 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE4313170A1 (de) * | 1993-04-22 | 1994-10-27 | Abb Management Ag | Leistungshalbleiterbauelement |
| JPH0758322A (ja) | 1993-08-13 | 1995-03-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0696066A3 (en) * | 1994-06-30 | 1998-06-24 | Hitachi, Ltd. | Semiconductor switching device and power converter |
| DE19534388B4 (de) * | 1994-09-19 | 2009-03-19 | International Rectifier Corp., El Segundo | IGBT-Transistorbauteil |
| JP3488772B2 (ja) * | 1996-01-16 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
| US5985708A (en) * | 1996-03-13 | 1999-11-16 | Kabushiki Kaisha Toshiba | Method of manufacturing vertical power device |
| DE19710731B4 (de) | 1996-03-15 | 2006-02-16 | Fairchild Korea Semiconductor Ltd., Puchon | Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung |
| US5851857A (en) * | 1996-09-04 | 1998-12-22 | Ixys Corporation | High voltage power MOS device |
| DE19731495C2 (de) * | 1997-07-22 | 1999-05-20 | Siemens Ag | Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung |
| KR100505562B1 (ko) * | 1998-08-10 | 2005-10-26 | 페어차일드코리아반도체 주식회사 | 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법 |
| US6482681B1 (en) * | 2000-05-05 | 2002-11-19 | International Rectifier Corporation | Hydrogen implant for buffer zone of punch-through non epi IGBT |
| JP2003069019A (ja) | 2001-08-29 | 2003-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3984227B2 (ja) | 2004-01-15 | 2007-10-03 | 株式会社東芝 | 半導体装置 |
-
2000
- 2000-05-15 JP JP2000141914A patent/JP3727827B2/ja not_active Expired - Lifetime
-
2001
- 2001-04-13 TW TW090108948A patent/TWI285955B/zh not_active IP Right Cessation
- 2001-05-10 KR KR10-2001-0025564A patent/KR100391560B1/ko not_active IP Right Cessation
- 2001-05-14 US US09/853,661 patent/US20010040255A1/en not_active Abandoned
- 2001-05-15 CN CN011190094A patent/CN1218399C/zh not_active Expired - Fee Related
- 2001-05-15 EP EP01111239A patent/EP1156532A3/en not_active Withdrawn
-
2006
- 2006-02-06 US US11/347,321 patent/US7271040B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20060125005A1 (en) | 2006-06-15 |
| CN1324111A (zh) | 2001-11-28 |
| EP1156532A3 (en) | 2003-11-26 |
| US7271040B2 (en) | 2007-09-18 |
| KR100391560B1 (ko) | 2003-07-12 |
| EP1156532A2 (en) | 2001-11-21 |
| CN1218399C (zh) | 2005-09-07 |
| KR20010106231A (ko) | 2001-11-29 |
| US20010040255A1 (en) | 2001-11-15 |
| TWI285955B (en) | 2007-08-21 |
| JP2001326353A (ja) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3727827B2 (ja) | 半導体装置 | |
| US6168981B1 (en) | Method and apparatus for the localized reduction of the lifetime of charge carriers, particularly in integrated electronic devices | |
| JP3995219B2 (ja) | ダイオードを内蔵した絶縁ゲートバイポーラトランジスタとその製造方法 | |
| US5068704A (en) | Method of manufacturing semiconductor device | |
| EP0137906A1 (en) | Method for fabricating vertical NPN and lateral PNP transistors in the same semiconductor body | |
| EP0345435B2 (en) | Semiconductor device with a high breakdown voltage and method for its manufacture | |
| JP2002305304A (ja) | 電力用半導体装置 | |
| US4370180A (en) | Method for manufacturing power switching devices | |
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| US6448588B2 (en) | Insulated gate bipolar transistor having high breakdown voltage in reverse blocking mode | |
| JP2673943B2 (ja) | Ｐ型領域に低抵抗オーム接点を形成する方法 | |
| EP0233202A4 (en) | MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE. | |
| KR940008566B1 (ko) | 반도체장치의 제조방법 | |
| US5223442A (en) | Method of making a semiconductor device of a high withstand voltage | |
| JP3125112B2 (ja) | 高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセス | |
| US6911715B2 (en) | Bipolar transistors and methods of manufacturing the same | |
| JPH09172167A (ja) | 半導体装置 | |
| JPH0982955A (ja) | 半導体装置の製法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JPH11307657A (ja) | 半導体集積回路 | |
| JPH05109748A (ja) | 半導体装置およびその製造方法 | |
| JPH05109744A (ja) | 半導体装置 | |
| JP2000252466A (ja) | パワー半導体デバイス及びその製造方法 | |
| JPS61136267A (ja) | バイポ−ラ半導体装置 | |
| JPH09223746A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041101 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050929 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3727827 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081007 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131007 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |