JPS6239069A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電界効果型半導体装置に関し、特に破壊耐量
を改善した電界効果型半導体装置に関するものである。
を改善した電界効果型半導体装置に関するものである。
［従来の技術〕
従来、この種の半導体装置として第３図に示すものがあ
った。第３図は、従来のパワーＭｏ５ｔ界効果トランジ
スタ（以下、電界効果トランジスタをＦＥＴと記す）の
断面図である。初めにこの装置の構成について説明する
。ドレイン電極８表面に半導体基板である第１導電形ａ
１１度ドレイン領［１ｂが形成されており、この制酸表
面に第１導電形低濃度ドレイン領域１ａが形成されてい
る。
った。第３図は、従来のパワーＭｏ５ｔ界効果トランジ
スタ（以下、電界効果トランジスタをＦＥＴと記す）の
断面図である。初めにこの装置の構成について説明する
。ドレイン電極８表面に半導体基板である第１導電形ａ
１１度ドレイン領［１ｂが形成されており、この制酸表
面に第１導電形低濃度ドレイン領域１ａが形成されてい
る。
第１導電形低濃度ドレイン領域１ａの表面に第２導電形
半導体領域２が間隔を隔てて復ｒ１１個形成されており
、各第２導電形半導体ｉＪＩ域２内に第１導電形ソース
領域３が中央部を開けて形成されている。各第２導電形
半導体領域２は凸部２１を有しており、７はチャンネル
形成ＩＩ域である。各第１導電形ソース領域３表面の一
部およびソース領域３の中央部の第２導電形半導体領１
２表面にソース電極６が形成されている。また、各第２
導電形半導体鋼域２間の第１導電形低濃度ドレイン領域
１ａ表面、第１導電形低濃度ドレイン領ｍｌａと各第１
導電形ソース領Ｖｔ３間の各第２導電形半導体領域２表
面、および各第１導電形ソース領域３表面の一部に絶縁
ｌｌｌ１４が形成されている。この絶縁膜４の内部にゲ
ート電極５が形成されており、絶縁膜４表面に上述のソ
ース電極６が延びている。
半導体領域２が間隔を隔てて復ｒ１１個形成されており
、各第２導電形半導体ｉＪＩ域２内に第１導電形ソース
領域３が中央部を開けて形成されている。各第２導電形
半導体領域２は凸部２１を有しており、７はチャンネル
形成ＩＩ域である。各第１導電形ソース領域３表面の一
部およびソース領域３の中央部の第２導電形半導体領１
２表面にソース電極６が形成されている。また、各第２
導電形半導体鋼域２間の第１導電形低濃度ドレイン領域
１ａ表面、第１導電形低濃度ドレイン領ｍｌａと各第１
導電形ソース領Ｖｔ３間の各第２導電形半導体領域２表
面、および各第１導電形ソース領域３表面の一部に絶縁
ｌｌｌ１４が形成されている。この絶縁膜４の内部にゲ
ート電極５が形成されており、絶縁膜４表面に上述のソ
ース電極６が延びている。
パワーＭＯ３ＦＥＴは、このような基本ユニットが多数
並列接続された構造をしている。
並列接続された構造をしている。
次にこの装置の動作について説明する。ドレイン１！橿
８とソース電極６間にドレイン電圧を印加した状態でゲ
ート電極５とソース電極６間にゲート電圧を印加すると
、チャンネル形成領域７にチャンネルが形成され、ドレ
イン電極８とソース電極６間にドレイン１！橿が流れる
。このとき、ゲート１！１４５とソース電極６間に印加
するゲート電圧を制御することによって、ドレイン電極
８とソース電極６間を流れるドレイン電流を制御するこ
とができる。ソース電極６による、第２導電形半導体領
域２とソースｔａ域３の短絡は、チャンネル形成領域７
の電位を固定さすために不可欠である。
８とソース電極６間にドレイン電圧を印加した状態でゲ
ート電極５とソース電極６間にゲート電圧を印加すると
、チャンネル形成領域７にチャンネルが形成され、ドレ
イン電極８とソース電極６間にドレイン１！橿が流れる
。このとき、ゲート１！１４５とソース電極６間に印加
するゲート電圧を制御することによって、ドレイン電極
８とソース電極６間を流れるドレイン電流を制御するこ
とができる。ソース電極６による、第２導電形半導体領
域２とソースｔａ域３の短絡は、チャンネル形成領域７
の電位を固定さすために不可欠である。
パワーＭ ＯＳ Ｆ Ｅ Ｔは、少数キャリアの注入、
蓄積が基本的には問題にならないため高速動作が可能で
あるという利点がある反面、バイポーラ（以下、ＳＩＰ
と記す）トランジスタ、サイリスタでは少数キャリアに
よる伝導度変調により高抵抗領域のＯＮ抵抗が下がると
いう機構がないため、ＯＮ抵抗がＢＩＰ素子に比べて大
きい。このため、パワーＭＯ８ＦＥＴでは活性部の周辺
長の増大と、高抵抗領域である第１導電形低ｌｌａドレ
イン領域１ａの薄層化が１！流容ｊａｉｌ大のために懸
案となっている。第１導電形低濃度ドレインＩＩ域１ａ
は、半導体素子の耐圧特性が許１限り薄くするのが効果
的な設計といえる。それにもかかわらず、凸部２１が存
在づるのは次の理由による。
蓄積が基本的には問題にならないため高速動作が可能で
あるという利点がある反面、バイポーラ（以下、ＳＩＰ
と記す）トランジスタ、サイリスタでは少数キャリアに
よる伝導度変調により高抵抗領域のＯＮ抵抗が下がると
いう機構がないため、ＯＮ抵抗がＢＩＰ素子に比べて大
きい。このため、パワーＭＯ８ＦＥＴでは活性部の周辺
長の増大と、高抵抗領域である第１導電形低ｌｌａドレ
イン領域１ａの薄層化が１！流容ｊａｉｌ大のために懸
案となっている。第１導電形低濃度ドレインＩＩ域１ａ
は、半導体素子の耐圧特性が許１限り薄くするのが効果
的な設計といえる。それにもかかわらず、凸部２１が存
在づるのは次の理由による。
第４図は、パワーＭＯ８ＦＥＴの出力特性を示す図であ
る。第２１電形半導体領域２に凸部２１がない場合、降
伏電流が流れるとパワーＭＯ３ＦＥＴはｉｌ′ｇ８に破
壊する傾向がある。以下にこの破壊モードの説明を行な
う。第５Ａ図は、凸部２１がない場合のパワーＭＯ８Ｆ
ＥＴの基本構成単位の断面図であり、第５Ｂ図は、この
部分の等価回路を示す図である。ソース−ドレイン間に
印加した電圧を増大させていき、第１導電形低濃度ドレ
イン領域１ａと第２ｓ電形半導体領域２の降伏電圧値に
違すると、第５八図中に矢印で示した降伏電流が流れる
。第１導電形ソース領域３の両端では、第５Ｂ図に示す
ように実質的にＢＩＰトランジスタが寄生している構造
となっている。このため、第１導電形ソース領域３の下
に流れ込む電流Ｊｃは、抵抗Ｒａを経てソース電極６か
ら流れ出るのであるが、以下の１式の条件を満すとこの
寄生トランジスタが導通する状態が出現する。
る。第２１電形半導体領域２に凸部２１がない場合、降
伏電流が流れるとパワーＭＯ３ＦＥＴはｉｌ′ｇ８に破
壊する傾向がある。以下にこの破壊モードの説明を行な
う。第５Ａ図は、凸部２１がない場合のパワーＭＯ８Ｆ
ＥＴの基本構成単位の断面図であり、第５Ｂ図は、この
部分の等価回路を示す図である。ソース−ドレイン間に
印加した電圧を増大させていき、第１導電形低濃度ドレ
イン領域１ａと第２ｓ電形半導体領域２の降伏電圧値に
違すると、第５八図中に矢印で示した降伏電流が流れる
。第１導電形ソース領域３の両端では、第５Ｂ図に示す
ように実質的にＢＩＰトランジスタが寄生している構造
となっている。このため、第１導電形ソース領域３の下
に流れ込む電流Ｊｃは、抵抗Ｒａを経てソース電極６か
ら流れ出るのであるが、以下の１式の条件を満すとこの
寄生トランジスタが導通する状態が出現する。
０．６Ｖ＜Ｊｃ＊Ｒａ −（１）
この現象は、パワーＭＯ３ＦＥＴのごく一部の領域でま
ず起こるし、導通した後も安定な状態はとり得す、ブロ
ッキング発振状態に入る。このような状況で半導体素子
は短時間で破壊する。
ず起こるし、導通した後も安定な状態はとり得す、ブロ
ッキング発振状態に入る。このような状況で半導体素子
は短時間で破壊する。
このモードの破壊は、第２導電形半導体領域２に凸部２
１を形成すれば、降伏は第２導電形半導体鋼域２の中央
のみで起こるようになり、第１導電形ソース領域３下の
降伏電流を小さくすることと、第１導電形ソース領域３
下の抵抗Ｒａが小さくなることから著しく改善できる。
１を形成すれば、降伏は第２導電形半導体鋼域２の中央
のみで起こるようになり、第１導電形ソース領域３下の
降伏電流を小さくすることと、第１導電形ソース領域３
下の抵抗Ｒａが小さくなることから著しく改善できる。
このように、従来の構造においてもソース−ドレイン間
の降伏現象（一般にいう半導体素子の一時降伏現象）に
は対処できている。
の降伏現象（一般にいう半導体素子の一時降伏現象）に
は対処できている。
′ｒＬＲ明が解決しようとする問題点］一般にパワーＭ
Ｏ８Ｆ Ｅ Ｔは、ＢＩＰトランジスタで深刻な問題と
なる２次破壊現象がないと言われているが、この発明の
対象にしている縦形のパワーＭＯ８ＦＥＴには、寄生ト
ランジスタがあるため２次破＊ｍ象が起きるという問題
点があった。この現象は、高電圧、高速スイッチング動
作で起きやすいのであるが、通常のスイッチング・レギ
ュレータのように、半導体素子に印加される電圧と電流
の位相がずれている場合には問題にならない。すなわら
、半導体素子に電流が流れたまま高電圧が印加される動
作モードで初めて起きる現象である。
Ｏ８Ｆ Ｅ Ｔは、ＢＩＰトランジスタで深刻な問題と
なる２次破壊現象がないと言われているが、この発明の
対象にしている縦形のパワーＭＯ８ＦＥＴには、寄生ト
ランジスタがあるため２次破＊ｍ象が起きるという問題
点があった。この現象は、高電圧、高速スイッチング動
作で起きやすいのであるが、通常のスイッチング・レギ
ュレータのように、半導体素子に印加される電圧と電流
の位相がずれている場合には問題にならない。すなわら
、半導体素子に電流が流れたまま高電圧が印加される動
作モードで初めて起きる現象である。
たとえば、第６図に示すインバータ回路で高速スイッチ
ングを行なうと、この２次破壊現象はたやすく発生Ｊる
。この回路で負荷（Ｌ）５０に流れる電流を制御するた
めには、対角線上に配置されたパワーＭＯ３ＦＥＴ４０
ａ 、４０ｄ （７）対アルイハｔ＜’）−ＭＯＳ Ｆ
Ｅ Ｔ ４０ｈ 、 ４ Ｑｃ （７）対を任意の割
合でＯＮ、ＯＦＦすることによって可能である。負荷（
Ｌ）５０を流れる電流は連続するから、パワーＭＯ８Ｆ
ＥＴ４０ａ 、４０ｄの対をＯＦＦにしてｄ３いて、パ
ワーＭＯ３ＦＥＴ４０ｂ 。
ングを行なうと、この２次破壊現象はたやすく発生Ｊる
。この回路で負荷（Ｌ）５０に流れる電流を制御するた
めには、対角線上に配置されたパワーＭＯ３ＦＥＴ４０
ａ 、４０ｄ （７）対アルイハｔ＜’）−ＭＯＳ Ｆ
Ｅ Ｔ ４０ｈ 、 ４ Ｑｃ （７）対を任意の割
合でＯＮ、ＯＦＦすることによって可能である。負荷（
Ｌ）５０を流れる電流は連続するから、パワーＭＯ８Ｆ
ＥＴ４０ａ 、４０ｄの対をＯＦＦにしてｄ３いて、パ
ワーＭＯ３ＦＥＴ４０ｂ 。
４００の対をＯＮ、ＯＦＦさす場合、パワーＭ ０３Ｆ
ＥＴ４０ｂ 、４０ｃがＯＦＦのとぎ、負荷（し）５０
を流れる電流はパワー〜１０ＳＦＥＴ＝ＩＱａ、４０（
！のそれぞれと逆並列に接続されている還流ダイオード
４１ａ、４１ｂを通って’！源に戻ることになる。この
３！ｌ流ダイオードは高速用のものが必要なので、パワ
ーＭＯ８Ｆ Ｅ Ｔチップとは別の素子が接続されてい
るのであるが、第５Ｂ図に示゛ケように、パワーＭＯ３
ＦＥＴの内部には、ダイオード領域が内蔵されているｔ
ｌＩ造となっている。このため、還流ダイオードを流れ
るべき還流電流の一部は、パワーＭＯ８ＦＥＴチップ中
を流れることになる。この状態に続いて、○ＦＦ状態の
パワーＭＯ３ＦＥＴ４０ｂ 、４０ｃにＯＮ信号を入力
した時点以降の（ａ）、（ｄ）側の還流ダイイード４１
ａ 、４１ｄの電圧Ｖｄ波形と、パワｆｖｌ ＯＳ Ｆ
Ｅ丁４Ｑｂ 、４０Ｃに流れる電流ｉｎ波形の例を第
７図に示す。（特にパワーＭ ＯＳ ＦＥＴのスイッチ
ング・スピードを′＠御しなかった場合）パワーＭＯＳ
ＦＥＴ４０ｉ１．４００がＯＮすると、（ａ）、（６）
側の還流ダイオード４１ａ、４１Ｊのリカバリー電流が
ほぼａ線的に増大していく。この上昇率は、電＃Ｉ電圧
Ｖｃｃと配線のインダクタンスし。の比ＶＣｃ ／ Ｌ
ｏ ’Ｃ決ま〕ている。リカバリーしていない１濶）よ
、還流ダイオード４１ａ、４１ｄはごく低いインピーダ
ンスの値をとり、パワーＭＯ３ＦＥＴ４０ｂ 、４０ｃ
が電ＴＡ電圧を保持ｊノでいる。すなわら、パワーＭ
Ｏ３ＦＥＴ４０ｂ 、４０Ｃは電源電圧が印加されたま
ま大′Ｒｉ流が流れる状態にさらされる（この状態は、
一般に短絡状態と呼はれている）。（ａ）。
ＥＴ４０ｂ 、４０ｃがＯＦＦのとぎ、負荷（し）５０
を流れる電流はパワー〜１０ＳＦＥＴ＝ＩＱａ、４０（
！のそれぞれと逆並列に接続されている還流ダイオード
４１ａ、４１ｂを通って’！源に戻ることになる。この
３！ｌ流ダイオードは高速用のものが必要なので、パワ
ーＭＯ８Ｆ Ｅ Ｔチップとは別の素子が接続されてい
るのであるが、第５Ｂ図に示゛ケように、パワーＭＯ３
ＦＥＴの内部には、ダイオード領域が内蔵されているｔ
ｌＩ造となっている。このため、還流ダイオードを流れ
るべき還流電流の一部は、パワーＭＯ８ＦＥＴチップ中
を流れることになる。この状態に続いて、○ＦＦ状態の
パワーＭＯ３ＦＥＴ４０ｂ 、４０ｃにＯＮ信号を入力
した時点以降の（ａ）、（ｄ）側の還流ダイイード４１
ａ 、４１ｄの電圧Ｖｄ波形と、パワｆｖｌ ＯＳ Ｆ
Ｅ丁４Ｑｂ 、４０Ｃに流れる電流ｉｎ波形の例を第
７図に示す。（特にパワーＭ ＯＳ ＦＥＴのスイッチ
ング・スピードを′＠御しなかった場合）パワーＭＯＳ
ＦＥＴ４０ｉ１．４００がＯＮすると、（ａ）、（６）
側の還流ダイオード４１ａ、４１Ｊのリカバリー電流が
ほぼａ線的に増大していく。この上昇率は、電＃Ｉ電圧
Ｖｃｃと配線のインダクタンスし。の比ＶＣｃ ／ Ｌ
ｏ ’Ｃ決ま〕ている。リカバリーしていない１濶）よ
、還流ダイオード４１ａ、４１ｄはごく低いインピーダ
ンスの値をとり、パワーＭＯ３ＦＥＴ４０ｂ 、４０ｃ
が電ＴＡ電圧を保持ｊノでいる。すなわら、パワーＭ
Ｏ３ＦＥＴ４０ｂ 、４０Ｃは電源電圧が印加されたま
ま大′Ｒｉ流が流れる状態にさらされる（この状態は、
一般に短絡状態と呼はれている）。（ａ）。
（ｄ）！Ｉｔの素子には、リカバリー期間の途中から急
峻に電圧が加わり始め、リカバリー電流の減衰時に過大
なピーク値をとる。このような短絡状態は、特に高周波
動作で還流ダイオードのりカバリ−特性が悪い場合著し
いパワー・ロスをもたらしパワーＭＯ３ＦＥＴの破壊の
原因となることがある。このモードの破壊は、典型とし
ては発熱による温度上昇が主な要因であり、２次破壊１
象ではない。
峻に電圧が加わり始め、リカバリー電流の減衰時に過大
なピーク値をとる。このような短絡状態は、特に高周波
動作で還流ダイオードのりカバリ−特性が悪い場合著し
いパワー・ロスをもたらしパワーＭＯ３ＦＥＴの破壊の
原因となることがある。このモードの破壊は、典型とし
ては発熱による温度上昇が主な要因であり、２次破壊１
象ではない。
パワーＭ ＯＳ Ｆ Ｅ Ｔで問題となる２次破壊は、
上述（７）（ａ）、＜（ｌ側のパワーＭＯ８ＦＥＴで起
こる。（ａ）、（ｄ）側のパワーＭＯ８ＦＥＴが破壊す
るための必要条件は、次のちのである。
上述（７）（ａ）、＜（ｌ側のパワーＭＯ８ＦＥＴで起
こる。（ａ）、（ｄ）側のパワーＭＯ８ＦＥＴが破壊す
るための必要条件は、次のちのである。
（１） 還流′ＮＩＷ＆がパワーＭＯ８ＦＥＴに流れる
ことくパワーＭＯ８ＦＥＴに直列にダイオードを結線し
、還流電流が専ら還流ダイオードにのみ流れるようにす
ると破壊は起こらない）。
ことくパワーＭＯ８ＦＥＴに直列にダイオードを結線し
、還流電流が専ら還流ダイオードにのみ流れるようにす
ると破壊は起こらない）。
（２） 還流電流のりカバリ一時間が、還流ダイオード
よりもパワーＭ ＯＳ Ｆ Ｅ Ｔの方が長いこと（還
流ダイオードに高速用でなく通常型を使用すれば破壊は
起きない）。
よりもパワーＭ ＯＳ Ｆ Ｅ Ｔの方が長いこと（還
流ダイオードに高速用でなく通常型を使用すれば破壊は
起きない）。
（３） リカバリー動作時に加わる電圧の立ち上がりが
急峻であること（スナバをつけ電圧の立ち上がりを抑え
ると破壊は起きない）。
急峻であること（スナバをつけ電圧の立ち上がりを抑え
ると破壊は起きない）。
これらは、すべてＢ Ｉ Ｐ ｌ−ラ〉ジスタをインバ
ータに使用した場合に問題となる２次破壊現象と基本的
に同一である。このモードの２次破壊現象は、次のよう
に説明し得る。還流時にわずかでもパワーＭ ＯＳ Ｆ
Ｅ Ｔに電流が流れ、引続きりカバリ一時に急峻な電
圧が印加されるまでの間に、パワーＭ ＯＳ Ｆ’ Ｅ
Ｔ内の接合がリカバリーされきれない場合を考える。
ータに使用した場合に問題となる２次破壊現象と基本的
に同一である。このモードの２次破壊現象は、次のよう
に説明し得る。還流時にわずかでもパワーＭ ＯＳ Ｆ
Ｅ Ｔに電流が流れ、引続きりカバリ一時に急峻な電
圧が印加されるまでの間に、パワーＭ ＯＳ Ｆ’ Ｅ
Ｔ内の接合がリカバリーされきれない場合を考える。
このとき、高抵抗領域である第１ｓ電形低濃度トレイン
鎮域１ａに残留している少数キンリアは、電圧が印加さ
１すると同時に電界によりｊａｉｌ速ｄれソース側の第
２導電形半導体領域２に杉勤してい＜、ｇ電圧の立ち上
がりが極め−Ｃ急峻・な場合には、残留しｃ″いる少数
キャリアがすべて第２導電形半導体敏域２に到達するま
でに、電界による少数キャリアのなだれ増倍現＊、Ｓ無
視できなくなり得る。第２導電形半Ｓ体頃域２に移動す
る少数キャリアは、第１導電形ソース隔域３の両端部に
形成されている寄生トランジスタにとってベースＩＲが
供給されていることに相当する。
鎮域１ａに残留している少数キンリアは、電圧が印加さ
１すると同時に電界によりｊａｉｌ速ｄれソース側の第
２導電形半導体領域２に杉勤してい＜、ｇ電圧の立ち上
がりが極め−Ｃ急峻・な場合には、残留しｃ″いる少数
キャリアがすべて第２導電形半導体敏域２に到達するま
でに、電界による少数キャリアのなだれ増倍現＊、Ｓ無
視できなくなり得る。第２導電形半Ｓ体頃域２に移動す
る少数キャリアは、第１導電形ソース隔域３の両端部に
形成されている寄生トランジスタにとってベースＩＲが
供給されていることに相当する。
すなわち、少数キャリアのなだれ増倍現象が１式で示す
条件を満せば、奇生トランジスタは導通する。、寄生ト
ランジスタが導通ずると、第１導電形低濃度ドレイン争
域１・ａに祈たｌｚキャリアが供給されるわけで、この
キャリアが、なだれ増倍用やにより再び寄生トランジス
タのベース領域に注入されるという正帰還ループが成立
し得る。この正帰還ループの存立条件は、基本的に高抵
抗領域である第１導電形低濃度ドレイン箇域１ａ中の電
界強度、奇生トランジスタのエミッタ・ベース間の抵抗
Ｒａ値と′？ｉ流電流増幅率り、＝咄に依存１［ろ。
条件を満せば、奇生トランジスタは導通する。、寄生ト
ランジスタが導通ずると、第１導電形低濃度ドレイン争
域１・ａに祈たｌｚキャリアが供給されるわけで、この
キャリアが、なだれ増倍用やにより再び寄生トランジス
タのベース領域に注入されるという正帰還ループが成立
し得る。この正帰還ループの存立条件は、基本的に高抵
抗領域である第１導電形低濃度ドレイン箇域１ａ中の電
界強度、奇生トランジスタのエミッタ・ベース間の抵抗
Ｒａ値と′？ｉ流電流増幅率り、＝咄に依存１［ろ。
すなわち、電界強度が強（、抵抗Ｒａと直流′ｉ５流増
幅＄ ｉ、 、 、が大きいと、この正帰還は簡単（：
起こり（ｑる。一旦正帰還状態に入ると、電源電圧が下
がり電界強度が小さくならない限りこのＷ４Ｎの導通は
止まることはない。この状況Ｇｌｔ、半導体素子の局所
領域に高電圧が印加されたまま大電流密度動作をしてい
るわけで、素子は早晩発熱による温度上置が直接の原因
となって破ｉ大することになる。結局、このような現象
を低減するのに第２導電形半導体領域２の凸部２１は次
の点Ｌ゛効果的である。
幅＄ ｉ、 、 、が大きいと、この正帰還は簡単（：
起こり（ｑる。一旦正帰還状態に入ると、電源電圧が下
がり電界強度が小さくならない限りこのＷ４Ｎの導通は
止まることはない。この状況Ｇｌｔ、半導体素子の局所
領域に高電圧が印加されたまま大電流密度動作をしてい
るわけで、素子は早晩発熱による温度上置が直接の原因
となって破ｉ大することになる。結局、このような現象
を低減するのに第２導電形半導体領域２の凸部２１は次
の点Ｌ゛効果的である。
（１） なだれ増倍現象の発生部を奇生トランジスタ動
作が起こりやプい場所より速ざ←ノる。
作が起こりやプい場所より速ざ←ノる。
（２） 抵抗Ｒａを小さくする。
しかしながら、この凸８１Ｓ２１は患彰−も及ぼし得る
。寄生トランジスタのなだれ増倍現象を抑えるためには
凸部２１を深くすればよいが、その場合、なだれ増倍現
象の発生部を奇生トランジスタ動作が起こりやすい場所
より遠ざけるという効果は小さくなる。また、凸部２〕
を深くすると、凸部２１の占める幅が広くなり基本」４
−ットの面積が減少プ゛る。
。寄生トランジスタのなだれ増倍現象を抑えるためには
凸部２１を深くすればよいが、その場合、なだれ増倍現
象の発生部を奇生トランジスタ動作が起こりやすい場所
より遠ざけるという効果は小さくなる。また、凸部２〕
を深くすると、凸部２１の占める幅が広くなり基本」４
−ットの面積が減少プ゛る。
ＢＩＰトランジスタの場合は、そわそもパワーＭＯ８Ｆ
ＥＴはどの高周波動作をさせないという楽な点があるが
、エミッタ・ベース間に逆バイアスを十分印加ｔにとに
より、トランジスタに流れる還流時の電流を遮断してこ
のモードの２次破壊から逃れることができる。しかしな
がら、パワーＭＯ３Ｆ Ｅ Ｔには、８ＪＰ）−ランジ
スタのように積揄的に還流時の電流を遮断する機能はな
い。
ＥＴはどの高周波動作をさせないという楽な点があるが
、エミッタ・ベース間に逆バイアスを十分印加ｔにとに
より、トランジスタに流れる還流時の電流を遮断してこ
のモードの２次破壊から逃れることができる。しかしな
がら、パワーＭＯ３Ｆ Ｅ Ｔには、８ＪＰ）−ランジ
スタのように積揄的に還流時の電流を遮断する機能はな
い。
このため、従来の縦形パワーＭＯ８Ｆ Ｅ Ｔには、汎
用電力用素子としては重大な欠陥があると占わざるを得
ない。パワーＭＯ８Ｆ Ｅ Ｔの電圧定格は、通常静的
なドレイ゛ン・ソース間の電圧Ｖｏｓｓが使用されるか
、寄生トランジスタを含むことにより上記のような動作
を行なうことから、トランジスタが静的な電圧特性であ
るνｃＥ＊Ｔ’なく、動特性であるＶｃ Ｅ Ｏ（Ｓ
ＩＪ ５）に相当覆るような動的な特性で規定されるべ
きであり、その場合現在のパワーＭＯ３Ｆ Ｅ Ｔの電
圧定格よりも大幅に低いものとなる。
用電力用素子としては重大な欠陥があると占わざるを得
ない。パワーＭＯ８Ｆ Ｅ Ｔの電圧定格は、通常静的
なドレイ゛ン・ソース間の電圧Ｖｏｓｓが使用されるか
、寄生トランジスタを含むことにより上記のような動作
を行なうことから、トランジスタが静的な電圧特性であ
るνｃＥ＊Ｔ’なく、動特性であるＶｃ Ｅ Ｏ（Ｓ
ＩＪ ５）に相当覆るような動的な特性で規定されるべ
きであり、その場合現在のパワーＭＯ３Ｆ Ｅ Ｔの電
圧定格よりも大幅に低いものとなる。
このＪｔ［は上記のような問題点を解消するためになさ
れたちの（，２次破壊耐噛を改善した電界効果型半導体
＠ｈを得ることを目すとする。
れたちの（，２次破壊耐噛を改善した電界効果型半導体
＠ｈを得ることを目すとする。
Ｌ問題点を解決舊るための手＆］
この発明に係る電界効果型半導体’ａｍは、縦方向に主
電流の経路を有する電界効果型半導体装置にあ゛いて、
第１導電形半導体基根表面に、電界効果により機能づる
頭載〈以下、ＦＥＴ領域と記す）の第２導電形半導体領
域と隔てて別の第２導電形半導体領域を形成し、上記基
板と別の第２導電形半導体領域とにより、ＦＥＴＬＸＡ
域と明確に区別されるダイオード領域を形成し、ＦＥＴ
領域の荷電体の寿命をダイオード領域の荷電体の寿命よ
り短くしたものである。
電流の経路を有する電界効果型半導体装置にあ゛いて、
第１導電形半導体基根表面に、電界効果により機能づる
頭載〈以下、ＦＥＴ領域と記す）の第２導電形半導体領
域と隔てて別の第２導電形半導体領域を形成し、上記基
板と別の第２導電形半導体領域とにより、ＦＥＴＬＸＡ
域と明確に区別されるダイオード領域を形成し、ＦＥＴ
領域の荷電体の寿命をダイオード領域の荷電体の寿命よ
り短くしたものである。
［作用コ
この発明においては、ダイオード領域をＦＥＴ領域と隔
てて形成し、ＦＥＴ領域の荷電体の寿命をダイオード領
域の荷電体の寿命より短くしたので、ＦＥＴ領域の寄生
１ヘランジスタの！［流電流増幅率ｈＦＥは小さくなり
、寄生トランジスタは導通しにくくなる。また、ＦＥＴ
領域に流れる還流電流はダイオード領域にも別れて流れ
、このときダイオード領域を流れる還流電流はＦＥＴ領
域を流れる還流電流より多くなり、ＦＥＴ領域の寄生ト
ランジスタ近辺を流れる還流電流は小さくなる。
てて形成し、ＦＥＴ領域の荷電体の寿命をダイオード領
域の荷電体の寿命より短くしたので、ＦＥＴ領域の寄生
１ヘランジスタの！［流電流増幅率ｈＦＥは小さくなり
、寄生トランジスタは導通しにくくなる。また、ＦＥＴ
領域に流れる還流電流はダイオード領域にも別れて流れ
、このときダイオード領域を流れる還流電流はＦＥＴ領
域を流れる還流電流より多くなり、ＦＥＴ領域の寄生ト
ランジスタ近辺を流れる還流電流は小さくなる。
［実施例］
前述の説明から、パワーＭＯ３ＦＥＴの２次破壊６４ｍ
を改善するためには、 （ａ ） 奇生トランジスタに印加される電界強度を
小さくする。
を改善するためには、 （ａ ） 奇生トランジスタに印加される電界強度を
小さくする。
（ｂ） 寄生トランジスタの直流電流増幅率ｈＦＥを
小さくする。
小さくする。
（Ｃ） 寄生トランジスタのエミッタ・ベース間の抵
抗Ｒａを小さくする。
抗Ｒａを小さくする。
（ｄ ） 還流時に、寄生トランジスタ近辺を流れる
電流を小さくする。
電流を小さくする。
ことが効果があることがわかる。また、（ｅ） ダイ
オード領域に流れる電流は、寄生トランジスタから離れ
て２次破壊と関係しなくてもパワー・ロス源となるので
小さいことが望ましい。
オード領域に流れる電流は、寄生トランジスタから離れ
て２次破壊と関係しなくてもパワー・ロス源となるので
小さいことが望ましい。
この発明は、（ｊ））、（ｄ）の効果を第１の目的とす
るものであるが、（ｅ）の効果も併せ持つものである。
るものであるが、（ｅ）の効果も併せ持つものである。
以下、この発明の実施例を図について説明する。
なお、以下の実施例の説明において、第３図〜第７図の
説明と重襖する部分については適宜その説明を省略する
。
説明と重襖する部分については適宜その説明を省略する
。
第１図は、この発明の一実施例であるパワーＭＯ３ＦＥ
Ｔの断面図である。この装置の構成は以下の点を除いて
第３図の構成と同じである。すなわち、第１導電形低濃
度ドレイン領域１８表面に、新たに別の第２導電形半導
体ｆａ域９がＭＯＳ Ｆ ＥＴ領領域第２導電形半導体
領域２と隔てて形成されており、第１導電形低濃度ドレ
イン領ｍ１ａと第２導電形半導体領域９とは、ＭＯ３Ｆ
ＥＴ鎗域と明確に区別されるダイオード領域を形成して
いる。ライフ・タイム・キラーとして金がＭ ＯＳ Ｆ
ＥＴ領域の第２導電形半導体領域２に関して高温度で選
択的に拡散されており、第２導電形半導体領域２および
第１導電形低濃度ドレイン領域１ａに高濃度金拡散領域
１１が形成されている。同様に、金がダイオード領域の
第２導電形半導体領域９に関して低温度で上記拡散工程
と別の工程で選択的に拡散されており、第２導電形半導
体領域９および第１導電形低濃度ドレイン領域１ａに低
濃度金拡散ｔｆ［４１０が形成されている。また、ＭＯ
８ＦＥＴ領域への金の拡散温度はダイオード領域への金
の拡散温度より高いため、高濃度金鉱＠領１ｉｉ２１１
は低濃度金拡散領ｉＩｉ！１０よりも第１導電形低′ａ
度ドレイン領域１ａに深く形成されている。
Ｔの断面図である。この装置の構成は以下の点を除いて
第３図の構成と同じである。すなわち、第１導電形低濃
度ドレイン領域１８表面に、新たに別の第２導電形半導
体ｆａ域９がＭＯＳ Ｆ ＥＴ領領域第２導電形半導体
領域２と隔てて形成されており、第１導電形低濃度ドレ
イン領ｍ１ａと第２導電形半導体領域９とは、ＭＯ３Ｆ
ＥＴ鎗域と明確に区別されるダイオード領域を形成して
いる。ライフ・タイム・キラーとして金がＭ ＯＳ Ｆ
ＥＴ領域の第２導電形半導体領域２に関して高温度で選
択的に拡散されており、第２導電形半導体領域２および
第１導電形低濃度ドレイン領域１ａに高濃度金拡散領域
１１が形成されている。同様に、金がダイオード領域の
第２導電形半導体領域９に関して低温度で上記拡散工程
と別の工程で選択的に拡散されており、第２導電形半導
体領域９および第１導電形低濃度ドレイン領域１ａに低
濃度金拡散ｔｆ［４１０が形成されている。また、ＭＯ
８ＦＥＴ領域への金の拡散温度はダイオード領域への金
の拡散温度より高いため、高濃度金鉱＠領１ｉｉ２１１
は低濃度金拡散領ｉＩｉ！１０よりも第１導電形低′ａ
度ドレイン領域１ａに深く形成されている。
これによって、ＭＯ３ＦＥＴ領域の荷電体の寿命をダイ
オード領域の荷電体の寿命より短くυｊ御している。こ
のように、ＭＯ８ＦＥＴｆ［と隔ててダイオード領域を
形成することによって、ＭＯ８ＦＥＴ領域に流れる還流
電流はダイオード領域にも分かれて流れる。また、ＭＯ
３ＦＥＴ領域の第２導電形半導体領域２に金を拡散する
ことによって、ＭＯ３ＦＥＴｔｌ域の奇生トランジスタ
の直流電流増幅率ｈ「εは小さくなり、この寄生トラン
ジスタが導通しにくくなる。また、ＭＯ３ＦＥＴ領域の
荷電体の寿命をダイオード領域の荷電体の寿命より短く
制御しているので、ＭＯ３ＦＥＴ領域の内蔵ダイオード
の還流時のりカバリ−はダイオード領域より速＜、ＭＯ
３ＦＥＴ領域の寄生トランジスタのベース電流となる少
数キャリアはダイオード領域に多く流れ、すなわら、ダ
イオード領域を流れる還流電流はＭＯ８ＦＥＴ領域を流
れる還流電流より多くなり、Ｍ ＯＳ Ｆ Ｅ Ｔ領域
の奇生トランジスタ近辺を流れる速流′５５流は小さく
なる。このようにして、櫂形パワーＭ ＯＳ Ｆ Ｅ
Ｔの２次破晒耐量を改膓することができる。
オード領域の荷電体の寿命より短くυｊ御している。こ
のように、ＭＯ８ＦＥＴｆ［と隔ててダイオード領域を
形成することによって、ＭＯ８ＦＥＴ領域に流れる還流
電流はダイオード領域にも分かれて流れる。また、ＭＯ
３ＦＥＴ領域の第２導電形半導体領域２に金を拡散する
ことによって、ＭＯ３ＦＥＴｔｌ域の奇生トランジスタ
の直流電流増幅率ｈ「εは小さくなり、この寄生トラン
ジスタが導通しにくくなる。また、ＭＯ３ＦＥＴ領域の
荷電体の寿命をダイオード領域の荷電体の寿命より短く
制御しているので、ＭＯ３ＦＥＴ領域の内蔵ダイオード
の還流時のりカバリ−はダイオード領域より速＜、ＭＯ
３ＦＥＴ領域の寄生トランジスタのベース電流となる少
数キャリアはダイオード領域に多く流れ、すなわら、ダ
イオード領域を流れる還流電流はＭＯ８ＦＥＴ領域を流
れる還流電流より多くなり、Ｍ ＯＳ Ｆ Ｅ Ｔ領域
の奇生トランジスタ近辺を流れる速流′５５流は小さく
なる。このようにして、櫂形パワーＭ ＯＳ Ｆ Ｅ
Ｔの２次破晒耐量を改膓することができる。
第２図は、この発明の池の実施例であるパワーＭＯ８Ｆ
ＥＴの断面図である。ＭＯ８ＦＥＴ領域の第２導電形半
導体領域２に関して、プラズマエッチ、イオン注入ある
いは電子ビーム照射などの処理が選択的に旌されており
、第２導電形半導体鎮域２および第１導電形低濃度ドレ
イン領域１ａに高密度半導体結晶欠陥領域１３が形成さ
れている。同様に、ダイオード領域の第２導電形半導体
領域９に関して、プラズマエッチなどの処理が上記処理
工程と別工程で選択的に施されでおり、第２導電形半導
体領域９および第１導電形低濃度ドレイン領域１ａに低
密度半導体結晶欠陥領域１２が形成されている。また、
高密度半導体結晶欠陥領域１３は低密度半導体結晶欠陥
領域１２より第１導電形低濃度ドレイン領＊１ａに深く
形成されている。ＭＯ３ＦＥＴ！ｌｉ域の第２導電形半
導体領域２に関して隔りプラズマエッチ等による処理時
間をダイオード領域の第２導電形半導体領域９に関して
施すプラズマエッチなどによる処理時間よりも長くする
ことによって、〜１０ＳＦＥＴ領域に再結合中心密度の
高い高密度半導体結晶欠陥領域１３を、グ・ｆオード領
域に再結合中心９度の低い低密度半導体結晶欠陥領域１
２を形成することができる。このようにして、上述の第
２導電形半導体領１Ｉｌｔ２．９への金の拡散の場合と
同様に、Ｍ ０３ＦＥＴ順誠の荷電体の寿命をダイオー
ド領域の荷電体の寿命より９．ｎ ＜ １９制御するこ
とができ、上記実施例と同様の効果を得ることができる
。
ＥＴの断面図である。ＭＯ８ＦＥＴ領域の第２導電形半
導体領域２に関して、プラズマエッチ、イオン注入ある
いは電子ビーム照射などの処理が選択的に旌されており
、第２導電形半導体鎮域２および第１導電形低濃度ドレ
イン領域１ａに高密度半導体結晶欠陥領域１３が形成さ
れている。同様に、ダイオード領域の第２導電形半導体
領域９に関して、プラズマエッチなどの処理が上記処理
工程と別工程で選択的に施されでおり、第２導電形半導
体領域９および第１導電形低濃度ドレイン領域１ａに低
密度半導体結晶欠陥領域１２が形成されている。また、
高密度半導体結晶欠陥領域１３は低密度半導体結晶欠陥
領域１２より第１導電形低濃度ドレイン領＊１ａに深く
形成されている。ＭＯ３ＦＥＴ！ｌｉ域の第２導電形半
導体領域２に関して隔りプラズマエッチ等による処理時
間をダイオード領域の第２導電形半導体領域９に関して
施すプラズマエッチなどによる処理時間よりも長くする
ことによって、〜１０ＳＦＥＴ領域に再結合中心密度の
高い高密度半導体結晶欠陥領域１３を、グ・ｆオード領
域に再結合中心９度の低い低密度半導体結晶欠陥領域１
２を形成することができる。このようにして、上述の第
２導電形半導体領１Ｉｌｔ２．９への金の拡散の場合と
同様に、Ｍ ０３ＦＥＴ順誠の荷電体の寿命をダイオー
ド領域の荷電体の寿命より９．ｎ ＜ １９制御するこ
とができ、上記実施例と同様の効果を得ることができる
。
なお、上記実施例では、パワーＭＯ３ＦＥＴについての
説明を専ら行なってきたが、パワーＭＯ３ＦＥＴの低抵
抗領域である第１導電形高濃度ドレイン領域１ｂにあた
る部分の導電性を反対にしたｍ ３Ｓを有する絶縁ゲー
ト・トランジスタと言われている素子の最大の問題であ
るサイリスタ動作も、パワーＭＯＳ Ｆ Ｅ Ｔの寄生
トランジスタにあたる部分の動作を制御することが鍵で
あることから、二の発明がそのまま有効な効果を上げる
ことは明らかである。
説明を専ら行なってきたが、パワーＭＯ３ＦＥＴの低抵
抗領域である第１導電形高濃度ドレイン領域１ｂにあた
る部分の導電性を反対にしたｍ ３Ｓを有する絶縁ゲー
ト・トランジスタと言われている素子の最大の問題であ
るサイリスタ動作も、パワーＭＯＳ Ｆ Ｅ Ｔの寄生
トランジスタにあたる部分の動作を制御することが鍵で
あることから、二の発明がそのまま有効な効果を上げる
ことは明らかである。
し発明の効果］
以上のようにこの発明によれば、２ａ方向に主電流の経
路を有する電界効果型半導体装置において、第１導電形
半導体基板表面に、ＦＥＴ１ｌ域の第２導電形半導体領
域と隔てて別の第２導電形半導体罎域を形ＩＲＬ／、上
記３１板と別の第２導電形半導体領域とにより、ＦＥＴ
１ｌ域と明確に区別されるダイオード領域を形成し、Ｆ
ＥＴ領域の荷電体の寿命をダイオード領域の荷電体の寿
命より短くしたので、２次破１７％耐聞を改善した電界
効果型半導体装置を得ることができる。
路を有する電界効果型半導体装置において、第１導電形
半導体基板表面に、ＦＥＴ１ｌ域の第２導電形半導体領
域と隔てて別の第２導電形半導体罎域を形ＩＲＬ／、上
記３１板と別の第２導電形半導体領域とにより、ＦＥＴ
１ｌ域と明確に区別されるダイオード領域を形成し、Ｆ
ＥＴ領域の荷電体の寿命をダイオード領域の荷電体の寿
命より短くしたので、２次破１７％耐聞を改善した電界
効果型半導体装置を得ることができる。
第１図は、この発明の一実施例であるパワーＭＯ８ＦＥ
Ｔの断面図である。 第２図は、この発明の他の実施例であるパワーＭＯ８Ｆ
ＥＴの断面図である。 第３図は、従来のパワーＭＯ３ＦＥＴの断面図である。 第４図は、従来のパワーＭＯ３ＦＥＴの出力特性を示す
図である。 第５Ａ図は、ＭＯＳ Ｆ Ｅ Ｔ領域の第２導電形半導
体領域に凸部がない場合のパワーＭ ＯＳ Ｆ Ｅ ’
ｒの基本構成単位の断面図であり、第５Ｂ図は、第５Ａ
図の等価回路を示す図である。 第６図は、パワーＭＯＦＥＴを使ったインバータ回路図
である。 第７図は、第６図における還流ダイオードの電圧■ｄ波
形とパワーＭＯ３ＦＥＴに流れる電流■霞波形を示す図
である。 図において、１ａは第１導電形低濃度ドレインｌｌｉ域
、１ｂは第１導電形高濃度ドレイン領域、２゜９は第２
導電形半導体領域、３は第１導電形ソース領域、４は絶
縁膜、５はゲート電極、６はソース電極、７はチャンネ
ル形成領域、８はドレイン電極、１０は低濃度金拡散領
域、１１は高濃度金拡散領域、１２は低密度半導体結晶
欠陥領域、１３は高密度半導体結晶欠陥領域、２１は凸
部である。 なお、各図中同一符号は同一または相当部分を示す。
Ｔの断面図である。 第２図は、この発明の他の実施例であるパワーＭＯ８Ｆ
ＥＴの断面図である。 第３図は、従来のパワーＭＯ３ＦＥＴの断面図である。 第４図は、従来のパワーＭＯ３ＦＥＴの出力特性を示す
図である。 第５Ａ図は、ＭＯＳ Ｆ Ｅ Ｔ領域の第２導電形半導
体領域に凸部がない場合のパワーＭ ＯＳ Ｆ Ｅ ’
ｒの基本構成単位の断面図であり、第５Ｂ図は、第５Ａ
図の等価回路を示す図である。 第６図は、パワーＭＯＦＥＴを使ったインバータ回路図
である。 第７図は、第６図における還流ダイオードの電圧■ｄ波
形とパワーＭＯ３ＦＥＴに流れる電流■霞波形を示す図
である。 図において、１ａは第１導電形低濃度ドレインｌｌｉ域
、１ｂは第１導電形高濃度ドレイン領域、２゜９は第２
導電形半導体領域、３は第１導電形ソース領域、４は絶
縁膜、５はゲート電極、６はソース電極、７はチャンネ
ル形成領域、８はドレイン電極、１０は低濃度金拡散領
域、１１は高濃度金拡散領域、１２は低密度半導体結晶
欠陥領域、１３は高密度半導体結晶欠陥領域、２１は凸
部である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）第１導電形半導体基板と、 前記基板表面に形成される第２導電形半導体領域と、 前記第２導電形半導体領域内のその表面に中央部をあけ
て形成される第１導電形半導体領域と、前記基板と前記
第１導電形半導体領域間の前記第２導電形半導体領域表
面に形成される絶縁膜と、前記絶縁膜表面に形成される
ゲート電極とを備え、 縦方向に主電流の経路を有する電界効果型半導体装置に
おいて、 前記基板表面に前記第２導電形半導体領域と隔てて形成
される別の第２導電形半導体領域を備え、前記基板と前
記別の第２導電形半導体領域とにより、電界効果により
機能する領域と明確に区別されるダイオード領域を形成
し、 前記電界効果により機能する領域の荷電体の寿命を前記
ダイオード領域の荷電体の寿命より短くした電界効果型
半導体装置。 - （２）前記第２導電形半導体領域に関して高濃度に金を
拡散し、 前記別の第２導電形半導体領域に関して低濃度に金を拡
散する特許請求の範囲第１項記載の電界効果型半導体装
置。 - （３）前記第２導電形半導体領域に関して高密度に結晶
欠陥を形成し、 前記別の第２導電形半導体領域に関して低密度に結晶欠
陥を形成する特許請求の範囲第１項記載の電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17964385A JPS6239069A (ja) | 1985-08-13 | 1985-08-13 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17964385A JPS6239069A (ja) | 1985-08-13 | 1985-08-13 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239069A true JPS6239069A (ja) | 1987-02-20 |
Family
ID=16069354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17964385A Pending JPS6239069A (ja) | 1985-08-13 | 1985-08-13 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239069A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
| US5068700A (en) * | 1988-11-29 | 1991-11-26 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated mosfet |
| US5136349A (en) * | 1989-08-30 | 1992-08-04 | Siliconix Incorporated | Closed cell transistor with built-in voltage clamp |
| US5191395A (en) * | 1990-04-02 | 1993-03-02 | Fuji Electric Co., Ltd. | Mos type semiconductor device with means to prevent parasitic bipolar transistor |
| US7833863B1 (en) | 2003-12-02 | 2010-11-16 | Vishay-Siliconix | Method of manufacturing a closed cell trench MOSFET |
| US8183629B2 (en) | 2004-05-13 | 2012-05-22 | Vishay-Siliconix | Stacked trench metal-oxide-semiconductor field effect transistor device |
| US8368126B2 (en) | 2007-04-19 | 2013-02-05 | Vishay-Siliconix | Trench metal oxide semiconductor with recessed trench material and remote contacts |
| US8471390B2 (en) | 2006-05-12 | 2013-06-25 | Vishay-Siliconix | Power MOSFET contact metallization |
| US10032901B2 (en) | 2009-10-30 | 2018-07-24 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
-
1985
- 1985-08-13 JP JP17964385A patent/JPS6239069A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068700A (en) * | 1988-11-29 | 1991-11-26 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated mosfet |
| US5136349A (en) * | 1989-08-30 | 1992-08-04 | Siliconix Incorporated | Closed cell transistor with built-in voltage clamp |
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| US8471390B2 (en) | 2006-05-12 | 2013-06-25 | Vishay-Siliconix | Power MOSFET contact metallization |
| US8697571B2 (en) | 2006-05-12 | 2014-04-15 | Vishay-Siliconix | Power MOSFET contact metallization |
| US8368126B2 (en) | 2007-04-19 | 2013-02-05 | Vishay-Siliconix | Trench metal oxide semiconductor with recessed trench material and remote contacts |
| US8883580B2 (en) | 2007-04-19 | 2014-11-11 | Vishay-Siliconix | Trench metal oxide semiconductor with recessed trench material and remote contacts |
| US10032901B2 (en) | 2009-10-30 | 2018-07-24 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
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