JPH05283702A - 複合制御型半導体装置及びそれを使用した電力変換装置 - Google Patents
複合制御型半導体装置及びそれを使用した電力変換装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】
【目的】高耐圧でオン電圧の低くい改良された複合制御
型半導体装置を提供する。 【構成】複数個のｐ型の第３の半導体層１５の間のｎ型
の第１の半導体層１３にｐ型の第５の半導体層１７を設
け、オン状態において第１の半導体層１３全領域で電導
度変調が生じるようにした。 【効果】オン状態において第１の半導体層１３全領域で
電導度変調が生じるようにしたので、オン電圧が低くな
り、高耐圧低損失のＩＧＢＴを実現できる。
型半導体装置を提供する。 【構成】複数個のｐ型の第３の半導体層１５の間のｎ型
の第１の半導体層１３にｐ型の第５の半導体層１７を設
け、オン状態において第１の半導体層１３全領域で電導
度変調が生じるようにした。 【効果】オン状態において第１の半導体層１３全領域で
電導度変調が生じるようにしたので、オン電圧が低くな
り、高耐圧低損失のＩＧＢＴを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、電圧と電流で制御する
新しい複合制御型半導体装置とそれを使用した電力変換
装置に係り、特にオン状態における低損失化，寄生素子
の動作防止及び制御電力の低減に有効な複合制御型半導
体装置の構造に関する。
新しい複合制御型半導体装置とそれを使用した電力変換
装置に係り、特にオン状態における低損失化，寄生素子
の動作防止及び制御電力の低減に有効な複合制御型半導
体装置の構造に関する。
【０００２】
【従来の技術】最近、ＩＧＢＴ（絶縁ゲートバイポーラ
トランジスタ）が、ＧＴＯ（ゲートターンオフサイリス
タ）やMOSFET（パワーＭＯＳトランジスタ）に代わって
著しく普及している。その理由は、電圧制御型であるこ
とからＧＴＯに比較してオン・オフ制御が容易であるこ
と、及び電導度変調型であることからMOSFETに比較して
オン電圧が低いこと等にある。
トランジスタ）が、ＧＴＯ（ゲートターンオフサイリス
タ）やMOSFET（パワーＭＯＳトランジスタ）に代わって
著しく普及している。その理由は、電圧制御型であるこ
とからＧＴＯに比較してオン・オフ制御が容易であるこ
と、及び電導度変調型であることからMOSFETに比較して
オン電圧が低いこと等にある。
【０００３】ＩＧＢＴは、例えばｐ+ 基板の上にエピタ
キシャル成長させたｎ層、ｎ層上に形成したｎ-層、ｎ-
層内に複数個規則的にその上面に露出するように形成し
たｐ層、各ｐ層内に上面に露出するように設けられｎ+
層を具備する半導体基体と、ｐ+基板にオーミック接触
したコレクタ電極と、ｎ+層及びｐ層にオーミック接触
したエミッタ電極と、ｎ- 層の露出した面上に絶縁膜を
介して載置したゲート電極とから成っている。
キシャル成長させたｎ層、ｎ層上に形成したｎ-層、ｎ-
層内に複数個規則的にその上面に露出するように形成し
たｐ層、各ｐ層内に上面に露出するように設けられｎ+
層を具備する半導体基体と、ｐ+基板にオーミック接触
したコレクタ電極と、ｎ+層及びｐ層にオーミック接触
したエミッタ電極と、ｎ- 層の露出した面上に絶縁膜を
介して載置したゲート電極とから成っている。
【０００４】このような構成のＩＧＢＴを高耐圧の用途
に使用する場合には、主として空乏層の拡がる領域とな
るｎ-層を厚くする必要がある。ｎ-層を厚くしていくと
電導度変調が主にｎ- 層のｐ+基板に近い領域で起こ
り、ｐ+基板から遠くなるほど電導度変調が起こりにく
くなり、ＩＧＢＴの低オン電圧という特徴が生かされな
くなるという問題が顕著になる。この問題を解決するた
めに、ｎ- 層のエミッタ電極側の露出面にホールを注入
するためのホール注入ｐ層を設けることが知られている
（特開平3−23675号公報）。
に使用する場合には、主として空乏層の拡がる領域とな
るｎ-層を厚くする必要がある。ｎ-層を厚くしていくと
電導度変調が主にｎ- 層のｐ+基板に近い領域で起こ
り、ｐ+基板から遠くなるほど電導度変調が起こりにく
くなり、ＩＧＢＴの低オン電圧という特徴が生かされな
くなるという問題が顕著になる。この問題を解決するた
めに、ｎ- 層のエミッタ電極側の露出面にホールを注入
するためのホール注入ｐ層を設けることが知られている
（特開平3−23675号公報）。
【０００５】
【発明が解決しようとする課題】特開平3−23675号公報
には、図１４に示すように半導体基体の周辺部にｐ層２
１４を形成し、このｐ層２１４にコンタクトした電極２
２３をゲート電極端子Ｇに接続し、これにより正のゲー
ト電位を使ってｐ層２１４からｎ- 層２１３へ正孔の注
入をさせる構造が開示されている。しかし、ｐ層２１４
が半導体基体の周辺部に設けられているため、ｐ層２１
４から注入された正孔が数ミリ角チップの半導体基体の
中心部まで殆ど届かず、大多数の正孔はｐ層２１４に最
も近いｐ層２１５に吸収されてしまい、オン電圧の低減
には殆ど寄与しないものであった。特に、１０００Ｖ以
上の高電圧で使用される高耐圧のＩＧＢＴでは、ｎ- 層
２１３が１００ミクロン以上になるため、ｎ- 層２１３
全領域で且つより一層の電導度変調が望まれていた。
には、図１４に示すように半導体基体の周辺部にｐ層２
１４を形成し、このｐ層２１４にコンタクトした電極２
２３をゲート電極端子Ｇに接続し、これにより正のゲー
ト電位を使ってｐ層２１４からｎ- 層２１３へ正孔の注
入をさせる構造が開示されている。しかし、ｐ層２１４
が半導体基体の周辺部に設けられているため、ｐ層２１
４から注入された正孔が数ミリ角チップの半導体基体の
中心部まで殆ど届かず、大多数の正孔はｐ層２１４に最
も近いｐ層２１５に吸収されてしまい、オン電圧の低減
には殆ど寄与しないものであった。特に、１０００Ｖ以
上の高電圧で使用される高耐圧のＩＧＢＴでは、ｎ- 層
２１３が１００ミクロン以上になるため、ｎ- 層２１３
全領域で且つより一層の電導度変調が望まれていた。
【０００６】また、図１４のＩＧＢＴでは、次のような
不都合がある。即ち、電極２２３が接続されるゲート電
極端子Ｇはオン状態では１５Ｖ程度になる。ＩＧＢＴの
コレクタ電極２２１とエミッタ電極２２２との間の電位
関係は、オン状態ではエミッタ電極が接地電位にされ、
コレクタ電極２２１に３Ｖ程度の低電圧が印加された状
態となる。オン状態で電極２２３の電位がコレクタ電極
２２１の電位より高くなると、ｐ+ 基板２１１とｎ層２
１２との間のｐｎ接合は逆バイアスされ、ｐ層２１４か
らｎ+ 層２１６へ多大の電流が流れ込み、ゲート制御が
困難になる。敢えてゲート制御をしようとすれば、ゲー
ト制御電力が大きくなるという問題がある。
不都合がある。即ち、電極２２３が接続されるゲート電
極端子Ｇはオン状態では１５Ｖ程度になる。ＩＧＢＴの
コレクタ電極２２１とエミッタ電極２２２との間の電位
関係は、オン状態ではエミッタ電極が接地電位にされ、
コレクタ電極２２１に３Ｖ程度の低電圧が印加された状
態となる。オン状態で電極２２３の電位がコレクタ電極
２２１の電位より高くなると、ｐ+ 基板２１１とｎ層２
１２との間のｐｎ接合は逆バイアスされ、ｐ層２１４か
らｎ+ 層２１６へ多大の電流が流れ込み、ゲート制御が
困難になる。敢えてゲート制御をしようとすれば、ゲー
ト制御電力が大きくなるという問題がある。
【０００７】さらに、ｐ層２１４より注入した多量の正
孔により、ｐ層２１４，ｎ-層213，ｐ層２１５，ｎ+層
２１６からなる横方向の寄生サイリスタ及びｐ+基板２
１１，ｎ層２１２ｎ-層２１３，ｐ層２１５，ｎ+層２１
６からなる縦方向の寄生サイリスタが動作し、絶縁ゲー
ト２３１，２３２で制御できなくなり、ＩＧＢＴが破壊
するという不具合がある。
孔により、ｐ層２１４，ｎ-層213，ｐ層２１５，ｎ+層
２１６からなる横方向の寄生サイリスタ及びｐ+基板２
１１，ｎ層２１２ｎ-層２１３，ｐ層２１５，ｎ+層２１
６からなる縦方向の寄生サイリスタが動作し、絶縁ゲー
ト２３１，２３２で制御できなくなり、ＩＧＢＴが破壊
するという不具合がある。
【０００８】加えて、半導体基体の周辺部での電流密度
が高く周辺部での発熱が多いため、コレクタ電極２２１
を半田を使ってパッケージの１部となるヒートシンクに
接着する場合、最も歪が大きい半導体基体の周辺部の歪
応力がさらに大きくなり、ＩＧＢＴチップが破損する
か、破損しない場合にはパッケージから剥離しやすいと
いう問題があった。
が高く周辺部での発熱が多いため、コレクタ電極２２１
を半田を使ってパッケージの１部となるヒートシンクに
接着する場合、最も歪が大きい半導体基体の周辺部の歪
応力がさらに大きくなり、ＩＧＢＴチップが破損する
か、破損しない場合にはパッケージから剥離しやすいと
いう問題があった。
【０００９】本発明の目的は、高耐圧でオン電圧の低い
改良された複合制御型半導体装置を提供することにあ
る。
改良された複合制御型半導体装置を提供することにあ
る。
【００１０】本発明の他の目的は、大きな出力電流が得
られ、寄生サイリスタによる破壊が起こらず、ゲート電
力の損失の少ない改良された複合制御型半導体装置を提
供することにある。
られ、寄生サイリスタによる破壊が起こらず、ゲート電
力の損失の少ない改良された複合制御型半導体装置を提
供することにある。
【００１１】本発明の更に他の目的は、改良された複合
制御型半導体装置を使用した電力変換装置を提供するこ
とにある。
制御型半導体装置を使用した電力変換装置を提供するこ
とにある。
【００１２】本発明の別の目的は、以下の実施例の説明
から明らかとなろう。
から明らかとなろう。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明複合制御型半導体装置の特徴とするところは、一対の
主表面を有し、一方の主表面に隣接する第１の半導体
層、第１の半導体層及び他方の主表面に隣接し第１の半
導体層より高不純物濃度を有する第１導電型の第２の半
導体層、一方の主表面から第１の半導体層内に延び第１
の半導体層より高不純物濃度を有する第２導電型の複数
個の第３の半導体層、一方の主表面から各第３の半導体
層内に延び第３の半導体層より高不純物濃度を有する第
１導電型の複数個の第４の半導体層、第３の半導体層相
互間に位置し一方の主表面から第２の半導体層内に延び
第２の半導体層より高不純物濃度を有する第２導電型の
第５の半導体層を具備する半導体基体と、第２の半導体
層の露出表面にオーミック接触する第１の主電極と、第
３の半導体層及び第４の半導体層の露出表面にオーミッ
ク接触する第２の主電極と、第１の半導体層、第３の半
導体層及び第４の半導体層の露出表面上に絶縁膜を介し
て載置される制御電極と、第５の半導体層の露出表面に
オーミック接触すると共に第２の主電極及び制御電極の
いずれか一方に電流制限手段を介して接続された補助電
極とを備え、オン状態において、第１の主電極と第２の
主電極との間には第３の半導体層と第４の半導体層との
間の接合を順バイアスする極性の電位が、第２の主電極
と制御電極との間には制御電極直下の第３の半導体層表
面にチャネル領域を形成するに十分な値と極性を有する
電位が、第２の主電極と補助電極との間には第５の半導
体層と第１の半導体層との間の接合を順バイアスする極
性の電位が、第１の主電極と補助電極との間には第１の
半導体層と第２の半導体層との間の接合を順バイアスす
る極性の電位がそれぞれ付与されるようにした点にあ
る。この場合、第１の半導体層の導電型は、複合制御型
半導体装置をＩＧＢＴとして使用する場合には第２導電
型が、複合制御型半導体装置をMOSFETとして使用する場
合には第１導電型が選択される。
明複合制御型半導体装置の特徴とするところは、一対の
主表面を有し、一方の主表面に隣接する第１の半導体
層、第１の半導体層及び他方の主表面に隣接し第１の半
導体層より高不純物濃度を有する第１導電型の第２の半
導体層、一方の主表面から第１の半導体層内に延び第１
の半導体層より高不純物濃度を有する第２導電型の複数
個の第３の半導体層、一方の主表面から各第３の半導体
層内に延び第３の半導体層より高不純物濃度を有する第
１導電型の複数個の第４の半導体層、第３の半導体層相
互間に位置し一方の主表面から第２の半導体層内に延び
第２の半導体層より高不純物濃度を有する第２導電型の
第５の半導体層を具備する半導体基体と、第２の半導体
層の露出表面にオーミック接触する第１の主電極と、第
３の半導体層及び第４の半導体層の露出表面にオーミッ
ク接触する第２の主電極と、第１の半導体層、第３の半
導体層及び第４の半導体層の露出表面上に絶縁膜を介し
て載置される制御電極と、第５の半導体層の露出表面に
オーミック接触すると共に第２の主電極及び制御電極の
いずれか一方に電流制限手段を介して接続された補助電
極とを備え、オン状態において、第１の主電極と第２の
主電極との間には第３の半導体層と第４の半導体層との
間の接合を順バイアスする極性の電位が、第２の主電極
と制御電極との間には制御電極直下の第３の半導体層表
面にチャネル領域を形成するに十分な値と極性を有する
電位が、第２の主電極と補助電極との間には第５の半導
体層と第１の半導体層との間の接合を順バイアスする極
性の電位が、第１の主電極と補助電極との間には第１の
半導体層と第２の半導体層との間の接合を順バイアスす
る極性の電位がそれぞれ付与されるようにした点にあ
る。この場合、第１の半導体層の導電型は、複合制御型
半導体装置をＩＧＢＴとして使用する場合には第２導電
型が、複合制御型半導体装置をMOSFETとして使用する場
合には第１導電型が選択される。
【００１４】本発明複合制御型半導体装置の他の特徴と
するところは、第１導電型の第１の半導体層、第１の半
導体層の主表面から第１の半導体層内に延び第１の半導
体層より高不純物濃度を有する第２の半導体層、第２の
半導体層から離れた個所において第１の半導体層の主表
面から第１の半導体層内延び第１の半導体層より高不純
物濃度を有する第２導電型の複数個の第３の半導体層、
各第３の半導体層から各第３の半導体層内に延び第３の
半導体層より高不純物濃度を有する第１導電型の複数個
の第４の半導体層、第３の半導体層相互間に位置し第１
の半導体層の主表面から第１の半導体層内に延び第１の
半導体層より高不純物濃度を有する第２導電型の第５の
半導体層を具備する半導体基体と、第２の半導体層の露
出表面にオーミック接触する第１の主電極と、第３の半
導体層及び第４の半導体層の露出表面にオーミック接触
する第２の主電極と、第１の半導体層、第３の半導体層
及び第４の半導体層の露出表面上に絶縁膜を介して載置
される制御電極と、第５の半導体層の露出表面にオーミ
ック接触すると共に第２の主電極及び制御電極のいずれ
か一方に電流制限手段を介して接続された補助電極とを
備え、オン状態において、第１の主電極と第２の主電極
との間には第３の半導体層と第４の半導体層との間の接
合を順バイアスする極性の電位が、第２の主電極と制御
電極との間には制御電極直下の第３の半導体層表面にチ
ャネル領域を形成するに十分な値と極性を有する電位
が、第２の主電極と補助電極との間には第５の半導体層
と第１の半導体層との間の接合を順バイアスする極性の
電位が、第１の主電極と補助電極との間には第１の半導
体層と第２の半導体層との間の接合を順バイアスする極
性の電位がそれぞれ付与されるようにした点にある。こ
の場合、第２の半導体層の導電型は、複合制御型半導体
装置をＩＧＢＴとして使用する場合には第２導電型が、
複合制御型半導体装置をMOSFETとして使用する場合には
第１導電型が選択される。
するところは、第１導電型の第１の半導体層、第１の半
導体層の主表面から第１の半導体層内に延び第１の半導
体層より高不純物濃度を有する第２の半導体層、第２の
半導体層から離れた個所において第１の半導体層の主表
面から第１の半導体層内延び第１の半導体層より高不純
物濃度を有する第２導電型の複数個の第３の半導体層、
各第３の半導体層から各第３の半導体層内に延び第３の
半導体層より高不純物濃度を有する第１導電型の複数個
の第４の半導体層、第３の半導体層相互間に位置し第１
の半導体層の主表面から第１の半導体層内に延び第１の
半導体層より高不純物濃度を有する第２導電型の第５の
半導体層を具備する半導体基体と、第２の半導体層の露
出表面にオーミック接触する第１の主電極と、第３の半
導体層及び第４の半導体層の露出表面にオーミック接触
する第２の主電極と、第１の半導体層、第３の半導体層
及び第４の半導体層の露出表面上に絶縁膜を介して載置
される制御電極と、第５の半導体層の露出表面にオーミ
ック接触すると共に第２の主電極及び制御電極のいずれ
か一方に電流制限手段を介して接続された補助電極とを
備え、オン状態において、第１の主電極と第２の主電極
との間には第３の半導体層と第４の半導体層との間の接
合を順バイアスする極性の電位が、第２の主電極と制御
電極との間には制御電極直下の第３の半導体層表面にチ
ャネル領域を形成するに十分な値と極性を有する電位
が、第２の主電極と補助電極との間には第５の半導体層
と第１の半導体層との間の接合を順バイアスする極性の
電位が、第１の主電極と補助電極との間には第１の半導
体層と第２の半導体層との間の接合を順バイアスする極
性の電位がそれぞれ付与されるようにした点にある。こ
の場合、第２の半導体層の導電型は、複合制御型半導体
装置をＩＧＢＴとして使用する場合には第２導電型が、
複合制御型半導体装置をMOSFETとして使用する場合には
第１導電型が選択される。
【００１５】本発明電力変換装置の特徴とするところ
は、一対の直流端子と、交流の相数と同数の交流端子
と、一対の直流端子間に接続され、それぞれスイッチン
グ素子と逆極性のダイオードの並列回路を２個直列接続
した構成からなり、並列回路の相互接続点が異なる交流
端子に接続された交流出力の相数と同数のインバータ単
位とを具備し、スイッチング素子が上述の複合制御型半
導体装置を使用した点にある。
は、一対の直流端子と、交流の相数と同数の交流端子
と、一対の直流端子間に接続され、それぞれスイッチン
グ素子と逆極性のダイオードの並列回路を２個直列接続
した構成からなり、並列回路の相互接続点が異なる交流
端子に接続された交流出力の相数と同数のインバータ単
位とを具備し、スイッチング素子が上述の複合制御型半
導体装置を使用した点にある。
【００１６】
【作用】本発明の複合制御型半導体装置は、第３の半導
体層の間に第３の半導体層から離れて第５の半導体層を
具備し、オン状態において、第１の主電極と第２の主電
極との間には第３の半導体層と第４の半導体層との間の
接合を順バイアスする極性の電位が、第２の主電極と制
御電極との間には制御電極直下の第３の半導体層表面に
チャネル領域を形成するに十分な値と極性を有する電位
が、第２の主電極と補助電極との間には第５の半導体層
と第１の半導体層との間の接合を順バイアスする極性の
電位が、第１の主電極と補助電極との間には第１の半導
体層と第２の半導体層との間の接合を順バイアスする極
性の電位がそれぞれ付与されるようにているため、オン
状態において第２の半導体層及び第３の半導体層から第
１の半導体層にキャリアが注され、第１の半導体層の通
電方向の全領域に渡って電導度変調が起こり、大きな電
流を流せるとともにオン電圧を低くでき且つ寄生サイリ
スタによる破壊を防ぐことができる。これによって、高
耐圧で電力損失の少ない複合制御型半導体装置が実現で
きる。また、オン電圧による損失を従来と同一にしたと
きは、出力電流を大幅に増大できる。
体層の間に第３の半導体層から離れて第５の半導体層を
具備し、オン状態において、第１の主電極と第２の主電
極との間には第３の半導体層と第４の半導体層との間の
接合を順バイアスする極性の電位が、第２の主電極と制
御電極との間には制御電極直下の第３の半導体層表面に
チャネル領域を形成するに十分な値と極性を有する電位
が、第２の主電極と補助電極との間には第５の半導体層
と第１の半導体層との間の接合を順バイアスする極性の
電位が、第１の主電極と補助電極との間には第１の半導
体層と第２の半導体層との間の接合を順バイアスする極
性の電位がそれぞれ付与されるようにているため、オン
状態において第２の半導体層及び第３の半導体層から第
１の半導体層にキャリアが注され、第１の半導体層の通
電方向の全領域に渡って電導度変調が起こり、大きな電
流を流せるとともにオン電圧を低くでき且つ寄生サイリ
スタによる破壊を防ぐことができる。これによって、高
耐圧で電力損失の少ない複合制御型半導体装置が実現で
きる。また、オン電圧による損失を従来と同一にしたと
きは、出力電流を大幅に増大できる。
【００１７】また、本発明電力変換装置はスイッチング
素子として上述の高耐圧で電力損失の少ない複合制御型
半導体装置を使用するため、高効率で小型の電力変換装
置を実現できる。
素子として上述の高耐圧で電力損失の少ない複合制御型
半導体装置を使用するため、高効率で小型の電力変換装
置を実現できる。
【００１８】
【実施例】以下本発明複合制御型半導体装置及びそれを
用いた電力変換装置を実施例として示した図面を用いて
詳細に説明する。
用いた電力変換装置を実施例として示した図面を用いて
詳細に説明する。
【００１９】図１は本発明を複合制御型半導体装置をＩ
ＧＢＴに適用した場合の一実施例である。図において、
１は一対の主表面１１及び１２を有する半導体基体で、
主表面間に、一方の主表面１１に隣接するｎ型の第１の
半導体層１３、第１の半導体層１３及び他方の主表面１
２に隣接する第１の半導体層１３より高不純物濃度有す
るｐ型の第２の半導体層１４、一方の主表面１１から第
１の半導体層１３内に延び第１の半導体層１３より高不
純物濃度有する複数個のｐ型の第３の半導体層１５、一
方の主表面１１から第３の半導体層１５内に延び第３の
半導体層１５より高不純物濃度有する複数個のｎ型の第
４の半導体層１６、第３の半導体層１５相互間に位置し
一方の主表面１１から第１の半導体層１３内に延び第１
の半導体層１３より高不純物濃度有する複数個のｐ型の
第５の半導体層１７を具備している。第１の半導体層１
３は、第２の半導体層１４に隣接する第１の層部分１３
１とそれより低不純物濃度有し第３の半導体層１５に隣
接する第２の層部分１３２とから構成されている。第４
の半導体層１６はある断面で見たとき１個の第３の半導
体層１５内に２個形成されている。Ｊ1 は第１の半導体
層１３第１の層部分１３１と第２の半導体層１４との間
に形成された第１の接合、Ｊ2 は第１の半導体層１３の
第２の層部分１３２と第３の半導体層１５との間に形成
された第２の接合、Ｊ3 は第３の半導体層１５と第４の
半導体層１６との間に形成された第３の接合、Ｊ4 は第
１の半導体層１３と第２の半導体層１４との間に形成さ
れた第４の接合で、いずれもｐｎ接合である。２は半導
体基体１の他方の主表面１２において第２の半導体層１
４にオーミック接触された第１の主電極、３は半導体基
体１の一方の主表面１１において第３の半導体層１５及
び第４の半導体層１６にオーミック接触された第２の主
電極、４は半導体基体１の一方の主表面１１において第
１の半導体層１３、第３の半導体層１５及び第４の半導
体層１６上に絶縁膜５を介して載置された制御電極、６
は半導体基体１の一方の主表面１１において第５の半導
体層１７にオーミック接触された補助電極、Ｔ1 は第１
の主電極２に接続した第１の端子、Ｔ2は第２の主電極
３に接続した第２の端子、Ｔ3は制御電極４に接続した
第３の端子、Ｒは補助電極６と第３の端子８との間に接
続された抵抗である。
ＧＢＴに適用した場合の一実施例である。図において、
１は一対の主表面１１及び１２を有する半導体基体で、
主表面間に、一方の主表面１１に隣接するｎ型の第１の
半導体層１３、第１の半導体層１３及び他方の主表面１
２に隣接する第１の半導体層１３より高不純物濃度有す
るｐ型の第２の半導体層１４、一方の主表面１１から第
１の半導体層１３内に延び第１の半導体層１３より高不
純物濃度有する複数個のｐ型の第３の半導体層１５、一
方の主表面１１から第３の半導体層１５内に延び第３の
半導体層１５より高不純物濃度有する複数個のｎ型の第
４の半導体層１６、第３の半導体層１５相互間に位置し
一方の主表面１１から第１の半導体層１３内に延び第１
の半導体層１３より高不純物濃度有する複数個のｐ型の
第５の半導体層１７を具備している。第１の半導体層１
３は、第２の半導体層１４に隣接する第１の層部分１３
１とそれより低不純物濃度有し第３の半導体層１５に隣
接する第２の層部分１３２とから構成されている。第４
の半導体層１６はある断面で見たとき１個の第３の半導
体層１５内に２個形成されている。Ｊ1 は第１の半導体
層１３第１の層部分１３１と第２の半導体層１４との間
に形成された第１の接合、Ｊ2 は第１の半導体層１３の
第２の層部分１３２と第３の半導体層１５との間に形成
された第２の接合、Ｊ3 は第３の半導体層１５と第４の
半導体層１６との間に形成された第３の接合、Ｊ4 は第
１の半導体層１３と第２の半導体層１４との間に形成さ
れた第４の接合で、いずれもｐｎ接合である。２は半導
体基体１の他方の主表面１２において第２の半導体層１
４にオーミック接触された第１の主電極、３は半導体基
体１の一方の主表面１１において第３の半導体層１５及
び第４の半導体層１６にオーミック接触された第２の主
電極、４は半導体基体１の一方の主表面１１において第
１の半導体層１３、第３の半導体層１５及び第４の半導
体層１６上に絶縁膜５を介して載置された制御電極、６
は半導体基体１の一方の主表面１１において第５の半導
体層１７にオーミック接触された補助電極、Ｔ1 は第１
の主電極２に接続した第１の端子、Ｔ2は第２の主電極
３に接続した第２の端子、Ｔ3は制御電極４に接続した
第３の端子、Ｒは補助電極６と第３の端子８との間に接
続された抵抗である。
【００２０】このような構成のＩＧＢＴをオン状態にす
るには、例えば第２の端子Ｔ2 をアース電位とした場
合、第１の端子Ｔ1に正の電位を加えた状態で第３の端
子Ｔ3に正の電位を印加すればよい。これによって、制
御電極４の絶縁膜５下の第３の半導体層１５表面に反転
層（チャネル）が生じ、電子電流が第２の主電極３から
第４の半導体層１６、反転層、第１の半導体層１３を通
じて、第２の半導体層１４及び第５の半導体層１７へ流
れ込む、即ちオン状態になる。この電子電流によって、
正の電位を有する第１の主電極２側の第２の半導体層１
４と、同じく正の電位を有する制御電極４側の第５の半
導体層１７から多量の正孔が第１の半導体層１３に注入
し、第１の半導体層１３は電導度変調され、オン電圧を
低くすことができる。
るには、例えば第２の端子Ｔ2 をアース電位とした場
合、第１の端子Ｔ1に正の電位を加えた状態で第３の端
子Ｔ3に正の電位を印加すればよい。これによって、制
御電極４の絶縁膜５下の第３の半導体層１５表面に反転
層（チャネル）が生じ、電子電流が第２の主電極３から
第４の半導体層１６、反転層、第１の半導体層１３を通
じて、第２の半導体層１４及び第５の半導体層１７へ流
れ込む、即ちオン状態になる。この電子電流によって、
正の電位を有する第１の主電極２側の第２の半導体層１
４と、同じく正の電位を有する制御電極４側の第５の半
導体層１７から多量の正孔が第１の半導体層１３に注入
し、第１の半導体層１３は電導度変調され、オン電圧を
低くすことができる。
【００２１】このよう動作を期待するためには、次の条
件を満たす必要がある。即ち、オン状態において、第１
の主電極２と第２の主電極３との間には第３の半導体層
１５と第４の半導体層１６との間の接合Ｊ2 を順バイア
スする極性の電位が、第２の主電極３と制御電極４との
間には制御電極４直下の第３の半導体層１５表面にチャ
ネル領域を形成するに十分な値と極性を有する電位が、
第２の主電極３と補助電極６との間には第５の半導体層
１７と第１の半導体層１３との間の接合Ｊ4 を順バイア
スする極性の電位が、第１の主電極２と補助電極６との
間には第１の半導体層１３と第２の半導体層１４との間
の接合Ｊ1 を順バイアスする極性の電位がそれぞれ付与
されることである。
件を満たす必要がある。即ち、オン状態において、第１
の主電極２と第２の主電極３との間には第３の半導体層
１５と第４の半導体層１６との間の接合Ｊ2 を順バイア
スする極性の電位が、第２の主電極３と制御電極４との
間には制御電極４直下の第３の半導体層１５表面にチャ
ネル領域を形成するに十分な値と極性を有する電位が、
第２の主電極３と補助電極６との間には第５の半導体層
１７と第１の半導体層１３との間の接合Ｊ4 を順バイア
スする極性の電位が、第１の主電極２と補助電極６との
間には第１の半導体層１３と第２の半導体層１４との間
の接合Ｊ1 を順バイアスする極性の電位がそれぞれ付与
されることである。
【００２２】かかる構成及びバイアス条件を具備するＩ
ＧＢＴでは、従来のＩＧＢＴとは異なり、第１の半導体
層１３の第２の半導体層１４側だけでなく一方の主表面
１１側も電導度変調することができる。更に、第５の半
導体層１７を第３の半導体層１５相互間の共通動通領域
部に規則的に配置することにより、半導体基体全体を均
一にかつ第１の半導体層１３の全領域に渡って電導度変
調することができる。従って、従来のＩＧＢＴに比較し
てオン電圧を著しく低くでき、損失を大幅に低減でき
る。オン電圧による損失が同一であれば、より大きな電
流を流すことができる。特に、第１の半導体層１３の厚
さが１００ミクロン以上になる耐圧1000Ｖ以上の高耐圧
のＩＧＢＴでは、第１の半導体層１３の一方の主表面１
１側が電導度変調されにくいことから、本発明は第１の
半導体層１３の厚さが１００ミクロン以上で厚くなれば
なるほどその効果が大きくなる。本発明者の確認したと
ころによれば、耐圧２０００Ｖの素子の場合、従来構造
で４〜５Ｖあったオン電圧が本発明を適用することによ
って１.５〜２.０Ｖと半減することが可能であった。こ
の実施例で注意すべき点は、従来のＩＧＢＴとは異な
り、第５の半導体層１７から第１の半導体層１３への正
孔の注入があるため、第２の半導体層１４，第１の半導
体層１３，第３の半導体層１５，第４の半導体層１６か
らなる寄生サイリスタ、および第５の半導体層１７，第
１の半導体層１３，第３の半導体層１５，第４の半導体
層１６からなる寄生サイリスタが動作し易くなることで
ある。本実施例では、制御電極４と補助電極６との間に
抵抗Ｒを介在することによって、この問題を解決してい
る。抵抗Ｒは第３の端子Ｔ3 から補助電極６側に流入す
る電流を制限し、第５の半導体層１７から第１の半導体
層１３への正孔の注入を寄生サイリスタ動作を抑制し得
る値まで制限している。つまり、第２の半導体層１４，
第１の半導体層１３，第３の半導体層１５からなるｐｎ
ｐトランジスタの順方向電流利得と、第５の半導体層１
７，第１の半導体層１３，第３の半導体層１５からなる
ｐｎｐトランジスタの順方向電流利得と、第４の半導体
層１６，第３の半導体層１５，第１の半導体層１３から
なるｎｐｎトランジスタの順方向電流利得との和を１よ
り小さくなるように抵抗Ｒの抵抗値を決めることによ
り、寄生サイリスタ動作を防止することを可能とする。
例えば、第３の端子Ｔ3 に１５Ｖの電圧が印加されたと
きに、抵抗Ｒを介することにより補助電極６の電位を１
Ｖから３Ｖ程度までに低減することができるので、ＩＧ
ＢＴの破壊を招く過剰な正孔の注入を抑制できる。更
に、第３の端子Ｔ3 からの電流供給も格段に低減でき、
電力損失の低減、制御回路の簡略が可能となる。ところ
で、第４の半導体層１６、第３の半導体層１５、第１の
半導体層１３からなるｎｐｎトランジスタの順方向電流
利得を極小にするために、第４の半導体層１６を微細化
したり、第３の半導体層１５の第４の半導体層１６下方
に高不純物濃度領域を形成して第２の主電極３による短
絡抵抗を低減することが有効であることは言うまでもな
い。また、第１の半導体層１３の第１の層部分１３１と
同様に、第５の半導体層１７からの正孔の注入を抑制す
るために、耐圧を低下させない程度に第５の半導体層１
７の周りに第２の層部分１３２より高いキャリア濃度を
持つ領域を形成することも、第５の半導体層１７、第１
の半導体層１３、第３の半導体層１５からなるｐｎｐト
ランジスタの順方向電流利得の制御に有効である。
ＧＢＴでは、従来のＩＧＢＴとは異なり、第１の半導体
層１３の第２の半導体層１４側だけでなく一方の主表面
１１側も電導度変調することができる。更に、第５の半
導体層１７を第３の半導体層１５相互間の共通動通領域
部に規則的に配置することにより、半導体基体全体を均
一にかつ第１の半導体層１３の全領域に渡って電導度変
調することができる。従って、従来のＩＧＢＴに比較し
てオン電圧を著しく低くでき、損失を大幅に低減でき
る。オン電圧による損失が同一であれば、より大きな電
流を流すことができる。特に、第１の半導体層１３の厚
さが１００ミクロン以上になる耐圧1000Ｖ以上の高耐圧
のＩＧＢＴでは、第１の半導体層１３の一方の主表面１
１側が電導度変調されにくいことから、本発明は第１の
半導体層１３の厚さが１００ミクロン以上で厚くなれば
なるほどその効果が大きくなる。本発明者の確認したと
ころによれば、耐圧２０００Ｖの素子の場合、従来構造
で４〜５Ｖあったオン電圧が本発明を適用することによ
って１.５〜２.０Ｖと半減することが可能であった。こ
の実施例で注意すべき点は、従来のＩＧＢＴとは異な
り、第５の半導体層１７から第１の半導体層１３への正
孔の注入があるため、第２の半導体層１４，第１の半導
体層１３，第３の半導体層１５，第４の半導体層１６か
らなる寄生サイリスタ、および第５の半導体層１７，第
１の半導体層１３，第３の半導体層１５，第４の半導体
層１６からなる寄生サイリスタが動作し易くなることで
ある。本実施例では、制御電極４と補助電極６との間に
抵抗Ｒを介在することによって、この問題を解決してい
る。抵抗Ｒは第３の端子Ｔ3 から補助電極６側に流入す
る電流を制限し、第５の半導体層１７から第１の半導体
層１３への正孔の注入を寄生サイリスタ動作を抑制し得
る値まで制限している。つまり、第２の半導体層１４，
第１の半導体層１３，第３の半導体層１５からなるｐｎ
ｐトランジスタの順方向電流利得と、第５の半導体層１
７，第１の半導体層１３，第３の半導体層１５からなる
ｐｎｐトランジスタの順方向電流利得と、第４の半導体
層１６，第３の半導体層１５，第１の半導体層１３から
なるｎｐｎトランジスタの順方向電流利得との和を１よ
り小さくなるように抵抗Ｒの抵抗値を決めることによ
り、寄生サイリスタ動作を防止することを可能とする。
例えば、第３の端子Ｔ3 に１５Ｖの電圧が印加されたと
きに、抵抗Ｒを介することにより補助電極６の電位を１
Ｖから３Ｖ程度までに低減することができるので、ＩＧ
ＢＴの破壊を招く過剰な正孔の注入を抑制できる。更
に、第３の端子Ｔ3 からの電流供給も格段に低減でき、
電力損失の低減、制御回路の簡略が可能となる。ところ
で、第４の半導体層１６、第３の半導体層１５、第１の
半導体層１３からなるｎｐｎトランジスタの順方向電流
利得を極小にするために、第４の半導体層１６を微細化
したり、第３の半導体層１５の第４の半導体層１６下方
に高不純物濃度領域を形成して第２の主電極３による短
絡抵抗を低減することが有効であることは言うまでもな
い。また、第１の半導体層１３の第１の層部分１３１と
同様に、第５の半導体層１７からの正孔の注入を抑制す
るために、耐圧を低下させない程度に第５の半導体層１
７の周りに第２の層部分１３２より高いキャリア濃度を
持つ領域を形成することも、第５の半導体層１７、第１
の半導体層１３、第３の半導体層１５からなるｐｎｐト
ランジスタの順方向電流利得の制御に有効である。
【００２３】図１では抵抗Ｒは、各補助電極６を接続し
た上で制御電極４との間に１個介在しているが、各補助
電極６と制御電極４との間にそれぞれ介在しても良い。
これにより、各第５の半導体層１７からの注入電流を均
一化でき、局所的な電流集中を防ぐこともできる。従っ
て、電流不均一に伴う局所的な寄生サイリスタの動作を
防止でき、安全なＩＧＢＴの動作を確保できる。抵抗Ｒ
として、半導体基板上面にさらに積層して形成した抵抗
体や、制御電極４に使った多結晶シリコン等を利用し
て、集積化することもできる。
た上で制御電極４との間に１個介在しているが、各補助
電極６と制御電極４との間にそれぞれ介在しても良い。
これにより、各第５の半導体層１７からの注入電流を均
一化でき、局所的な電流集中を防ぐこともできる。従っ
て、電流不均一に伴う局所的な寄生サイリスタの動作を
防止でき、安全なＩＧＢＴの動作を確保できる。抵抗Ｒ
として、半導体基板上面にさらに積層して形成した抵抗
体や、制御電極４に使った多結晶シリコン等を利用し
て、集積化することもできる。
【００２４】図２は本発明を複合制御型半導体装置をMO
SFETに適用した場合の一実施例である。図１とは、第２
の半導体層１４がｎ型で、第１の接合Ｊ1 がｐｎ接合で
ない点で相違している。このMOSFETをオン状態にするに
は、例えば第２の端子Ｔ2 をアース電位とし、第１の端
子Ｔ1に正の電位を加えた状態で、第３の端子Ｔ3に正の
電位を印加すればよい。制御電極４の絶縁膜５下の第３
の半導体層１５表面に反転層（チャネル）が生じ、電子
電流が第２の主電極３から第４の半導体層１６，反転
層，第１の半導体層１３を通じて、第２の半導体層１４
および第５の半導体層１７へ流れ込む。この電子電流に
よって、正の電位を有する補助電極６側の第５の半導体
層１７から正孔が第１の半導体層１３に注入する。この
時、本実施例の装置では、第１の主電極２より補助電極
６が高電位になるように、つまり第５の半導体層１７と
第１の半導体層１３のｐｎ接合Ｊ4 が順バイアスになる
ように補助電極の電位を抵抗Ｒで制御する。その結果、
多量の正孔が第２の半導体層１４へも多量に流れるよう
になり、更にこの正孔により第２の半導体層１４から第
１の半導体層１３に多量の電子が注入するようになるた
め、第１の半導体層１３の上部側および下部側の全領域
に渡って電導度変調が起こり、オン電圧を極めて小さく
できる。オン電圧によって生じる損失が従来と同一であ
るば、大きな電流を流すことができるようになる。図２
の実施例では図１に比べ、第１のｐｎ接合Ｊ1 を順バイ
アスする電圧降下が生じないため、内部の損失が少ない
という特徴を持つ。このように、本発明複合制御型半導
体装置によるMOSFETは、従来のパワーMOSFETとは異な
り、第１の半導体層１３の上部領域だけでなく下部領域
も電導度変調することができ、更に第３の半導体層１５
と第５の半導体層１７を導通部に規則的に配置すること
により、素子全体を均一にかつ第１の半導体層１３の全
領域に渡って電導度変調することができるので、オン電
圧が低くなるのである。
SFETに適用した場合の一実施例である。図１とは、第２
の半導体層１４がｎ型で、第１の接合Ｊ1 がｐｎ接合で
ない点で相違している。このMOSFETをオン状態にするに
は、例えば第２の端子Ｔ2 をアース電位とし、第１の端
子Ｔ1に正の電位を加えた状態で、第３の端子Ｔ3に正の
電位を印加すればよい。制御電極４の絶縁膜５下の第３
の半導体層１５表面に反転層（チャネル）が生じ、電子
電流が第２の主電極３から第４の半導体層１６，反転
層，第１の半導体層１３を通じて、第２の半導体層１４
および第５の半導体層１７へ流れ込む。この電子電流に
よって、正の電位を有する補助電極６側の第５の半導体
層１７から正孔が第１の半導体層１３に注入する。この
時、本実施例の装置では、第１の主電極２より補助電極
６が高電位になるように、つまり第５の半導体層１７と
第１の半導体層１３のｐｎ接合Ｊ4 が順バイアスになる
ように補助電極の電位を抵抗Ｒで制御する。その結果、
多量の正孔が第２の半導体層１４へも多量に流れるよう
になり、更にこの正孔により第２の半導体層１４から第
１の半導体層１３に多量の電子が注入するようになるた
め、第１の半導体層１３の上部側および下部側の全領域
に渡って電導度変調が起こり、オン電圧を極めて小さく
できる。オン電圧によって生じる損失が従来と同一であ
るば、大きな電流を流すことができるようになる。図２
の実施例では図１に比べ、第１のｐｎ接合Ｊ1 を順バイ
アスする電圧降下が生じないため、内部の損失が少ない
という特徴を持つ。このように、本発明複合制御型半導
体装置によるMOSFETは、従来のパワーMOSFETとは異な
り、第１の半導体層１３の上部領域だけでなく下部領域
も電導度変調することができ、更に第３の半導体層１５
と第５の半導体層１７を導通部に規則的に配置すること
により、素子全体を均一にかつ第１の半導体層１３の全
領域に渡って電導度変調することができるので、オン電
圧が低くなるのである。
【００２５】更に、従来のパワーMOSFETとは異なり、第
５の半導体層１７からの正孔の注入に加え、第２の半導
体層１４から注入した電子によって発生した正孔電流も
加わるため、第５の半導体層１７，第１の半導体層１
３，第３の半導体層１５，第４の半導体層１６からなる
寄生サイリスタが動作しやすくなるが、抵抗Ｒによって
第３の端子Ｔ3 からの電流を第５の半導体層１７、第１
の半導体層１３の順バイアス状態を損なわない程度に制
限することにより、寄生サイリスタの動作を防ぐことが
できる。つまり、第５の半導体層１７，第１の半導体層
１３，第３の半導体層１５からなるｐｎｐトランジスタ
の順方向電流利得と、第４の半導体層１６，第３の半導
体層１５，第１の半導体層１３からなるｎｐｎトランジ
スタの順方向電流利得との和を１より小さくなるように
抵抗Ｒを制御することにより、素子を破壊することのな
い動作が可能となる。例えば、第３の端子Ｔ3 に１５Ｖ
の電圧が印加されたときに、抵抗Ｒを介することにより
補助電極６の電位を１.５ Ｖから３Ｖ程度までに低減す
ることができるので、素子破壊を招く過剰な正孔の注入
を抑制できる。それによって、第２の半導体層１４から
の過剰な電子の注入も抑制できる。更に第３の端子Ｔ3
からの電力供給も格段に低減でき、制御回路を簡便にす
ることができる。この時、第１の主電極２の電位は１Ｖ
以下となり、高耐圧のパワー素子でもｐｎダイオードや
サイリスタより素子内部の損失を小さくすることができ
る。もちろん図１と同様に、各単位セルごとに抵抗Ｒを
設けることにより、素子内部の電流の均一化、引いては
寄生サイリスタの局所での発生防止が可能となる。
５の半導体層１７からの正孔の注入に加え、第２の半導
体層１４から注入した電子によって発生した正孔電流も
加わるため、第５の半導体層１７，第１の半導体層１
３，第３の半導体層１５，第４の半導体層１６からなる
寄生サイリスタが動作しやすくなるが、抵抗Ｒによって
第３の端子Ｔ3 からの電流を第５の半導体層１７、第１
の半導体層１３の順バイアス状態を損なわない程度に制
限することにより、寄生サイリスタの動作を防ぐことが
できる。つまり、第５の半導体層１７，第１の半導体層
１３，第３の半導体層１５からなるｐｎｐトランジスタ
の順方向電流利得と、第４の半導体層１６，第３の半導
体層１５，第１の半導体層１３からなるｎｐｎトランジ
スタの順方向電流利得との和を１より小さくなるように
抵抗Ｒを制御することにより、素子を破壊することのな
い動作が可能となる。例えば、第３の端子Ｔ3 に１５Ｖ
の電圧が印加されたときに、抵抗Ｒを介することにより
補助電極６の電位を１.５ Ｖから３Ｖ程度までに低減す
ることができるので、素子破壊を招く過剰な正孔の注入
を抑制できる。それによって、第２の半導体層１４から
の過剰な電子の注入も抑制できる。更に第３の端子Ｔ3
からの電力供給も格段に低減でき、制御回路を簡便にす
ることができる。この時、第１の主電極２の電位は１Ｖ
以下となり、高耐圧のパワー素子でもｐｎダイオードや
サイリスタより素子内部の損失を小さくすることができ
る。もちろん図１と同様に、各単位セルごとに抵抗Ｒを
設けることにより、素子内部の電流の均一化、引いては
寄生サイリスタの局所での発生防止が可能となる。
【００２６】図３は抵抗Ｒの代わりにトランジスタＱを
用いた本発明複合制御型半導体装置の別の実施例であ
る。トランジスタＱ（図３ではMOSFETを使用）の電流が
そのゲートＧ１に付与される電圧によって制限され、飽
和する特性を利用して、第５の半導体層１７からの正孔
の注入を各寄生トランジスタの順方向電流利得の和が１
より小さくなるように制御したものである。本実施例に
より、補助電極６の電位が少々変動し、トランジスタＱ
のゲートＧ１に加わる電圧が変動しても、補助電極６に
供給される電流がほぼ一定に保たれるため、第５の半導
体層１７からの正孔の注入が一定に制限され、寄生サイ
リスタの動作を極めて安定的に防止することができる。
勿論、ゲートＧ１と第３の端子Ｔ3 を結線して、同時に
制御することも可能である。
用いた本発明複合制御型半導体装置の別の実施例であ
る。トランジスタＱ（図３ではMOSFETを使用）の電流が
そのゲートＧ１に付与される電圧によって制限され、飽
和する特性を利用して、第５の半導体層１７からの正孔
の注入を各寄生トランジスタの順方向電流利得の和が１
より小さくなるように制御したものである。本実施例に
より、補助電極６の電位が少々変動し、トランジスタＱ
のゲートＧ１に加わる電圧が変動しても、補助電極６に
供給される電流がほぼ一定に保たれるため、第５の半導
体層１７からの正孔の注入が一定に制限され、寄生サイ
リスタの動作を極めて安定的に防止することができる。
勿論、ゲートＧ１と第３の端子Ｔ3 を結線して、同時に
制御することも可能である。
【００２７】図４は本発明複合制御型半導体装置の更に
別の実施例で、図３においてトランジスタＱと補助電極
６の間にダイオードＤｉを接続した点に特徴がある。こ
れにより、オフ状態では一般に第２の端子Ｔ2より低電
位にある第３の端子Ｔ3へ第２の端子Ｔ2 より流れ込む
電流を阻止することができ、ゲート制御電力を低減でき
る効果がある。
別の実施例で、図３においてトランジスタＱと補助電極
６の間にダイオードＤｉを接続した点に特徴がある。こ
れにより、オフ状態では一般に第２の端子Ｔ2より低電
位にある第３の端子Ｔ3へ第２の端子Ｔ2 より流れ込む
電流を阻止することができ、ゲート制御電力を低減でき
る効果がある。
【００２８】図５は、本発明複合制御型半導体装置の異
なる実施例である。この実施例では、抵抗Ｒを使用する
代わりに第２の端子Ｔ2 と補助電極６との間に直流電源
Ｅを補助電極６側が正となるように挿入している。これ
により、補助電極６から供給される電流および補助電極
６の電位を、第３の端子Ｔ3 の電位によらず制御できる
ので、素子の大電流化と寄生サイリスタの動作防止の協
調を図ることが容易となる効果がある。
なる実施例である。この実施例では、抵抗Ｒを使用する
代わりに第２の端子Ｔ2 と補助電極６との間に直流電源
Ｅを補助電極６側が正となるように挿入している。これ
により、補助電極６から供給される電流および補助電極
６の電位を、第３の端子Ｔ3 の電位によらず制御できる
ので、素子の大電流化と寄生サイリスタの動作防止の協
調を図ることが容易となる効果がある。
【００２９】図６，図７及び図８は図５の実施例の変形
例を示すもので、それぞれ直流電源Ｅと直列に抵抗Ｒ，
トランジスタＱ，トランジスタＱとダイオードＤｉとの
直列回路をそれぞれ挿入した点を特徴としている。これ
ら変形例は図５の実施例に比較して図２，図３，図４の
効果を持たせたることができる効果がある。
例を示すもので、それぞれ直流電源Ｅと直列に抵抗Ｒ，
トランジスタＱ，トランジスタＱとダイオードＤｉとの
直列回路をそれぞれ挿入した点を特徴としている。これ
ら変形例は図５の実施例に比較して図２，図３，図４の
効果を持たせたることができる効果がある。
【００３０】図９は図８の変形例で、ダイオードＤｉを
半導体基体１内に集積化した点に特徴がある。図８との
相違は制御電極４が第５の半導体層１７まで覆わない構
造となっている点にある。これにより、第３の端子Ｔ3
の逆バイアス時に第３の半導体層１５と第５の半導体層
１７が制御電極４で短絡されることがなくなり、直流電
源Ｅの電力損失を低減できる。本変形例でもゲート電極
Ｇ１と第３の端子Ｔ3を接続することにより、制御を容
易にすることができる効果がある。
半導体基体１内に集積化した点に特徴がある。図８との
相違は制御電極４が第５の半導体層１７まで覆わない構
造となっている点にある。これにより、第３の端子Ｔ3
の逆バイアス時に第３の半導体層１５と第５の半導体層
１７が制御電極４で短絡されることがなくなり、直流電
源Ｅの電力損失を低減できる。本変形例でもゲート電極
Ｇ１と第３の端子Ｔ3を接続することにより、制御を容
易にすることができる効果がある。
【００３１】図１０は本発明複合制御型半導体装置の斜
視図を示す。判り易くするため、第の２主電極３及び補
助電極６は図示されていない。また、半導体基体１の周
辺部には、第１の半導体層１３内を伸びる空乏層をとめ
るためのｎ＋層１９が形成されている。第３の半導体層
１５は外周で繋がるように一体に形成されている。これ
により、半導体基体１の周辺領域を第２の電極３の電位
に固定することができ、高電圧印加時の電位を安定化で
きる。各第５の半導体層１７は第３の半導体層１５の間
に独立に形成され、接触していない。第５の半導体層１
７を第３の半導体層１５より高電位にバイアスすること
ができ、正孔の注入を容易にできる。制御電極４も外周
で一体に形成され、第３の端子Ｔ3 への結線を容易にし
ている。図１１及び図１２は本発明複合制御型半導体装
置を横方向に電流が流れる横型素子へ応用例した場合の
実施例である。第１の主電極２が第２の主電極３，制御
電極４及び補助電極６と同一表面上に形成されている。
この場合、第５の半導体層１７は第３の半導体層１５と
第２の半導体層素子１４との間に位置している。この構
成により、第２の半導体層素子１４から注入されたキャ
リアが第３の半導体層１５に到達する前に消滅するが、
第５の半導体層１７の存在により上述の縦型素子の場合
と同様に本発明の効果を有することが出来る。実製品で
は、図１１及び図１２を単位セルとして半導体基体に多
数集積化することにより、大電流を取り出すことがで
き、また集積回路の中の一素子として集積化することも
できる。
視図を示す。判り易くするため、第の２主電極３及び補
助電極６は図示されていない。また、半導体基体１の周
辺部には、第１の半導体層１３内を伸びる空乏層をとめ
るためのｎ＋層１９が形成されている。第３の半導体層
１５は外周で繋がるように一体に形成されている。これ
により、半導体基体１の周辺領域を第２の電極３の電位
に固定することができ、高電圧印加時の電位を安定化で
きる。各第５の半導体層１７は第３の半導体層１５の間
に独立に形成され、接触していない。第５の半導体層１
７を第３の半導体層１５より高電位にバイアスすること
ができ、正孔の注入を容易にできる。制御電極４も外周
で一体に形成され、第３の端子Ｔ3 への結線を容易にし
ている。図１１及び図１２は本発明複合制御型半導体装
置を横方向に電流が流れる横型素子へ応用例した場合の
実施例である。第１の主電極２が第２の主電極３，制御
電極４及び補助電極６と同一表面上に形成されている。
この場合、第５の半導体層１７は第３の半導体層１５と
第２の半導体層素子１４との間に位置している。この構
成により、第２の半導体層素子１４から注入されたキャ
リアが第３の半導体層１５に到達する前に消滅するが、
第５の半導体層１７の存在により上述の縦型素子の場合
と同様に本発明の効果を有することが出来る。実製品で
は、図１１及び図１２を単位セルとして半導体基体に多
数集積化することにより、大電流を取り出すことがで
き、また集積回路の中の一素子として集積化することも
できる。
【００３２】図１３は本発明複合制御型半導体装置を使
用した３相インバータの一実施例を示す回路図である。
図において、Ｔ4及びＴ5は直流電源Ｅに接続される一対
の直流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそ
れぞれ直列接続されて一対の直流端子Ｔ4及びＴ5間に極
性を揃えて並列接続された本発明複合制御型半導体装置
を適用したスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及
びＤ6は各スイッチ素子に極性を逆にして並列接続され
た負荷電流を還流させるダイオ−ド、Ｔ6，Ｔ7及びＴ8
は直列接続された２個のスイッチ素子の接続点からそれ
ぞれ引き出された交流出力の相数と同数（３個）の交流
端子である。このようにインバータを本発明を適用した
スイッチ素子で構成すれば、スイッチ素子１個当りの容
量（耐圧×通電電流）が大きくなり、且つオン電圧の低
減によるスイッチ素子内部損失の低減が図れることか
ら、ＧＴＯの直並列接続数が低減及び冷却系統が小型化
が図れ、その結果インバータの小型化，信頼性及び制御
性の向上を図ることができる。
用した３相インバータの一実施例を示す回路図である。
図において、Ｔ4及びＴ5は直流電源Ｅに接続される一対
の直流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそ
れぞれ直列接続されて一対の直流端子Ｔ4及びＴ5間に極
性を揃えて並列接続された本発明複合制御型半導体装置
を適用したスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及
びＤ6は各スイッチ素子に極性を逆にして並列接続され
た負荷電流を還流させるダイオ−ド、Ｔ6，Ｔ7及びＴ8
は直列接続された２個のスイッチ素子の接続点からそれ
ぞれ引き出された交流出力の相数と同数（３個）の交流
端子である。このようにインバータを本発明を適用した
スイッチ素子で構成すれば、スイッチ素子１個当りの容
量（耐圧×通電電流）が大きくなり、且つオン電圧の低
減によるスイッチ素子内部損失の低減が図れることか
ら、ＧＴＯの直並列接続数が低減及び冷却系統が小型化
が図れ、その結果インバータの小型化，信頼性及び制御
性の向上を図ることができる。
【００３３】
【発明の効果】本発明により、第１の半導体層１３の深
さ方向及び面方向の全領域において、均一に電導度変調
を起こすことができるので、例えば１０００Ｖ素子の場
合従来に比べ約１／２，２０００Ｖ素子の場合約１／３
にオン電圧を低減できる。このことは、オン電圧による
損失を同一としたとき２〜３倍の出力電流が得られるこ
とを意味している。また、各寄生トランジスタの順方向
電流利得の和を１以下にすることができるので、寄生サ
イリスタの動作による破壊から素子を保護することがで
きる。
さ方向及び面方向の全領域において、均一に電導度変調
を起こすことができるので、例えば１０００Ｖ素子の場
合従来に比べ約１／２，２０００Ｖ素子の場合約１／３
にオン電圧を低減できる。このことは、オン電圧による
損失を同一としたとき２〜３倍の出力電流が得られるこ
とを意味している。また、各寄生トランジスタの順方向
電流利得の和を１以下にすることができるので、寄生サ
イリスタの動作による破壊から素子を保護することがで
きる。
【図１】本発明をＩＧＢＴに適用した場合の一実施例を
示す概略断面図である。
示す概略断面図である。
【図２】本発明をMOSFETに適用した場合の一実施例を示
す概略断面図である。
す概略断面図である。
【図３】本発明複合制御型半導体装置の別の実施例を示
す概略断面図である。
す概略断面図である。
【図４】本発明複合制御型半導体装置の更に別の実施例
を示す概略断面図である。
を示す概略断面図である。
【図５】本発明複合制御型半導体装置の異なる実施例を
示す概略断面図である。
示す概略断面図である。
【図６】図５の実施例の第１の変形例を示す概略断面図
である。
である。
【図７】図５の実施例の第２の変形例を示す概略断面図
である。
である。
【図８】図５の実施例の第３の変形例を示す概略断面図
である。
である。
【図９】図８の実施例の変形例を示す概略断面図であ
る。
る。
【図１０】本発明複合制御型半導体装置の概略斜視図で
ある。
ある。
【図１１】本発明複合制御型半導体装置を横型素子へ適
用した場合の実施例を示す概略断面図である。
用した場合の実施例を示す概略断面図である。
【図１２】本発明複合制御型半導体装置を横型素子へ適
用した場合の他の実施例を示す概略断面図である。
用した場合の他の実施例を示す概略断面図である。
【図１３】本発明複合制御型半導体装置を使用した３相
インバータの一実施例を示す回路図である。
インバータの一実施例を示す回路図である。
【図１４】従来のＩＧＢＴを示す概略断面図である。
１…半導体基体、２…第１の主電極、３…第２の主電
極、４…制御電極、６…補助電極、１３…第１の半導体
層、１４…第２の半導体層、１５…第３の半導体層、１
６…第４の半導体層、１７…第５の半導体層、Ｒ…抵
抗、Ｑ…トランジスタ、Ｄｉ…ダイオード、Ｅ…直流電
源。
極、４…制御電極、６…補助電極、１３…第１の半導体
層、１４…第２の半導体層、１５…第３の半導体層、１
６…第４の半導体層、１７…第５の半導体層、Ｒ…抵
抗、Ｑ…トランジスタ、Ｄｉ…ダイオード、Ｅ…直流電
源。
Claims (16)
- 【請求項１】一対の主表面を有し、一方の主表面に隣接
する第１の半導体層、第１の半導体層及び他方の主表面
に隣接し第１の半導体層より高不純物濃度を有する第１
導電型の第２の半導体層、一方の主表面から第２の半導
体層内に延び第２の半導体層より高不純物濃度を有する
第２導電型の複数個の第３の半導体層、一方の主表面か
ら各第３の半導体層内に延び第３の半導体層より高不純
物濃度を有する第１導電型の複数個の第４半導体層、第
３の半導体層相互間に位置し一方の主表面から第１の半
導体層内に延び第１の半導体層より高不純物濃度を有す
る第２導電型の第５の半導体層を具備する半導体基体
と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触する補助電極とを備え、 オン状態において、第１の電極と第２の主電極との間に
は第３の半導体層と第４の半導体層との間の接合を順バ
イアスする極性の電位が、第２の主電極と制御電極との
間には制御電極直下の第３の半導体層表面にチャネル領
域を形成するに十分な値と極性を有する電位が、第２の
主電極と補助電極との間には第５の半導体層と第１の半
導体層との間の接合を順バイアスする極性の電位が、第
１の主電極と補助電極との間には第１の半導体層と第２
の半導体層との間の接合を順バイアスする極性の電位が
それぞれ付与されることを特徴とする複合制御型半導体
装置。 - 【請求項２】一対の主表面を有し、一方の主表面に隣接
する第１導電型の第１の半導体層、第１の半導体層及び
他方の主表面に隣接し第１の半導体層より高不純物濃度
を有する第１導電型の第２の半導体層、一方の主表面か
ら第２の半導体層内に延び第２の半導体層より高不純物
濃度を有する第２導電型の複数個の第３の半導体層、一
方の主表面から各第３の半導体層内に延び第３の半導体
層より高不純物濃度を有する第１導電型の複数個の第４
半導体層、第３の半導体層相互間に位置し一方の主表面
から第２の半導体層内に延び第２の半導体層より高不純
物濃度を有する第２導電型の第５の半導体層を具備する
半導体基体と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触する補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第３の半導体層と第４の半導体層との間の接合を順
バイアスする極性の電位が、第２の主電極と制御電極と
の間には制御電極直下の第３の半導体層表面にチャネル
領域を形成するに十分な値と極性を有する電位が、第２
の主電極と補助電極との間には第５の半導体層と第１の
半導体層との間の接合を順バイアスする極性の電位が、
第１の主電極と補助電極との間には第１の半導体層と第
２の半導体層との間の接合を順バイアスする極性の電位
がそれぞれ付与されることを特徴とする複合制御型半導
体装置。 - 【請求項３】一対の主表面を有し、一方の主表面に隣接
する第１導電型の第１の半導体層、第１の半導体層及び
他方の主表面に隣接し第１の半導体層より高不純物濃度
を有する第２導電型の第２の半導体層、一方の主表面か
ら第１の半導体層内に延び第１の半導体層より高不純物
濃度を有する第１導電型の複数個の第３の半導体層、一
方の主表面から各第３の半導体層内に延び第３の半導体
層より高不純物濃度を有する第２導電型の複数個の第４
半導体層、第３の半導体層相互間に位置し一方の主表面
から第１の半導体層内に延び第１の半導体層より高不純
物濃度を有する第１導電型の第５の半導体層を具備する
半導体基体と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触する補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第１の半導体層と第２の半導体層との間及び第３の
半導体層と第４の半導体層との間の接合を順バイアスす
る極性の電位が、第２の主電極と制御電極との間には制
御電極直下の第３の半導体層表面にチャネル領域を形成
するに十分な値と極性を有する電位が、第２の主電極と
補助電極との間には第５の半導体層と第１の半導体層と
の間の接合を順バイアスする極性の電位が、第１の主電
極と補助電極との間には第１の半導体層と第２の半導体
層との間の接合を順バイアスする極性の電位がそれぞれ
付与されることを特徴とする複合制御型半導体装置。 - 【請求項４】請求項３において、第１の半導体層が第２
の半導体層に隣接する第１の層部分と第３の半導体層に
隣接し第１の層部分より低不純物濃度を有する第２の層
部分とから構成されていることを特徴とする複合制御型
半導体装置。 - 【請求項５】請求項１，２，３または４において、補助
電極が第１の主電極または制御電極に電流制限手段を介
して接続されていることを特徴とする複合制御型半導体
装置。 - 【請求項６】第１導電型の第１の半導体層、第１の半導
体層の表面から第１の半導体層内に延び第１の半導体層
より高不純物濃度を有する第２の半導体層、第２の半導
体層から離れ第１の半導体層の表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する第２
導電型の複数個の第３の半導体層、各第３の半導体層の
表面から各第３の半導体層内に延び第３の半導体層より
高不純物濃度を有する第１導電型の複数個の第４半導体
層、第２の半導体層と第３の半導体層との間に位置し第
１の半導体層の表面から第１の半導体層内に延び第１の
半導体層より高不純物濃度を有する第２導電型の第５の
半導体層を具備する半導体基体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第３の半導体層と第４の半導体層との間の接合を順
バイアスする極性の電位が、第２の主電極と制御電極と
の間には制御電極直下の第３の半導体層表面にチャネル
領域を形成するに十分な値と極性を有する電位が、第２
の主電極と補助電極との間には第５の半導体層と第１の
半導体層との間の接合を順バイアスする極性の電位が、
第１の主電極と補助電極との間には第１の半導体層と第
２の半導体層との間の接合を順バイアスする極性の電位
がそれぞれ付与されることを特徴とする複合制御型半導
体装置。 - 【請求項７】第１導電型の第１の半導体層、第１の半導
体層の表面から第１の半導体層内に延び第１の半導体層
より高不純物濃度を有する第１導電型の第２の半導体
層、第２の半導体層から離れ第１の半導体層の表面から
第１の半導体層内に延び第１の半導体層より高不純物濃
度を有する第２導電型の複数個の第３の半導体層、各第
３の半導体層の表面から各第３の半導体層内に延び第３
の半導体層より高不純物濃度を有する第１導電型の複数
個の第４半導体層、第２の半導体層と第３の半導体層と
の間に位置し第１の半導体層の表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する第２
導電型の第５の半導体層を具備する半導体基体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第３の半導体層と第４の半導体層との間の接合を順
バイアスする極性の電位が、第２の主電極と制御電極と
の間には制御電極直下の第３の半導体層表面にチャネル
領域を形成するに十分な値と極性を有する電位が、第２
の主電極と補助電極との間には第５の半導体層と第１の
半導体層との間の接合を順バイアスする極性の電位が、
第１の主電極と補助電極との間には第１の半導体層と第
２の半導体層との間の接合を順バイアスする極性の電位
がそれぞれ付与されることを特徴とする複合制御型半導
体装置。 - 【請求項８】第１導電型の第１の半導体層、第１の半導
体層の表面から第１の半導体層内に延び第１の半導体層
より高不純物濃度を有する第２導電型の第２の半導体
層、第２の半導体層から離れ第１の半導体層の表面から
第１の半導体層内に延び第１の半導体層より高不純物濃
度を有する第２導電型の複数個の第３の半導体層、各第
３の半導体層の表面から各第３の半導体層内に延び第３
の半導体層より高不純物濃度を有する第１導電型の複数
個の第４半導体層、第２の半導体層と第３の半導体層と
の間に位置し第１の半導体層の表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する第２
導電型の第５の半導体層を具備する半導体基体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第１の半導体層と第２の半導体層との間及び第３の
半導体層と第４の半導体層との間の接合を順バイアスす
る極性の電位が、第２の主電極と制御電極との間には制
御電極直下の第３の半導体層表面にチャネル領域を形成
するに十分な値と極性を有する電位が、第２の主電極と
補助電極との間には第５の半導体層と第１の半導体層と
の間の接合を順バイアスする極性の電位が、第１の主電
極と補助電極との間には第１の半導体層と第２の半導体
層との間の接合を順バイアスする極性の電位がそれぞれ
付与されることを特徴とする複合制御型半導体装置。 - 【請求項９】第１導電型の第１の半導体層、第１の半導
体層の表面から第１の半導体層内に第１の半導体層より
高不純物濃度を有する第１導電型の第２の半導体層、第
２の半導体層から離れ第１の半導体層の表面から第１の
半導体層内に延び第１の半導体層より高不純物濃度を有
する第２導電型の複数個の第３の半導体層、各第３の半
導体層の表面から各第３の半導体層内に延び第３の半導
体層より高不純物濃度を有する第１導電型の複数個の第
４半導体層、第２の半導体層と第３の半導体層との間に
位置し第１の半導体層の表面から第１の半導体層内に延
び第２の半導体層より高不純物濃度を有する第２導電型
の第５の半導体層を具備する半導体基体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の半導体層、第３の半導体層及
び第４の半導体層で形成されるトランジスタの電流利得
と、第５の半導体層、第１の半導体層及び第３の半導体
層で形成されるトランジスタの電流利得との和が１以下
であることを特徴とする複合制御型半導体装置。 - 【請求項１０】第１導電型の第１の半導体層、第１の半
導体層の表面から第１の半導体層内に延び第１の半導体
層より高不純物濃度を有する第２導電型の第２の半導体
層、第２の半導体層から離れ第１の半導体層の表面から
第１の半導体層内に延び第１の半導体層より高不純物濃
度を有する第２導電型の複数個の第３の半導体層、各第
３の半導体層の表面から各第３の半導体層内に延び第３
の半導体層より高不純物濃度を有する第１導電型の複数
個の第４半導体層、第２の半導体層と第３の半導体層と
の間に位置し第１の半導体層の表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する第２
導電型の第５の半導体層を具備する半導体基体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の半導体層、第３の半導体層及
び第４の半導体層で形成されるトランジスタの電流利得
と、第２の半導体層、第１の半導体層及び第３の半導体
層で形成されるトランジスタの電流利得と、第５の半導
体層、第１の半導体層及び第３の半導体層で形成される
トランジスタの電流利得との和が１以下であることを特
徴とする複合制御型半導体装置。 - 【請求項１１】一対の主表面を有し、一方の主表面に隣
接する第１の半導体層、第１の半導体層及び他方の主表
面に隣接し第１の半導体層より高不純物濃度を有する第
１導電型の第２の半導体層、一方の主表面から第２の半
導体層内に延び第２の半導体層より高不純物濃度を有す
る第２導電型の複数個の第３の半導体層、一方の主表面
から各第３の半導体層内に延び第３の半導体層より高不
純物濃度を有する第１導電型の複数個の第４半導体層、
第２の半導体層と第３の半導体層との間に位置し一方の
主表面から第２の半導体層内に延び第２の半導体層より
高不純物濃度を有する第２導電型の第５の半導体層を具
備する半導体基体と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触すると共に第２の主電極及び制御電極の
いずれか一方に電流制限手段を介して接続された補助電
極とを備え、 オン状態において、第１の半導体層、第３の半導体層及
び第４の半導体層で形成されるトランジスタの電流利得
と、第５の半導体層、第１の半導体層及び第３の半導体
層で形成されるトランジスタの電流利得との和が１以下
であることを特徴とする複合制御型半導体装置。 - 【請求項１２】一対の主表面を有し、一方の主表面に隣
接する第１導電型の第１の半導体層、第１の半導体層及
び他方の主表面に隣接し第１の半導体層より高不純物濃
度を有する第１導電型の第２の半導体層、一方の主表面
から第１の半導体層内に延び第１の半導体層より高不純
物濃度を有する第２導電型の複数個の第３の半導体層、
一方の主表面から各第３の半導体層内に延び第３の半導
体層より高不純物濃度を有する第１導電型の複数個の第
４半導体層、第３の半導体層相互間に位置し一方の主表
面から第１の半導体層内に延び第１の半導体層より高不
純物濃度を有する第２導電型の第５の半導体層を具備す
る半導体基体と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触すると共に第２の主電極及び制御電極の
いずれか一方に電流制限手段を介して接続された補助電
極とを備え、 オン状態において、第１の半導体層、第３の半導体層及
び第４の半導体層で形成されるトランジスタの電流利得
と、第２の半導体層、第１の半導体層及び第３の半導体
層で形成されるトランジスタの電流利得と、第５の半導
体層、第１の半導体層及び第３の半導体層で形成される
トランジスタの電流利得との和が１以下であることを特
徴とする複合制御型半導体装置。 - 【請求項１３】請求項１２において、第１の半導体層が
第２の半導体層に隣接する第１の層部分と第３の半導体
層に隣接し第１の層部分より低不純物濃度を有する第２
の層部分とから構成されていることを特徴とする複合制
御型半導体装置。 - 【請求項１４】一対の主表面を有し、一方の主表面に隣
接する第１導電型の第１の半導体層、第１の半導体層及
び他方の主表面に隣接し第１の半導体層より高不純物濃
度を有する第１導電型の第２の半導体層、一方の主表面
から第２の半導体層内に延び第２の半導体層より高不純
物濃度を有する第２導電型の複数個の第３の半導体層、
一方の主表面から各第３の半導体層内に延び第３の半導
体層より高不純物濃度を有する第１導電型の複数個の第
４半導体層、第３の半導体層相互間に位置し一方の主表
面から第１の半導体層内に延び第１の半導体層より高不
純物濃度を有する第２導電型の第５の半導体層を具備す
る半導体基体と、 半導体基体のた他方の主表面において、第２の半導体層
にオーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触する補助電極とを備え、 オフ状態における第１の主電極と第２の主電極との間の
電圧が１０００Ｖ以上、オン状態における第１の主電極
と第２の主電極との間の電圧が２.０ Ｖ以下であること
を特徴とする複合制御型半導体装置。 - 【請求項１５】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバ−タ単位と
を具備し、スイッチング素子が一対の主表面を有し、一
方の主表面に隣接する第１の半導体層、第１の半導体層
及び他方の主表面に隣接し第１の半導体層より高不純物
濃度を有する第１導電型の第２の半導体層、一方の主表
面から第１の半導体層内に延び第１の半導体層より高不
純物濃度を有する第２導電型の複数個の第３の半導体
層、一方の主表面から各第３の半導体層内に延び第３の
半導体層より高不純物濃度を有する第１導電型の複数個
の第４半導体層、第３の半導体層相互間に位置し一方の
主表面から第１の半導体層内に延び第１の半導体層より
高不純物濃度を有する第２導電型の第５の半導体層を具
備する半導体基体と、 半導体基体の他方の主表面において、第２の半導体層に
オーミック接触する第１の主電極と、 半導体基体の一方の主表面において、第３の半導体層及
び第４の半導体層にオーミック接触する第２の主電極
と、 半導体基体の一方の主表面において、第１の半導体層、
第３の半導体層及び第４の半導体層上に絶縁膜を介して
載置される制御電極と、 半導体基体の一方の主表面において、第５の半導体層に
オーミック接触すると共に第２の主電極及び制御電極の
いずれか一方に電流制限手段を介して接続された補助電
極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第３の半導体層と第４の半導体層との間の接合を順
バイアスする極性の電位が、第２の主電極と制御電極と
の間には制御電極直下の第３の半導体層表面にチャネル
領域を形成するに十分な値と極性を有する電位が、第２
の主電極と補助電極との間には第５の半導体層と第１の
半導体層との間の接合を順バイアスする極性の電位が、
第１の主電極と補助電極との間には第１の半導体層と第
２の半導体層との間の接合を順バイアスする極性の電位
がそれぞれ付与されることを特徴とする電力変換装置。 - 【請求項１６】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバ−タ単位と
を具備し、スイッチング素子が第１導電型の第１の半導
体層、第１の半導体層の表面から第１の半導体層内に第
１の半導体層より高不純物濃度を有する第２導電型の第
２の半導体層、第２の半導体層から離れ第１の半導体層
の表面から第１の半導体層内に延び第１の半導体層より
高不純物濃度を有する第２導電型の複数個の第３の半導
体層、各第３の半導体層の表面から各第３の半導体層内
に延び第３の半導体層より高不純物濃度を有する第１導
電型の複数個の第４半導体層、第２の半導体層と第３の
半導体層との間に位置し第１の半導体層の表面から第１
の半導体層内に延び第１の半導体層より高不純物濃度を
有する第２導電型の第５の半導体層を具備する半導体基
体と、 第２の半導体層の露出表面にオーミック接触する第１の
主電極と、 第３の半導体層及び第４の半導体層の露出表面にオーミ
ック接触する第２の主電極と、 第１の半導体層、第３の半導体層及び第４の半導体層の
露出表面上に絶縁膜を介して載置される制御電極と、 第５の半導体層の露出表面にオーミック接触すると共に
第２の主電極及び制御電極のいずれか一方に電流制限手
段を介して接続された補助電極とを備え、 オン状態において、第１の主電極と第２の主電極との間
には第１の半導体層と第２の半導体層との間及び第３の
半導体層と第４の半導体層との間の接合を順バイアスす
る極性の電位が、第２の主電極と制御電極との間には制
御電極直下の第３の半導体層表面にチャネル領域を形成
するに十分な値と極性を有する電位が、第２の主電極と
補助電極との間には第５の半導体層と第１の半導体層と
の間の接合を順バイアスする極性の電位が、第１の主電
極と補助電極との間には第１の半導体層と第２の半導体
層との間の接合を順バイアスする極性の電位がそれぞれ
付与されることを特徴とする電力変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081854A JPH05283702A (ja) | 1992-04-03 | 1992-04-03 | 複合制御型半導体装置及びそれを使用した電力変換装置 |
| KR1019930005035A KR930022582A (ko) | 1992-04-03 | 1993-03-30 | 복합제어형 반도체장치 및 그것을 사용한 전력변환장치 |
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|---|---|---|---|
| JP4081854A JPH05283702A (ja) | 1992-04-03 | 1992-04-03 | 複合制御型半導体装置及びそれを使用した電力変換装置 |
Publications (1)
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|---|---|
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| JP4081854A Pending JPH05283702A (ja) | 1992-04-02 | 1992-04-03 | 複合制御型半導体装置及びそれを使用した電力変換装置 |
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