DE3878037T2 - Vertikaler mosfet mit einer spannungsregler-diode, die sich nicht tief unter der oberflaeche befindet. - Google Patents

Vertikaler mosfet mit einer spannungsregler-diode, die sich nicht tief unter der oberflaeche befindet.

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DE3878037T2 DE8888107525T DE3878037T DE3878037T2 DE 3878037 T2 DE3878037 T2 DE 3878037T2 DE 8888107525 T DE8888107525 T DE 8888107525T DE 3878037 T DE3878037 T DE 3878037T DE 3878037 T2 DE3878037 T2 DE 3878037T2
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Description

  • U.S. Anmeldungen der Seriennummern 063,116 (eingereicht am 17. Juni 1987) und 060,224 (eingereicht am 10. Juni 1987) betreffen vertikale MOSFETs mit Zener- oder Schottky-Dioden. U.S. Anmeldungen der Seriennummern 022,967 (eingereicht am 6. März 1987) und 119,453 (eingereicht am 10. November 1987) betreffen leitfähigkeitsmodulierte MOSFET-Typen.
    • Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft einen MOSFET für Schaltvorrichtungen oder dergleichen.
  • Figuren 7 und 8 zeigen einen herkömmlichen Leistungs-MOSFET (Japanese patent provisional publication No. 60-196975). Der in Fig. 7 dargestellte MOSFET ist auf und in einem Halbleitersubstrat mit einer hochdotierten N&spplus;-Bodenschicht 21, einer leicht dotierten N-Oberschicht 23, die im wesentlichen als Drain arbeitet, und einer Zwischenschicht N* 22, die zwischen den Boden- und Oberschchten 21 und 23 gebildet ist, gebildet. Eine Mehrzahl von P-Typ-Kanalbereichen 24 sind in der N-Substratoberschicht 23 gebildet. Fig. 7 zeigt nur einen der Bereiche 24. Ein P*-Quellbereich 25 ist in einem Mittelteil von jedem Kanalbereich 24 gebildet. Jeder der P*-Quellbereiche 25 ist tiefer ausgeführt als die P-Kanalbereiche 24. Jeder Quellbereich 25 erstreckt sich von der oberen Oberfläche des Substrats tief in die N Oberschicht 23 und erreicht die N*-Zwischenschicht 22, so daß ein PN-Übergang 26 zwischen dem Boden des P*-Quellbereichs 25 und der N*-Zwischenschicht 22 gebildet wird. Dieser PN-Übergang 26 arbeitet als eine Klemmdiode 27, die verhindert, daß das Potential des Drain einen vorbestimmten Wert übersteigt.
  • In jedem P-Kanalbereich 24 wird ein N&spplus;-Source-Bereich 28 gebildet. Über dem P-Kanalbereich 24 wird zwischen dem N&spplus;-Source-Bereich 28 und der N-Oberschicht 23 eine isolierte Gate-Elektrode 30 zum Herbeiführen eines Kanals 24a in dem P-Kanalbereich entlang der oberen Oberfläche des Substrats gebildet. Die Gate-Elektrode 30 ist durch einen Gate-Isolationsfilm 29 isoliert.
  • Fig. 7 zeigt weiter einen P&spplus;-Basisbereich 31, eine PSG Isolationszwischenschicht 32, eine Oberseiten-Source-Elektrode 33 und eine am Boden der N&spplus;-Bodenschicht 21 gebildete Drain-Elektrode 34. Die Source- Elektrode 33 ist mit dem Source-Bereich 28 und weiter mit dem P-Kanalbereich 24 und durch den P&spplus;-Basisbereich 31 mit dem P*-Quellbereich 25 verbunden.
  • Wenn eine positive Spannung einer vorbestimmten Höhe an die Drain- Elektrode 34 und eine Gate-Spannung über einer Schwellenspannung an Gate-Elektrode 30 angelegt wird, wird der Kanal 24a leitend und erlaubt einem Strom von der Drain-Elektrode 34 zu der Source-Elektrode 33 zu fließen. In dem vertikalen MOSFET mit einer solchen Struktur wird ein parasitischer bipolarer NPN-Transistor 35 gebildet, der einen durch den N&spplus;-Source-Bereich 28 gebildeten Emitter, eine durch den P-kanalbereich 24 gebildete Basis und einen durch die N-Substratoberschicht 23 gebildeten Kollektor hat. In dem P-Kanalbereich 24 und dem P&spplus;-Basisbereich 31 werden Basiswiderstände Rb&sub1;, Rb&sub2; und Rb&sub3; von Transitor 35 gebildet. In dieser in Fig. 7 gezeigten Struktur werden die Basiswiderstände Rb&sub2; und Rb&sub3; durch Bildung des hochdotierten P&spplus;- Basisbereichs 31 vermindert. Die Struktur von Fig. 7 besitzt jedoch keine Einrichtung zum Vermindern des Widerstands R&sub1;.
  • Daher erhöht der Widerstand Rb&sub1; die Möglichkeit eines zweiten Durchbruchs. Wenn zum Beispiel der vertikale MOSFET als Schaltvorrichtung für eine induktive Last verwendet wird, neigt eine hohe, zwischen dem Drain und der Source beim Abschalten angelegte Stoßspannung dazu, einen Durchbruch zwischen der P-Kanalregion 24 und der N-Substratschicht 23 zu verursachen. Der resultierende Durchbruchstrom kann leicht durch Flieißen durch den Widerstand Rb&sub1; den Bipolartransistor 35 einschalten, was einen zweiten Durchbruch und thermische Zerstörung des Bauteils zur Folge hat.
  • Der vertikale MOSFET von Fig. 7 ist konstruiert, um durch Bildung der Klemmdiode 27 zwischen der P*-Quellregion 25 und der N* -Zwischenschicht 22 solch eine unerwünschte Neigung zum dauerhaften Zerstören des Bauteils zu vermindern. Diese Klemmdiode 27 wird durch Anlegen einer hohen Stoßspannung zwischen dem Drain und der Source eingeschaltet und arbeitet um zu verhindern, daß das Potential der N-Substratschicht 23 einen vorbestimmten Wert überschreitet. Auf diese Weise vermindert die Klemmdiode 27 die Neigung zum zweiten Durchbruch und thermischen Zerstörung durch Verhindern des Durchbruchs des Übergangs zwischen der N-Schicht 23 und der P-Kanalregion 24.
  • In diesem herkömmlichen Bauteil ist jedoch die P*-Quellregion 25 tiefer gemacht als die P-Kanalregion 24, so daß die N* -Zwischensubstratschicht 22 von der P*-Quellregion 25 erreicht wird, und die Klemmdiode 27 wird durch den PN-Übergang 26 zwischen der P* -Quellregion 25 und der N*-Zwischenschicht 22 gebildet.
  • Besonders wenn dieser vertikale MOSFET als Leistungsschalter verwendet wird, ist es wünschenswert, die Klemmspannung der Klemmdiode 27, d.h. die ober Grenze der Drain-Spannung, so hoch wie möglich innerhalb des Bereichs, in dem ein Durchbruch bei der P-Kanalregion 24 verhindert werden kann zu machen.
  • Um die Klemmspannung der Klemmdiode 27 zu erhöhen, ist es erforderlich, die Verunreinigungskonzentration der P*-Quellregion 25 und der N*- Zwischenschicht 22 zu vermindern, und die P*-Quellregion 25 genügend tief zu machen, um eine Verarmungsschicht, deren Breite durch Vermindern des Dotierungspegels der P*-Quellregion 25 und der N*-Schicht 22 vergrößert wird, zu gewährleisten.
  • Der Diffusionsschritt, um die P-Kanalregion 25 zu vertiefen, hat jedoch eine Erhöhung der Querdiffusion zur Folge, was in einer größeren Zellengröße und einem höheren Widerstand resultiert.
  • Eine Vorrichtung nach dem Stand der Technik, gemäß der Präambel von Anspruch 1, ist in EP-A-0 110 331 offengelegt. Die Eigenschaften dieder Vorrichtung sind ähnlich denen, die oben erörtert wurden.
    • Zusammenfassung der Erfindung
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, eine MOSFET-Einrichtung mit einer Struktur bereitzustellen, welche die Fähigkeit, Stoßspannungen ohne sekundären Durchbruch zu widerstehen, verbessern kann, indem das Einschalten des parasitischen Bipolartransistors verhindert wird, und gleichzeitig die Zellgröße verringern kann.
  • Erfindungsgemäß umfaßt eine vertikale MOSFET-Anordnung eine erste Substratschicht eines ersten Leitfähigkeitstyps. die als ein Drain dient, eine isolierte Gate-Elektrode, einen Source-Bereich des ersten Leitfähigkeitstyps, einen Kanalbereich eines zweiten Leitfähigkeitstyps und eine hochdotierte darunterliegende Schicht des ersten Leitfähigkeitstyps.
  • Die erste Substratschicht wird in einen Halbleitersubstrat gebildet, so daß eine erste Hauptoberfläche des Substrats in der ersten Substratschicht enthalten ist. Die isolierte Gate-Elektrode wird über der ersten Oberfläche des Substrats gebildet und von dem Substrat durch eine Gate-Isolierschicht isoliert. Der Source-Bereich des ersten Leitfähigkeitstyps wird in dem Substrat gebildet, so daß sich der Source- Bereich von der ersten Hauptoberfläche in das Substrat erstreckt.
  • Der Kanalbereich des zweiten Leitfähigleitstyps entgegengesetzt zu dem ersten Leitfähigkeitstyp wird in der ersten Substratschicht gebildet, um den Source-Bereich zu umschließen und den Source-Bereich von der ersten Substratschicht zu trennen. Der Kanalbereich umfaßt einen tiefen Unterbereich und einen flachen Unterbereich. Der tiefe Unterbereich wird direkt unter der Gate-Elektrode gebildet, so daß ein leitender Kanal in einem obersten Teil des tiefen Unterbereichs zwischen dem Source-Bereich und der ersten Substratschicht unmittelbar unter der Gate-Elektrode eingebracht werden kann. Der flache Unterbereich ist flacher von der ersten Hauptoberfläche aus als der tiefe Unterbereich.
  • Die hochdotierte darunterliegende Schacht ist unter dem flachen Unterbereich des Kanalbereichs gebildet, um eine Diode zwischen der darunterliegenden Schicht und dem Kanalbereich zu bilden, um zu verhindern, daß ein Potential der ersten Substratschicht einen vorbestimmten Wert übersteigt. Die Diode wird an einer Stelle gebildet, die flacher von der Hauptoberfläche des Substrats aus als der Boden des tiefen Unterbereichs ist.
    • Kurzbeschreibung der Zeichnungen
  • Fig. 1 ist ein Vertikalschnitt einer ersten erfindungsgemäßen Ausführung einer vertikalen MOSFET-Anordnung.
  • Fig. 2 ist ein Vertikalschnitt, der einen peripheren Teil der vertikalen MOSFET-Anordnung von Fig. 1 zeigt.
  • Fig. 3 ist ein Vertikalschnitt einer zweiten erfindungsgemäßen Ausführung einer vertikalen MOSFET-Anordnung.
  • Fig. 4 ist ein Vertikalschnitt, der einen peripheren Teil der vertitikalen MOSFET-Anordnung von Fig. 3 zeigt.
  • Fig. 5A ist eine Graphik, die das Profil einer Verunreinigungskonzentration der ersten Ausführung der Anordnung entlang einer Linie A-A von Fig. 2 zeigt.
  • Fig. 5B ist eine Graphik, die das Profil einer Verunreinigungskonzentration der zweiten Ausführung der Anordnung entlang einer Linie B-B von Fig. 3 zeigt.
  • Fig. 5C ist eine Graphik, die das Profil einer Verunreinigungskonzentration einer in Fig. 7 gezeigten herkömmlichen Anordnung entlang einer Linie C-C von Fig. 7 zeigt.
  • Figurer 6A und 6B sind Vertikalschnitte zum Darstellen der Herstellungsschritte der ersten bzw. zweiten Ausführungen.
  • Fig. 7 ist ein Vertikalschnitt, der eine herkömmliche vertikale MOSFET-Struktur zeigt.
  • Fig. 8 ist ein Schaltbild, das die Ersatzschaltung der herkömmlichen MOSFET-Struktur von Fig. 7 einschließlich einem parasitischen Bipolartransistor zeigt.
  • Figuren 9A-9H sind Vertikalschnitte zur Darstellung eines Prozesses zum Herstellen der vertikalen MOSFET-Anordnung von Fig. 1.
    • Detailbeschreibung der Erfindung
  • Eine erste Ausführung der vorliegenden Erfindung ist in Figuren 1 und 2 dargestellt.
  • Eine in Fig. 1 dargestellte MOSFET-Anordnung ist auf und innerhalb eines Halbleitersubstrats oder Wafers mit einer Oberseiten- und einer Boden-Hauptoberfläche gebildet. Das Substrat enthält eine hochdotierte untere N&spplus;-Typ-Schicht 1, welche die Bodenoberfläche des Substrats einschließt und eine leicht dotierte N-Typ-Oberschicht 2, die auf der N&spplus;-Unterschicht 1 gebildet ist, und sich von der N&spplus;-Unterschicht 1 bis zu der oberen Oberfläche des Substrats erstreckt. Die N-Oberschicht 2 dient im wesentlichen als ein Drain der vertikalen MOSFET- Anordnung.
  • Ein oder mehrere Kanalbereiche sind in der oberen N-Substratschicht 2 gebildet. Jeder Kanalbereich erstreckt sich von der oberen Substratoberfläche in die obere N-Substratschicht 2. Jeder Kanalbereich enthält einen P-Typ peripheren Unterbereich 3 und einen hochdotierten P&spplus;- Typ zentralen Basis-Unterbereich 4. Die Unterbereiche 3 und 4 erstrecken sich von der oberen Oberfläche in die obere N-Substratschicht 2. Der hochdotierte zentrale P&spplus;-Basis-Unterbereich 4 ist jedoch flacher als der periphere P-Unterbereich 3.
  • Eine hochdotierte darunterliegende N*-Typ-Diffusionsschicht 5 ist unter dem Boden des zentralen P&spplus;-Unterbereichs 4 von jedem Kanalbereich gebildet, um einen PN-Übergang 6 zu bilden, der als eine Klemmdiode dient, die verhindert, daß das Potential des Drains über einen vorbestimmten Wert ansteigt.
  • Der PN-Übergang 6 kann durch erstes Bilden des N*-Bereichs 5 durch Diffusion von der oberen Oberfläche des Substrats und anschließender Diffusion der P-Typ-Verunreinigung von der oberen Oberfläche zum Bilden des P&spplus;-Basis-Unterbereichs 4 gebildet werden. Eine Klemmspannung der Diode 6, das ist eine obere Grenze des Drain-Potentials, kann durch Kontrollieren der Verunreinigungskonzentration des N* -Diffusionsbereichs 5 bestimmt werden.
  • In dieser Ausführung ist die Verunreinigungskonzentration der unterlagerten Schicht 5 höher als die der oberen Substratschicht 2. Außerdem ist die unterlagerte Schicht 5 in dieser Ausführung flacher als der periphere Unterbereich 3. wie in Figuren 1 und 2 zu sehen ist.
  • Mindestens ein N&spplus;-Source-Bereich 7 ist in jedem Kanalbereich 3, 4 gebildet und erstreckt sich von der oberen Substratoberfläche in den Kanalbereich. Eine Gate-Elektrode 9 ist direkt über dem peripheren P-Unterbereich 3 von jedem Kanalbereich gebildet und von dem Substrat durch eine Gate-Isolationsschicht 3 getrennt. Die Gate-Elektrode 9 wird zum Einbringen eines Kanals 3a in einer Oberflächenschicht des peripheren Unterbereichs 3 unmittelbar unter der Gate-Elektrode 9 verwendet. Der vertikale MOSFET in dieser Ausführung ist ein N-Kanal-Typ.
  • Die Anordnung von Fig. 1 enthält ferner eine isolierende Zwischenschicht 11 aus PSG, eine Source-Elektrode 12 und eine Drain-Elektrode 13. Die Source-Elektrode 12 ist mit dem N&spplus;-Source-Bereich 7 und dem zentralen P&spplus;-Basisunterbereich 4 von jedem Kanal bereich verbunden. Der periphere Unterbereich 3 ist mit der Source-Elektrode 12 über den P&spplus;-Basisunterbereich 4 verbunden. Die Drain-Elektrode 13 ist auf der Bodenoberfläche des Substrats gebildet.
  • In dieser Ausführung wird eine Zelle durch jeden Kanalbereich und mindestens einem in diesem Kanalbereich gebildeten Source-Bereich 7 gebildet. Die Anordnung von Fig. 1 besitzt eine Mehrzahl solcher Zellen. Die Zellen sind in einem aktiven Bereich regelmäßig angeordnet, der von einem in Fig. 2 dargestellten peripheren Bereich umgeben ist. Wie in Fig. 2 gezeigt wird, ist eine Schirmringstruktur 14 gebildet. um eine hohe Spannungsfestigkeit zu erzielen. Die Schirmringstruktur 14 wird gebildet, um ein hohe Spannungsfestigkeit zu erzielen. Die Schirmringstruktur 14 dieser Ausführung hat eine Mehrzahl von P-Typ- Bereichen, die sich von der oberen Oberfläche in die obere N-Substratschicht 2 ausdehnen. An der inneren Peripherie der Schirmringstruktur 14 ist mindestens eine Klemmdiode 6, ähnlich den in dem aktiven Bereich gebildeten Klemmdioden 6, gebildet. Die Klemmdiode 6 des peripheren Bereichs wird auch durch einen PN-Übergang zwischen der P&spplus;- Basisregion 4 und der unterlagerten N*-Schicht 5 gebildet, wie in Fig. 2 dargestellt ist.
  • Ein Vorgang zur Herstellung der vertikalen MOSFET-Anordnung der ersten Ausführung ist in Figuren 9A-9H dargestellt.
  • Bei einem Schritt von Fig. 9A wird die obere N-Typ-Substratschicht 2 auf der unteren N+-Substratschicht 1 durch Epitaxie oder ein anderes Verfahren gebildet. Dann wird der Gate-Isolationsfilm 8 auf der oberen N-Schicht 2 gebildet.
  • Bei einem Schritt von Fig. 9B werden die Gate-Elektroden 9 aus polykristallinem Silizium auf dem Gate-Isolationsfilm 8 gebildet.
  • Bei einem Schritt von Fig. 9C wird ein Resist 17 zwischen den Elektroden 9 angebracht, und es werden B&spplus;-Borionen implantiert, um die P-Kanalregion 3 zu bilden.
  • Bei einem Schritt von Fig. 9D wird die Kanalregion 3 durch Diffundieren der implantierten B&spplus;-Ionen in die N-Schicht 2 gebildet.
  • Bei einem Schritt von Fig. 9E werden P&spplus; (Phosphor) -Ionen implantiert und diffundiert, um die N*-Diffusionsregion 5 in dem Bereich zu bilden, der von der im vorangehenden Schritt gebildeten Kanalregion 3 umschlossen ist. In diesem Stadium erstreckt sich die N*-Region 5 von der oberen Oberfläche des Substrats bis in die N-Schicht 2.
  • Bei einem Schritt von Fig. 9F wird die P&spplus;-Basisregion 4 durch Implantation und Diffusion von B&spplus;-Ionen gebildet.
  • Bei einem Schritt von Fig. 9G wird die N&spplus;-Source-Region 7 durch Implantation und Diffusion von P&spplus;-Ionen gebildet.
  • Bei einem Schritt von Fig. 9H wird eine PSG-Schicht über der gesamten Oberfläche des Substrats aufgebracht und Kontaktöffnungen werden durch Photoätzung geöffnet.
  • Zum Schluß werden die Source- und Drain-Elektroden 12 und 13 gebildet.
  • Die vertikale MOSFET-Anordnung der ersten Ausführung wird wie folgt betrieben:
  • In jeder Zelle wird die Klemmdiode 6 durch den PN-Übergang zwischen der flachen P&spplus;-Basisunterregion 4 und der unterlagerten N*-Region 5 bei einer so flachen Stelle gebildet, daß der Abstand zwischen der klemmdiode 6 und der oberen Hauptoberfläche des Substrats kleiner als die Tiefe der peripheren P-Unterregion 3 von der oberen Hauptoberfläche des Substrats aus ist.
  • Daher kann die Klemmdiode 6 durch Diffusion mit weniger Lateraldiffusionswirkungen gebildet werden. Durch Einschränken der Lateraldiffusionswirkungen ermöglicht es die Struktur dieser Ausführung die Größe der Zelle und den Ein-Widerstand zu verringern.
  • Im normalen Betrieb arbeitet die vertikale MOSFET-Anordnung dieser Ausführung als eine schaltende Einrichtung mit der Fähigkeit, hohen Strom zu handhaben. Der Kanal 3a wird leitend gemacht und ein Strom fließt von der Drain-Elektrode 13 zu der Source-Elektrode 12 wenn eine positive Spannung von einer vorbestimmten Größe an die Drain-Elektrode und eine Gate-Spannung über der Schwellenspannung an die Gate-Elektrode 9 angelegt wird.
  • Wenn eine hohe Stoßspannung zwischen dem Drain und der Source dieser als Schalteinrichtung für eine induktive Last verwendeten vertikalen MOSFET-Anordnung angelegt wird, wird die Klemmdiode 6 eingeschaltet und verhindert das Auftreten eines Durchbruchs zwischen der N-Schicht 2 und der P-Region 3 durch Unterdrücken eines Anstiegs des Potentials der N-Drain-Schicht 2 unter eine vorbestimmte Grenze. Daher kann die Struktur dieser Ausführung ein Einschalten des, wie in Fig. 8 gezeigt, in dem vertikalen MOSFET gebildeten parasitischen Transistors verhindern und die Möglichkeit eines Sekundärdurchbruchs vermindern.
  • Es ist möglich, durch Kontrollieren der Verunreinigungskonzentrationen der unterlagerten N*-Schicht 5 und der P&spplus;-Basisregion 4 alle Zellen eines Mehrzellen-Chips in Bezug auf die Klemmspannung der Klemmdiode 6 ungefähr gleichmäßig zu machen. Solch eine Struktur mit gleichmäßigen Zellen kann den auf Grund einer hohen Stoßspannung durch die Klemmdioden fließenden Stoßstrom gleichmäßig über die Gesamtheit des Chips verteilen und damit einen lokalen Temperaturanstieg auf Grund einer lokalen Stromkonzentration verhindern.
  • Eine zweite Ausführung der vorliegenden Erfindung ist in Figuren 3 und 4 dargestellt. In der zweiten Ausführung wird eine Klemmdiode 6a durch einen Übergang zwischen einer N*-Diffusionsschicht 16, die zuvor durch Diffusion in einem zentralen Teil jeder Zelle gebildet wird, und einer P-Typ-Kanalregion 15, die von einem nächsten Diffusionsschritt gebildet wird, gebildet.
  • Fig. 4 zeigt den peripheren Bereich der Anordnung von Fig. 3.
  • Um die Spannungsfestigkeit zu erhöhen, ist auch die zweite Ausführung mit einer Schirmringstruktur 14 ähnlich der Struktur 14 von Fig. 2 versehen.
  • Fig. 5B zeigt das Profil einer Verunreinigungskonzentration, das entlang einer Linie B-B von Fig. 3 aufgenommen ist. Zum Zweck des Vergleichs zeigt Fig. 5A das Profil einer Verunreinigungskonzentration der Anordnung der ersten Ausführung, aufgenommen entlang einer Linie A-A von Fig. 2, und Fig. 5C zeigt das Profil einer Verunreinigungskonzentration der herkömmlichen Anordnung entlang einer Linie C-C von Fig. 7. Wie aus diesen Profilen zu sehen ist, ist die Klemmdiode 6a der zweiten Ausführung bei einer etwas tieferen Stelle von der Hauptoberfläche der N-Substratschicht 2 aus als die Klemmdiode 6 der ersten Ausführung gebildet. Die Struktur der zweiten Ausführung ist jedoch dadurch vorteilhaft, daß die Gate-Schwellenspannung in der folgenden Weise gleichmäßiger gemacht werden kann.
  • Fig. 6A zeigt einen Herstellungsschritt zum Bilden der P-Kanal Unterregion 3 der ersten Ausführung, und Fig. 6B zeigt einen Schritt zum Bilden der P-Kanal Unterregion 15 der zweiten Ausführung. In der ersten Ausführung wird die P-Kanal Unterregion 3 durch die B&spplus;-Ionenimplantation unter Verwendung der Photoresistschicht 17 auf dem Bereich, in dem die Klemmdiode 6 zu bilden ist, gebildet, Die Maskenausrichtung zum Bilden des Photoresists 17 neigt jedoch dazu, Fehlausrichtung, wie durch a- Δx und a+ Δx in Fig. 6A ausgedrückt nach sich zu ziehen, was in einer Veränderung der Verunreinigungskonzentration der P-Kanal Unterregion 3 und Veränderung der Gate-Schwellenspannung resultiert. Die Struktur der zweiten Ausführung eliminiert die Notwendigkeit des Photoresists 17 in einem dem Schritt von Fig. 9C entsprechenden Schritt, so daß die Gate-Schwellenspannung gleichmäßiger gemacht werden kann.
  • Die Struktur der zweiten Ausführung kann, besonders wenn sie auf eine Anoronung für eine hohe Durchbruchspannung angewendet wird, fast in der gleichen Weise wie in der ersten Ausführung den Ein-Widerstand verringern und die Widerstandsfahigkeit gegenüber Sekundärdurchbruch verbessern.
  • Die vorliegende Erfindung ist nicht nur, wie in den ersten und zweiten Ausführungen, auf vertikale MOSFETs des N-Kanal-Typs anwendbar, sondern auch auf vertikale MOSFETs des P-Kanal-Typs.

Claims (6)

1. Vertikale MOSFET-Anordnung mit
einer ersten Substratschicht (1, 2) eines ersten Leitfähigkeitstyps, die in einem Halbleitersubstrat (13) gebildet ist und eine erste Hauptfläche des Substrats umfaßt,
einer isolierten Gate-Elektrode (9), die über der ersten Oberfläche des Substrats gebildet ist und von dem Substrat durch eine isolierende Gate-Schicht (8) isoliert ist,
einem Source-Bereich (7) des ersten Leitfähigkeitstyps, der sich in das Substrat von der ersten Oberfläche aus hinein erstreckt,
einem Kanalbereich (3, 4) eines zweiten Leitfähigkeitstyps, der in dem Substrat so gebildet ist, daß er den Source-Bereich umgibt und diesen von der ersten Substratschicht trennt, wobei der Kanalbereich einen tiefen Unterbereich (3), der unter der isolierenden Gate-Elektrode gebildet ist und sich zu einer ersten Tiefe von der ersten Oberfläche derart erstreckt, daß ein leitender Kanal in den tiefen Unterbereich unmittelbar unter der Gate-Elektrode, zwischen dem Source-Bereich und der ersten Substratschicht, eingebracht werden kann, und einen flachen Unterbereich (4) aufweist, der sich zu einer zweiten Tiefe, die flacher als die erste Tiefe des tiefen Unterbereichs ist, von der ersten Oberfläche erstreckt, und
einer hochdotierten darunterliegenden Schicht (5) des ersten Leitfähigkeitstyps, die unter dem flachen Unterbereich gebildet ist, um eine Diode zwischen der darunterliegenden Schicht und dem Kanalbereich zu bilden, um zu verhindern, daß ein Potential der ersten Substratschicht einen vorbestimmten Wert übersteigt, dadurch gekennzeichnet, daß die Diode an einer Stelle gebildet ist, die flacher von der ersten Oberfläche aus als die erste Tiefe von dem tiefen Unterbereich ist.
2. Vertikale MOSFET-Anordnung nach Anspruch 1, wobei der flache Unterbereich (4) des Kanalbereichs von dem tiefen Unterbereich (3) umgeben ist.
3. Vertikale MOSFET-Anordnung nach Anspruch 2, wobei die Verunreinigungskonzentration des flachen Unterbereichs (4) höher als die des tiefen Unterbereichs ist, und die Verunreinigungskonzentration der darunterliegenden Schicht (5) höher als die der ersten Substratschicht ist.
4. Vertikale MOSFET-Anordnung nach Anspruch 3, wobei die Diode zwischen der darunterliegenden Schicht (5) und dem flachen Unterbereich (4) gebildet ist.
5. Vertikale MOSFET-Anordnung nach Anspruch 3, wobei die Diode zwischen der darunterliegenden Schicht (16) und dem tiefen Unterbereich (15) gebildet ist.
6. Vertikale MOSFET-Anordnung nach Anspruch 5, wobei der tiefe Unterbereich (15) einen zentralen Teil hat, der zwischen dem flachen Unterbereich (4) und der darunterliegenden Schicht (16) derart angeordnet ist, daß er den flachen Unterbereich und die darunterliegende Schicht trennt und die Diode mit der darunterliegenden Schicht bildet.
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