DE60127651T2

DE60127651T2 - Bitleitungs-Vorladungs- und -Entladungsschaltung zum Programmieren eines nichtflüchtigen Speichers

Info

Publication number: DE60127651T2
Application number: DE60127651T
Authority: DE
Inventors: Yeong-Taek Songpa-Gu Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-02-22
Filing date: 2001-09-20
Publication date: 2007-12-27
Anticipated expiration: 2021-09-21
Also published as: DE60127651D1; US20030026145A1; US7835191B2; CN1371101A; US20020114188A1; CN1196137C; US20030026144A1; EP1235230B1; US6480419B2; JP4169965B2; US20090073775A1; TW525175B; EP1235230A3; JP2002251896A; KR20020069092A; US7453729B2; EP1235230A2; US6751124B2; US6813187B2; KR100454116B1

Description

Hintergrund
Bereich der Erfindung
Diese Erfindung betrifft nichtflüchtige Halbleiterspeicherelemente und Schreib- oder Programmierprozesse für nichtflüchtige Halbleiterspeicherelemente.
Beschreibung des Standes der Technik
Im Gegensatz zu vielen anderen nichtflüchtigen Speichern können EEPROMs alte Daten elektrisch löschen und neue Daten einschreiben. Diese Flexibilität bei der Datenverwaltung macht EEPROMs zum bevorzugten nichtflüchtigen Speicher in der Systemprogrammierung, wo Daten aufgefrischt werden können und verfügbar sein müssen, wenn ein System hochfährt.
Eine herkömmliche Speicherzelle in einem EEPROM beinhaltet einen N-Kanal-Zellentransistor, der ein Floatinggate über einem Kanalbereich aufweist, der zwischen N⁺-Source und Drain in einem Substrat vom P-Typ definiert ist, und ein Steuergate über dem Floatinggate. Die Floating- und Steuergates sind aus einem leitfähigen Material wie Polysilicium, Silicid oder Metall gebildet und es sind Isolierschichten zwischen den Steuer- und Floatinggates und zwischen dem Floatinggate und dem Kanalbereich.
In Flash-EEPROM ist Fowler-Nordheim-Tunneln (F-N) ein üblicher Mechanismus zum Löschen und Programmieren von Speicherzellen. F-N-Tunneln verändert die Schwellenspannung eines Zelltransistors durch Verändern der Ladungsmenge, die auf dem Floatinggate des Zelltransistors gefangen ist. Zum Beispiel legt ein exemplarischer Löschvorgang einen hohe Spannung an einem Substrat an, während eine niedrige oder negative Spannung am Steuergate eines N-Kanal-Zellentransistors angelegt wird. Das Floatinggate, das zwischen dem Steuergate und dem Substrat liegt, weist eine Spannung auf, die von der Nettoladung abhängt, die auf dem Floatinggate eingeschlossen ist, der Kapazität zwischen dem Steuergate und dem Floatinggate und der Kapazität zwischen dem Floatinggate und dem Substrat. Wenn die Spannungsdifferenz zwischen dem Floatinggate und dem Substrat größer ist als eine für das F-N-Tunneln erforderliche Spannungslücke, tunneln im Floatinggate enthaltene Elektronen vom Floatinggate in das Substrat. Das Tunneln der Elektronen vom Floatinggate zum Substrat senkt die Schwellenspannung Vt des Zelltransistors.
Wenn die Schwellenspannung Vt ausreichend niedrig ist, leitet der Zelltransistor einen Kanalstrom, wenn 0 V am Steuergate und der Source des Zelltransistors angelegt sind und eine positive Spannung an der Drain des Zelltransistors angelegt ist. Ein Zelltransistor mit dieser verringerten Schwellenspannung wird als "gelöschte Zelle" bezeichnet oder als in einem "gelöschten Zustand", was einen Datenwert "1" darstellt.
In einem beispielhaften Programmiervorgang, der einen Datenwert "0" in einen Zelltransistor einschreibt, wird eine niedrige Spannung (z. B. 0 V) an der Source und der Drain des Zelltransistors angelegt, und eine hohe Spannung (oft mehr als 10 V) wird am Steuergate des Zelltransistors angelegt. Daraufhin bildet sich eine Inversionsschicht in einem Kanalbereich unter dem Floatinggate. Dieser Kanalbereich (d. h. die Inversionsschicht) weist die selbe Spannung (0 V) auf wie die Source und die Drain. Wenn eine Spannungsdifferenz zwischen dem Floatinggate und der Kanalspannung hoch genug wird, dass das F-N-Tunneln ausgelöst wird, tunneln Elektronen vom Kanalbereich zum Floatinggate, wodurch die Schwellenspannung des Zelltransistors erhöht wird. Ein Programmiervorgang erhöht die Schwellenspannung eines Zelltransistors hoch genug, dass ein Kanalstrom durch den Zelltransistor verhindert wird, wenn eine positive Lesespannung am Steuergate angelegt ist, die Source mit Masse verbunden ist und eine positive Spannung an der Drain angelegt ist. Ein Zelltransistor mit der erhöhten Schwellenspannung wird als "programmierte Zelle" bezeichnet oder als in einem "programmierten Zustand", was einen Datenwert "0" darstellt.
EEPROMs können auch die hohen Integrationsdichten erreichen, die für einen kostengünstigen nichtflüchtigen Speicher notwendig sind. Insbesondere erreichen Flash-EEPROMs eine hohe Integrationsdichte, die für Hilfsspeicherelemente mit hoher Kapazität geeignet ist, und insbesondere ergeben Flash-EEPROMs vom NAND-Typ höhere Integrationsdichten als andere bekannte Typen von EEPROMs (z. B. EEPROM vom NOR-Typ oder AND-Typ).
Ein herkömmlicher EEPROM vom NAND-Typ beinhaltet eine Zellanordnung (Zellenarray) mit NAND-Strings, worin jeder NAND-String einen in Serie eingeschleiften Satz Zelltransistoren beinhaltet. 1 zeigt einen herkömmlichen Flash-EEPROM vom NAND-Typ 100 mit einer Zellanordnung 110, die zahlreiche NAND-Strings 112 enthält. In einer Zellanordnung 110 beinhaltet jeder NAND-String 112 einen ersten Auswahltransistor ST, M+1 (z. B. 16) Zelltransistoren M0 bis MM und einen zweiten in Serie eingeschleiften Auswahltransistor GT. Jeder erste Auswahltransistor ST weist eine mit einer entsprechenden Bitleitung verbundene Drain auf. Allgemein nutzen alle NAND-Strings in einer Spalte der Zellanordnung 110 die selbe Bitleitung. Der zweite Auswahltransistor GT in jedem NAND weist eine mit einer gemeinsamen Sourceleitung CSL verbundene Source für den Sektor auf, der den NAND-String enthält. Gates des ersten und zweiten Auswahltransistors in einer Zeile von NAND-Strings 112 sind jeweils mit einer Stringauswahlleitung SSL und einer jeder Zeile zugeordneten Masseauswahlleitung GSL verbunden. Jede Wortleitung in der Zellanordnung 110 verbindet die Steuergates aller Zelltransistoren in einer entsprechenden Zeile der Zellanordnung 110.
Der Flashspeicher 100 vom NAND-Typ beinhaltet ferner einen Seitenpuffer, der Latchschaltungen 130, Leseschaltungen (nicht gezeigt) und einen Y- oder Spaltendekoder (Y Pass-Gates 140) aufweist. Die Leseschaltungen lesen die Zustände ausgewählter Bitleitungen, so dass sie bei einem Lesevorgang Ausgabedaten erzeugen. Die Latchschaltungen 130 steuern die Spannungen von ausgewählten Bitleitungen für einen Schreibvorgang, wie es unten genauer beschrieben wird. Ein X- oder Zeilendekoder (nicht gezeigt) aktiviert eine Stringauswahlleitung, so dass eine Zeile von NAND-Strings 112 und eine Wortleitung, die mit den Steuergates der Zelltransistoren gekoppelt ist, auf die zugegriffen werden soll, ausgewählt werden. Aus unten genauer beschriebenen Gründen verbinden Schalttransistoren 126 und 122e oder 122o entweder die geradzahligen Bitleitungen oder die ungeradzahligen Bitleitungen mit den Leseschaltungen oder Latchschaltungen 130. Y-Pass-Gates 140 steuern und wählen die Dateneingabe/-ausgabe von Lese- und Latchschaltungen.
In der Anordnung 110 beinhaltet eine Seite einen Satz Zelltransistoren, die mit einer der Seite zugeordneten Wortleitung verbunden sind, und ein Block oder Sektor ist eine Gruppe von Seiten. Ein Block kann einen oder mehrere NAND-Strings 112 pro Bitleitung aufweisen. Typischerweise liest oder programmiert ein Lese- oder Schreibvorgang gleichzeitig eine ganze Seite von Speicherzellen, und ein Löschvorgang löscht einen ganzen Block oder Sektor.
Zum Programmieren einer ausgewählten Speicherzelle M1 im NAND-Flash-Speicher 100 wird eine dem Speicherstring 112, der die ausgewählte Speicherzelle M1 enthält, zugewiesene Bitleitung BL0 auf 0 V vorgespannt. Die Stringauswahlleitung SSL für den NAND-String 112, der die ausgewählte Speicherzelle M1 enthält, wird auf eine Versorgungsspannung Vcc vorgespannt, so dass der erste Auswahltransistor ST angeschaltet wird, und die Masseauswahlleitung GSL wird auf 0 V vorgespannt, so dass der zweite Auswahltransistor GT abgeschaltet wird. Die Wortleitung WL1, die mit dem Steuergate der ausgewählten Speicherzelle M1 verbunden ist, wird auf eine hohe Spannung vorgespannt. Kapazitive Kopplung zwischen dem Steuergate und dem Floatinggate erhöht das Floatinggate auf eine Spannung nahe der hohen Spannung. In Abhängigkeit von der Spannungsdifferenz zwischen dem Kanalbereich und dem Floatinggate in der ausgewählten Speicherzelle M1 tunneln Elektronen vom Kanalbereich in das Floatinggate der ausgewählten Speicherzelle, wodurch die Schwellenspannung der ausgewählten Speicherzelle M1 auf ein positives Niveau angehoben wird.
Alle Steuergates von Speicherzellen in der ausgewählten Seite sind für einen Schreibvorgang auf der hohen Spannung. Die Seite beinhaltet jedoch typischerweise Speicherzellen, die zum Speichern eines Bitwerts "0" programmiert werden, und andere Speicherzellen, die in einem gelöschten Zustand bleiben (d. h. nicht programmiert sind) und einen Datenwert "1" darstellen. Zum Verhindern einer Programmierung einer Speicherzelle in der selben Seite wie programmierte Speicherzellen wird die Kanalspannung der Speicherzelle angehoben (geboostet), so dass die Spannungslücke zwischen dem Floatinggate und dem Kanalbereich reduziert wird. Die geringere Spannungslücke verhindert ein signifikantes F-N-Tunneln und hält die Speicherzelle im gelöschten Zustand, während andere Speicherzellen in der selben Seite programmiert werden.
Eine nützliche Technik zum selektiven Erhöhen einer Kanalspannung einer Speicherzelle wird oft als "Selbst-Boosting" bezeichnet. Beim Selbst-Boosting erhöht die kapazitive Kopplung zwischen dem Floatinggate und dem Kanalbereich die Kanalspannung einer Speicherzelle, wenn die Spannung der Wortleitung und des Floatinggates steigen. Au ßerdem sind eine entsprechende Bitleitung (d. h. eine nicht mit einer gerade programmierten Zelle verbundene Bitleitung) und die Stringauswahlleitung SSL auf einer Energieversorgungsspannung Vcc. Andere Wortleitungen als die ausgewählte Wortleitung sind auf einer Spannung Vpass, die in einem Bereich zwischen der Steuergatespannung, die zum Anschalten einer Speicherzelle erforderlich ist, und einer Spannung, die hoch genug ist, dass eine Programmierung bewirkt wird. Bei diesem Biasing wird der Stringauswahltransistor, der ein Gate bei der Versorgungsspannung Vcc aufweist, abgeschaltet, wenn die Kanalspannung eines Zelltransistors im zugehörigen String eine Spannung Vcc-Vth erreicht, wobei Vth die Schwellenspannung des Stringauswahltransistors ist. Die Kanalspannung kann entlang der Wortleitung bei der Programmierspannung ferner von Vcc-Vth zu höheren Werten ansteigen.
Vor einer Programmierung lädt ein "Bitleitungsaufbau" ("Bitleitungssetup") die Bitleitungen für die zu programmierenden ausgewählten Speicherzellen auf 0 V vor und lädt die nicht mit einer zu programmierenden Speicherzelle verbunden Bitleitungen auf eine Versorgungsspannung Vcc vor. Nach der Programmierung werden alle Bitleitungen während einer "Bitleitungsentladung" auf 0 V entladen.
Neuere NAND-Flash-EEPROM-Chips verwenden dichtere Auslegungsregeln (z. B. dichtere Leitungsabstände), um höhere Integrationsniveaus zu erreichen. Die erhöhte Dichte erhöht die Kopplungskapazität zwischen benachbarten leitenden Leitungen wie Bitleitungen. Die größere Kopplungskapazität zwischen benachbarten Bitleitungen macht das Auftreten von Fehlfunktionen wahrscheinlicher, wenn benachbarte Bitleitungen zum Einschreiben verschiedener Datenwerte geladen werden. Insbesondere kann eine Bitleitung von 0 V die Spannung einer benachbarten Bitleitung herunterziehen, die zum Zuführen einer Versorgungsspannung Vcc vorgesehen ist, und der Schreibvorgang kann die Schwellenspannung eines Zelltransistors stören oder programmieren, der gelöscht bleiben sollte.
Ein Vorschlag zur Überwindung der mit den Bitleitungskopplungen in Zusammenhang stehenden Probleme ist, dass benachbarte Bitleitungen mit Speicherzellen in verschiedenen Seiten gekoppelt werden. Dementsprechend sind in dieser Architektur, die sogenannte "abgeschirmten Bitleitungen" verwendet, Leseverstärker und Latchschaltungen 130 nur für die Hälfte der Bitleitungen verfügbar und Seitenauswahltransistoren 122e und 122o wählen eine Seite (gerade oder ungerade Bitleitungen) für einen Lese- oder Programmiervorgang aus. Lesen oder Programmieren werden weiterhin in der Einheit einer Seite durchgeführt, aber eine nicht ausgewählte Bitleitung dient als Abschirmung zwischen benachbarten Bitleitungen, die in der ausgewählten Seite liegen. Dementsprechend wird der Einfluss zwischen ausgewählten Bitleitungen stark reduziert.
Die Programmierinhibierung der abgeschirmten Bitleitungsarchitektur lädt jedoch Bitleitungen, die einer nicht ausgewählten Seite zugeordnet sind (nachfolgend als "abgeschirmte Bitleitungen" bezeichnet) und Bitleitungen, die mit Speicherzellen verbunden sind, die in einer ausgewählten Seite liegen, aber nicht zu programmieren sind. Ein Seitenpuffer 135 kann Bitleitungen in der ausgewählten Seite auf eine Versorgungsspannung Vcc oder 0 V laden, entsprechend den Datenbits, die in entsprechenden Latchschaltungen 130 gehalten sind. Aufladen der abgeschirmten Bitleitungen auf die Versorgungsspannung Vcc erfordert zusätzliche Schaltungen, weil die Seitenpuffer 130 für den Zugriff auf die ausgewählte Seite erforderlich sind.
Der Speicher 100 von 1 beinhaltet eine herkömmliche Schaltung, die Bitleitungsaufbau und -entladung durchführt. Wie in 1 gezeigt ist, dienen Drains von MOSFETs 102e und 102o als Anschlussschaltungen, die entsprechende gerade und ungerade Bitleitungen mit einem virtuellen Energieknoten VIRPWR verbinden. Sources der MOSFETs 150e und 150o sind gemeinsam an den Knoten VIRPWR angeschlossen und ein Inverter 104 lädt den Knoten VIRPWR bei einem Bitleitungsaufbau auf die Versorgungsspannung Vcc und auf Masse (0 V), wenn alle Bitleitungen entladen.
Für den Bitleitungsaufbau lädt der Inverter 104 den Knoten VIRPWR auf die Versorgungsspannung Vcc. Unter der Annahme, dass geradzahlige Bitleitungen zum Programmieren ausgewählt sind, wird ein Signal VBLo aktiviert, das MOSFETs 102o anschaltet und dadurch die nicht ausgewählten Bitleitungen (d. h. ungeradzahligen Bitleitungen) auf die Versorgungsspannung Vcc lädt (ein Gateauswahlsignal VBLe bleibt beim Bitleitungsaufbau deaktiviert, wenn geradzahlige Bitleitungen zum Programmieren ausgewählt sind). Nach Abschluss eines Programmiervorgangs geht der Knoten VIRPWR auf 0 V und beide Signale VBLe und VBLo werden aktiviert, so dass alle MOSFETs 102e und 102o angeschaltet werden, wodurch alle Bitleitungen auf 0 V entladen werden.
KR-A-20000059746 und US-B1-6278636 beschreiben ein nichtflüchtiges Halbleiterspeicherelement, wie es im Oberbegriff der Ansprüche 1 und 18 angegeben ist.
Mit Zunahme der Schaltungsdichte, Datenzugriffsraten und erforderlichen Lade- und Entladekapazitäten führen Bitleitungsaufbau und Bitleitungsentladung zu vermehrtem Rauschen in den Energieversorgungsspannungen Vcc oder der Massespannung. Insbesondere das schnelle Schalten, wenn der virtuelle Energieknoten VIRPWR auf die Versorgungsspannung Vcc oder Masse getrieben wird, erzeugt eine große transiente Rauschspitze. Solche Rauscheinflüsse können sich leicht verschlechtern, wenn die Speicherschaltungsdichten zunehmen, da der Bitleitungsaufbau die Hälfte der Bitleitungen (die geradzahligen oder die ungeradzahligen) vor dem Programmieren auf die Versorgungsspannung Vcc anhebt. Ferner kann im schlimmsten Fall ein Entladen von Bitleitungen auf Masse (0 V) nach dem Programmieren alle Bitleitungen entladen.
Zusammenfassung
Die vorliegende Erfindung ist durch eine Vorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 18 definiert.
Gemäß der Erfindung verringern offenbarte Schaltungen und Verfahren das Energie- und Masserauschen, die auftreten, wenn Bitleitungen auf eine Versorgungsspannung Vcc aufgeladen oder die Bitleitungen zur Masse (0 V) entladen werden. Insbesondere ist eine Ausführungsform der Erfindung ein NAND-EEPROM mit einer abgeschirmten Bitleitungsarchitektur. Dieser NAND-EEPROM weist einen virtuellen Energieknoten auf, der zum Aufladen oder Entladen von Bitleitungen mit den Bitleitungen verbunden ist. Ein PMOS-Pull-up-Transistor und ein NMOS-Pull-down-Transistor sind mit dem virtuellen Energieknoten verbunden, und eine Steuerschaltung zum Laden oder Entladen von Bitleitungen steuert die Gatespannungen des PMOS-Pull-up-Transistors und des NMOS-Pull-down-Transistors, um den Spitzenstrom zu begrenzen, wenn Bitleitungen geladen oder entladen werden. Insbesondere betreibt die Steuerschaltung den PMOS- oder NMOS-Transistor in einem Nichtsättigungsmodus, um den Strom zu begrenzen. Eine solche Steuerschaltung erzeugt einen Stromspiegel oder legt eine Referenzspannung an, um Gatespannungen zu steuern.
Ein Programmiervorgang gemäß der Erfindung baut Bitleitungen auf durch Vorladen nicht ausgewählter Bitleitungen über den virtuellen Energieknoten und den PMOS-Pull-up-Transistor mit gesteuerter Gatespannung. Latches in der Programmierschaltung des EEPROM laden oder entladen ausgewählte Bitleitungen gemäß entsprechender Datenbits, die gespeichert werden. Am Ende des Programmiervorgangs werden alle Bitleitungen über den virtuellen Energieknoten und den NMOS-Pull-down-Transistor entladen, der dann eine gesteuerte Gatespannung aufweist.
Ein anderer Bitleitungsaufbau weist zwei Stufen auf. Die erste Stufe lädt alle Bitleitungen über den virtuellen Energieknoten und den PMOS-Pull-up auf. Die zweite Stufe verwendet die Latches in einem Seitenpuffer, um die ausgewählten Bitleitungen in Abhängigkeit von entsprechenden Datenbits, die gespeichert werden, zu entladen oder im Ladungszustand zu lassen. Die Gatespannungen von NMOS-Transistoren in der Programmierschaltung, die den Seitenpuffer mit den Bitleitungen verbinden, können so gesteuert werden, dass sie durch Entladen ausgewählter Bitleitungen durch die Latches bedingtes Rauschen reduzieren.
Noch eine weitere Ausführungsform der vorliegenden Erfindung ist ein nichtflüchtiges Speicherelement, wie ein NAND-Flash-EEPROM, mit einer abgeschirmten Bitleitungsarchitektur. Das nichtflüchtige Speicherelement weist eine Anordnung von Speicherzellen auf und eine Bitleitungsbiasschaltung. Die Anordnung von Speicherzellen beinhaltet Bitleitungen, die mit Speicherzellen in entsprechenden Spalten der Anordnung gekoppelt sind, und Wortleitungen, die mit den Speicherzellen in entsprechenden Zeilen der Anordnung gekoppelt sind. Die Biasschaltung ist mit den Bitleitungen gekoppelt und weist einen Schalter und eine Steuerschaltung auf. Die Steuerschaltung betreibt den Schalter, so dass der abgezogene Spitzenstrom begrenzt wird, wenn gleichzeitig die Spannung an einem Satz Bitleitungen verändert wird.
In einer Ausführungsform weist der Schalter einen ersten PMOS-Transistor auf, der zwischen einer Versorgungsspannung und einem virtuellen Energieknoten gekoppelt ist und/oder einen ersten NMOS-Transis tor, der zwischen einer Masse und dem virtuellen Energieknoten gekoppelt ist. Eine Anschlussschaltung verbindet den virtuellen Energieknoten selektiv mit geraden und ungeraden Bitleitungen. In einer anderen Ausführungsform weist die Biasschaltung NMOS-Transistoren auf, die zwischen den Bitleitungen und entsprechenden Latches in einem Seitenpuffer für das Speicherelement liegen.
Die Steuerschaltung steuert die Gatespannung der PMOS- und/oder NMOS-Transistoren. Insbesondere kann die Steuerschaltung einen PMOS-Transistor so biasen, dass er weniger als einen Sättigungsstrom leitet, um den Strom zu steuern, wenn Bitleitungen aufgeladen werden, den PMOS-Transistor anschalten, um den Ladungszustand der Bitleitungen zu halten, und den PMOS-Transistor abschalten, um die Bitleitungen zu entladen. Gleichermaßen kann die Steuerschaltung einen NMOS-Transistor so biasen, dass er weniger als einen Sättigungsstrom leitet, um den Strom zu steuern, wenn Bitleitungen entladen werden, den NMOS-Transistor anschalten, um den Entladungszustand der Bitleitungen zu halten, und den NMOS-Transistor abschalten, um die Bitleitungen zu laden. Dementsprechend kann die nichtflüchtige Speichervorrichtung einen Strom begrenzen und Rauschen mindern, wenn ein virtueller Energieknoten zum Laden oder Entladen von Bitleitungen verwendet wird, oder wenn ein Seitenpuffer Bitleitungen entlädt.
In einer Ausführungsform beinhaltet die Steuerschaltung: einen mit dem Gate des ersten PMOS-Transistors verbundenen Ausgabeanschluss, Quellen einer Referenzspannung, der Versorgungsspannung und einer Masse, und einen Schalterschaltkreis, der so betätigbar ist, dass er eine von Referenzspannung, Versorgungsspannung und Masse mit dem Ausgabeanschluss verbindet. Die Quelle der Versorgungsspannung kann einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor beinhalten, die in Serie zwischen der Vorsorgungsspannung und der Massespannung eingeschleift sind. Ein Gate und eine Drain des zweiten PMOS-Transistors sind miteinander verbunden und stellen die Referenzspannung bereit, und wenn die Schalterschaltung so funktioniert, dass sie die Referenzspannung mit dem Ausgabesanschluss verbindet, spiegelt ein Strom durch den ersten PMOS-Transistor einen Strom durch den zweiten PMOS-Transistor.
Eine weitere beispielhafte Ausführungsform der Erfindung ist ein nichtflüchtiger Speicher mit einer Zellanordnung, einem virtuellen Energieknoten und einer Verbindungsschaltung. Die Verbindungsschaltung steuert Verbindungen des virtuellen Energieknotens mit Bitleitungen der Zellanordnung zum Laden oder Entladen von Bitleitungen, wenn sie mit dem virtuellen Energieknoten verbunden sind. Ein PMOS-Transistor, ein NMOS-Transistor und eine Steuerschaltung steuern den durch den virtuellen Energieknoten fließenden Strom. Der PMOS-Transistor ist zwischen dem virtuellen Energieknoten und einer Versorgungsspannung gekoppelt und der NMOS-Transistor ist zwischen dem virtuellen Energieknoten und einer Masse gekoppelt. Die Steuerschaltung gibt ein erstes Steuersignal an ein Gate des PMOS-Transistors und ein zweites Steuersignal an ein Gate des NMOS-Transistors.
Eine Ausführungsform dieser Steuerschaltung beinhaltet einen ersten Schalter, der zwischen einer Quelle einer ersten Referenzspannung und einem ersten Knoten zur Ausgabe des ersten Steuersignals gekoppelt ist. Wenn der erste Schalter aktiviert wird, befindet sich das erste Steuersignal bei der ersten Referenzspannung und die am Gate des PMOS-Transistors angelegte erste Referenzspannung bewirkt, dass der PMOS-Transistor einen Nichtsättigungsstrom leitet.
Die Steuerschaltung beinhaltet typischerweise ferner einen zweiten Schalter, der zwischen einer Quelle einer zweiten Referenzspannung und einem zweiten Knoten zur Ausgabe des zweiten Steuersignals gekoppelt ist. Wenn der zweite Schalter aktiviert wird, befindet sich das zweite Steuersignal bei der zweiten Referenzspannung und die am Gate des NMOS-Transistors angelegte zweite Referenzspannung bewirkt, dass der NMOS-Transistor einen Nichtsättigungsstrom leitet.
Die Steuerschaltung kann ferner ein erstes und ein zweites Paar Transistoren aufweisen, die in Serie eingeschleift sind. Das erste Paar Transistoren ist in Serie zwischen der Versorgungsspannung und Masse eingeschleift, wobei der erste Knoten zwischen den Transistoren im ersten Paar liegt. Das zweite Paar Transistoren ist in Serie zwischen der Versorgungsspannung und Masse eingeschleift, wobei der zweite Knoten zwischen den Transistoren im zweiten Paar liegt. Anschalten eines der Transistoren in einem der Paare kann das erste und zweite Steuersignal auf Masse oder Versorgungsspannung setzen, so dass der virtuelle Energieknoten gehalten wird, wie es zum Laden oder Entladen von Bitleitungen erforderlich ist.
Diese Ausführungsform des nichtflüchtigen Speichers kann ferner beinhalten: einen Seitenpuffer, eine Mehrzahl von NMOS-Transistoren, die zwischen dem Seitenpuffer und Bitleitungen der Zellanordnung gekoppelt sind, und eine Steuerschaltung. Die Steuerschaltung betreibt die NMOS-Transistoren so, dass ein Nichtsättigungsstrom geleitet wird, wenn der Seitenpuffer eine oder mehrere Bitleitungen entlädt.
Eine weitere Ausführungsform der Erfindung ist ein Verfahren zum Programmieren eines nichtflüchtigen Speichers nach Anspruch 18. Das Programmierverfahren beinhaltet Vorladen von Bitleitungen auf eine erste Spannung durch Betätigen eines Schalters, der zwischen der ersten Spannung und den Bitleitungen vorgesehen ist, und dadurch Begrenzen des Spitzenstroms, der durch den Schalter zur Mehrzahl von Bitleitungen fließt. Anlegen einer zweiten Spannung an eine ausgewählte Wortleitung programmiert eine oder mehrere ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung gekoppelt sind, aber die erste Spannung, die auf einer der Bitleitungen bleibt, verhindert Programmieren einer Speicherzelle, die mit der Bitleitung und der ausgewählten Wortleitung gekoppelt ist. Typischerweise umfasst der Schalter einen Transistor und Betätigen des Schalters umfasst Steuern des Transistors so, dass weniger als ein Sättigungsstrom geleitet wird, zum Beispiel durch Verbinden des Transistors in einer Stromspiegelschaltung, die den Strom durch den Transistor begrenzt.
Das Vorladen kann alle Bitleitungen oder nur die unausgewählten Bitleitungen laden. Wenn nur die unausgewählten Bitleitungen geladen werden, laden oder entladen Latches in einem Seitenpuffer für den Speicher ausgewählte Bitleitungen gemäß entsprechenden Datenbits, die eingeschrieben werden sollen. Wenn das Vorladen alle Bitleitungen auflädt, muss der Seitenpuffer gemäß der eingeschriebenen Datenbits nur den geladenen Zustand ausgewählter Bitleitungen entladen oder halten. Wenn die einzigen Ströme durch die Latches Bitleitungen zur Masse entladen, können die Gatespannungen von NMOS-Transistoren, die die Latches mit den Bitleitungen verbinden, den Strom steuern und Rauschen mindern, das vom Strom durch die Latches bedingt ist.
Noch eine andere Ausführungsform der Erfindung ist ein Verfahren zum Programmieren, das beinhaltet: Vorladen ausgewählter Bitleitungen und unausgewählter Bitleitungen auf eine erste Spannung unter Verwendung eines Stroms durch einen PMOS-Transistor, der eine Gatespannung so gesteuert aufweist, dass Stromfluss zu den ausgewählten und unausgewählten Bitleitungen begrenzt wird. Die unausgewählten Bitleitungen sind mit den ausgewählten Bitleitungen verschränkt. Nach dem Vorladen beinhaltet das Programmierverfahren ferner Entladen mindestens einiger der ausgewählten Bitleitungen zu entsprechenden Datenlatches durch eine Mehrzahl von NMOS-Transistoren, die zwischen den ausgewählten Bitleitungen und den Datenlatches vorgesehen sind. Gatespannungen der NMOS-Transistoren sind so gesteuert, dass sie Strom durch die NMOS-Transistoren bei der Entladung begrenzen. Anlegen einer zweiten Spannung an eine ausgewählte Wortleitung programmiert eine oder mehrere ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung gekoppelt sind, aber die auf einer der Bitleitungen verbleibende erste Spannung verhindert Programmierung einer Speicherzelle, die mit dieser Bitleitung und der ausgewählten Wortleitung gekoppelt ist.
Kurze Beschreibung der Zeichnungen
1 zeigt einen herkömmlichen NAND-Flash-EEPROM.
2 zeigt einen NAND-Flash-EEPROM gemäß einer Ausführungsform der Erfindung.
3A und 3B sind Schaltungsbilder von Steuerschaltungen, die zur Verwendung im NAND-Flash-EEPROM von 2 geeignet sind.
4 ist ein Schaltungsbild eines Referenzspannungsgenerators.
5 ist ein Schaltungsbild einer Variation der Steuerschaltung von 3A.
6 ist ein Taktdiagramm eines Programmiervorgangs im NAND-Flash-EEPROM von 2.
7 ist ein Schaltungsbild einer Lese- und Latchschaltung gemäß einer Ausführungsform der Erfindung.
8 ist ein Taktdiagramm eines alternativen Programmiervorgangs im NAND-Flash-EEPROM von 2.
Die Verwendung gleicher Bezugszeichen in verschiedenen Figuren gibt ähnliche oder identische Gegenstände an.
Ausführliche Beschreibung
Gemäß einem Aspekt der vorliegenden Erfindung können Transistoren, die so vorgespannt sind, dass sie weniger als einen Sättigungsstrom leiten, Rauschen in Vorsorgungs- und Massespannungen durch Reduzieren der Spitzenströme beim Laden oder Entladen von Bitleitungen für einen Programmiervorgang vermindern.
2 zeigt einen NAND-Flash-EEPROM gemäß einer Ausführungsform der Erfindung, der den Spitzenstrom reduziert, wenn Bitleitungen geladen oder entladen werden. Ein NAND-Flash-EEPROM 200 beinhaltet eine Zellanordnung 110, die eine herkömmliche NAND-Anordnung sein kann, wie sie oben mit Bezug zu 1 beschrieben ist. Insbesondere beinhaltet die Zellanordnung 110 NAND-Strings 112, die an Bitleitungen BL0 bis BLN angebracht sind. Obwohl 2 nur einen einzigen NAND-String 112 mit jeder Bitleitung gekoppelt darstellt, weist eine typische Ausführungsform zahlreiche NAND-Strings mit jeder Bitleitung gekoppelt auf.
Jeder NAND-String 112 weist erste und zweite Transistoren ST und GT und M+1 Zelltransistoren M0 bis MM auf, die in Serie verbunden sind. Jeder erste Auswahlwahltransistor weist eine mit einer entsprechenden Bitleitung BL0 bis BLN gekoppelte Drain auf und eine mit einem dem NAND-String 112 zugeordneten Zelltransistor M0 gekoppelte Source. Die ersten Auswahlwahltransistoren ST jeder Zeile von NAND-Strings 112 weisen mit einer Stringauswahlleitung SSL gekoppelte Gates auf. Jeder zweite Auswahlwahltransistor GT weist eine mit dem Zelltransistor MM im zugeordneten NAND-String 112 gekoppelte Drain auf und eine mit einer gemeinsamen Sourceleitung CSL gekoppelte Source. Die zweiten Auswahlwahltransistoren GT in jeder Zeile von NAND-Strings 112 weisen mit einer Masseauswahlleitung GSL gekoppelte Gates auf.
Die Zellanordnung 110 setzt eine abgeschirmte Bitleitungsarchitektur ein. Insbesondere bilden in jeder Zeile der Anordnung 110 die Zelltransistoren in NAND-Strings 112e, die mit geradzahligen Bitleitungen BL0 bis BL(N-1) verbunden sind, eine Seite und Zelltransistoren in NAND-Strings 112o, die mit ungeradzahligen Bitleitungen BL1 bis BLN verbunden sind, bilden eine andere Seite. Die Auswahltransistoren 122e und 122o wählen jeweils eine gerade Seite oder eine ungerade Seite von Zelltransistoren für einen Zugriff aus. Jede Wortleitung WL0 bis WLM verbindet mit Zelltransistoren in jedem NAND-String 112 in einer Zeile von NAND-Strings 112 und Aktivierung einer speziellen Wortleitung wählt die Zeile in Anordnung 110 aus, die der aktivierten Wortleitung zugeordnet ist.
Im Allgemeinen kann eine Wortleitung in einer Speicheranordnung mit der abgeschirmten Bitleitungsarchitektur mehr als zwei Seiten entsprechen, zum Beispiel vier Seiten. Im Falle von vier Seiten pro Zeile verbindet ein Zugriffsvorgang ein Viertel der Bitleitungen (d. h. die der ausgewählten Seite zugeordneten Bitleitungen) mit Lese- und Latchschaltungen 130. Drei Viertel der Bitleitungen (d. h. die unausgewählten Seiten zugeordneten Bitleitungen) ergeben Abschirmung, um den Einfluss von Kopplungskapazität zwischen den Bitleitungen zu reduzieren. Der Abschirmprozess für einen Speicher mit mehr als zwei Seiten pro Zeile ist im Wesentlichen gleich wie der Abschirmprozess für einen Speicher mit zwei Seiten pro Zeile. Zur deutlichen Beschreibung wird das Beispiel mit zwei Seiten pro Zeile hier ausführlicher beschrieben.
Während herkömmliche NAND-Flash-Speicher Inverter zum Laden oder Entladen eines virtuellen Energieknotens und von Bitleitungen verwenden, setzt ein NAND-Flash-Speicher 200 einen PMOS-Transistor 202 ein, bei dem ein Gate ein Steuersignal VIRPWRP empfängt, und einen NMOS-Transistor 204, bei dem ein Gate ein Steuersignal VIRPWRN empfängt. Der PMOS-Transistor 202 lädt einen Knoten VIRPWR bis zur Versorgungsspannung Vcc und der NMOS-Transistor 204 führt den Knoten VIRPWR auf 0 V. Eine Steuerschaltung 210 erzeugt ein Steuersignal VIRPWRP und eine Steuerschaltung 220 erzeugt ein Steuersignal VIRPWRN.
Die 3A und 3B sind schematische Diagramme von Ausführungsformen der Steuerschaltungen 210 und 220, die Steuersignale VIRPWRP bzw. VIRPWRN erzeugen.
Mit Bezug zu 3A beinhaltet die Steuerschaltung 210 zwei PMOS-Transistoren 302 und 306, zwei NMOS-Transistoren 304 und 308 und einen Schalter 310. Der PMOS-Transistor 302 und der NMOS-Transistor 304 sind in Serie zwischen der Versorgungsspannung Vcc und Masse eingeschleift, und das Steuersignal VIRPWRP wird von einem Ausgangsknoten zwischen den Transistoren 302 und 304 erzeugt. Der PMOS-Transistor 306 und der NMOS-Transistor 308 sind auch in Serie zwischen der Versorgungsspannung Vcc und Masse eingeschleift, und das Gate des Transistors 306 ist mit einem Knoten zwischen den Transistoren 306 und 308 gekoppelt. Der Schalter 310 bestimmt, ob der Knoten zwischen den Transistoren 306 und 308 mit dem Ausgangsknoten zwischen den Transistoren 302 und 304 verbunden ist. In einer beispielhaften Ausführungsform weist der Schalter 310 ein Pass-Gate auf, das in der Lage ist, mit minimalem Spannungsabfall bei niedrigem oder hohem Spannungsniveau zu leiten.
Die Eingangssignale für die Steuerschaltung 210 beinhalten drei Steuersignale PCTLP, REFCTLP und NCTLP und eine Referenzspannung VREF. Das Steuersignal PCTLP wird am Gate des PMOS-Transistors 302 angelegt. Das Steuersignal REFCTLP steuert den Schalter 310 und das Steuersignal NCTLP wird am Gate des NMOS-Transistors 304 angelegt. Eine Schaltung wie eine Zustandsmaschine (nicht gezeigt) kann Steuersignale PCTLP, REFCTLP und NCTLP gemäß der Taktung aktivieren, die zum Programmieren von Speicherzellen erforderlich ist, wie es unten genauer beschrieben wird.
Wenn das Steuersignal PCTLP auf einem niedrigen Pegel ist, zieht der PMOS-Transistor 302 das Steuersignal VIRPWRP auf hohen Pegel, was den PMOS-Transistor 202 abschaltet (2). Alternativ, wenn das Steuersignal NCTLP auf der Versorgungsspannung Vcc ist, schaltet der NMOS-Transistor 304 an und zieht das Steuersignal VIRPWRP auf 0 V, was den PMOS-Transistor 202 anschaltet.
Zum Reduzieren eines Spitzenstroms vor dem Programmieren während der Bitleitungsaufbauphase, wenn der Knoten VIRPWR von 0 V zur Versorgungsspannung Vcc geht, gehen die Steuersignale NCTLP und PCTLP auf niedrigen bzw. hohen Pegel und schalten beide Transistoren 302 und 304 aus. Das Signal REFCTLP wird aktiviert (z. B. bei Versorgungsspannung Vcc), so dass der Knoten zwischen den Transistoren 306 und 308 mit dem Gate des PMOS-Transistors 202 (2) eingeschleift wird. Diese Konfiguration bildet einen Stromspiegel, für den der Strom durch den PMOS-Transistor 202 den Strom durch den PMOS-Transistor 306 spiegelt. Die Referenzspannung VREF, die am Gate des NMOS-Transistors angelegt wird, steuert den Strom durch die in Serie eingeschleiften Transistoren 308 und 306, und steuert dementsprechend den Strom durch den PMOS-Transistor 202. Der Nichtsättigungsstrom durch den PMOS-Transistor 202 bewirkt einen kontrollierten Anstieg der Spannung am Knoten VIRPWR, was dementsprechend bewirkt, dass die Spannung von angeschlossenen geradzahligen oder ungeradzahligen Bitleitungen zunimmt. Auf diese Weise wird der beim Bitleitungsaufbau gezogene Strom gesteuert, so dass plötzliche Spitzenwerte vermieden werden, wodurch Energierauschen reduziert wird.
Wenn die Bitleitungen eine ausreichend hohe Spannung erreichen, wird das Steuersignal REFCTLP deaktiviert und das Steuersignal NCTLP wird auf die Spannung Vcc aktiviert, was den Transistor 304 anschaltet. Dadurch fällt das Steuersignal VIRPWRP auf die Massespannung (0 V), was den PMOS-Transistor 202 anschaltet, so dass die Bitleitungen bei der Versorgungsspannung Vcc bleiben.
Mit Bezug zu 3B, weist die Steuerschaltung 220 einen PMOS-Transistor 352, einen NMOS-Transistor 354 und einen Schalter 360 auf. Der PMOS-Transistor 352 und der NMOS-Transistor 354 sind in Serie zwischen der Versorgungsspannung Vcc und Masse eingeschleift, und ein Steuersignal VIRPWRN wird von einem Ausgangsknoten zwischen den Transistoren 352 und 354 erzeugt. In einer beispielhaften Ausführungsform bestimmt der Schalter 360, ob die Referenzspannung VREF am Ausgangsknoten zwischen den Transistoren 352 und 354 angelegt wird.
Der NMOS-Transistor 204, der zwischen dem Knoten VIRPWR und der Masse eingeschleift ist, wird in Reaktion auf das Steuersignal VIRPWRN, das auf Versorgungsspannung Vcc geht, eingeschaltet. Insbesondere, wenn das Steuersignal PCTLN bei 0 V ist, schaltet der Transistor 352 ein, so dass das Steuersignal auf die Versorgungsspannung Vcc geführt wird. Dies schaltet den NMOS-Transistor 204 ein, der den Knoten VIRPWR auf 0 V herunterzieht. Alternativ, wenn sich das Steuersignal NCTLN bei der Versorgungsspannung Vcc befindet, schaltet der NMOS-Transistor 354 ein und zieht das Steuersignal VIRPWRN auf 0 V, was den NMOS-Transistor 204 abschaltet, so dass der Knoten VIRPWR auf Versorgungsspannung Vcc gehalten wird.
Zum Reduzieren von Spitzenströmen und Systemrauschen in der Entladungsphase werden beide Transistoren 352 und 354 abgeschaltet, und das Steuersignal REFCLTN wird aktiviert, so dass der Schalter 360 eine Referenzspannung VREF am Ausgangsknoten zwischen den Transistoren 352 und 354 anlegt. Dementsprechend sind das Steuersignal VIRPWRN und das Gate des NMOS-Transistors 204 bei der Referenzspannung VREF, was den Strom durch den NMOS-Transistor 204 begrenzt. Der begrenzte Strom reduziert Masserauschen, das ansonsten einen hohen Spitzenstrom bewirken könnte, wenn gleichzeitig Bitleitungen entladen werden.
In der in den 3A und 3B dargestellten beispielhaften Ausführungsform der Erfindung steuert die Referenzspannung VREF, die unter Verwendung eines Referenzspannungsgenerators sorgfältig gesteuert werden kann, den Strom in einer Bitleitungsaufbauphase und in der Bitleitungsentladungsphase. 4 zeigt eine beispielhafte Schaltung 400, die einen Referenzspannungsgenerator 410 aufweist, der eine Referenzspannung VREF0 erzeugt, und einen Pegelschieber 420, der die Referenzspannung VREF0 zur Referenzspannung VREF mit dem gewünschten Pegel verschiebt.
Im Referenzspannungsgenerator 410 sind ein Widerstand R1, ein Widerstand R2, ein NMOS-Transistor MN1 und ein Widerstand R3 in Serie zwischen der Versorgungsspannung Vcc und Masse eingeschleift. Das Gate des Transistors MN1 ist mit einem Knoten 412 zwischen den Widerständen R1 und R2 eingeschleift. Ein weiterer Transistor MN2 ist zwischen dem Knoten 412 und Masse eingeschleift. Bei dieser Konfiguration bleibt die Referenzspannung VREF0 von der Drain des NMOS-Transistors MN1 konstant, wenn die Versorgungsspannung Vcc oder die Temperatur schwankt.
Die Niveauverschiebungseinrichtung 420 beinhaltet einen PMOS-Transistor MP1, einen Widerstand R4 und einen Widerstand R5, die in Serie zwischen der Versorgungsspannung Vcc und Masse eingeschleift sind. Ein Differenzverstärker 422, der die Gatespannung des Transistors MP1 steuert, weist einen negativen Eingang und einen positiven Eingang auf, die so eingeschleift sind, dass sie entsprechend die Referenzspannung VREF0 und eine Spannung von einem Knoten zwischen den Transistoren R4 und R5 empfangen. Die so von der Drain des PMOS-Transistors MP1 erzeugte Referenzspannung VREF weist ein Niveau auf, das von VREF0 und dem Verhältnis der Widerstandswerte der Widerstände R4 und R5 abhängt.
Eine von der Schaltung 400 oder irgendeiner anderen geeigneten Referenzspannungserzeugerschaltung erzeugte Referenzspannung kann direkt die Gatespannungen von NMOS- oder PMOS-Transistoren steuern, um Entlade- oder Ladeströme zu begrenzen und Spitzenströme zu vermeiden, die Rauschen bewirken. Eine Stromspiegelschaltung, wie sie oben beschrieben ist, kann die selbe Referenzspannung verwenden, um geeignete Steuerspannungen für PMOS- oder NMOS-Transistoren des komplementär leitenden Typs zu erzeugen. Alternative Ausführungsformen können unabhängige Mechanismen zur Stromsteuerung durch Transistoren unterschiedlicher Leitfähigkeitstypen verwenden. Zum Beispiel zeigt 5 eine alternative Ausführungsform der Steuerschaltung 210. In 5 steuert eine Stromquelle 508 den Strom durch den Transistor 306 und durch den Stromspiegel, der in der Bitleitungsaufbauphase gebildet ist. Eine ähnliche und unabhängige Stromspiegelschaltung kann den Stromfluss in der Bitleitungsentladephase begrenzen.
6 ist ein Taktdiagramm, das Signalniveaus bei einem beispielhaften Programmiervorgang darstellt. Der beispielhafte Programmiervorgang programmiert Zelltransistoren in ausgewählten geradzahligen NAND-Strings 112e und lädt ungeradzahlige Bitleitungen B/Lo auf Versorgungsspannung Vcc vor. Der Programmiervorgang von 6 wird hier im Zusammenhang mit dem NAND-Flash-Speicher 200 von 2 beschrieben, der Steuerschaltungen 210 und 220 aufweist, wie sie entsprechend in den 3A und 3B dargestellt sind.
In 6 beginnt eine Bitleitungsaufbauphase zum Zeitpunkt T0 und erstreckt sich zu einem Zeitpunkt T1. Zum Laden der ungeradzahligen Bitleitungen B/Lo werden Steuersignale PCTLP, REFCTLP, PCTLN, NCTLN und VBLo aktiviert (d. h. bei Versorgungsspannung Vcc). Die Steuersignale NCTLP, REFCTLN und VBLe bleiben deaktiviert (d. h. bei 0 V). Als Folge davon bewirken die Steuersignale PCTLN, NCTLN und REFCTLN, dass der Transistor 354 in der Steuerschaltung 220 das Signal VIRPWRN auf 0 V zieht, was den NMOS-Transistor 204 abschaltet. Die Steuersignale PCTLP und NCTLP schalten die Transistoren 302 und 304 ab und das Steuersignal REFCTLP verbindet den PMOS-Transistor 202 in einer Stromspiegelschaltung mti den Transistoren 306 und 308. Der Strom durch den PMOS-Transistor 202, der den Knoten VIRPWR lädt, wird dadurch entsprechend dem Strom durch die Transistoren 306 und 308 begrenzt. Das Signal VBLo schaltet die Transistoren 102o an, die den Knoten VIRPWR elektrisch mit den ungeradzahligen Bitleitungen B/Lo verbinden. Dementsprechend werden die ungeradzahligen Bitleitungen B/Lo bei einer kontrollierten Rate auf die Versorgungsspannung Vcc aufgeladen, wie der Knoten VIRPWR. Dies reduziert das Versorgungsspannungsrauschen, das durch Aufladen der ungeradzahligen Bitleitungen B/Lo bei einer unkontrollierten Rate erzeugt wird.
Beim Programmiervorgang von 6 lädt der Knoten VIRPWR keine geradzahligen Bitleitungen B/Le, weil das Signal VBLe die Transistoren 102e abschaltet, so dass der Knoten VIRPWR von den geradzahligen Bitleitungen B/Le getrennt wird. In der Aufbauphase lädt der Seitenpuffer 135 mit den Latchschaltungen 130 geradzahlige Bitleitungen B/Le auf Niveaus, die von den in den jeweiligen Zelltransistoren gespeicherten Bitwerten abhängen. Insbesondere latchen die Latchschaltungen 130 entsprechende Eingangsdatenbits von Y-Pass-Gates 140 und jede Latchschaltung 130 erzeugt ein Ausgangssignal auf einem hohen oder niedrigen Pegel (Zufuhrspannung Vcc oder 0 V), wenn das entsprechende Eingangsdatenbit "1" oder "0" beträgt. Bei der Bitleitungsaufbauphase sind die Signale BLST und BLSHFe aktiv, so dass sie die Transistoren 122e und 126 anschalten und Latchschaltungen 130 mit entsprechenden geraden Bitleitungen verbinden. Ein Signal BLSHFo bleibt auf einem niedrigen Pegel, so dass die ungeradzahligen Bitleitungen von den Lese- und Latchschaltungen 130 getrennt werden.
Nach der Bitleitungsaufbauphase erstreckt sich ein Programmiervorgang von einem Zeitpunkt T1 zu einem Zeitpunkt T2. Zum Zeitpunkt T1 wird ein Steuersignal REFCTLP deaktiviert und ein Steuersignal NCTLP wird aktiviert. Als Folge davon zieht der Transistor 304 in der Steuerschaltung 210 das Signal VIRPWRP von einem Zwischenspannungsniveau auf 0 V, und das Signal VIRPWRP schaltet den PMOS-Transistor 202 an. Die Programmierung schreitet dann in herkömmlicher Weise fort, wie es für einen NAND-Flash-Speicher bekannt ist. Insbesondere lädt eine Zeilendekodierschaltung Auswahlleitungen SSL und CSL auf die Versorgungsspannung Vcc und lädt die ausgewählte Wortleitung auf eine Programmierspannung, typischerweise ungefähr 10 V. Während der Programmierung lässt die Kombination von hoher Programmierspannung auf einer Wortleitung, die mit einem Zelltransistor gekoppelt ist, und einer niedrigen Spannung auf der Bitleitung, die mit dem NAND-String gekoppelt ist, der den Zelltransistor enthält, den Zelltransistor vom gelöschten Zustand (der den Bitwert "1" darstellt) zum programmierten Zustand (der den Bitwert "0" darstellt) wechseln.
Nach der Programmierphase erstreckt sich eine Bitleitungsentladephase vom Zeitpunkt T2 bis zu einem Zeitpunkt T3. Zum Entladen der geraden und ungeraden Bitleitungen B/Le und B/Lo werden die Steuersignale PCTLN, REFCTLN, VBLe und VBLo aktiviert (d. h. die Versorgungsspannung Vcc). Die Steuersignale PCTLP, NCTLP, REFCTLP und NCTLN werden oder bleiben deaktiviert (d. h. bei 0 V). Als Folge davon bewirken die Steuersignale PCTLP, NCTLP und REFCTLP, dass der Transistor 302 in der Steuerschaltung 210 das Signal VIRPWRP auf die Versorgungsspannung Vcc zieht, was den PMOS-Transistor 202 abschaltet. Die Steuersignale PCTLN und NCTLN schalten die Transistoren 352 und 354 ab und das Steuersignal REFCTLN setzt das Steuersignal VIRPWRN auf die Referenzspannung VREF, was den Strom durch den NMOS-Transistor 204 begrenzt. Die Signale VBLe und VBLo schalten die Transistoren 102e und 102o an, die den Knoten VIRPWR mit den geradzahligen und ungeradzahligen Bitleitungen B/Le und B/Lo elektrisch verbinden. Dementsprechend werden die Bitleitungen bei einer kontrollierten Rate auf 0 V entladen, wie der Knoten VIRPWR. Dies reduziert das Masserauschen, das ansonsten bei gleichzeitiger, unkontrollierter Entladung aller Bitleitungen B/Lo erzeugt wird.
Wie oben beschrieben, reduziert der Bitleitungsaufbauprozess durch Laden von unausgewählten (z. B. ungeraden) Bitleitungen erzeugtes Rauschen. Die Latchschaltungen 130 im Seitenpuffer 135 laden jedoch die ausgewählten (z. B. geraden) Bitleitungen. Im schlimmsten Fall sind alle Datenbits "hoch" und der Seitenpuffer 135 lädt schnell ungefähr die Hälfte der Bitleitungen auf die Versorgungsspannung Vcc. Dies erzeugt einen großen Spitzenstrom und Versorgungsspannungsrauschen, das schwierig zu mindern ist. Insbesondere sind die NMOS-Transistoren 126 und 122, die die Bitleitungen mit den Latchschaltungen 130 des Seitenpuffers 135 verbinden, für eine Strombegrenzung nicht gut geeignet, wenn ausgewählte Bitleitungen auf die Versorgungsspannung. Vcc geladen werden. Ferner ist ein Hinzufügen von Schaltungselementen (z. B. PMOS-Transistoren) zum Steuern des Stroms, der zwischen jeder Latchschaltung 130 und entsprechenden Bitleitungen fließt, schwierig, weil in einem hochintegrierten Halbleiterspeicher der Raum zwischen den Bitleitungen beengt ist (hingegen ist es nicht erforderlich, dass sich PMOS-Transistoren 202 auf der selben Stufe wie die Bitleitungen befinden, weil ein gemeinsamer Knoten VIRPWR alle Bitleitungen bedient).
Gemäß einem anderen Aspekt der vorliegenden Erfindung werden Stromspitzen, die aus einer gleichzeitigen Ladung oder Entladung von Bitleitungen der ausgewählten Seite durch das Latch 130 resultieren, unter Verwendung eines zweiteiligen Bitleitungsaufbauvorgangs und Entladung durch die Lese- und Latchschaltung 130 vermieden. 7 ist ein Schaltungsbild der Lese- und Latchschaltung für ein einziges Datenbit. Wie oben erwähnt, verbinden Seitenauswahltransistoren 122e und 122o entweder eine gerade Bitleitung oder eine ungerade Bitleitung mit einem Leseknoten 720 für einen Zugriff. Für einen Schreibvorgang entlädt das Latch 130 die angeschlossene Bitleitung nur, wenn das Latch 130 einen Datenwert "0" aufweist, wenn das Signal BLSLT den Transistor 125 anschaltet.
8 ist ein Taktdiagramm eines Programmiervorgangs, der Versorgungsspannungsrauschen reduziert, das aus der Ladung und Entladung ausgewählter Bitleitungen durch die Latchschaltung 130 resultiert. Der Programmiervorgang von 8 verwendet einen Bitleitungsaufbau, der zwei Teile umfasst. In einem ersten Teil werden alle Bitleitungen (gerade und ungerade) mit einer kontrollierten Rate aufgeladen. In einem zweiten Teil entlädt die Latchschaltung 130 die ausgewählten Bitleitungen bevorzugt mit einer kontrollierten Rate.
Wie in 8 gezeigt ist, werden beide Steuersignale VBLe und VBLo aktiviert, so dass die Versorgungsspannung Vcc im ersten Teil Aufbau(1) (SETUP(1)) des Bitleitungsaufbaus zugeführt wird. Dementsprechend wird der Knoten VIRPWR mit allen Bitleitungen elektrisch verbunden. Außerdem werden die Steuersignale PCTLP, REFCTLP, PCTLN und NCTLN aktiviert und die Steuersignale NCTLP und REFCTLN werden deaktiviert. Wie oben beschrieben, bewirken diese Zustände der Steuersignale PCTLN, NCTLN und REFCTLN, dass der Transistor 354 in der Steuerschaltung 220 das Signal VIRPWRN auf 0 V zieht, was den NMOS-Transistor 204 abschaltet. Die Steuersignale PCTLP und NCTLP schalten die Transistoren 302 und 304 ab und das Steuersignal REFCTLP verbindet den PMOS-Transistor 202 in einer Stromspiegelschaltung mit den Transistoren 306 und 308. Der Strom durch den PMOS-Transistor 202, der den Knoten VIRPWR lädt, wird dadurch entsprechend dem Strom durch die Transistoren 306 und 308 begrenzt. Die Signale VBLe und VBLo schalten die Transistoren 102e und 102o an, die den Knoten VIRPWR mit allen Bitleitungen elektrisch verbinden. Dementsprechend werden alle Bitleitungen mit einer kontrollierten Rate auf die Versorgungsspannung Vcc aufgeladen, wie der Knoten VIRPWR.
Während oder vor dem ersten Teil des Bitleitungsaufbaus können die Latches 130 Datenbits von zugeordneten Datenleitungen latchen. In der Schaltung von 7 kann zum Beispiel ein Vorladungssignal PRE aktiviert (niedrig) werden, so dass ein Knoten 720 und das Latch 130 vorgeladen werden. Ein Freigabesignal PBENB setzt dann einen Inverter 732 im Latch 130 funktionslos, und das Y-Pass-Gate 140 wird aktiviert, so dass ein Datensignal von einer Datenleitung zu einem Eingangsanschluss eines Inverters 734 geleitet wird. Ein Latchsignal LATCH schaltet dann einen Transistor 738 ab, so dass das Datensignal das Ausgangssignal des Inverters 734 steuert, das das Eingangssignal des Inverters 732 ist. Wenn sich das Ausgangssignal vom Inverter 734 eingeschwungen hat, aktiviert das Signal PBENB den Inverter 732. Während dieser Zeit hält ein Signal BLSLT einen Transistor 126 ausgeschaltet, und das Y-Pass-Gate 140 schaltet aus, bevor das Signal BLSLT im zweiten Teil des Aufbaus (2) (SETUP(2)) des Bitleitungsaufbaus den Transistor anschaltet.
Am Ende des ersten Teils des Aufbaus(1) des Bitleitungsaufbaus wird das Signal REFCTLP deaktivert, so dass der PMOS-Transistor 202 vom Stromspiegel getrennt wird, und das Signal NCTLP wird aktiviert, so dass das Signal VIRPWRP auf 0 V geführt und der PMOS-Transistor 202 ganz angeschaltet wird.
Im ersten Teil des Aufbaus ist das Steuersignal BLSLT auf einem niedrigen Niveau (0 V), so dass die NMOS-Transistoren 126 abschaltet und die Latchschaltungen 130 von den Bitleitungen getrennt sind. Im zweiten Teil des Aufbaus(2) des Bitleitungsaufbaus, wird die Referenzspannung VREF am Gate des NMOS-Transistors 126 angelegt. Ein Signal BLSHFe wird aktiviert, so dass die Transistoren 122e angeschaltet und die Latchschaltungen 130 mit entsprechenden geraden Bitleitungen B/Le verbunden werden (in einem alternativen Programmiervorgang, bei dem mit ungeradzahligen Bitleitungen B/Lo gekoppelte Zelltransistoren programmiert werden, wird ein Signal BLSFHo anstelle des Signals BLSHFe aktiviert). Gleichermaßen wird das Steuersignal VBLe im zweiten Teil des Aufbaus(2) des Bitleitungsaufbaus deaktiviert, um die Transistoren 102e abzuschalten und die geraden Bitleitungen B/Le vom Knoten VIRPWR zu trennen.
Alle Bitleitungen sind geladen, wenn der zweite Teil Aufbau(2) des Bitleitungsaufbaus beginnt. Die Latchschaltungen 130 entladen die Bitleitungen entsprechend den Zelltransistoren, die zum Speichern des Bitwerts "0" programmiert sind, und halten die Ladung von Bitleitungen, die Zelltransistoren entsprechen, die den Bitwert "1" speichern. Im Gegensatz zum Fall der Ladung von Bitleitungen auf die Versorgungsspannung Vcc sind die NMOS-Transistoren 126 zum Steuern des Stroms beim Entladen der ausgewählten Bitleitungen gut geeignet. Eine Steuerschaltung 230, die der Steuerschaltung 220 ähnlich oder zu ihr identisch ist, kann die Referenzspannung VREF so festsetzen, dass die Transistoren 126 Nichtsättigungsströme leiten (die Signale BLSHFe und BLSHFo können gleichermaßen die Gatespannungen der Transistoren 122e und 122o steuern). Wenn die Transistoren 126 den Strom begrenzen, bewirken die Latchschaltungen 130 keinen Spitzenwert im Strom. Dement sprechend reduziert der Programmiervorgang von 8 das Rauschen, das die Latchschaltungen 130 ansonsten bei der Versorgungsspannung Vcc oder Masse erzeugen können.
Nach dem zweiten Teil des Bitleitungsaufbaus schreitet der Programmiervorgang von 8 zum Programmieren ausgewählter Zelltransistoren fort und entlädt alle Bitleitungen auf die gleiche Weise, wie es oben mit Bezug zu 6 beschrieben wurde.
Obwohl die Erfindung mit Bezug zu besonderen Ausführungsformen beschrieben wurde, ist die Beschreibung nur ein Beispiel der Anwendung der Erfindung und sollte nicht als Einschränkung betrachtet werden. Es liegen verschiedene Abwandlungen und Kombinationen von Merkmalen der offenbarten Ausführungsformen im Rahmen der Erfindung, wie sie durch die folgenden Ansprüche definiert ist.

Claims

Nichtflüchtiger Speicher (200) umfassend: eine Anordnung von Speicherzellen (110) mit Bitleitungen (BL∅ bis BLN) gekoppelt mit Speicherzeilen (M∅ bis MM) in entsprechenden Spalten der Anordnung (110) und mit Wortleitungen (WL∅ bis WLM) gekoppelt mit den Speicherzellen (M∅ bis MM) in entsprechenden Zeilen der Anordnung (110); einen virtuellen Energieknoten (VIRPWR); eine Biasschaltung gekoppelt mit den Bitleitungen, wobei die Biasschaltung einen Schalter (202, 204) umfasst und eine Steuerschaltung (210, 220), die den Schalter betätigt, so dass abgezogener Strom begrenzt wird, wenn gleichzeitig die Spannung auf einem Satz Bitleitungen (BL) verändert wird; wobei der Schalter einen ersten PMOS-Transistor (202) umfasst, der zwischen dem virtuellen Energieknoten (VIRPWR) und einer Versorgungsspannung (Vcc) gekoppelt ist; und wobei der Schalter einen ersten NMOS-Transistor (204) umfasst, der zwischen dem virtuellen Energieknoten (VIRPWR) und einer Masse gekoppelt ist; und die Steuerschaltung (210) so gekoppelt ist, dass sie ein erstes Steuersignal an ein Gate des PMOS-Transistors (202) anlegt und ein zweites Steuersignal an ein Gate des NMOS-Transistors (204) anlegt; und die Steuerschaltung einen ersten Schalter (310) umfasst, der zwischen einer Quelle einer ersten Referenzspannung (VREF) und einem ersten Knoten (VIRPWRP) zur Ausgabe des ersten Steuersignals gekoppelt ist; sich das erste Steuersignal bei der ersten Referenzspannung befindet, wenn der erste Schalter (310) aktiviert ist; und die an das Gate des PMOS-Transistors (202) angelegte erste Referenzspannung bewirkt, dass der PMOS-Transistor (202) den Spitzenstrom reduziert, und wobei: die Steuerschaltung (220) ferner einen zweiten Schalter (360) umfasst, der zwischen einer Quelle einer zweiten Referenzspannung (VREF) und einem zweiten Knoten (VIRPWRN) zur Ausgabe des zweiten Steuersignals gekoppelt ist; sich das zweite Steuersignal bei der zweiten Referenzspannung (VREF) befindet, wenn der zweite Schalter (360) aktiviert ist; und die an das Gate des NMOS-Transistors (204) angelegte zweite Referenzspannung (VREF) bewirkt, dass der NMOS-Transistor (204) einen Nichtsättigungsstrom leitet, dadurch gekennzeichnet, dass eine Verbindungsschaltung (102e und 102o) Verbindungen des virtuellen Energieknotens (VIRPWR) mit einer Mehrzahl von Bitleitungen (BL) in der Zellanordnung (110) so steuert, dass gleichzeitig die Bitleitungen (BL) geladen oder entladen werden, die dann mit dem virtuellen Energieknoten (VIRPWR) verbunden sind.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei: der Schalter einen ersten Transistor (202) umfasst, der zwischen einer ersten Spannung und den Bitleitungen (BL) gekoppelt ist; und die Steuerschaltung (210) eine Gatespannung des ersten Transistors (202) so steuert, dass beim Wechseln der Bitleitungen (BL) die Gatespannung geringer ist als eine Versorgungsspannung und höher als eine Massespannung.
Nichtflüchtiger Speicher (200) nach Anspruch 2, wobei: die erste Spannung eine Versorgungsspannung (Vcc) ist; und der erste Transistor ein erster PMOS-Transistor (202) ist.
Nichtflüchtiger Speicher (200) nach Anspruch 3, wobei die Steuerschaltung (210) umfasst: einen mit dem Gate des ersten PMOS-Transistors (202) verbundenen Ausgabeanschluss; Quellen mit einer Referenzspannung (VREF), der Versorgungsspannung (Vcc) und einer Masse; und einen Schalterschaltkreis (310), der so betätigbar ist, dass er eines von Referenzspannung (VREF), Versorgungsspannung (Vcc) und Masse mit dem Ausgabeanschluss (VIRPWRP) verbindet.
Nichtflüchtiger Speicher (200) nach Anspruch 4, wobei: die Quelle der Referenzspannung einen zweiten PMOS-Transistor (306) und einen NMOS-Transistor (308) umfasst, die in Serie zwischen der Versorgungsspannung (Vcc) und der Masse eingeschleift sind; und ein Gate und eine Drain des zweiten PMOS-Transistors (306) miteinander verbunden sind und die Referenzspannung vom Gate und der Drain des zweiten PMOS-Transistors (306) bereitstellen, wodurch, wenn der Schalterschaltkreis (310) betätigt wird, so dass er die Referenzspannung (VREF) mit dem Ausgabeanschluss (VIRPWRP) verbindet, Strom durch den ersten PMOS-Transistor (202) einen Strom durch den zweiten PMOS-Transistor (306) spiegelt.
Nichtflüchtiger Speicher (200) nach Anspruch 2, wobei: die erste Spannung eine Masse ist; und der erste Transistor ein NMOS-Transistor (204) ist.
Nichtflüchtiger Speicher (200) nach Anspruch 2, wobei die Steuerschaltung (210 oder 220) so funktioniert, dass sie aus einer ersten Spannung, einer zweiten Spannung und einer dritten Spannung zur Verbindung mit einem Gate des ersten Transistors (202 oder 204) auswählt.
Nichtflüchtiger Speicher (200) nach Anspruch 7, wobei: die erste Spannung einen begrenzten Strom durch den ersten Transistor (202 oder 204) ermöglicht; die zweite Spannung den ersten Transistor (202 oder 204) anschaltet; und die dritte Spannung den ersten Transistor (202 oder 204) abschaltet.
Nichtflüchtiger Speicher (200) nach Anspruch 2, wobei: die Biasschaltung ferner einen zweiten Transistor (204) umfasst, der zwischen einer zweiten Spannung und den Bitleitungen (BL) gekoppelt ist; und die Steuerschaltung (220) eine Gatespannung des zweiten Transistors (204) so steuert, dass, wenn die Bitleitungen (BL) entladen werden, der zweite Transistor (204) einen Strom leitet, der geringer ist als ein Sättigungsstrom des zweiten Transistors (204).
Speicher (200) nach Anspruch 1, wobei: die Bitleitungen (BL) geradzahlige Bitleitungen (B/Le) und ungeradzahlige Bitleitungen (B/Lo) aufweisen, die miteinander verschränkt sind; und die Biasschaltung abgezogenen Strom begrenzt, wenn gleichzeitig die Spannung auf den geradzahligen Bitleitungen (B/Le) verändert wird und wenn gleichzeitig die Spannung auf den ungeradzahligen Bitleitungen (B/Lo) verändert wird.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei der nichtflüchtige Speicher ein Flash-Speicher vom NAND-Typ ist.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei: der Schalter einen ersten Transistor (202) umfasst, der zwischen einer ersten Spannung und den Bitleitungen (BL) gekoppelt ist; und die Steuerschaltung (210) eine Gatespannung des ersten Transistors (202) so steuert, dass beim Laden der Bitleitungen der Transistor (202) einen Strom leitet, der einen Referenzstrom spiegelt.
Nichtflüchtiger Speicher (200) nach Anspruch 1, ferner umfassend einen Seitenpuffer, der mit den Bitleitungen über den Biasstrom gekoppelt ist.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei die Quelle der ersten Referenzspannung (VREF) umfasst: einen zweiten PMOS-Transistor (306) mit einer Source, die mit der Versorgungsspannung gekoppelt ist, und einem Gate und einer Drain, die miteinander verbunden sind, wobei die erste Referenzspannung vom Gate des zweiten PMOS-Transistors (306) ausgegeben wird; und einen zweiten NMOS-Transistor (308) mit einer Drain, die mit der Drain des zweiten PMOS-Transistors (306) gekoppelt ist, einer Source, die mit Masse gekoppelt ist, und einem Gate, das so gekoppelt ist, dass es die zweite Referenzspannung (VREF) erhält.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei die Steuerschaltung ferner umfasst: ein erstes Paar Transistoren (306 und 308), die in Serie zwischen der Versorgungsspannung und Masse eingeschleift sind, wobei der erste Knoten zwischen den Transistoren im ersten Paar liegt; und ein zweites Paar Transistoren (302 und 304), die in Serie zwischen der Versorgungsspannung und Masse eingeschleift sind, wobei der zweite Knoten zwischen den Transistoren im zweiten Paar liegt.
Nichtflüchtiger Speicher (200) nach Anspruch 1, wobei: die Zellanordnung (110) eine erste Mehrzahl von Bitleitungen (B/Le) und eine zweite Mehrzahl von Bitleitungen (B/Lo) umfasst, wobei die Bitleitungen der ersten Mehrzahl mit Bitleitungen mit der zweiten Mehrzahl verschränkt sind; und die Verbindungsschaltung eine erste Mehrzahl von Transistoren (102e) umfasst, die zwischen dem virtuellen Energieknoten (VIRPWR) und der ersten Mehrzahl von Bitleitungen (B/Le) eingeschleift sind, und eine zweite Mehrzahl von Transistoren (102o), die zwischen dem virtuellen Energieknoten (VIRPWR) und der zweiten Mehrzahl von Bitleitungen (B/Lo) eingeschleift sind.
Nichtflüchtiger Speicher (200) nach Anspruch 1, ferner umfassend: einen Seitenpuffer (135); eine Mehrzahl von NMOS-Transistoren (122e, 122o), die zwischen dem Seitenpuffer (135) mit den Bitleitungen (BL) der Zellanordnung (110) gekoppelt sind; und eine Steuerschaltung (230) so gekoppelt, dass sie die NMOS-Transistoren (122e, 122o) so betätigt, dass sie einen Nichtsättigungsstrom leiten, wenn der Seitenpuffer (135) eine oder mehrere der Bitleitungen (BL) entlädt.
Programmierverfahren für einen nichtflüchtigen Speicher (200) umfassend: Vorladen einer Mehrzahl von Bitleitungen (BL) auf eine erste Spannung; und Anlegen einer zweiten Spannung an eine ausgewählte Wortleitung (WL), so dass eine oder mehrere ausgewählte Speicherzellen programmiert werden, die mit der ausgewählten Wortleitung gekoppelt sind, wobei die auf einer der Bitleitungen verbleibende erste Spannung Programmieren einer Speicherzelle verhindert, die mit dieser Bitleitung und der ausgewählten Wortleitung gekoppelt ist, wobei das Verfahren dadurch gekennzeichnet ist, dass das Vorladen Betätigen eines Schalters umfasst, der zwischen einer Versorgungsspannung (Vcc) und der Mehrzahl von Bitleitungen (BL) vorgesehen ist, so dass durch den Schalter zur Mehrzahl von Bitleitungen (BL) fließender Spitzenstrom begrenzt wird; wobei der Schalter einen Transistor (202) umfasst und Betätigen des Schalters Verbinden des Transistors (202) in einen Stromspiegelschaltkreis umfasst, der den Strom durch den Transistor (202) begrenzt, wobei der begrenzte Strom zu einem virtuellen Energieknoten (VIRPWR) gegeben wird; dadurch gekennzeichnet, dass eine Verbindungsschaltung (102e und 102o) Verbindungen des virtuellen Energieknotens mit einer Mehrzahl von Bitleitungen (BL) in der Zellanordnung (110) steuert, wenn gleichzeitig die Bitleitungen geladen oder entladen werden, die dann mit dem virtuellen Energieknoten verbunden sind.
Verfahren nach Anspruch 18, wobei der Schalter einen Transistor (202) umfasst und Betätigen des Schalters Steuern des Transistors (202) umfasst, so dass weniger als ein Sättigungsstrom des Transistors (202) geleitet wird.
Verfahren nach Anspruch 18, wobei das Vorladen alle Bitleitungen auflädt, die mit den Speicherzellen verbunden sind, die mit der ausgewählten Wortleitung verbunden sind.
Verfahren nach Anspruch 20, ferner umfassend Entladen eines ausgewählten Satzes der Bitleitungen, wobei der ausgewählte Satz Bitleitungen mit der zu programmierenden Speicherzelle verbundene Bitleitungen sind.
Verfahren nach Anspruch 21, wobei Entladen ein derartiges Betätigen eines Transistors (204) umfasst, der einen Strom von den ausgewählten Bitleitungen leitet, dass der Transistor (204) weniger als einen Sättigungsstrom des Transistors (204) leitet.
Verfahren nach Anspruch 18, wobei das Vorladen nur Laden unausgewählter Bitleitungen umfasst.
Verfahren nach Anspruch 18, wobei die erste Spannung geringer ist als die Versorgungsspannung (Vcc).
Programmierverfahren für einen nichtflüchtigen Speicher nach Anspruch 18, wobei das Vorladen ein Vorladen ausgewählter Bitleitungen und unausgewählter Bitleitungen in einer Anordnung auf eine erste Spannung umfasst, wobei Strom durch einen PMOS-Transistor (202) verwendet wird, bei dem eine Gatespannung so gesteuert wird, dass Stromfluss zu den ausgewählten und unausgewählten Bitleitungen begrenzt wird, wobei die unausgewählten Bitleitungen mit den ausgewählten Bitleitungen verschränkt sind und das Entladen umfasst: Entladen einiger der ausgewählten Bitleitungen zu entsprechenden Datenlatches durch eine Mehrzahl von NMOS-Transistoren (122e, 122o), die zwischen den ausgewählten Bitleitungen und den Datenlatches (135) vorgesehen sind, wobei eine Gatespannung der NMOS-Transistoren (122e, 122o) so gesteuert wird, dass Stromfluss durch die NMOS-Transistoren (122e, 122o) beim Entladen begrenzt wird.
Verfahren nach Anspruch 25, wobei das Entladen durch Transistorenbias derart erfolgt, dass weniger als ein Sättigungsstrom für den Transistor geleitet wird.