JP4435202B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電気的に書き替え可能な不揮発性半導体装置に関し、特にＮＡＮＤセルユニットを有し、書き込み動作時に選択ゲートトランジスタに複数の選択ゲート電圧を印加する不揮発性半導体記憶装置に関する。

不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。

ＥＥＰＲＯＭのなかで大容量化に最も適したものとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットが構成される。各ＮＡＮＤセルユニットの一端は、第１の選択ゲートトランジスタを介して共通ソース線に接続され、他端は、第２の選択ゲートトランジスタを介してビット線に接続される。このようなＮＡＮＤセルユニットが、各メモリセルの制御ゲートであるワード線及び各選択ゲートトランジスタのゲートである選択ゲートをそれぞれ共通にして複数配列されてＮＡＮＤセルアレイが構成される。

このようなＮＡＮＤ型フラッシュメモリでは、データ書込時に、書き込みデータに応じてビット線に“０”レベル（０Ｖ）又は“１”レベル（電源電圧Ｖｄｄ）が与えられ、共通ソース線に所定電圧ＶＳＯＵＲＣＥが与えられ、第１の選択ゲートトランジスタにゲート電圧としてＶｓｓ、第２の選択ゲートトランジスタにゲート電圧としてＶＳＧ（＝Ｖｄｄ）が与えられる。これにより、第１の選択ゲートトランジスタはＯＦＦ状態、第２の選択ゲートトランジスタはＯＮ状態となるので、“０”書き込みを行うメモリセルを含むＮＡＮＤセルユニットのチャネルには０Ｖが転送され、書き込みを行わない（“１”を維持する）メモリセルを含むＮＡＮＤセルユニットのチャネルは、Ｖｄｄ−Ｖｔｈ（但し、Ｖｔｈは、第２の選択ゲートトランジスタのしきい値）まで充電され、第２の選択ゲートトランジスタがオフしてユニット内のチャネルはフローティング状態となる。続いて、書き込みを行うメモリセルが接続されたワード線には２０Ｖ程度のプログラム電圧が印加され、その他のメモリセルが接続されたワード線には、１０Ｖ程度のパス電圧が印加される。これにより、“０”書き込みを行うＮＡＮＤセルユニットでは、書き込みを行うメモリセルの浮遊ゲートに高電圧が印加され、トンネル酸化膜を介して基板側から電子が注入される。これにより、メモリセルのしきい値がプラス側に移動して書き込みが完了する。一方、書き込みを行わないＮＡＮＤセルユニットでは、チャネルがフローティング状態となっているので、制御ゲートと半導体基板との間の容量カップリングによってチャネルがブーストされてメモリセルへの書き込みは起こらない。

このように書き込みを行わないＮＡＮＤセルユニットでは、第１及び第２の選択ゲートトランジスタがオフ状態を維持していることが必要であるが、実際には、選択ゲートトランジスタには僅かながらリーク電流が生じることがある。このため、チャネル電圧がＶｄｄ−Ｖｔｈまで上昇し第２の選択ゲートトランジスタがオフ状態になった後は、第２の選択ゲートトランジスタのリーク電流を極力少なくするため、第２の選択ゲートトランジスタのゲート電圧を最初の第１選択ゲート電圧ＶＳＧ（４Ｖ程度）よりも低下させた第２選択ゲート電圧ＶＳＧＤにすることが行われている（特許文献１）。しかし、第２選択ゲート電圧ＶＳＧＤをあまり低下させると、“０”書き込みを行うＮＡＮＤセルユニットの選択ゲートトランジスタもオフ状態になってしまうので、選択ゲートトランジスタのしきい値以下に低下させることはできない。特に、多値メモリ等でしきい値分布幅を狭くコントロールするために、書き込み時にQuick Pass Write（ＱＰＷ）を行う場合、２段階目の書き込みで、“０”書き込みを行うＮＡＮＤセルユニットに接続されたビット線に、０．５〜０．７Ｖ程度のビット電圧ＶＢＬ＿ＱＰＷを与え、これをチャネルに転送しなければならない。このような点を踏まえて、第２選択ゲート電圧ＶＳＧＤは、素子の製作段階で１．２〜３．６Ｖの範囲で適正な値に設定される。

このように、データの書き込み時にビット線側の選択ゲートには、４Ｖ程度の第１選択ゲート電圧ＶＳＧに続き、１．２Ｖ〜３．６Ｖの第２選択ゲート電圧ＶＳＧＤが印加されることになるが、選択ゲート電圧ＶＳＧとＶＳＧＤとの切り替わり時には、選択ゲートを放電する期間と、選択ゲートを充電する期間とが必要になる。この期間を、例えばＶＳＧＤが２．５Ｖであると想定したときの最適値で設定すると、ＶＳＧＤが１．２Ｖである場合や３．６Ｖである場合には、同一の期間を経ても目標電圧に達しないことが起こりうる。この問題を解決するには、選択ゲート電圧ＶＳＧＤの充電時間を十分長くすることが考えられるが、この場合には、書き込み時間が長くなってしまうという問題がある。
特開２００４−１６４４０７，段落００３８

本発明は、選択ゲート電圧のセットアップ時間を短縮して短時間での書き込みを可能にすることができる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る電気的に書き替え可能な複数のメモリセルをＮＡＮＤ接続してなる回路、この回路の一端と共通ソース線との間に接続された第１の選択ゲートトランジスタ、及び前記回路の他端とビット線との間に接続された第２の選択ゲートトランジスタを含むメモリセルユニットを、各メモリセルの制御ゲートが共通のワード線となり、前記第１の選択ゲートトランジスタのゲートが共通の第１の選択ゲートとなり、前記第２の選択ゲートトランジスタのゲートが共通の第２の選択ゲートとなるように複数配列してなるメモリセルアレイと、第１選択ゲート電圧を生成する第１選択ゲート電圧発生回路と、第２選択ゲート電圧の指示値が設定される第２選択ゲート電圧設定回路と、前記設定された指示値に基づいて前記第２選択ゲート電圧を生成する第２選択ゲート電圧発生回路と、書き込み動作時に前記第１選択ゲート電圧発生回路で発生された第１選択ゲート電圧を前記第２の選択ゲートに転送する第１の転送回路と、書き込み動作時に前記第２の選択ゲートに転送された第１選択ゲート電圧を放電させる放電回路と、前記第２選択ゲート電圧設定回路で設定された設定値に応じて前記放電回路の放電特性を選択する放電特性選択回路と、書き込み動作時に前記放電回路で設定値に応じて異なるレベルに放電されたのちの前記第２の選択ゲートに前記第２選択ゲート電圧発生回路で生成された第２選択ゲート電圧を転送する第２の転送回路とを備えたことを特徴とする。

本発明によれば、選択ゲート電圧のセットアップ時間を短縮して短時間での書き込みを可能にすることができる。

以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
図１は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤセルアレイ（メモリセルアレイ）１０の回路図である。ＮＡＮＤセルアレイ１０を構成する１つのＮＡＮＤセルユニットは、複数個のメモリセルＭＣ０〜ＭＣｉを隣接するもの同士で不純物領域（ソース／ドレイン）が共用される形で直列接続してなる回路と、この回路の両端にそれぞれ接続された選択ゲートトランジスタＳ１，Ｓ２とを備えて構成される。第１の選択ゲートトランジスタＳ１のソースは、ソース線ＣＥＬＳＲＣに接続されている。第２の選択ゲートトランジスタＳ２のドレインは、メモリセルＭＣの配列方向と平行に延びるビット線ＢＬ０〜ＢＬｊに接続され、各メモリセルＭＣの制御ゲートは、ビット線ＢＬ０〜ＢＬｊと直交するワード線ＷＬ０〜ＷＬｉを構成し、選択ゲートトランジスタＳ１，Ｓ２のゲートは、ビット線３と直交する選択ゲートＳＧＳ，ＳＧＤを構成している。これら複数のＮＡＮＤセルユニットが、ワード線ＷＬ０〜ＷＬｉ及び選択ゲートＳＧＳ，ＳＧＤを共通にしてワード線方向に複数配列されてＮＡＮＤセルアレイ１０が構成されている。

図２は、第１の実施形態に係るＮＡＮＤセルアレイ１０への書き込み時の選択ゲートＳＧＤに対する電圧制御を行う回路を示す回路図である。この回路は、選択ゲートＳＧＤに第１選択電圧ＶＳＧを印加し、次に選択ゲートＳＧＤの電荷を放電し、続いてＶＳＧより小さな第２選択電圧ＶＳＧＤを印加する回路である。

ＶＳＧＤ設定回路２０は、例えばＲＯＭヒューズからなる回路で、素子の製造段階で第２選択ゲート電圧ＶＳＧＤとして、その素子に最も適した設定値を記憶する。このＶＳＧＤ設定回路２０の出力は、ＶＳＧＤ発生回路３０に供給されている。ＶＳＧＤ発生回路３０は、ＶＳＧＤ設定回路２０の設定値に基づいて第２選択ゲート電圧ＶＳＧＤを生成する。生成された第２選択ゲート電圧ＶＳＧＤは、高耐圧タイプのトランジスタ（以下、「ＨＶトランジスタ」と呼ぶ）からなる転送ゲート４０を介してＳＧＤドライバ回路５０に供給されている。ＳＧＤドライバ回路５０は、例えば図３に示すように、第１選択ゲート電圧ＶＳＧの転送系と、ＶＳＧ放電及びＶＳＧＤ転送系とを有している。ＶＳＧ転送系は、ＶＳＧ（例えば４Ｖ程度）を生成するＶＳＧ発生回路５１と、生成されたＶＳＧを駆動するドライブ回路５２と、ドライブ回路５２から出力されるＶＳＧを出力側に転送するＨＶトランジスタからなる転送ゲート５３とを有する。また、ＶＳＧ放電及びＶＳＧＤ転送系は、一方の入出力端をＶＳＧ転送系と共通接続したＨＶトランジスタからなる転送ゲート５４を有する。ＳＧＤドライバ回路５０は、ロウデコーダ６０を介してＮＡＮＤセルアレイ１０の選択ゲートＳＧＤに接続されている。

ＳＧＤドライバ回路５０と転送ゲート４０との間には、放電回路７０が接続されている。この放電回路７０は、３つの放電経路を備えている。第１の放電経路は、最も大きな放電電流を流す経路で、ＨＶトランジスタ７１から構成されている。第２の放電経路は、２番目に大きな放電電流を流す経路で、ダイオード接続されたＨＶトランジスタ７２と、これと直列に接続された小電力用タイプのトランジスタ（以下、「ＬＶトランジスタ」と呼ぶ）７３とにより構成されている。第３の放電経路は、最も小さな放電電流を流す経路で、ダイオード接続されたＨＶトランジスタ７４，７５とＬＶトランジスタ７６とを直列に接続した回路である。なお、ダイオード接続されたＨＶトランジスタ７２，７４，７５は、ＬＶトランジスタ７３，７６に高電圧が印加されないように設けられている。また、これらＨＶトランジスタ７１，７２，７４，７５は、求められる放電特性に応じてＬＶトランジスタ７３，７６よりもチャネル幅Ｗが十分に広く設定されている。また、ＨＶトランジスタ７１のゲート電圧をＬＶトランジスタ７３，７６のゲート電圧よりも高めに設定するようにしても良い。

切替信号生成回路８０は、ＶＳＧＤ設定回路２０で設定された設定値に基づいて、選択信号ＳＡ，ＳＢ，ＳＣのいずれか一つだけをアクティブにする。選択信号ＳＡ，ＳＢ，ＳＣは、ゲート回路８１，８２，８３の一方の入力端に入力されている。ゲート回路８１〜８３の他方の入力端には、放電期間にアクティブになる制御信号Ｃが入力されている。ゲート回路８１〜８３の出力は、それぞれＨＶトランジスタ７１及びＬＶトランジスタ７３，７６のゲートに供給されている。これら切替信号生成回路８０及びゲート回路８１〜８３は、放電期間中に何れか一つの放電経路を選択する放電特性選択回路を構成している。

次に、このように構成されたＮＡＮＤ型フラッシュメモリの書込時の動作について説明する。

図４は、書き込み動作を示す各部の波形図である。

まず、時刻ｔ１から時刻ｔ２になると、制御信号Ａが立ち上がり、“０”書き込みを行うメモリセルを有するＮＡＮＤセルユニットに接続されたビット線ＢＬにはＶｓｓ、それ以外のビット線ＢＬにはＶＢＬ（例えばＶｄｄ）が与えられ、共通ソース線ＣＥＬＳＲＣにＶＳＯＵＲＣＥ（＞Ｖｓｓ）が与えられ、第１の選択ゲートトランジスタＳ１の選択ゲートＳＧＳにＶｓｓレベルが与えられる。このとき、図３の転送ゲート５３がオンとなって第２の選択ゲートＳＧＤに第１選択ゲート電圧ＶＳＧが転送される。これにより、選択ゲートトランジスタＳ１はオフ、選択ゲートトランジスタＳ２はオンとなり、Ｖｓｓレベルのビット線ＢＬに接続されたＮＡＮＤセルユニットのチャネルは、Ｖｓｓレベルに維持され、ＶＢＬレベルのビット線ＢＬに接続されたＮＡＮＤセルユニットのチャネルは、ＶＢＬ−Ｖｔｈまでチャージされる。チャネルがＶＢＬ−ＶｔｈまでチャージされたＮＡＮＤセルユニットに接続された選択ゲートトランジスタＳ２はオフとなり、そのＮＡＮＤセルユニットはフローティング状態となる。

時刻ｔ３になると、制御信号Ａが立ち下がり、制御信号Ｂ，Ｃが立ち上がる。これにより、図３の転送ゲート５３がオフ、転送ゲート５４がオンとなり、選択ゲートＳＧＤにチャージされた第１選択ゲート電圧ＶＳＧは、放電回路７０を介して放電される。時刻ｔ４になると、制御信号Ｃが立ち下がって放電動作が停止し、制御信号Ｄが立ち上がって第２選択ゲート電圧ＶＳＧＤの転送が開始される。

ここで、例えば放電回路７０の放電経路が１つであるとすると、図５に示すように、時刻ｔ３から時刻ｔ４までの放電カーブは１通りとなる。そこで、放電期間（ｔ３−ｔ４）及びその後の第２選択ゲート電圧ＶＳＧＤの充電期間（ｔ４−ｔ５）をＶＳＧＤに想定される中間電圧ＶＳＧＤ＿Ｂ（例えば２．５Ｖ程度）に達するＹのタイミングに合わせて設定すると、ＶＳＧＤがこれよりも低い電圧ＶＳＧＤ＿Ａ（例えば１．２Ｖ程度）に設定された場合、時刻ｔ４の時点では放電が不足しており、時刻ｔ５では設定された電圧ＶＳＧＤ＿Ａよりも高いＸで示す電圧値になってしまう。また、ＶＳＧＤが想定電圧ＶＳＧＤ＿Ｂよりも高い電圧ＶＳＧＤ＿Ｃ（例えば３．６Ｖ程度）に設定された場合、時刻ｔ４の時点で放電が進みすぎ、時刻ｔ５では設定された電圧ＶＳＧＤ＿Ｃよりも低いＺで示す電圧値になってしまう。

そこで、この第１の実施形態では、第２選択ゲート電圧ＶＳＧＤの設定電圧に合わせて放電回路７０の放電経路を切り替える。図６は、放電経路を切り替えたときの充放電カーブを示している。例えば、ＶＳＧＤ＿Ａ＜ＶＳＧＤ＿Ｂ＜ＶＳＧＤ＿Ｃとして、ＶＳＧＤがＶＳＧＤ＿Ａである場合には、選択信号ＳＡをアクティブにして、ＨＶトランジスタ７１をオン状態にし、ＶＳＧＤがＶＳＧＤ＿Ｂである場合には、選択信号ＳＢをアクティブにして、ＬＶトランジスタ７３をオン状態にし、ＶＳＧＤがＶＳＧＤ＿Ｃである場合には、選択信号ＳＣをアクティブにして、ＬＶトランジスタ７６をオン状態にする。放電電流は、ＨＶトランジスタ７１＞ＬＶトランジスタ７３＞ＬＶトランジスタ７６となるので、図６に示すように、ＶＳＧＤがＶＳＧＤ＿Ａの場合には、時刻ｔ４で放電が十分に進んでおり、ＶＳＧＤがＶＳＧＤ＿Ｃの場合には、時刻ｔ４で放電が抑制されている。このように、ＶＳＧＤの各電圧に合わせた放電特性が得られ、短時間にＶＳＧＤのセットアップが完了する。

時刻ｔ５以降は、書き込みを行うメモリセルに対応したワード線ＷＬｉに２０Ｖ程度の書き込み電圧ＶＳＥＬを与え、それ以外のワード線ＷＬに１０Ｖ程度の中間電圧ＶＵＳＥＬに与える。同時に、ビット線ＢＬに、ＱＰＷ実行のための電圧ＶＢＬ＿ＱＰＷを転送する。
［第２の実施形態］
図７は、第２の実施形態に係るＮＡＮＤセルアレイ１０への書き込み時の選択ゲートＳＧＤに対する電圧制御回路を示す回路図である。

この実施形態では、放電回路９０が２つの放電経路を有する。第１の経路は、ダイオード接続されたＨＶトランジスタ９１と、ＬＶトランジスタ９２との直列回路であり、第２の放電経路は、ダイオード接続されたＨＶトランジスタ９３，９４とＬＶトランジスタ９５との直列回路である。第１の経路の放電電流＞第２の経路の放電電流の関係となっている。切替信号生成回路１００とゲート回路１０１，１０２は、放電特性選択回路を構成する。切替信号生成回路１００は、ＶＳＧＤがＶＳＧＤ＿Ａのときは、選択信号ＳＤ，ＳＥを両方アクティブにして、第１及び第２の放電経路を介して放電電流を流す。また、切替信号生成回路１００は、ＶＳＧＤがＶＳＧＤ＿Ｂのときは、選択信号ＳＤのみをアクティブにして、第１の放電経路のみを介して放電電流を流す。更に、切替信号生成回路１００は、ＶＳＧＤがＶＳＧＤ＿Ｃのときは、選択信号ＳＥのみをアクティブにして、第２の放電経路のみを介して放電電流を流す。

これにより、第１の実施形態と同様、ＶＳＧＤの各電圧に合わせた放電特性が得られ、短時間にＶＳＧＤのセットアップが完了する。また、この第２の実施形態は、第１の実施形態よりも少ないトランジスタ数で放電回路を構成することができる。
［第３の実施形態］
図８は、第３の実施形態に係るＮＡＮＤセルアレイ１０への書き込み時の選択ゲートＳＧＤに対する電圧制御回路を示す回路図である。

この実施形態では、放電回路１１０が、３つのＨＶトランジスタ１１１，１１２，１１３を並列に接続して構成され、ＶＳＧＤの大きさによってオンするトランジスタの数を変えるようにしたものである。切替信号生成回路１２０とゲート回路１２１，１２２，１２３は、放電特性選択回路を構成する。切替信号生成回路１２０は、ＶＳＧＤがＶＳＧＤ＿Ａのときは、選択信号ＳＦ，ＳＧ，ＳＨをアクティブにして、３つのＨＶトランジスタ１１１〜１１３をオン状態にし、ＶＳＧＤがＶＳＧＤ＿Ｂのときは、選択信号ＳＦ，ＳＧをアクティブにして、２つのＨＶトランジスタ１１１，１１２をオン状態にし、ＶＳＧＤがＶＳＧＤ＿Ｃのときは、選択信号ＳＦのみをアクティブにして、ＨＶトランジスタ１１１のみをオン状態にする。

これにより、第１の実施形態と同様、ＶＳＧＤの各電圧に合わせた放電特性が得られ、短時間にＶＳＧＤのセットアップが完了する。この実施形態によっても第１の実施形態よりも少ないトランジスタ数で放電回路を構成することができる。
［第４の実施形態］
図９は、第４の実施形態に係るＮＡＮＤセルアレイ１０への書き込み時の選択ゲートＳＧＤに対する電圧制御回路を示す回路図である。

本実施形態では、放電回路１３０が、１つのＨＶトランジスタ１３１から構成されている。ＨＶトランジスタ１３１のゲート電圧Ｖｇは、ＶＳＧＤ設定回路２０の設定値に基づきゲート電圧制御回路１４０から供給される。放電特性選択回路としてのゲート電圧制御回路１４０は、ＶＳＧＤがＶＳＧＤ＿Ａのときは、ゲート電圧Ｖｇａを出力し、ＶＳＧＤがＶＳＧＤ＿Ｂのときは、ゲート電圧Ｖｇｂを出力し、ＶＳＧＤがＶＳＧＤ＿Ｃのときは、ゲート電圧Ｖｇｃを出力する。ここで、Ｖｇａ＞Ｖｇｂ＞Ｖｇｃである。

これにより、第１の実施形態と同様、ＶＳＧＤの各電圧に合わせた放電特性が得られ、短時間にＶＳＧＤのセットアップが完了する。この実施形態によれば、前述したいずれの実施形態よりも少ないトランジスタ数で放電回路を構成することができる。
［第５の実施形態］
図１０は、第５の実施形態に係るＮＡＮＤセルアレイ１０への書き込み時の選択ゲートＳＧＤに対する電圧制御回路を示す回路図である。

この実施形態では、放電回路１５０がダイオード接続されたＨＶトランジスタ１５１とＬＶトランジスタ１５２の直列回路で構成され、ＬＶトランジスタ１５２のオン時間をＶＳＧＤの電圧値によってコントロールしている。放電特性選択回路としてのタイマー１６０は、ＶＳＧＤがＶＳＧＤ＿Ａのときは、オン信号ＳＴ１でＬＶトランジスタ１５２を制御し、ＶＳＧＤがＶＳＧＤ＿Ｂのときは、オン信号ＳＴ２でＬＶトランジスタ１５２を制御し、ＶＳＧＤがＶＳＧＤ＿Ｃのときは、オン信号ＳＴ３でＬＶトランジスタ１５２を制御する。ここで、オン時間は、ＳＴ１＞ＳＴ２＞ＳＴ３である。

図１１は、この実施形態における放電回路１５０の放電特性を示すグラフである。トランジスタ１５１，１５２からなる放電経路の放電能力を最大限に高めておき、ＶＳＧＤがＶＳＧＤ＿Ａのときの放電時間ＳＴ１を上述した各実施形態と同じに設定しておけば、ＶＳＧＤがＶＳＧＤ＿Ｂ，ＶＳＧＤ＿Ｃのときは、ＶＳＧＤ＿Ａのときの放電終了時刻ｔ４１よりも早い時刻ｔ４２，ｔ４３に放電を終了させることにより、より高い電圧からの充電が可能になる。

これにより、第１の実施形態と同様、短時間にＶＳＧＤのセットアップが完了する。

本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤセルアレイの回路図である。 本発明の第１の実施形態の要部の回路図である。 図２におけるＳＧＤドライバ回路の回路図である。 第１の実施形態の動作を説明するための波形図である。 第１の実施形態の動作を説明するための波形図である。 第１の実施形態の動作を説明するための波形図である。 本発明の第２の実施形態の要部の回路図である。 本発明の第３の実施形態の要部の回路図である。 本発明の第４の実施形態の要部の回路図である。 本発明の第５の実施形態の要部の回路図である。 第５の実施形態の動作を説明するための波形図である。

符号の説明

１０…ＮＡＮＤセルアレイ、２０…ＶＳＧＤ設定回路、３０…ＶＳＧＤ発生回路、４０…転送ゲート、５０…ＳＧＤドライバ回路、６０…ロウデコーダ、７０，９０，１１０，１３０，１５０…放電回路、８０，１００，１２０…切替信号生成回路、１４０…ゲート電圧制御回路、１６０…タイマー。

Claims (5)

1. 電気的に書き替え可能な複数のメモリセルをＮＡＮＤ接続してなる回路、この回路の一端と共通ソース線との間に接続された第１の選択ゲートトランジスタ、及び前記回路の他端とビット線との間に接続された第２の選択ゲートトランジスタを含むメモリセルユニットを、各メモリセルの制御ゲートが共通のワード線となり、前記第１の選択ゲートトランジスタのゲートが共通の第１の選択ゲートとなり、前記第２の選択ゲートトランジスタのゲートが共通の第２の選択ゲートとなるように複数配列してなるメモリセルアレイと、
   第１選択ゲート電圧を生成する第１選択ゲート電圧発生回路と、
   第２選択ゲート電圧の指示値が設定される第２選択ゲート電圧設定回路と、
   前記設定された指示値に基づいて前記第２選択ゲート電圧を生成する第２選択ゲート電圧発生回路と、
   書き込み動作時に前記第１選択ゲート電圧発生回路で発生された第１選択ゲート電圧を前記第２の選択ゲートに転送する第１の転送回路と、
   書き込み動作時に前記第２の選択ゲートに転送された第１選択ゲート電圧を放電させる放電回路と、
   前記第２選択ゲート電圧設定回路で設定された設定値に応じて前記放電回路の放電特性を選択する放電特性選択回路と、
   書き込み動作時に前記放電回路で設定値に応じて異なるレベルに放電されたのちの前記第２の選択ゲートに前記第２選択ゲート電圧発生回路で生成された第２選択ゲート電圧を転送する第２の転送回路と
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記放電特性選択回路は、前記第２選択ゲート電圧の設定値が小さいほど、前記放電電流が大きくなるように前記放電回路の放電特性を選択することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記放電回路は、放電電流が異なる複数の放電経路を有し、
   前記放電特性選択回路は、前記複数の放電経路の１つ又は複数を前記第２選択ゲート電圧設定回路で設定された設定値に応じて選択する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記放電回路は、ゲート電圧に応じて放電電流が変化するトランジスタを有し、
   前記放電特性選択回路は、前記第２選択ゲート電圧設定回路で設定された設定値に応じて前記トランジスタのゲート電圧を選択する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
5. 前記放電特性選択回路は、前記第２選択ゲート電圧設定回路の設定値が大きいほど、前記放電回路の放電時間を短くすることを特徴とする請求項１記載の不揮発性半導体記憶装置。

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