JP2011060377A - 半導体記憶装置及びその書き込み制御方法 - Google Patents
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Abstract
【課題】電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングにおいて、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧する。
【解決手段】各NANDストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、書き込みシーケンスの初期段階において、ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、セルソース線からの容量カップリングにより電源電圧以上に昇圧させる。
【選択図】図5
【解決手段】各NANDストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、書き込みシーケンスの初期段階において、ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、セルソース線からの容量カップリングにより電源電圧以上に昇圧させる。
【選択図】図5
Description
この発明は、不揮発性メモリセルアレイを有する半導体記憶装置とその書き込み制御方法に係り、特に書き込みシーケンス初期のビット線制御方式に関する。
電気的書き換え可能な不揮発性メモリセルを用いた半導体記憶装置として、NAND型フラッシュメモリがよく知られており、大容量化や多値化によりその需要はますます増大している。
NAND型フラッシュメモリの書き込みは、選択ワード線に書き込み電圧を与え、選択セル(“0”書き込みセル)においてチャネルから浮遊ゲートに電子を注入させてしきい値を上昇させる、という動作として行われる。データ書き込みは、1ページ単位で同時に行われる。しきい値を上昇させない“1”書き込みセル(書き込み禁止セル)については、書き込み電圧印加時にチャネルをフローティングにして、その電位をワード線からのカップリングにより上昇させ、浮遊ゲートへの電子注入が生じないようにする。そのため書き込みシーケンスの初期に、ビット線制御により1ページのセルチャネルの初期充電を行なう。
具体的にセルチャネルの初期充電は、ビット線を介して、“1”書き込みセルのチャネルを電源電圧Vddに充電してフローティングにし、“0”書き込みセルのチャネルを接地電圧Vssに充電するという動作となる。これにより、その後選択ワード線に書き込み電圧を与え、非選択ワード線に書き込みパス電圧を与えたときに、“0”書き込みセルでは、浮遊ゲートとチャネル間に大きな電圧がかかり、“1”書き込みセルではチャネル電位がブーストされて電子注入が行なわれない、という書き込み制御が可能になる。
1”書き込みセルや非選択セルのチャネルを効率的にブーストすることは、これらのセルでの誤書き込みを防止するために重要であり、これまでに種々のセルフブースト技術が提案されている(例えば、特許文献1参照)。
電源電圧がVdd=2.5Vの製品の場合は、書き込み時のチャネル初期充電が十分に可能である。しかし、電源電圧が例えばVdd=1.8Vと低い製品(例えばモバイル向け等)の場合、チャネル初期充電が1.8Vに止まり、その後の書き込み時のチャネルブーストの効率が十分ではなくなり、これが書き込みディスターブの原因となる。
低電源電圧下でも昇圧回路を利用すれば、書き込み時のチャネルブーストを効率的に行なうことが可能である。しかし、同時書込みされる1ページのビット線総容量は、例えばページ長2kByteのNANDフラッシュメモリで3nFにもなる。従って、これらのビット線を充電する昇圧回路は面積が大きなものとなり、また消費電流も大きいものとなる。
特許文献1においては、書き込み時のチャネルブーストを効率的に行なうために、電源電圧Vddに設定された選択ビット線を、p型ウェル、非選択ビット線及びセルソース線からの容量カップリングにより昇圧させる方法が開示されている。
この発明は、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧させるようにした半導体記憶装置とその書き込み制御方法を提供することを目的とする。
この発明の一態様による半導体記憶装置は、
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングが配列され、各NANDストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、
書き込みシーケンスの初期段階において、前記ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、前記セルソース線からの容量カップリングにより電源電圧以上に昇圧させる
ことを特徴としている。
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングが配列され、各NANDストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、
書き込みシーケンスの初期段階において、前記ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、前記セルソース線からの容量カップリングにより電源電圧以上に昇圧させる
ことを特徴としている。
この発明の他の態様による半導体記憶装置の書き込み制御方法は、
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングを構成し、NANDストリング内の各メモリセルの制御ゲートが異なるワード線に接続されて、ワード線を共有するNANDストリングの集合が1ブロックを構成し、各ブロック内で各NANDストリングの一端がそれぞれ第1の選択ゲートトランジスタを介して異なるビット線に、各ブロック内で各NANDストリングの他端が第2の選択ゲートトランジスタを介して共通のセルソース線に接続されたセルアレイを有する半導体記憶装置の書き込み制御方法であって、
選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタをオンにして、センスアンプ回路が保持する1ページの書き込みデータに従って、“0”書き込みビット線及びこれにつながるセルチャネルを接地電圧Vssに、“1”書き込みビット線及びこれにつながるセルチャネルを電源電圧Vddに初期充電し、
前記センスアンプ回路と各ビット線との間を切り離して前記セルソース線に電源電圧Vddを与え、容量カップリングにより前記“1”書き込みビット線を初期充電されたVddより昇圧させ、
次いで、前記選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタのゲートレベルを下げて、“1”書き込みのセルチャネルをフローティング状態に設定した後、
前記選択されたブロック内の選択されたワード線に書き込み電圧を与える
ことを特徴としている。
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングを構成し、NANDストリング内の各メモリセルの制御ゲートが異なるワード線に接続されて、ワード線を共有するNANDストリングの集合が1ブロックを構成し、各ブロック内で各NANDストリングの一端がそれぞれ第1の選択ゲートトランジスタを介して異なるビット線に、各ブロック内で各NANDストリングの他端が第2の選択ゲートトランジスタを介して共通のセルソース線に接続されたセルアレイを有する半導体記憶装置の書き込み制御方法であって、
選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタをオンにして、センスアンプ回路が保持する1ページの書き込みデータに従って、“0”書き込みビット線及びこれにつながるセルチャネルを接地電圧Vssに、“1”書き込みビット線及びこれにつながるセルチャネルを電源電圧Vddに初期充電し、
前記センスアンプ回路と各ビット線との間を切り離して前記セルソース線に電源電圧Vddを与え、容量カップリングにより前記“1”書き込みビット線を初期充電されたVddより昇圧させ、
次いで、前記選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタのゲートレベルを下げて、“1”書き込みのセルチャネルをフローティング状態に設定した後、
前記選択されたブロック内の選択されたワード線に書き込み電圧を与える
ことを特徴としている。
この発明によれば、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧させるようにした半導体記憶装置とその書き込み制御方法を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、実施の形態によるNAND型フラッシュメモリの全体構成の概略であり、図2はそのメモリセルアレイ1の等価回路を示す。NAND型フラッシュメモリの基本単位であるNANDセルユニット(NANDストリング)NUは、直列接続された複数のメモリセルM0−M31とその両端に配置された二つの選択トランジスタS1,S2を基本とする。
NANDストリングNUは、その一端が選択トランジスタS1を介してビット線BL(BLe又はBLo)に接続され、他端が選択トランジスタS2を介して、メモリアレイ1内で共通のセルソース線CELSRCに接続される。
メモリセルは例えば、N型ソース/ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲートを有するMOSトランジスタである。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、データを不揮発に記憶させる。
NANDストリングNU内の各メモリセルの制御ゲートは別々のワード線WL0−WL31に接続され、選択ゲートトランジスタS1,S2のゲートはそれぞれ選択ゲート線SGD,SGSに接続される。
ワード線WL0−WL31及び選択ゲート線SGD,SGSを共有するNANDストリングの集合は、データ一括消去の単位となるブロックBLKを構成する。通常図示のように、ビット線の方向に複数のブロックBLK(BLK0,BLK1,…,)が配列される。
ロウデコーダ2は、アドレスに従ってブロックを選択し、選択ブロック内のワード線WL0−WL31及び選択ゲート線SGD,SGSを選択駆動する。
センスアンプ回路3は、1ページ分のセンスアンプS/Aを有する。センスアンプ回路3とセルアレイ1の間では、1ページ単位で読み出し/書き込みデータが一括転送される。
カラムデコーダ4は、そのような書き込み/読み出しデータを1カラムずつ選択する。これにより、読み出し/書き込みデータDataについて、センスアンプ回路3と外部I/O端子の間で、シリアルデータ転送がなされる。
NAND型フラッシュメモリは、種々の動作をコマンドCMD入力を伴って実現している。コマンドCMDは、I/Oバッファ6を介して内部コントローラ5に取り込まれ、デコードされて回路動作制御に供される。
内部コントローラ5は、外部制御信号(チップイネーブルCEn,書き込みイネーブルWEn,読み出しイネーブルREn,アドレスラッチイネーブルALE又はコマンドラッチイネーブルCLE等)と、データIO端子から与えられるコマンドCMDにより制御されて、書き込み、読み出し又は消去の内部動作制御を行なうことになる。
アドレスAddは、I/Oバッファ6を介してアドレスレジスタ7に取り込まれ、ロウデコーダ2及びカラムデコーダ4に転送されて、アドレス選択が行われる。
高電圧発生回路8は、内部コントローラ5に制御されて、書き込み電圧、書き込みパス電圧、読み出しパス電圧その他、ロウデコーダ2やセンスアンプ回路3に必要な高電圧(昇圧電圧)を発生する。
図2は、偶数番のビット線BLeと隣接する奇数番のビット線BLoとが一つのセンスアンプSAを共有する例を示している。書き込みまたは読み出し時、選択信号BLSe,BLSoにより駆動される選択トランジスタST1,ST2により、偶数番ビット線BLeと奇数番ビット線BLoの一方がノードBLIを介してセンスアンプSAに接続される。
このとき非選択ビット線は、バイアス選択信号BIASse,BIASoにより選択的に駆動される選択トランジスタST3,ST4により電圧供給端子BLCRLに接続される。電圧供給端子BLCRLは、非選択ビット線にバイアス電圧を与えるバイアス回路15に接続されている。
即ち書き込み時、バイアス回路15がオンになり、選択信号BIASe,BIASoの一方がVdd、他方がVssになって、非選択ビット線にバイアス回路15からVddが与えられる。これにより、非選択ビット線がシールド線として機能する。選択トランジスタST1−ST4は、高耐圧トランジスタである。
このセンスアンプ方式の場合は、1ワード線と全偶数番ビット線BLeにより選択されるメモリセルが同時書き込みまたは読み出しの単位である1ページ(偶数ページ)を構成し、1ワード線と全奇数番ビット線BLoにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の1ページ(奇数ページ)を構成する。
図3は、一つのセンスアンプSAの構成例を示す。TCAPがセンスノードであり、これはクランプ用NMOSトランジスタQ1を介し、奇偶ビット線共通ノードBLIに接続される。
キャパシタCを介して接地されたセンスノードTCAPは、転送用NMOSトランジスタQ3を介してデータラッチ11のデータノードDL1に接続されている。データラッチ11は、書き込み/読み出しデータを保持するためのもので、クロックトインバータの入出力を交差接続して構成されている。
データラッチ11のデータノードDL1,DL1nは、カラム選択信号CSLにより駆動されるNMOSトランジスタQ7,Q8を介して、データ線IO,IOnに接続されている。データノードDL1nにはリセット用NMOSトランジスタQ4が接続されている。
センスノードTCAPには、ドレインを電圧供給端子(VPRE)に接続したプリチャージ用NMOSトランジスタQ2のソースが接続されている。これは、読み出し時ビット線プリチャージを行なうためのプリチャージ回路13を構成する。
VPRE端子とセンスノードTCAPとの間に、データラッチ11のデータノードDL1,DL1nで制御されるNMOSトランジスタQ6とPMOSトランジスタQP1からなるCMOSスイッチと、制御信号PRE1で駆動される転送トランジスタQ5が直列に接続されている。この部分は、データラッチ11の保持データの書き戻しを行なうための書き戻し回路12を構成している。
この実施の形態では、書き込みシーケンスにおける、選択ビット線につながるセルチャネルの初期充電方式を改良している。図5は、実施の形態でのセルチャネル初期充電のタイミング図であり、図6は、比較のために示した従来例でセルチャネル初期充電の動作タイミングである。
実施の形態の効果を明らかにするため、先に従来例のチャネル初期充電動作を、図6を参照して説明する。タイミングt1で、選択ブロック内のビット線側選択ゲート線SGDをVsg(Vth低下なくVddを転送できる電圧)に立ち上げる。同時に転送信号BLC1をVsgに立ち上げ、センスアンプSAのデータラッチ11が保持する書き込みデータ(“0”書き込みの場合Vss、“1”書き込みの場合Vdd)をセンスノードTCAPに転送する。またセルソース線CELSRCには、セルソース線側選択ゲートトランジスタのリークを防止するべく、電圧Vsrcを与える。
タイミングt2で非選択ビット線のバイアス回路15をオンにして、端子BLCRLに電源電圧Vddを出力し、同時にクランプ用トランジスタQ1をBLCLP=Vsgによりオンさせる。
そして、タイミングt3で選択信号BLSe,BIASoを立ち上げて、ビット線充電を開始させる。即ち、非選択ビット線BLoは、BIASo=Vreadh(Vth低下なくVddを転送できる電圧)により、電源電圧Vddに充電される。選択ビット線BLeは、センスノードTCAPに転送されている書き込みデータに応じて、“1”書き込みビット線(図6のBLeの実線)はVddに、“0”書き込みビット線(図6のBLeの破線)はVssに、それぞれバイアスされる。
そして、タイミングt6で選択ゲート線SGDのレベルを少し下げて、Vsgdとする。これにより、“1”書き込みセルのチャネルはビット線と切り離されてVddのフローティングとなる。
この状態で以下、選択ワード線に書き込み電圧を印加し、非選択ワード線に書き込みパス電圧を印加して、書き込みを行なう。セルチャネルがVssに設定されている“0”書き込みセルでは、浮遊ゲートとセルチャネル間に大きな電圧がかかり、浮遊ゲートに電子が注入されて、しきい値が上昇する。“1”書き込みセル(書き込み禁止セル)では、フローティングのセルチャネルがカップリングで上昇して、電子注入は生じない。
なお実際の書込みでは、“1”書き込みセルや非選択セルで誤書き込み防止のためのチャネルブーストを効率的に行なうための種々のセルフブースト方式が提案されているが、その説明は省く。
以上の従来例によるチャネル初期充電動作では、前述したように電源電圧がVdd=1.8Vと低い場合に、チャネル初期充電が1.8Vに止まり、その後のチャネルブーストが十分に行なわれなくなるおそれがある。この対策として、昇圧回路を用いてビット線をたとえば、2.5Vまで充電する方法も考えられる。しかしこの昇圧回路方式では、前述のように回路面積及び消費電力が大きいものとなる。
以上を考慮してこの実施の形態では、電源電圧Vddに初期充電した書きこみ禁止の選択ビット線を一旦フローティングにして、セルソース線CELSRC線をVddに充電することにより、セルソース線からの容量カップリングを利用してVdd+αまで昇圧させる、という手法を採用する。
図5を参照して実施の形態のセルチャネル初期充電の動作を説明する。タイミングt1〜t3の動作は、図6の従来例とほとんど同じであり、セルソース線CELSRCを接地電圧Vssのまま保持するのが異なるのみである。
即ちタイミングt1で、選択ブロック内のビット線側選択ゲート線SGDをVsg(Vth低下なくVddを転送できる電圧)に立ち上げ、選択ゲートトランジスタS1をオンにする。同時にセンスアンプSAでは、転送信号BLC1をVsgに立ち上げ、データラッチ11が保持する書き込みデータ(“0”書き込みの場合Vss、“1”書き込みの場合Vdd)をセンスノードTCAPに転送する。
タイミングt2で非選択ビット線のバイアス回路15をオンにし、端子BLCRLに電源電圧Vddを与える。同時にクランプ用トランジスタQ1をBLCLP=Vsgによりオンさせる。
そして、タイミングt3で選択信号BLSe,BIASoを立ち上げて、ビット線充電を開始させる。即ち、非選択ビット線BLoは、BIASo=Vreadh(Vth低下なくVddを転送できる電圧)により、端子BLCRLから電源電圧Vddに充電される。選択ビット線BLeは、センスノードTCAPに転送されている書き込みデータに応じて、“1”書き込みビット線(図5のBLeの実線)はVddに、“0”書き込みビット線(図5のBLeの破線)はVssに、それぞれバイアスされる。
タイミングt4で選択信号BIASo,BLSeを一旦立ち下げ、ビット線BLe,BLoをセンスアンプSA及びバイアス回路15から切り離してフローティング状態にする。
図4は、ビット線容量の内訳を、バイアス状態とフローティング状態について示したものであるが、バイアス状態では隣接ビット線間及び隣々接ビット線間容量を合わせて85%を占めるのに対し、フローティング状態ではビット線間容量が見かけ上0%になり、対セルソース線(CELSRC)容量が35%と大きくなることがわかる。このフローティング状態のビット線のセルソース線との容量カップリング比を利用して、ビット線をブーストするのがこの実施の形態の目的である。
即ち、タイミングt4でビット線をフローティングにした後、タイミングt5でセルソース線CELSRCを電源電圧Vddに立ち上げる。これにより、ビット線BLe,BLoは、セルソース線CELSRCからのカップリングにより、α(=Vdd×カップリング比)だけ昇圧される。即ち、“1”書き込(書き込み禁止)ビット線と非選択ビット線及びこれらに対応するセルチャネルが、Vdd+αに初期充電される。
以上のチャネル初期充電が終わったら、タイミングt6で選択ブロックのビット線側選択ゲート線SGDのバイアス電圧を少し下げてVsgd(選択ゲートトランジスタがビット線レベルVddでカットオフするレベル)とし、“1”書き込みセルチャネルをビット線から切り離す。そして、タイミングt7で、選択信号BIASo,BLSeを再びVreadhに立ち上げて、非選択ビット線BLoをバイアス回路15によりVddに、選択ビット線BLeについては、センスアンプSAにより、“1”書き込みビット線をVddに、“0”書き込みビット線をVssにする。
この後は図示しないがワード線を立ち上げて書き込みを行なう。即ち選択ワード線に書き込み電圧を、非選択ワード線に書き込みパス電圧を印加する。“0”書き込みセルでは、浮遊ゲートとセルチャネル間に大きな電圧がかかり、浮遊ゲートに電子が注入される書き込みが生じ、しきい値が上昇する。これに対して、“1”書き込みセル(書き込み禁止セル)は、フローティングのセルチャネルがブーストされて電子注入がなく、電子注入が生じない。
実際の書き込みは、書き込み電圧パルス印加とその書き込み状態を確認する書き込みベリファイとの繰り返しにより行なわれる。即ち、書き込み電圧印加により、十分な“0”書き込みが行われたセルは、以後“1”書き込み状態に設定され、“0”書き込みが不十分なセルについてのみ、再度“0”書き込みが行なわれるようにする。これにより、データラッチが保持する書き込みデータがオール“1”になったら、書き込み完了と判定する書き込みシーケンス制御が行なわれる。
以上のようにこの実施の形態によれば、書き込みシーケンスの初期に、昇圧回路を用いることなく、セルソース線からのカップリングを利用して選択ビット線の中の書込み禁止ビット線と非選択ビット線及びこれらの対応セルチャネルを電源電圧Vdd以上に充電することができる。
最近のNAND型フラッシュメモリでは、同時書込みが行なわれる1ページ当りの選択ビット線の総容量(従って、非選択ビット線の総容量)がセルソース線に比べて5倍以上、或いは10倍以上と大きい。このような条件下では、非選択ビット線のカップリングを利用して選択ビット線を上昇させる方法を用いると、セルチャネル初期充電に長い時間を要する。
従ってこの実施の形態で説明したように、セルソース線からの容量カップリングを利用することが、短時間でセルチャネルの初期充電を行うのに好ましい。言い換えればこの実施の形態は、書き込み時同時選択されるビット線が全ビット線の半分であるとして、その同時選択される選択ビット線の総容量がセルソース線のそれの5倍以上、或いは10倍以上であるようなNANDフラッシュメモリにおいて特に有効であるということができる。更に、この実施の形態は、従来のチャネルブーストでの効率が問題になる電源電圧Vdd=2.5V以下の場合に有効であり、Vdd=1.8V以下では特に有効である。
なお図3のセンスアンプSAは一例に過ぎず、図5で説明したと同等の動作を実現できるならば、適宜変更が加えられてもよい。
また、図5のビット線制御方法も1例であり、ビット線をフローティングにした後セルソース線CELSRCによりブーストするという動作を実現できるならば、適宜変更が加えられてもよい。
1…メモリセルアレイ、2…ロウデコーダ、3…センスアンプ回路、4…カラムデコーダ、5…コントローラ、6…I/Oバッファ、7…アドレスレジスタ、8…高電圧発生回路、11…データラッチ、12…書き戻し回路、13…ビット線プリチャージ回路、15…非選択ビット線バイアス回路、TCAP…センスノード。
Claims (5)
- 電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングが配列され、各NANDストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、
書き込みシーケンスの初期段階において、前記ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、前記セルソース線からの容量カップリングにより電源電圧以上に昇圧させる
ことを特徴とする半導体記憶装置。 - 書き込みシーケンスの初期段階において、
書き込みビット線及び書き込み禁止ビット線をそれぞれ接地電圧Vss及び電源電圧Vddに充電した後、フローティング状態に設定し、
前記セルソース線に電源電圧Vddを与えて前記書き込み禁止ビット線をブーストすることにより、書込み禁止セルのチャネルを電源電圧Vdd以上に昇圧させる
請求項1記載の半導体記憶装置。 - 書き込み時同時選択されるビット線の総容量が前記セルソース線の容量の5倍以上である
請求項1記載の半導体記憶装置。 - 電源電圧がVdd=2.5V以下である
請求項1記載の半導体記憶装置。 - 電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたNANDストリングを構成し、NANDストリング内の各メモリセルの制御ゲートが異なるワード線に接続されて、ワード線を共有するNANDストリングの集合が1ブロックを構成し、各ブロック内で各NANDストリングの一端がそれぞれ第1の選択ゲートトランジスタを介して異なるビット線に、各ブロック内で各NANDストリングの他端が第2の選択ゲートトランジスタを介して共通のセルソース線に接続されたセルアレイを有する半導体記憶装置の書き込み制御方法であって、
選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタをオンにして、センスアンプ回路が保持する1ページの書き込みデータに従って、“0”書き込みビット線及びこれにつながるセルチャネルを接地電圧Vssに、“1”書き込みビット線及びこれにつながるセルチャネルを電源電圧Vddに初期充電し、
前記センスアンプ回路と各ビット線との間を切り離して前記セルソース線に電源電圧Vddを与え、容量カップリングにより前記“1”書き込みビット線を初期充電されたVddより昇圧させ、
次いで、前記選択されたブロック内のNANDストリングの第1の選択ゲートトランジスタのゲートレベルを下げて、“1”書き込みのセルチャネルをフローティング状態に設定した後、
前記選択されたブロック内の選択されたワード線に書き込み電圧を与える
ことを特徴とする半導体記憶装置の書き込み制御方法。
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