DE69821039T2

DE69821039T2 - Halbleiterspeicheranordnung mit der Fähigkeit, genaue und gemeinsame Löschprüfung von allen Speicherzellen auszuführen

Info

Publication number: DE69821039T2
Application number: DE69821039T
Authority: DE
Inventors: Yoshiji Kashiwara-shi Ohta
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-02-28
Filing date: 1998-02-23
Publication date: 2004-10-28
Anticipated expiration: 2018-02-24
Also published as: EP0862184A2; EP0862184B1; US6081452A; DE69821039D1; KR100297669B1; JPH10241378A; KR19980071781A; TW380256B; EP0862184A3; JP3501916B2

Description

HINTERGRUND DER ERFINDUNG
Die Erfindung betrifft Halbleiterspeicher, insbesondere einen Halbleiterspeicher mit einem nichtflüchtigen Speicher zum Ausführen einer kollektiven Löschverifizieroperation.
Nichtflüchtige Halbleiterspeicher wurden in den letzten Jahren merklich weiter entwickelt und insbesondere wurden die Umschreibzeiten von Flashspeichern wesentlich verkürzt. Jedoch wird ungefähr die Hälfte der Umschreibzeit für die Verifizieroperation der Prüfung, ob die Daten in einer Speicherzelle in Übereinstimmung mit einem erwarteten Wert umgeschrieben wurden oder nicht, verbraucht, und daher ist es unabdingbar, ein Bauteil zum Verkürzen dieser Zeit für die Verifizieroperation zu schaffen.
In Anbetracht des Vorstehenden wurde der Versuch unternommen, die Zeit für die Verifizieroperation dadurch zu verkürzen, dass Leseverstärker mit einer Anzahl entsprechend derjenigen der Speicherzellen angebracht werden, die einer gleichzeitigen Schreiboperation zu unterziehen sind, wobei die der gleichzeitigen Schreiboperation unterzogenen Speicherzellen bei der Verifizieroperation gleichzeitig verifiziert werden.
Gemäß dem obigen Verifizierverfahren entspricht die Anzahl der Speicherzellen, die, hinsichtlich der Schreiboperation bei der obigen Umschreiboperation, der gleichzeitigen Schreiboperation zu unterziehen sind, ungefähr 1 Bit bis 4 kBit. Da die in einzelne Speicherzellen einzuschreibenden Daten voneinander verschieden sind, kann es als effizient angesehen werden, die Speicherzellen von ungefähr 1 Bit bis 4 kBit, die der gleichzeitigen Schreiboperation unterzogen wurden, gleichzeitig zu verifizieren.
Jedoch werden hinsichtlich der Löschoperation bei der Umschreiboperation Speicherzellen von nicht weniger als 2 kBit bis 512 kBit kollektiv gelöscht, und alle Speicherzellen werden auf denselben Datenwert ("0" oder "1") umgeschrieben. Daher kann die herkömmliche Verifizieroperation, bei der Spei cherzellen vor ungefähr 1 Bit bis 4 kBit gleichzeitig durch Leseverstärker verifiziert werden, ähnlich wie bei der Schreiboperation, kaum als effizient angesehen werden.
Angesichts des Vorstehenden wurde eine Anzahl von Löschverifizierverfahren wie folgt vorgeschlagen. Es ist zu beachten, dass der nachfolgend genannte Begriff "Verifizieren" das Löschverifizieren bedeutet.
Die Unterscheidung zwischen den in den Speicherzellen des nichtflüchtigen Halbleiterspeichers aufrechterhaltenen Informationsdaten 0 und 1 erfolgt normalerweise durch ein Erfassen, ob eine Schwellenspannung des Speicherzellentransistors hoch oder niedrig ist. Jedoch sind die unten beschriebenen Verifizierverfahren solche für ein Speicherzellenarray, bei dem der Zustand mit niedriger Schwellenspannung als Löschzustand definiert ist. Die verifizieroperation ist in diesem Fall dazu erforderlich, kollektiv das Ereignis zu prüfen, dass die Schwellenspannungen aller Speicherzellentransistoren abgesenkt wurden (d. h. das Ereignis, dass ein Strom durch alle Speicherzellentransistoren fließt, wenn eine Spannung zwischen der hohen und der niedrigen Schwellenspannung an die Gates aller Speicherzellentransistoren angelegt wird).

(1) Die Löschoperation ist zu demjenigen Zeitpunkt abgeschlossen, zu dem das Ereignis erkannt wird, dass durch denjenigen Speicherzellentransistor, der unter allen Speicherzellentransistoren die niedrigste Schwellenspannung zeigt, ein Strom geflossen ist (japanische Patentoffenlegungsveröffentlichung Nr. HEI 4-3395).
(2) Die n (n: ganze Zahl) Speicherzellen die mit einer Wortleitung verbunden sind, werden gleichzeitig durch dieselbe Anzahl von Entscheidungsschaltungen verifiziert (japanische Patentoffenlegungsveröffentlichung Nr. HEI 8-227590). Dieses Verifizierverfahren hat dasselbe Konzept wie dasjenige des Leitungstests, das in Zusammenhang mit dem bekannten DRAM (Dynamic Random Access Memory) oder dergleichen vorgeschlagen wurde.
(3) Bei einem Speicherzellenarray mit virtueller Maske wird, wenn ein Strom dadurch fließt, dass eine Spannung seriell an die Sources und die Drains einer Anzahl von mit einer Wortleitung verbundenen Speicherzellentransistoren angelegt wird, entschieden, dass alle mit der Wortleitung verbundenen Speicherzellen gelöscht wurden (japanische Patentoffenlegungsveröffentlichung Nr. HEI 7-111901).

Jedoch weisen die oben gekannten bekannten Verifizierverfahren für nichtflüchtige Halbleiterspeicher die folgenden Probleme auf.
Die obigen Verifizierverfahren werden nämlich, wie oben angegeben, dadurch ausgeführt, dass kollektiv geprüft wird, ob ein Strom durch alle Speicherzellentransistoren fließt oder nicht, wenn eine Spannung zwischen der hohen und der niedrigen Schwellenspannung an die Gates aller Speicherzellentransistoren angelegt wird.
Jedoch ist der Vorgang des kollektiven Verifizierens des Ereignisses, dass ein Strom durch alle Speicherzellen fließt, erforderlich, um eine Speicherzelle zu erkennen, durch die unter einer Anzahl von Speicherzellen, durch die STröme fließen, kein Strom fließt, und dies ist physikalisch sehr schwierig zu erzielen.
Zum Beispiel wird gemäß dem im Punkt (1) aufgelisteten Verifizierverfahren die Löschoperation dadurch ausgeführt, dass die Schwellenspannungen der Speicherzellentransistoren ausgehend von einem Programmierungszustand D1 in einen Löschzustand D2 abgesenkt werden, wie es durch die in der 13 dargestellte Schwellenspannungsverteilung von Speicherzellentransistoren dargestellt ist. Dann wird der Abschluss der Verifizieroperation dadurch ermittelt, dass das Ereignis erfasst wird, zu dem die Schwellenspannung A derjenigen Speicherzelle, die am wahrscheinlichsten gelöscht wird, von einer Wortleitungs-Auswählspannung C bei der Verifizieroperation abgesenkt wurde. Demgemäß verbleibt immer noch die Möglichkeit, dass die Schwellenspannung B derjenigen Speicherzelle, die am wenigsten wahrscheinlich gelöscht wird, größer als die Auswählspannung C ist und sie im Programmierungszustand intakt bleibt, was zum Problem führt, dass ein Löschen aller Speicherzellen verifiziert wurde.
Gemäß dem im Punkt (2) aufgelisteten Verifizierverfahren werden die n mit einer Wortleitung verbundenen Speicherzellen gleichzeitig durch dieselbe Anzahl von Entscheidungsschaltungen verifiziert, und daher kann das Problem des Verifizierverfahrens (1) gelöst werden. Jedoch besteht bei diesem Verfahren das Problem einer Erhöhung der Fläche, da n Entscheidungsschaltungen, in Übereinstimmung mit der Anzahl n der kollektiv zu verifizierenden Speicherzellen erforderlich sind, und es besteht das Problem einer Verlängerung der Zeit für die Verifizieroperation, da die Anzahl der Verifizieroperationen in einem Zyklus mit der Anzahl in (m: ganze Zahl) der Wortleitungen identisch ist.
Gemäß dem im Punkt (3) aufgelisteten Verifizierverfahren kann das Problem des Verifizierverfahrens (1) gelöst werden. Wenn jedoch der Widerstand eines Speicherzellentransistors im EIN-Zustand und der Substrateffekt berücksichtigt werden, zeigt das Verfahren das Problem, dass der Strom zu winzig ist, sowie das Problem, dass wegen eines Anstiegs des Schwellenwerts nicht allzu viele Speicherzellentransistoren angeschlossen oder gleichzeitig verifiziert werden können.
EP-A-0 572 240 offenbart einen nichtflüchtigen Halbleiterspeicher, bei dem eine Leseprüfoperation ausgeführt wird, um den Löschzustand von Speicherzellen nach einer Löschoperation zu prüfen. Es wird das Potenzial an einem Verbindungsknoten zwischen einem Ladetransistor und den geladenen Spaltenladungen durch einen Leseverstärker erfasst, und der Abschluss eines Datenlöschvorgangs wird auf Grundlage der erfassten Ausgangssignals ermittelt.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einer ersten Erscheinungsform der Erfindung ist ein Halbleiterspeicher mit Folgendem geschaffen: einem Speicherzellenarray mit nichtflüchtigen Speicherzellen, in denen Steuergates und Drains einer Anzahl von Speicherzellentransistoren mit jeweils einem potenzialfreien Gate mit Wortleitungen und Bitleitungen, die in einer Matrixform angeordnet sind, verbunden sind; einer Zeilen-Decodierschaltung zum Auswählen zwischen den Wortleitungen des Speicherzellenarrays; einer Spalten-Decodierschaltung zum Auswählen zwischen den Bitleitungen des Speicherzellenarrays; einem Leseverstärker zum Ausgeben eines Erfassungssignals beim Erfassen, dass eine Eingangsspannung oder ein Eingangsstrom einen Bezugswert überschritten hat; und einer Einrichtung zum Ausführen einer kollektiven Lösch-Verifizier-Operation am Speicherzellenarray; wobei jede der Speicherzellen so ausgebildet ist, dass im gelöschten Zustand kein Strom durch den Speicherzellentransistor fließt, wenn die Zelle zum Auslesen ausgewählt wird; und wobei die Ausführungseinrichtung Folgendes aufweist: eine gemeinsame Bitleitung, die mit einem Eingangsanschluss des Leseverstärkers verbunden ist; eine Einrichtung zum Vorab-Aufladen der gemeinsamen Bitleitung auf eine vorbestimmte Spannung; eine Schaltstufe, die so ausgebildet ist, dass sie die Bitleitungen des Speicherzellenarrays auf ein Verifizierauswählsignal hin mit der vorab-geladenen gemeinsamen Bitleitung verbindet; eine Einrichtung zum kollektiven Auswählen aller Wortleitungen des Speicherzellenarrays durch Betreiben der Zeilen-Decodierschaltung; und eine Einrichtung, die dafür sorgt, dass der Leseverstärker erfasst, ob die vorab-geladene, gemeinsame Bitleitung über einen nicht gelöschten Speicherzellentransistor geladen wurde.
Bei der obigen Konstruktion erfolgt das Löschen des Speicherzellenarrays definitionsgemäß durch Injizieren von Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren. Dann, nachdem die gemeinsame Bitleitung mit der spezifizierten Spannung geladen wurde, werden alle Bitleitungen des Speicherzellenarrays auf das Verifizierauswählsignal hin mit der gemeinsamen Bitleitung verbunden. Dann wird, nach dem Auswählen aller Wortleitung des Speicherzellenarrays, eine kollektive Lösch-Verifizieroperation dadurch abgeschlossen, dass das Erfassungssignal vom Leseverstärker beobachtet wird.
In diesem Fall wird, wenn mindestens eine nicht gelöscht Speicherzelle im Speicherzellenarray existiert, die vorab geladene gemeinsame Bitleitung über den nicht gelöschten Speicherzellentransistoren entladen, und daher wird die Lösch-Verifizieroperation für alle Speicherzellen genau und kollektiv auf Grundlage des Erfassungssignals vom Leseverstärker ausgeführt.
Gemäß einer zweiten Erscheinungsform der Erfindung ist Folgendes geschaffen: ein kollektives Verifizierverfahren zum kollektiven Verifizieren, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert werden, um im Speicherzellenarray des im Anspruch 1 beanspruchten Halbleiterspeichers aufrecht erhaltene Information zu löschen, mit den folgenden Schritten: Vorab-Aufladen der gemeinsamen Wortleitung mit der vorbestimmten Spannung durch die Vorabladeeinrichtung; kollektives Verbinden der Bitleitungen des Speicherzellenarrays mittels der Schaltstufe entsprechend dem Verifizier-Auswählsignal mit der vorab-geladenen gemeinsamen Bitleitung; kollektives Auswählen aller Wortleitungen des Speicherzellenarrays mittels der Zeilendecodierschaltung; und Erfassen, ob die vorab-geladene gemeinsame Bitleitung über einen nicht gelöschten Speicherzellentransistor entladen wurde, auf Grundlage eines Erfassungssignals vom Leseverstärker.
Gemäß dem obigen Verfahren wird, wenn mindestens eine nicht gelöschte Speicherzelle im Speicherzellenarray existiert, die vorab geladene gemeinsame Bitleitung entladen und daher wird die Lösch-Verifizieroperation an allen Speicherzellen auf Grundlage des Erfassungssignals vom Leseverstärker genau und kollektiv ausgeführt.
Gemäß einer dritten Erscheinungsform der Erfindung ist ein Halbleiterspeicher mit Folgendem geschaffen: einem Speicherzellenarray mit nichtflüchtigen Speicherzellen, in denen Steuergates und Drains einer Anzahl von Speicherzellentransistoren mit jeweils einem potenzialfreien Gate mit Wortleitungen und Bitleitungen, die in einer Matrixform angeordnet sind, verbunden sind; einer Zeilen-Decodierschaltung zum Auswählen zwischen den Wortleitungen des Speicherzellenarrays entsprechend einem Zeilen-Adressensignal; einer Spalten-Decodierschaltung zum Auswählen zwischen den Bitleitungen des Speicherzellenarrays entsprechend einem Spalten-Adressensignal, und mit einem Schaltelement zum Verbinden der ausgewählten Bitleitung mit einer Datenleitung; einem Leseverstärker zum Ausgeben eines Erfassungssignals beim Erfassen, dass ein Spannung oder ein Strom, wie sie von der Datenleitung in den Leseverstärker eingegeben werden, einen Bezugswert überschritten hat; und einer Einrichtung zum Ausführen einer kollektiven Lösch-Verifizier-Operation am Speicherzellenarray; wobei jede der Speicherzellen so ausgebildet ist, dass im gelöschten Zustand kein Strom durch den Speicherzellentransistor fließt, wenn die Zelle zum Auslesen ausgewählt wird; und wobei die Ausführungseinrichtung Folgendes aufweist: eine Einrichtung zum Vorab-Aufladen der Datenleitung auf eine vorbestimmte Spannung; eine Schaltstufe, die so ausgebildet ist, dass sie die Schaltelemente für alle Bitleitungen auf ein Verifizierauswählsignal unabhängig vom Spalten-Adressensignal einschaltet, um dadurch die Bitleitungen des Speicherzellenarrays kollektiv mit der vorab-geladenen Datenleitung zu verbinden; eine Einrichtung zum kollektiven Auswählen aller Wortleitungen des Speicherzellenarrays durch Betreiben der Zeilen-Decodierschaltung; und eine Einrichtung, die dafür sorgt, dass der Leseverstärker erfasst, ob die vorab-geladene Datenleitung über einen nicht gelöschten Speicherzellentransistor geladen wurde.
Bei der obigen Konstruktion wird das Löschen des Speicherzellenarrays definitionsgemäß dadurch ausgeführt, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert werden. Dann werden, nachdem vorab erfolgten Laden der Datenleitung mit der spezifizierten Spannung, alle Bitleitungen des Speicherzellenarrays dadurch mit der Datenleitung verbunden, dass die Schaltelemente der Spaltendecodierschaltung auf das Verifizierauswählsignal hin unabhängig vom Spaltenadressensignal eingeschaltet werden. Dann wird, nach dem Auswählen aller Wortleitungen des Speicherzellenarrays, die kollektive Lösch-Verifizieroperation dadurch abgeschlossen, dass das Erfassungssignal vom Leseverstärker beobachtet wird.
In diesem Fall wird, wenn mindestens eine nicht gelöschte Speicherzelle im Speicherzellenarray existiert, die vorab geladene Datenleitung über den nicht gelöschten Speicherzellentransistor entladen, weswegen die Lösch-Verifizieroperation kollektiv genau für alle Speicherzellen auf Grundlage des Erfassungssignals vom Leseverstärker ausgeführt wird.
Gemäß einer vierten Erscheinungsform der Erfindung ist Folgendes geschaffen: ein Kollektives Verifizier-Verfahren zum kollektiven Verifizieren, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert werden, um im Speicherzellenarray des im Anspruch 1 beanspruchten Halbleiterspeichers aufrecht erhaltene Information zu löschen, mit den folgenden Schritten: Vorab-Aufladen der gemeinsamen Datenleitung mit der vorbestimmten Spannung durch die Vorabladeeinrichtung; Einschalten der Schaltelemente der Spalten-Decodierschaltung mittels der Schaltstufe entsprechene dem Verifizier-Auswählsignal unabhängig vom Spalten-Adressensignal, um dadurch die Bitleitungen des Speicherzellenarrays kollektiv mit den vorab-geladenen Datenleitungen zu verbinden; kollektives Auswählen aller Wortleitungen des Speicherzellenarrays mittels der Zeilendecodierschaltung; und Erfassen, ob die vorab-geladene Datenleitung über einen nicht gelöschten Speicherzellentransistor entladen wurde, auf Grundlage eines Erfassungssignals vom Leseverstärker.
Gemäß dem obigen Verfahren wird, wenn mindestens eine nicht gelöschte Speicherzelle im Speicherzellenarray existiert, die vorab geladene Datenleitung entladen, weswegen die Lösch-Verifizieroperation für alle Speicherzellen auf Grundlage des Erfassungssignals vom Leseverstärker kollektiv genau ausgeführt wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu versehen sein.
1 ist ein schematisches Diagramm eines erfindungsgemäßen Halbleiterspeichers;
2 ist ein konkretes Schaltbild, das ein Beispiel der in der 1 dargestellten Spaltendecodierschaltung zeigt;
3 ist ein schematisches Diagramm eines Halbleiterspeichers, der von dem der 1 verschieden ist;
4 ist ein konkretes Schaltbild, das ein Beispiel einer in der 3 dargestellten Spaltendecodierschaltung zeigt;
5 ist ein schematisches Diagramm eines Halbleiterspeichers, der von denen der 1 und 3 verschieden ist;
6 ist ein konkretes Schaltbild, das ein Beispiel einer in der 5 dargestellten Spaltendecodierschaltung zeigt;
7 ist ein schematisches Diagramm eines Halbleiterspeichers, der von denen der 1, 3 und 5 verschieden ist;
8 ist ein konkretes Schaltbild, das ein Beispiel der in der 7 dargestellten Spaltendecodierschaltung zeigt;
9 ist ein zeitbezogenes Diagramm der Verifizieroperation beim in der 7 dargestellten Halbleiterspeicher;
10 ist ein schematisches Diagramm eines Halbleiterspeichers, der von denen der 1, 3, 5 und 7 verschieden ist;
11 ist ein schematisches Diagramm, das eine Fortsetzung zur 10 bildet;
12 ist ein Kurvenbild, das die Änderung der Schwellenspannungsverteilung des Speicherzellentransistors bei der Löschoperation des erfindungsgemäßen Halbleiterspeichers zeigt; und
13 ist ein Kurvenbild, das die Änderung der Schwellenspannungsverteilung von Speicherzellentransistoren bei der Löschoperation des bekannten Halbleiterspeichers zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die Erfindung wird nachfolgend auf Grundlage der bevorzugten Ausführungsformen derselben unter Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben.
Die Erfindung betrifft einen Halbleiterspeicher zum verifizieren eines Löschzustands, in dem die Schwellenspannungen aller Speicherzellentransistoren eines Speicherzellenarrays höher als ein spezieller Wert sind und kein Strom fließt.
Erste Ausführungsform
Die 1 ist ein schematisches Diagramm eines Halbleiterspeichers gemäß einer ersten Ausführungsform.
Die Bezugszahl 1 bezeichnet ein Speicherzellenarray, in dem (m × x) Speicherzellentransistoren (Feldeffekttransistoren mit jeweils einem potenzialfreien Gate) MT in Matrixform angeordnet ist. Die Steuergates der in der ersten Zeile angeordneten Speicherzellentransistoren MT00, ..., MT0m sind mit einer Wortleitung WL0 verbunden, die mit dem ersten Ausgangsanschluss einer Zeilendecodierschaltung 2 verbunden ist. In ähnlicher Weise sind die Steuergates der Speicherzellentransistoren MTn0, ..., MTnm der letzten Zeile mit einer Wortleitung WLm verbunden, die mit dem letzten Ausgangsanschluss der Zeilendecodierschaltung 2 verbunden ist.
Ferner sind die Drains der in der ersten Spalte angeordneten Speicherzellentransistoren MT00, ..., MTn0 innerhalb der das Speicherzellenarray 1 bildenden Speicherzellentransistoren MT mit einer Bitleitung BL0 verbunden, die mit dem ersten Ausgangsanschluss einer Spaltendecodierschaltung 3 verbunden ist. In ähnlicher Weise sind die Drains von Speicherzellentransistoren MT0n, ..., MTnm der letzten Spalte mit einer Bitleitung BLm verbunden, die mit dem letzten Ausgangsanschluss der Spaltendecodierschaltung 3 verbunden ist.
Die Bitleitungen BL0 bis BLm sind über entsprechende Transistoren TN0 bis TNm mit einem Leseverstärker 8, einer gemeinsamen Bitleitung 5 und einem Transistor TNs1 verbunden. Der Eingangsanschluss des Leseverstärkers 8 ist über einen Transistor TNs2 mit einer Datenleitung 6 verbunden. Es ist zu beachten, dass diese Datenleitung 6 mit der durch die Spaltendecodierschaltung 3 ausgewählten Bitleitung BL verbunden wird.
Ferner sind die Sources der Speicherzellentransistoren MT00, ..., MTn0 der ersten Spalte und die Sources der Speicherzellentransistoren MT01, ..., MTn1 der zweite Spalte über eine Vss-Leitung 4 gemeinsam mit der Masse Vss verbunden. In ähnlicher Weise sind die Sources der Speicherzellentransisto ren MT0(m – 1), ..., MTn(m – 1) der m-ten Spalte sowie die Sources der Speicherzellentransistoren MT0m, ..., MTnm der (m + 1)-ten Spalte gemeinsam mittels der Vss-Leitung 4 mit der Masse Vss verbunden.
Die gemeinsame Bitleitung 5 ist über einen Transistor 9, dessen Gate ein Vorabladesignal Φpre als Eingangssignal empfängt, mit eine Vorablade-Spannungsquelle Vpre verbunden. Das Gate des Transistors TNs1 empfängt ein Auswählsignal Φaev für einen kollektiven Löschverifiziermodus, während das Gate des Transistors TNs2 das Auswählsignal Φaev für den kollektiven Löschwertverifiziermodus über einen Inverter 10 empfängt. Die Gates der Transistoren TN0 bis TNm empfangen das Auswählsignal Φaev für den kollektiven Löschverifiziermodus gemeinsam.
Der Löschverstärker 8 überwacht, ob das Potenzial auf der mit dem Eingangsanschluss verbundenen gemeinsamen Bitleitung 5 ausgehend von der Vorabladespannung Vpre während der Verifizieroperationszeit unter eine Bezugsspannung Vref gefallen ist. Dann wechselt der Leseverstärker 8, nachdem er einen Spannungsabfall erkannt hat, den Pegel seines Ausgangssignals OUT von "H" auf "L".
Im Allgemeinen wird bei einem nichtflüchtigen Speicher die in einer Speicherzelle aufbewahrte Information abhängig davon zwischen 1 und 0 unterschieden, ob beim Anlegen einer Spannung an das Gate des Speicherzellentransistors MT ein Strom fließt oder nicht. Bei der vorliegenden Ausführungsform wird davon ausgegangen, dass der Fall, in dem ein Strom fließt, die Information "0" repräsentiert, und dass der Fall, in dem kein Strom fließt, die Information "1" repräsentiert, um dadurch die Erläuterung zweckdienlich zu gestalten. Ferner wird bei der Erfindung davon ausgegangen, dass ein Zustand, in dem kein Strom durch alle Speicherzellentransistoren fließt, auf Grund der Löschoperation eingestellt wird (d. h., bei der vorliegenden Ausführungsform wird der Zustand "1" aufgebaut).
Eine Programmieroperation (Absenken der Schwellenspannung) des nichtflüchtigen Speichers wird dadurch ausgeführt, dass vom potenzialfreien Gate des Speicherzellentransistors MT Elektronen abgezogen werden. In diesem Fall wird das Abziehen von Elektronen vom potenzialfreien Gate wie folgt ausgeführt.
Es wird nämlich eine negative Spannung Vnw (z. B. –8 V) an das Steuergate des Speicherzellentransistors MT angelegt, und an den Drain wird eine posi tive Spannung Vpp (z. B. 4 V) angelegt. Im Fall eines Speicherzellenarrays in Form eines Systems mit virtueller Masse liegt die Source des Speicherzellentransistors MT gemeinsam mit der Source des benachbarten Speicherzellentransistors MT vor, und daher wird die Spannung an der Source Vpp, oder sie entspricht einem potenzialfreien Zustand (+1 V ist akzeptierbar). Unter dieser Bedingung der angelegten Spannungen werden Elektronen durch den FN(-Fowler-Nordheim)-Tunneleffekt vom potenzialfreien Gate zum Drainbereich abgezogen. Im Ergebnis nimmt die MT ab und die Programmieroperation wird abgeschlossen.
Die Löschoperation (Erhöhung der Schwellenspannung) des nichtflüchtigen Speichers wird durch Injizieren von Elektronen in das potenzialfreie Gate des Speicherzellentransistors MT ausgeführt. In diesem Fall wird das Injizieren von Elektronen in das potenzialfreie Gate wie folgt ausgeführt.
Es wird nämlich eine positive Spannung Vpe (z. B. +10 V) an das Steuergate des Speicherzellentransistors MT angelegt, und an den Drain und die Source wird eine negative Spannung Vns (z. B. –8 V) angelegt. Dann werden Elektronen durch den FN-Tunneleffekt in das potenzialfreie Gate injiziert. Demgemäß steigt die Schwellenspannung des Speicherzellentransistors an, wobei sie nicht niedriger als ungefähr 3 V wird.
Bei der Leseoperation des nichtflüchtigen Speichers wird eine Versorgungsspannung Vcc an das Steuergate angelegt, eine Spannung Vbias (z. B. 1 V) wird an die Source (den Drain) angelegt, und an den Drain (die Source) wird die Massespannung Vss angelegt. Dann wird die Leseoperation dadurch ausgeführt, dass die aufbewahrte Information abhängig davon unterschieden wird, ob ein Strom durch den Speicherzellentransistor MT fließt oder nicht.
Die Anlegespannungen im Programmiermodus, im Löschmodus und im Lesemodus sind in der Tabelle 1 aufgelistet.
Tabelle 1
Die 2 ist ein konkretes Schaltbild das ein Beispiel der Spaltendecodierschaltung 3 zeigt. Es ist zu beachten, dass die 2 die Schaltung nur des Abschnitts der Bitleitung BL0, während die Abschnitte der anderen Bitleitungen BL1 bis BLm nicht dargestellt sind. Diese Spaltendecodierschaltung 3 ist eine normale Spaltendecodierschaltung, wie sie herkömmlicherweise verwendet wird.
(Text fehlt)cher Die Bitleitung BL0 und die Datenleitung 6 sind über einen Transistor 11 miteinander verbunden. Dann ist das Gate dieses Transistors 11 über einen Inverter 12 und drei Transistoren 13, 14 und 15, die in Reihe geschaltet sind, geerdet. Der Eingangsanschluss des Inverters 12 ist über einen Transistor 16 mit der Spannungsquelle Vcc verbunden. Ferner ist der Eingangsanschluss des Inverters 12 über einen Transistor 17, dessen Gate mit dem Ausgangsanschluss des Inverters 12 verbunden ist, mit der Spannungsquelle Vcc verbunden.
Die Bitleitung BL0 ist über einen Transistor 18, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorabladequelle Vpre verbunden.
In der Spaltendecodierschaltung 3 mit der obigen Konstruktion wird im Fall einer spezifizierten Adresse bei der Programmier-, der Lösch- und der Leseoperation eine spezifizierte Bitleitung BL ausgewählt. Im Fall des in der 2 dargestellten Beispiels wird der Transistor 11 eingeschaltet, wenn die Pegel der Spaltenadressensignale add0, add1 und add2 "H" sind, so dass die Bitleitung BL0 dazu ausgewählt wird, mit der Datenleitung 6 verbunden zu werden.
Im Gegensatz hierzu wird der Transistor 11 ausgeschaltet, wenn der Pegel des Vorabladesignals Φpre "L" ist, so dass die Bitleitung BL0 nicht mit der Datenleitung 6 verbunden wird.
Die Verifizieroperation des Speicherzellenarrays 1 des Halbleiterspeichers mit der obigen Konstruktion wird gemäß der folgenden Prozedur ausgeführt.
Als Erstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "L" gemacht, um die Transistoren TNs1 und TN0 bis TNm auszuschalten und den Transistor TNs2 einzuschalten. So wird die gemeinsame Bitleitung 5 von den Bitleitungen BL0 bis BLm und dem Leseverstärker 8 getrennt. Ferner wird der Pegel des Vorabladesignals Φpre zu "L" gemacht, um den Transistor 11 auszuschalten, um dadurch die Bitleitung BL0 von der Datenleitung 6 zu trennen. Gleichzeitig werden die Transistoren 9 und 18 eingeschaltet, um die gemeinsame Bitleitung 5 und die Bitleitung BL0 individuell mit der Vorabladespannung Vpre zu laden. Es ist zu beachten, dass die anderen Bitleitungen BL1 bis BLm auf ähnliche Weise geladen werden.
Als Nächstes wird der Pegel des Vorabladesignals Φpre zu "H" gemacht, um die Transistoren 9, 18, 18, ... auszuschalten, um dadurch den Vorabladevorgang für die gemeinsame Bitleitung 5 und die Bitleitungen BL0 bis BLm zu stoppen. Bis zu diesem Stadium befinden sich alle Wortleitungen WL0 bis WLm im nicht ausgewählten Zustand.
Als Nächstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, um die gemeinsame Bitleitung 5 mit den Bitleitungen BL0 bis BLm und em Leseverstärker 8 zu verbinden und die Datenleitung 6 vom Leseverstärker 8 zu trennen. Dann werden alle Wortleitungen WL0 bis WLn durch die Zeilendecodierschaltung 2 ausgewählt. In diesem Fall ist, wenn alle Speicherzellen gelöscht werden, so dass sie die Information "1" enthalten, und wenn sich alle Speicherzellentransistoren MT00, ..., MTnm in einem Zustand befinden, in dem kein Strom durch sie fließt, die Vorabladespannung Vpre der gemeinsamen Bitleitung 5 und aller Bitleitungen BL0 bis BLm nicht abgesenkt. Demgemäß verbleibt der Pegel des Ausgangssignals OUT des Leseverstärkers 8 auf "H".
Im Gegensatz dazu befindet sich, wenn mindestens eine nicht gelöschte Speicherzelle existiert, der Speicherzellentransistor MT dieser Speicherzelle in einem Zustand, in dem ein Strom durch ihn fließt, und die Vorabladespannung Vpre auf der gemeinsamen Bitleitung 5 wird über den Speicherzellentransistor MT und die Vss-Leitung 4 entladen, um abgesenkt zu werden. Dem gemäß wird der Pegel des Ausgangssignals OUT des Leseverstärkers 8 zu "L".
Das heißt, dass der Fall, dass nicht alle Speicherzellen gelöscht wurden, durch die Pegeländerung des Ausgangssignals OUT des Leseverstärkers 8 auf "L" kollektiv genau erkannt werden kann, was es ermöglicht, die Verifizieroperation für alle Speicherzellen kollektiv genau auszuführen.
Wie oben beschrieben, sind bei der vorliegenden Ausführungsform alle Bitleitungen BL0 bis BLm über die Transistoren TN0 is TNm, die durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet werden, und die gemeinsame Bitleitung 5 mit dem Eingangsanschluss des Leseverstärkers 8 verbunden, wodurch die gemeinsame Bitleitung 5 mittels des Auswählsignals Φaev für den kollektiven Löschverifiziermodus elektrisch mit den Bitleitungen BL0 bis BLm und dem Leseverstärker 8 verbunden und von diesen getrennt werden kann. Die gemeinsame Bitleitung 5 wird über den Transistor 9, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden, während die Bitleitungen BL0 bis BLm über die Transistoren 18, 18, ..., die durch das Vorabladesignal Φpre ein- und ausgeschaltet werden, mit der Vorablade-Spannungsquelle Vpre verbunden werden.
Wenn eine Verifizieroperation am Speicherzellenarray 1 ausgeführt wird, wird sie entsprechend der folgenden Prozedur ausgeführt.

(1) Die Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre werden zu "L" gemacht, um die gemeinsame Bitleitung 6 und alle Bitleitungen BL0 bis BLm individuell mit der Vorabladespannung Vpre zu laden.
(2) Der Pegel des Vorabladesignals Φpre wird zu "H" gemacht, um das Laden der gemeinsamen Bitleitung 5 und aller Bitleitungen BL0 bis BLm zu stoppen.
(3) Der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus wird zu "H" gemacht, um alle Wortleitungen WL0 bis WLn über die Zeilendecodierschaltung 2 auszuwählen, und es wird das Ereignis beobachtet, dass der Pegel des Ausgangssignals OUT des Leseverstärkers 8 zu "L" wird.

So wird das Ereignis erkannt, dass die gemeinsame Bitleitung 5 auf Grund des Vorliegens einer nicht gelöschten Speicherzelle im Speicherzellenarray 1 entladen wird.
In diesem Fall erfolgt das Entladen der gemeinsamen Bitleitung 5 dann, wenn mindestens eine nicht gelöschte Speicherzelle MT im Speicherzellenarray 1 existiert, und daher kann die Verifizieroperation für alle Speicherzellen kollektiv genau ausgeführt werden.
Zweite Ausführungsform
Bei der vorliegenden zweiten Ausführungsform wird dafür gesorgt, dass die Datenleitung die Funktion der in der 1 dargestellten gemeinsamen Bitleitung 5 aufweist.
Die 3 ist ein schematisches Diagramm des Halbleiterspeichers der vorliegenden zweiten Ausführungsform.
Ein Speicherzellenarray 31, eine Zeilendecodierschaltung 32, eine Vss-Leitung 34, eine Datenleitung 36 und ein Leseverstärker 38 verfügen über dieselben Konstruktionen und Funktionen wie denen des Speicherzellenarrays 1, der Zeilendecodierschaltung 2, der Vss-Leitung 4, der Datenleitung 6 und des Leseverstärkers 8 bei der ersten Ausführungsform.
Die vorliegende zweite Ausführungsform verfügt über nichts entsprechendes zur gemeinsamen Bitleitung 5, den Transistoren TN0 bis TNm, die die gemeinsame Bitleitung 5 mit den Bitleitungen BL0 bis BLm verbinden, dem Transistor TNs1, der die gemeinsame Bitleitung 5 mit dem Leseverstärker 8 verbindet, dem Inverter 10 und dem Transistor TNs2 bei der ersten Ausführungsform, während die Datenleitung 36 direkt mit dem Leseverstärker 38 verbunden ist. Dann ist die Datenleitung 36 über einen Transistor 39, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden.
Die 4 ist ein konkretes Schaltbild, das ein Beispiel der Spaltendecodierschaltung 33 der vorliegenden, zweiten Ausführungsform zeigt. Es sei auch darauf hingewiesen, dass die 4 die Schaltung nur des Abschnitts der Bitleitung BL0 zeigt, während die Abschnitte der anderen Bitleitungen BL1 bis BLm nicht dargestellt sind.
Die Bitleitung BL0 und die Datenleitung 36 sind über einen Transistor 41 miteinander verbunden. Dann ist das Gate dieses Transistors 41 mit dem Ausgangsanschluss einer NAND-Logikschaltung 42 verbunden, während ein Ein gangsanschluss dieser NAND-Logikschaltung 42 über drei in Reihe geschaltete Transistoren 43, 44 und 45 geerdet ist. Ferner ist der eine Eingangsanschluss der NAND-Logikschaltung 42 über einen Transistor 47, dessen Gate mit dem Ausgangsanschluss der NAND-Logikschaltung 42 geerdet ist, und einen Transistor 46 mit der Spannungsquelle Vcc verbunden. Der andere Eingangsanschluss der NAND-Logikschaltung 42 empfängt über einen Inverter 48 das Auswählsignal Φaev für den kollektiven Löschverifiziermodus.
Ferner ist die Bitleitung BL0 über einen Transistor 49, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden.
In der Spaltendecodierschaltung 33 mit dem obigen Aufbau wird eine spezielle Bitleitung BL für Verbindung mit der Datenleitung 36 ausgewählt, wenn bei der Programmier-, der Lösch- und der Leseoperation eine spezielle Adresse vorliegt. Im Fall des in der 4 dargestellten Beispiels wird der Transistor 41 unabhängig von den Pegeln des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre eingeschaltet, wenn die Pegel der Spaltenadressensignale add0, add1 und add2 "H" sind, so dass die Bitleitung BL0 für Verbindung mit der Datenleitung 36 ausgewählt wird.
Wenn die Pegel des Vorabladesignals Φpre und des Auswählsignals Φaev für den kollektiven Löschverifiziermodus "L" sind, wird der Transistor 41 ausgeschaltet und die Bitleitung BL0 wird nicht mit der Datenleitung 36 verbunden.
Im Gegensatz dazu arbeitet die Spaltendecodierschaltung 33 bei der verifizieroperation wie folgt.
Als Erstes werden die Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre zu "L" gemacht, um den Transistor 41 auszuschalten, um dadurch die Bitleitung BL0 von der Datenleitung 36 zu trennen. Dann wird die Bitleitung BL0 über den Transistor 49 mit er Vorabladespannung Vpre geladen, während die Datenleitung 36 über den Transistor 39 mit der Vorabladespannung Vpre geladen wird. Es wird darauf hingewiesen, dass die anderen Bitleitungen BL1 bis BLm ebenfalls auf ähnliche Weise geladen werden.
Als Nächstes wird der Spannungspegel des Vorabladesignals Φpre zu "H" ge macht, um die Transistoren 46, 39 und 49 auszuschalten, um dadurch das Laden der Bitleitungen BL0 bis BLm und der Datenleitung 36 zu stoppen. Bis zu diesem Stadium befinden sich alle Wortleitungen WL0 bis WLm im nicht ausgewählten Zustand.
Als Nächstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, um die Transistoren 41, 41, ... einzuschalten, um dadurch die Bitleitungen BL0 bis BLm mit der Datenleitung 36 zu verbinden. Wenn alle Wortleitungen WL0 bis WLn durch die Zeilendecodierschaltung 2 ausgewählt sind, fällt die Vorabladespannung Vpre auf der Datenleitung 36 über den entsprechenden Speicherzellentransistor MT und die Vss-Leitung 34, wenn keine nicht gelöschte Speicherzelle existiert. Demgemäß wird der Pegel des Ausgangssignals OUT des Leseverstärkers 38 "L".
Das heißt, dass bei der vorliegenden zweiten Ausführungsform dafür gesorgt ist, dass die Datenleitung 36 ähnlich wie die gemeinsame Bitleitung 5 bei der ersten Ausführungsform arbeitet, um dadurch die Verifizieroperation an allen Speicherzellen kollektiv genau auszuführen.
Daher kann, gemäß der vorliegenden zweiten Ausführungsform, die Verifizieroperation an allen Speicherzellen mittels einer einfachen Konstruktion, bei der lediglich die NAND-Logikschaltung 42 und der Inverter 48 an Stelle des Inverters 12 der Spaltendecodierschaltung (siehe die 2) des normalen Halbleiterspeichers vorhanden sind, an allen Speicherzellen kollektiv genau ausgeführt werden, so dass im Vergleich zur ersten Ausführungsform eine wesentliche Kostenabsenkung erzielt werden kann.
Dritte Ausführungsform
Die vorliegende dritte Ausführungsform betrifft einen Halbleiterspeicher des Systems mit virtueller Maske zum kollektiven genauen Ausführen einer Verifizieroperation an allen Speicherzellen.
Die 5 ist ein schematisches Diagramm des Halbleiterspeichers gemäß dem System mit virtueller Masse.
Ein Zeilendecodierer 52, eine Vss-Leitung 54, eine gemeinsame Bitleitung 55, eine Datenleitung 56, ein Leseverstärker 58, ein Transistor 59, ein Inverter 60, ein Transistor TNs1 und ein Transistor TNs2 weisen dieselben Konstruktionen und Funktionen wie diejenigen der Zeilendecodierschaltung 2, der Vss-Leitung 4, der gemeinsamen Bitleitung 5, der Datenleitung 6, des Leseverstärkers 8, des Transistors 9, des Inverters 10, des Transistors TNs1 und des Transistors TNs2 der ersten Ausführungsform auf.
Ein Speicherzellenarray 51 bei der vorliegenden dritten Ausführungsform weist die folgende Konstruktion auf.
Es sind nämlich die Steuergates der das Speicherzellenarray 51 bildenden Speicherzellentransistoren MT00, ..., MTnm mit den Wortleitungen WL0, ..., WLn verbunden, die mit den Ausgangsanschlüssen des Zeilendecodierers 52 verbunden sind, ähnlich wie im Fall des Speicherzellenarrays 1 der ersten Ausführungsform.
Die Drains der in der ersten Spalte angeordneten Speicherzellentransistoren MT00, ..., MTn0 sind mit der Bitleitung BL0 verbunden, die mit dem ersten Ausgangsanschluss einer Spaltendecodierschaltung 53 verbunden ist. Andererseits sind die Sources mit der Bitleitung BL1 verbunden, die mit dem zweiten Ausgangsanschluss der Spaltendecodierschaltung 53 verbunden ist, gemeinsam mit den Sources der in der zweiten Spalte angeordneten Speicherzellentransistoren MT01, ..., MTn1. Die Drains der in der zweiten Spalte angeordneten Speicherzellentransistoren MT01, ..., MTn1 sind mit der Bitleitung BL2 verbunden, die mit dem dritten Ausgangsanschluss der Spaltendecodierschaltung 53 verbunden ist, gemeinsam mit den Drains der in der dritten Spalte angeordneten Speicherzellentransistoren MT02, ..., MTn2. In ähnlicher Weise sind die Drains und Sources von in benachbarten zwei Spalten angeordneten Speicherzellentransistoren MT mit derselben Bitleitung BL verbunden, und die Sources der in der letzten Spalte (m + 1) angeordneten Speicherzellentransistoren MT0m, ..., MTnm sind mit einer Bitleitung BL (m + 1) verbunden, die mit dem letzten Ausgangsanschluss (m + 1) der Spaltendecodierschaltung 3 verbunden ist.
Unter den Bitleitungen BL0 bis BL (m + 1) sind die ganzzahligen Bitleitungen BL0, BL2, ..., BLm (nachfolgend als "geradzahlige Bitleitungen" bezeichnet, da sie durch gerade Zahlen gekennzeichnet sind) über Transistoren TN0, TN2, ..., TNm mit der gemeinsamen Bitleitung 55 verbunden. Andererseits sind ungeradzahlige Bitleitungen BL1, BL3, ..., BL(m + 1) (nachfolgend als "ungeradzahlige Bitleitungen" bezeichnet, da sie durch ungerade Zahlen gekennzeichnet sind) über Transistoren TN1, TN3, ..., TN(m + 1) mit der Vss-Leitung 54 verbunden.
Die 6 ist ein konkretes Schaltbild, das ein Beispiel der Spaltendecodierschaltung 53 der vorliegenden dritten Ausführungsform zeigt. Es sei darauf hingewiesen, dass die geradzahligen und die ungeradzahligen Bitleitungen durch eine geradzahlige, mit der Zahl k gekennzeichnete Bitleitung BLk (k: gerade Zahlen einschließlich 0) bzw. eine mit der Nummer (k + 1) gekennzeichnete ungeradzahlige Bitleitung BL(k + 1) repräsentiert sind.
Die geradzahlige Bitleitung BLk ist über einen Transistor 61 mit einer geradzahligen Adressdatenleitung 68 verbunden. Dann ist das Gate dieses Transistors 61 mit dem Ausgangsanschluss einer NAND-Logikschaltung 62 verbunden, und ein Eingangsanschluss dieser NAND-Logikschaltung 62 ist über drei in Reihe geschaltete Transistoren 63, 64 und 65 geerdet. Ferner ist der eine Eingangsanschluss der NAND-Logikschaltung 62 über einen Transistor 67, dessen Gate mit dem Ausgangsanschluss der NAND-Logikschaltung 62 verbunden ist, und einen Transistor 66 mit der Spannungsquelle Vcc verbunden. Der anderere Eingangsanschluss der NAND-Logikschaltung 62 empfängt ein Spaltenauswählsignal CSEL(k – 1) von der Bitleitung BL(k – 1).
Die ungeradzahlige Bitleitung BL(k + 1) ist über einen Transistor 71 mit einer ungeradzahligen Adressdatenleitung 69 verbunden. Dann ist das Gate dieses Transistors 61 mit dem Ausgangsanschluss einer NAND-Logikschaltung 72 verbunden, und ein Eingangsanschluss dieser NAND-Logikschaltung 72 ist über drei in Reihe geschaltete Transistoren 73, 74 und 75 geerdet. Ferner ist der eine Eingangsanschluss der NAND-Logikschaltung 72 über einen Transistor 77, dessen Gate mit dem Ausgangsanschluss der NAND-Logikschaltung 72 verbunden ist und einen Transistor 76 mit der Spannungsquelle Vcc verbunden. Der andere Eingangsanschluss der NAND-Logikschaltung 72 ist mit dem einen Eingangsanschluss der NAND-Logikschaltung 62 auf der Seite der geradzahligen Bitleitung BLk verbunden, und ein Eingangssignal an einen Eingangsanschluss der NAND-Logikschaltung 62 wird als Spaltenauswählsignal CSELk eingegeben.
Dann wird das Eingangssignal an den einen Eingangsanschluss der NAND-Logikschaltung 72 als Spaltenauswählsignal CSEL(k + 1) an die Seite der nächsten geradzahligen Bitleitung BL(k + 2) ausgegeben.
Ferner ist die geradzahlige Bitleitung BLk über einen Transistor 70, der durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden. In ähnlicher Weise ist die ungeradzahlige Bitleitung BL(k + 1) über einen Transistor 78, der durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden.
Die geradzahlige Adressdatenleitung 68 ist über einen Transistor 81 mit der Datenleitung 56 verbunden, während die ungeradzahlige Adressdatenleitung 69 über einen Transistor 82 mit der Datenleitung 56 verbunden ist. Ferner ist die geradzahlige Adressdatenleitung 68 über einen Transistor 83 mit der Masse Vss verbunden, während die ungeradzahlige Adressdatenleitung 69 über einen Transistor 84 mit der Masse Vss verbunden ist. Dann wird ein geradzahliges Adressenauswählsignal Φeven gemeinsam an die Gates der Transistoren 81 und 84 angelegt, während ein ungeradzahliges Adressenauswählsignal Φodd gemeinsam an die Transistoren 82 und 83 angelegt wird.
Bei der Spaltendecodierschaltung 53 mit dem obigen Aufbau werden zwei benachbarte spezifizierte Bitleitungen im Fall einer spezifizierten Adresse ausgewählt, und sie werden bei der Programmier-, der Lösch- und der Leseoperation mit der geradzahligen Adressdatenleitung 68 und der ungeradzahligen Adressdatenleitung 69 verbunden.
Im Fall des in der 6 dargestellten Beispiels wird, wenn die Pegel der Spaltenadressensignale add0, add1 und add2 "H" werden, der Pegel am einen Eingangsanschluss der NAND-Logikschaltung 62 "L", um den Transistor 61 unabhängig von den Pegeln des Vorabladesignals Φpre und des Spaltenauswählsignals CSEL(k – 1) einzuschalten. Ferner wird das Signal vom Pegel "L" am einen Eingangsanschluss der NAND-Logikschaltung 62 als Spaltenauswählsignal CSELk am anderen Eingangsanschluss der NAND-Logikschaltung 72 eingegeben, so dass der Transistor 71 unabhängig von den Pegeln des Vorabladesignals Φpre und der Spaltenadressensignale add0#, add1 und add2 eingeschaltet wird.
Demgemäß wird die geradzahlige Bitleitung BLk ausgewählt, um mit der geradzahligen Adressdatenleitung 68 verbunden zu werden, während die ungeradzahlige Bitleitung BL(k + 1) dazu ausgewählt wird, mit der ungeradzahligen Adressedatenleitung 69 verbunden zu werden.
In diesem Fall ist der Pegel des Spaltenadressensignals add0# "L", und daher verbleibt der Pegel am einen Eingangsanschluss der NAND-Logikschaltung 72 auf "H", und der Pegel des Spaltenauswählsignals CSEL(k + 1) für die nächste Bitleitung BL(k + 2) wird "H". Daher wird die nächste Bitleitung BL(k + 2) nicht ausgewählt.
Wenn die geradzahlige Adressdatenleitung 68 im obigen Fall mit der Datenleitung 56 verbunden wird, ist es zweckdienlich, den Pegel des geradzahligen Adressenauswählsignals Φeben auf "H" zu setzen und den Pegel des ungeradzahligen Adressenauswählsignals Φodd auf "L" zu setzen. Wenn die ungeradzahlige Adressdatenleitung 69 mit der Datenleitung 56 verbunden wird, ist es zweckdienlich, den Pegel des geradzahligen Adressenauswählsignals Φeven auf "L" zu setzen und den Pegel des ungeradzahligen Adressenauswählsignals Φodd auf "H" zu setzen.
Eine Verifizieroperation wird dem Grunde nach am Speicherzellenarray 51 des Halbleiterspeichers mit dem obigen Aufbau wie folgt, ähnlich wie bei der ersten Ausführungsform, ausgeführt.
In diesem Fall wird die Versorgungsspannung Vcc als Spaltenauswählsignal CSEL0 geliefert.
Als Erstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "L" gemacht, um die gemeinsame Bitleitung 55 von der geradzahligen Bitleitung BLk und dem Leseverstärker 58 zu trennen. Ferner wird der Pegel des Vorabladesignals Φpre zu "L" gemacht, um alle Bitleitungen BLk und BL(k + 1) von der Datenleitung 56 zu trennen und gleichzeitig die gemeinsame Bitleitung 55 und die Bitleitungen BLk und BL(k + 1) individuell mit der Vorabladespannung Vpre geladen.
Als Nächstes wird der Pegel des Vorabladesignals Φpre zu "H" gemacht, um. das Vorabladen der gemeinsamen Bitleitung 55 und er Bitleitungen BLk und BL(k + 1) zu stoppen. Bis zu diesem Stadium befinden sich alle Wortleitungen WL0 bis WLn im nicht ausgewählten Zustand.
Als Nächstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, um die gemeinsame Bitleitung 55 mit der geradzahligen Φaev für den kollektiven Löschverifiziermodus BLk und dem Leseverstärker 58 zu verbinden und die ungeradzahlige Bitleitung BL(k + 1) mit der Vss-Leitung 54 zu verbinden. Ferner werden alle Wortleitungen WL0 bis WLn mittels des Zeilendecodierers 52 ausgewählt. Dann nimmt, wenn im Speicherzellenarray 51 keinerlei nicht gelöschte Speicherzelle existiert, die Spannung auf der gemeinsamen Bitleitung 55 von der Vorabladespannung Vpre über die ungeradzahlige Bitleitung BL(k + 1) und die mit der Source des entsprechenden Speicherzellentransistors MT verbundene Vss-Leitung 54 ab. Demgemäß wird der Pegel des Ausgangssignals OUT des Leseverstärkers 58 "L".
Das heißt, dass beim Halbleiterspeicher gemäß dem System mit virtueller Masse gemäß der vorliegenden dritten Ausführungsform die geradzahligen Bitleitungen BL0, BL2, ..., BLm über die Transistoren TN0, TN2, ..., TNm und die gemeinsame Bitleitung 55 mit dem Leseverstärker 58 verbunden sind, während die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(n + 1) über die Transistoren TN1, TN2, ..., TN(m + 1) mit der Vss-Leitung 54 verbunden sind, so dass die gemeinsame Bitleitung 55 elektrisch mit den geradzahligen Bitleitungen BL0, BL2, ..., BLm verbunden und von ihnen getrennt werden kann und die Vss-Leitung 54 elektrisch mit den ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) verbunden und mit ihnen getrennt werden kann, was vom Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus abhängt. Wenn am Speicherzellenarray 51 eine Verifizieroperation ausgeführt wird, erfolgt dies gemäß der folgenden Prozedur.

(1) Die Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre werden zu "L" gemacht, um die gemeinsame Bitleitung 55 und alle Bitleitungen BL0 bis BL(m + 1) individuell mit der Vorabladespannung Vpre zu laden.
(2) Der Pegel des Vorabladesignals Φpre wird zu "H" gemacht, um das Laden der gemeinsamen Bitleitung 55 und aller Bitleitungen BL0 bis BL(m + 1) zu stoppen.
(3) Der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus wird zu "H" gemacht, und alle Wortleitungen WL0 bis WLn werden mittels der Zeilendecodierschaltung 52 ausgewählt, und es wird das Ereignis beobachtet, dass der Pegel des Ausgangssignals OUT des Leseverstärkers 58 "L" wird.

So wird das Ereignis erfasst, dass die gemeinsame Bitleitung 55 auf Grund des Vorliegens einer nicht gelöschten Speicherzelle im Speicherzellenarray 51 entladen wird.
In diesem Fall tritt das Entladen der gemeinsamen Bitleitung 55 auf, wenn im Speicherzellenarray 51 mindestens ein nicht gelöschter Speicherzellentransistor MT existiert und daher kann die Verifizieroperation am Speicherzellenarray 51 des Halbleiterspeichers gemäß dem System mit virtueller Mas se kollektiv genau ausgeführt werden.
Vierte Ausführungsform
Bei der vorliegenden vierten Ausführungsform wird dafür gesorgt, dass eine geradzahlige Adressdatenleitung und eine Datenleitung die Funktion der in der 5 dargestellten gemeinsamen Bitleitung 55 einnehmen und eine ungeradzahlige Adressdatenleitung die Funktion der Vss-Leitung 54 einnimmt.
Die 7 ist ein schematisches Diagramm des Halbleiterspeichers der vorliegenden vierten Ausführungsform.
Ein Speicherzellenarray 91, eine Zeilendecodierschaltung 92, eine Datenleitung 94 und ein Leseverstärker 95 verfügen über dieselben Konstruktionen und Funktionen wie diejenigen des Speicherzellenarrays 51, der Zeilendecodierschaltung 52, der Datenleitung 56 und des Leseverstärkers 58 der in der 5 dargestellten dritten Ausführungsform.
Die vorliegende vierte Ausführungsform verfügt über nichts, was der gemeinsamen Bitleitung 55, den Transistoren TN0, TN2, ..., TNm, die die gemeinsame Bitleitung 55 mit den geradzahligen Bitleitungen BL0, BL2, ..., BLm verbinden, den Transistoren TNs1, die die gemeinsame Bitleitung 55 mit dem Leseverstärker 58 verbinden, dem Inverter 60, dem Transistor TNs2, der Vss-Leitung 54 und den Transistoren TN1, TN3, ..., TN(m + 1), die die Vss-Leitung 54 bei der in der 5 dargestellten dritten Ausführungsform mit den Bitleitungen BL1, BL3, ..., BL(m + 1) verbinden, entspräche, während die Datenleitung 94 direkt mit dem Leseverstärker 95 verbunden ist. Auch ist die Datenleitung 54 über einen Transistor 96, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorablade-Spannungsquelle Vpre verbunden.
Die 8 ist ein konkretes Schaltbild, das ein Beispiel einer Spaltendecodierschaltung 93 der vorliegenden vierten Ausführungsform zeigt. Es sei darauf hingewiesen, dass in der 8 die geradzahligen und die ungeradzahligen Bitleitungen durch eine geradzahlige Bitleitung BLk, die mit der Zahl k gekennzeichnet ist (gerade Zahlen einschließlich 0) bzw. eine ungeradzahlige Bitleitung BL(k + 1), die durch die Zahl (k + 1) gekennzeichnet ist, repräsentiert sind.
Die Spaltendecodierschaltung 93 der vorliegenden vierten Ausführungsform verfügt im Wesentlichen über dieselbe Konstruktion wie die Spaltendecodierschaltung 53 der dritten Ausführungsform. Es sei darauf hingewiesen, dass NAND-Logikschaltungen 102 und 107 der vorliegenden vierten Ausführungsform ein Auswählsignal Φaev für den kollektiven Löschverifiziermodus über einen Inverter 103 empfangen. Der Halbleiterspeicher mit dem obigen Aufbau führt die kollektive Verifizieroperation wie folgt aus. Die Figur Spaltendecodierschaltung ist ein zeitbezogenes Diagramm von Signalen während einer Verifizieroperation. Die Verifizieroperation wird nachfolgend unter Bezugnahme auf die 9 beschrieben.
Als Erstes werden, zu einem Zeitpunkt T0, die Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre zu "L" gemacht, so dass die Pegel der Ausgangssignale der NAND-Logikschaltungen 102 und 107 zu "L" gemacht sind. So wird die geradzahlige Bitleitung BLk von einer geradzahligen Adressdatenleitung 104 getrennt, während die ungeradzahlige Bitleitung BL(k + 1) von einer ungeradzahligen Adressdatenleitung 105 getrennt wird. Gleichzeitig werden die Datenleitung 94 und alle Bitleitungen BLk und BL(k + 1) individuell mit der Vorabladespannung Vpre geladen.
Als Nächstes wird, zu einem Zeitpunkt t1, dafür gesorgt, dass der Spannungspegel des Vorabladesignals Φpre zu "H" gemacht wird, um das Laden der Datenleitung 94 und aller Bitleitungen BLk und BL(k + 1) zu stoppen.
Als Nächstes wird, zu einem Zeitpunkt t2, der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, während der Pegel des ungeradzahligen Adressenauswählsignals Φodd zu "L" gemacht wird. So wird die geradzahlige Adressdatenleitung 104 mit der Datenleitung 94 verbunden, während die ungeradzahlige Adressdatenleitung 105 mit der Masse Vss verbunden wird. Demgemäß wird die geradzahlige Adressdatenleitung 104 mit der Vorabladespannung Vpre geladen.
Als Nächstes wird, zu einem Zeitpunkt t3, der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, so dass die Ausgangssignale der NAND-Logikschaltung 102 und 107 unabhängig von den Pegeln des Spaltenadressensignals und des Vorabladesignals Φpre zu "H" gemacht werden. Demgemäß wird die geradzahlige Bitleitung BLk mit der geradzahligen Adressdatenleitung 104 verbunden, während die ungeradzahlige Bitleitung BL(k + 1) mit der ungeradzahligen Adressdatenleitung 105 verbunden wird. Ferner werden alle Wortleitungen WL0 bis WLn durch die Zeilendecodierschaltung 92 ausgewählt. Wenn im Speicherzellenarray 91 irgendeine nicht gelöschte Speicherzelle existiert, wird die Datenleitung 94 über die ungeradzahlige Bitleitung BL(k + 1) und die ungeradzahlige Adressdatenleitung 105, die mit dem entsprechenden Speicherzellentransistor MT verbunden ist, entladen, wodurch die Vorabladespannung Vpre fällt. Demgemäß nimmt der Pegel des Ausgangssignals OUT des Leseverstärkers 95 den Wert "0" ein.
Das heißt, dass bei der vorliegenden vierten Ausführungsform dafür gesorgt wird, dass die geradzahlige Adressdatenleitung 104 und die Datenleitung 94 eine Funktion ähnlich der der gemeinsamen Bitleitung 55 bei der dritten Ausführungsform haben, während dafür gesorgt ist, dass die ungeradzahlige Adressdatenleitung 105 eine Funktion ähnlich derjenigen der Vss-Leitung 54 bei der dritten Ausführungsform hat, um dadurch die Ausführung der Verifizieroperation an allen Speicherzellen kollektiv genau auszuführen.
Daher kann, gemäß der vorliegenden vierten Ausführungsform, die Verifizieroperation an allen Speicherzellen bei einem einfachen Aufbau kollektiv genau ausgeführt werden, bei dem die Spaltendecodierschaltung (siehe die 6) des Halbleiterspeichers im normalen System mit virtueller Masse lediglich mit dem Inverter 103 versehen ist, so dass im Vergleich zur dritten Ausführungsform eine wesentliche Kostenverringerung erzielt werden kann.
Fünfte Ausführungsform
Die vorliegende fünfte Ausführungsform betrifft einen Halbleiterspeicher gemäß dem System mit virtueller Masse, bei dem serieller Zugriff ausgeführt wird und bei dem eine Verifizieroperation an allen Speicherzellen kollektiv genau ausgeführt werden kann.
Die 10 und 11 sind schematische Diagramme des Halbleiterspeichers der vorliegenden fünften Ausführungsform.
Ein Speicherzellenarray 111, eine Zeilendecodierschaltung 112, Transistoren TN0 bis TN(n + 1), eine gemeinsame Bitleitung 115, eine Vss-Leitung 114, ein Leseverstärker 116 und ein Transistor 117 verfügen über dieselben Konstruktionen und Funktionen wie diejenigen des Speicherzellenarrays 51, der Zeilendecodierschaltung 52, der Transistoren TN0 bis TN(m + 1), der gemeinsamen Bitleitung 55, der Vss-Leitung 54, des Leseverstärkers 58 und des Transistors 59 der in der 5 dargestellten dritten Ausführungsform.
Die vorliegende vierte Ausführungsform verfügt über nichts, das dem Transistor TNs1, dem Inverter 60 und dem Transistor TNs2 der dritten Ausführungsform entspräche, während die gemeinsame Bitleitung 115 direkt mit dem Leseverstärker 116 verbunden ist.
Eine Spaltendecodierschaltung 113 der vorliegenden fünften Ausführungsform verfügt über die folgende Konstruktion.
Es sind nämlich Transistoren 121 bis 125 in die geradzahligen Bitleitungen BL0, BL2, ..., BLm eingesetzt. Transistoren 141 bis 144 sind in die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) eingesetzt. Ferner sind die geradzahligen Bitleitungen BL0, BL2, ..., BLm über Transistoren 131 bis 135 mit der Masse Vss verbunden. Die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) sind über Transistoren 151 bis 155 mit der Masse Vss verbunden.
Auch sind die Gates der Transistoren 121, 132, 123, 124 und 135 mit dem Ausgangsanschluss eines Inverters 137 verbunden. Die Gates der Transistoren 131, 122, 133, 134 und 125 sind mit dem Eingangsanschluss des Inverters 137 verbunden, und an den Eingangsanschluss desselben wird ein Spaltenadressensignal add1 geliefert. Ferner sind die Gates der Transistoren 141, 152, 143 und 154 mit dem Ausgangsanschluss eines Inverters 157 verbunden. Die Gates der Transistoren 151, 142, 153, 144 und 155 sind mit dem Eingangsanschluss des Inverters 157 verbunden, und mit diesem ist auch der Ausgangsanschluss einer Exklusiv-NOR-Logikschaltung 158 verbunden. Auch wird das Spaltenadressensignal add1 an einen Eingangsanschluss der Exklusiv-NOR-Logikschaltung 158 geliefert, während an deren anderen Eingangsanschluss ein Spaltenadressensignal add0 geliefert wird.
Alle Bitleitungen BL0 bis BL(m + 1) zwischen der Spaltendecodierschaltung 113 und dem Speicherzellenarray 111 werden durch Transistoren 159, die durch das Vorabladesignal Φpre rechtzeitig ein- und ausgeschaltet werden, vorab mit der Vorabladespannung Vpre geladen. Ferner werden die Bitleitungen BL0 bis BL(m + 1) durch Transistoren 116 entsprechend einem Auswählsignal Φaev# für den kollektiven Löschverifiziermodus gleichzeitig ein- und ausgeschaltet.
Jede der Bitleitungen BL0 bis BLm wird durch einen Transistor, der durch eines von Leseverstärker-Trennsignalen Φcut0 bis Φcut3 in einem in der 11 dargestellten Leseverstärkerabschnitt 161 ein- und ausgeschaltet wird mit einem Eingangsanschluss eines Leseverstärkers SA verbunden. Dann wird der andere Eingangsanschluss jedes der Leseverstärker SA mit einer Bezugsspannung Vref verbunden. Der eine Eingangsanschluss des Leseverstärkers SA wird über einen Transistor, der durch ein Datenübertragungssignal Φload ein- und ausgeschaltet wird, mit einem Schieberegister 162 verbunden.
Der Halbleiterspeicher mit dem obigen Aufbau arbeitet wie folgt.
Es wird nämlich bei der normalen Leseoperation dafür gesorgt, dass der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "L" wird, um die Transistoren TN0 bis TN(m + 1) auszuschalten. In diesem Fall wird der Pegel des Auswählsignals Φaev# für den kollektiven Löschverifiziermodus zu "H", so dass alle Bitleitungen BL0 bis BL(m + 1) durch die Transistoren 160 elektrisch mit der Spaltendecodierschaltung 113 verbunden werden. Anschließend wird diejenige Bitleitung BL, die der Speicherzelle entspricht, die der Leseoperation zu unterziehen ist, durch die Spaltenadressensignale add0 und add1 ausgewählt, um mit dem Leseverstärkerabschnitt 161 verbunden zu werden. Die Tabelle 1 zeigt die Beziehung zwischen den Pegeln der Spaltenadressensignale add0 und add1 und der ausgewählten Bitleitung BL.
Tabelle 2
Hinweise

SA: mit dem Leseverstärker 161 verbunden
Vss: mit der Masse Vss verbunden

Zum Beispiel sind im Zustand II, in dem der Pegel des Spaltenadressensignals add0 "L" ist und der Pegel des Spaltenadressensignals add1 "H" ist, die Transistoren 131, 122, 133, 134 und 125 sowie die Transistoren 151, 142, 153, 144 und 155 eingeschaltet, um die Bitleitungen BL2, BL3, ... mit dem entsprechenden Leseverstärker SA zu verbinden und die Bitleitungen BL0, BL1, BL4, ... mit der Masse Vss zu verbinden.
Als Nächstes wird dafür gesorgt, dass der Pegel des Vorabladesignals Φpre "L" wird, um die Bitleitungen BL über die Transistoren 159 mit der Vorabladespannung Vpre zu laden. Wenn diejenige Wortleitung WL, die der Speicherzelle entspricht, die der Leseoperation zu unterziehen ist, durch die Zeilendecodierschaltung 112 ausgewählt wird, wird die Höhe der Schwellenspannung jedes Speicherzellentransistors MT wie folgt geprüft.
Es werden nämlich im Zustand I die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL1 und BL2 und die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL3 und BL4 usw. geprüft. Es sei darauf hingewiesen, dass die Bitleitungen BL2, BL3, ... in diesem Fall mit der Masse Vss verbunden sind.
Im Zustand II werden die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL1 und BL2 und die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL3 und BL4 usw. geprüft. Es sei darauf hingewiesen, dass die Bitleitungen BL1, BL4, ... in diesem Fall mit der Masse Vss verbunden sind.
Im Zustand III werden die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL0 und BL1 und die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL2 und BL3 usw. geprüft. Es sei darauf hingewiesen, dass die Bitleitungen BL1, BL2, ... in diesem Fall mit der Masse Vss verbunden sind.
Im Zustand IV werden die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL0 und BL1 und die Höhe der Schwellenspannung des Speicherzellentransistors MT zwischen den Bitleitungen BL2 und BL3 usw. geprüft. Es sei darauf hingewiesen, dass die Bitleitungen BL0, BL3, ... in diesem Fall mit der Masse Vss verbunden sind.
Demgemäß wird, wenn die Information, wie sie im der Schwellenspannungsprüfung unterzogenen Speicherzellentransistor MT aufbewahrt wird, "0" ist, die mit dem Leseverstärker SA verbundene Bitleitung BL entladen, da der Speicherzellentransistor MT eingeschaltet wird, da seine Schwellenspannung niedrig ist. Wenn die aufbewahrte Information "1" ist, wird die Bitleitung nicht entladen, sondern sie behält die Vorabladespannung Vpre bei.
Als Nächstes werden die Pegel der Leseverstärker-Trennsignale Φcut0 bis Φcut3 entsprechend den Zuständen I bis IV zu "L" gemacht, um die entsprechende Bitleitung BL vom Leseverstärker SA zu trennen, um dadurch denselben anzusteuern. Dann erfährt die Spannung an der Bitleitung BL einen Übergang auf eine Spannung eines speziellen Pegels entsprechend der Größenbeziehung zwischen der Spannung an der Bitleitung BL und der Bezugsspannung Vref, und Daten werden an das Schieberegister 162 übertragen, wobei der Pegel des Datenübertragungssignals Φload zu "H" gemacht ist.
Demgemäß werden die sukzessive parallel von den Bitleitungen BL0 bis BLm ausgegebenen Daten durch das Schieberegister 162 in serielle Daten gewandelt und als Ausgangssignal OUTdata ausgegeben.
Die Verifizieroperation des Halbleiterspeichers mit dem obigen Aufbau wird wie folgt, im Wesentlichen ähnlich wie bei der ersten Ausführungsform, ausgeführt.
Als Erstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "L" gemacht, um die gemeinsame Bitleitung 115 von dem geradzahligen Bitleitungen BL0, BL2, ..., BLm zu trennen. Ferner wird der Pegel des Abladesignals Φpre zu "L" gemacht, um den Transistor 117 und die Transistoren 159 einzuschalten, um dadurch die gemeinsame Bitleitung 115 und die Bitleitungen BL0 bis BLm individuell mit der Vorabladespannung Vpre zu laden.
Als Nächstes wird der Pegel des Vorabladesignals Φpre zu "H" gemacht, um das Vorabladen der gemeinsamen Bitleitung 115 un der Bitleitungen BL0 bis BLm zu stoppen. Bis zu diesem Stadium befinden sich alle Wortleitungen WL0 bis WLn im nicht ausgewählten Zustand.
Als Nächstes wird der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus zu "H" gemacht, um die gemeinsame Bitleitung 115 mit den geradzahligen Bitleitungen BL0, BL2, ..., BLm zu verbinden und die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) mit der Vss-Leitung 114 zu verbinden. In diesem Fall ist der Pegel des Auswählsignals Φaev# für den kollektiven Löschverifiziermodus "L", so dass alle Bitleitungen BL0 bis BL(m + 1) durch die Transistoren 160 elektrisch von der Spaltendecodierschaltung 113 getrennt werden. Ferner werden alle Wortleitungen WL0 bis WLn durch die Zeilendecodierschaltung 112 ausgewählt.
Dann wird, wenn im Speicherzellenarray 111 mindestens eine nicht gelöschte Speicherzelle existiert, die gemeinsame Bitleitung 115 über die ungeradzahlige Bitleitung BL und die mit der Source des entsprechenden Speicherzellentransistors MT verbundene Vss-Leitung 114 entladen, so dass die Spannung an der gemeinsamen Bitleitung 115 ausgehend von der Vorabladespannung Vpre abnimmt. Demgemäß wird der Pegel des Ausgangssignals OUT des Leseverstärkers 116 "L".
Wie oben beschrieben, sind beim Speicherzellenarray 113 des Halbleiterspeichers gemäß dem System mit virtueller Masse, bei dem der serielle Zugriff gemäß der vorliegenden fünften Ausführungsform ausgeführt wird, die geradzahligen Bitleitungen BL0, BL2, ..., BLm über die Transistoren TN0, TN2, ..., TNm, die durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet werden, mit der gemeinsamen Bitleitung 115 verbunden. Andererseits werden die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) über die Transistoren TN1, TN3, ..., TN(m + 1), die durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet werden, mit der Vss-Leitung 114 verbunden. Ferner können alle Bitleitungen BL0 bis BLm zwischen em Speicherzellenarray 111 und dem Spaltendecodierer 113 durch die Transistoren 160, die durch das Auswählsignal Φaev für den kollektiven Löschverifiziermodus ein- und ausgeschaltet werden, kollektiv elektrisch angeschlossen und abgetrennt werden.
Ferner wird die gemeinsame Bitleitung 117 über den Transistor 117, der durch das Vorabladesignal Φpre ein- und ausgeschaltet wird, mit der Vorabladequelle Vpre verbunden, während die Bitleitungen BL0 bis BLm über die Transistoren 159, die durch das Vorabladesignal Φpre ein- und ausgeschaltet werden, mit der Vorabladequelle Φpre verbunden werden.
Wenn eine Verifizieroperation ausgeführt wird, erfolgt dies gemäß der folgenden Prozedur.

(1) Die Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus und des Vorabladesignals Φpre werden zu "L" gemacht, um die gemeinsame Bitleitung 115 und die Bitleitung BL0 bis BL(m + 1) individuell mit der Vorabladespannung Vpre zu laden.
(2) Der Pegel des Vorabladesignals Φpre wird zu "N" gemacht, um das Laden der gemeinsamen Bitleitung 115 und der Bitleitungen BL0 bis BL(m + 1) zu stoppen.
(3) Der Pegel des Auswählsignals Φaev für den kollektiven Löschverifiziermodus wird zu "H" gemacht, um die geradzahligen Bitleitungen BL0, BL2, ..., BLm mit der gemeinsamen Bitleitung 115 zu verbinden und die ungeradzahligen Bitleitungen BL1, BL3, ..., BL(m + 1) mit der Vss-Leitung 114 zu verbinden. Der Pegel des Auswählsignals Φaev# für den kollektiven Löschverifiziermodus wird zu "L", um alle Bitleitungen BL0 bis BL(m + 1) von der Spaltendecodierschaltung 113 zu trennen.
(4) Alle Wortleitungen WL0 bis WLn werden durch die Zeilendecodierschaltung 112 ausgewählt. Dann wird das Ereignis beobachtet, dass der Pegel des Ausgangssignals OUT des Leseverstärkers 116 "L" wird.

Demgemäß wird das Ereignis erfasst, dass die gemeinsame Bitleitung 115 auf Grund des Vorliegens einer nicht gelöschten Speicherzelle im Speicherzellenarray 111 entladen wird.
In diesem Fall tritt das Entladen der gemeinsamen Bitleitung 115 dann auf, wenn im Speicherzellenarray 111 mindestens ein nicht gelöschter Speicherzellentransistor MT existiert, und daher kann die Verifizieroperation am Speicherzellenarray 111 des Halbleiterspeichers gemäß dem System mit virtueller Masse, der seriellen Zugriff ausführt, kollektiv genau ausgeführt werden.
Wie oben beschrieben, wird bei jeder der oben genannten Ausführungsformen, wie es in der 12 dargestellt ist, die Löschoperation dadurch ausgeführt, dass die Schwellenspannung des Speicherzellentransistors MT ausgehend vom Programmierungszustand D1 in einen Löschzustand D3 erhöht wird, in dem die Spannung höher als die Wortleitungs-Auswählspannung C bei einer Verifizieroperation ist. Dann wird der Abschluss der Verifizieroperation dadurch festgelegt, dass das Ereignis erfasst wird, dass diejenige Speicherzelle gelöscht wurde, die die minimale Schwellenspannung D zeigt. Daher kann die Verifizieroperation vollständig kollektiv ausgeführt werden.
Ferner bestehen keine Bedenken hinsichtlich eines übermäßigen Löschens.
Die oben genannten Ausführungsformen wurden jeweils auf Grundlage des Falls beschrieben, dass die Leseverstärker 8, 38, 58, 95 und 116 solche vom Typ mit Spannungserfassung sind und sich die Pegel des Ausgangssignals OUT entsprechend der Größenbeziehung zwischen der Eingangsspannung von dem gemeinsamen Bitleitungen 5, 55 und 115 oder den Datenleitungen 36 und 94 und der Bezugsspannung Vref ändert. Jedoch ist die Erfindung nicht hierauf beschränkt, und jeder der Leseverstärker kann ein solcher vom Typ mit Stromerfassung sein. In diesem Fall ist es zweckdienlich, den Pegel des Ausgangssignals OUT entsprechend der Größenbeziehung zwischen dem durch die gemeinsamen Bitleitungen 5, 55 und 115 oder die Datenleitungen 96 und 94 fließenden Strom und einen Bezugsstrom zu ändern.
Jede der oben genannten Ausführungsformen beruht auf der Voraussetzung, dass der Fall, bei dem ein Strom durch den Speicherzellentransistor MT fließt, durch die Information "0" repräsentiert ist, der Fall, bei dem kein Strom fließt, durch die Information "1" repräsentiert ist, und dass dafür gesorgt ist, dass durch die Löschoperation alle Speicherzellen die Information "1" erhalten. Jedoch ist die Erfindung auch auf Grundlage der Voraussetzung anwendbar, dass der Fall, bei dem ein Strom durch den Speicherzellentransistor MT fließt, durch die Information "1" repräsentiert ist, der Fall, bei dem kein Strom fließt, durch die Information "0" repräsentiert ist, und wobei dafür gesorgt ist, dass alle Speicherzellen durch die Löschoperation die Information "0" erhalten. In diesem Fall wird die Differenz zwischen der Spannung an den gemeinsamen Bitleitungen 5, 55 und 115 oder den Datenleitungen 36 und 94 und der Bezugsspannung Vref durch die Leseverstärker 8, 38, 58, 95 und 116 oder die Differenz zwischen den durch die gemeinsamen Bitleitungen 5, 55 und 115 oder die Datenleitungen 36 und 94 fließenden Strom und den Bezugsstrom durch die jeweiligen Leseverstärker erfasst, und das Ereignis, dass irgendeine der Speicherzellen nicht gelöscht ist, wird in ähnlicher Weise erkannt, wenn der Pegel des Ausgangssignals OUT jedes Leseverstärkers "L" ist.
Die Konstruktionen der Spaltendecodierschaltungen 33 und 93 bei den oben genannten Ausführungsformen sind nicht auf die in den 4 und 8 dargestellten Schaltungskonstruktionen beschränkt. Wesentlich ist das Bereitstellen einer Schaltungskonstruktion, bei der die Transistoren 41, 101 und 106 zum Verbinden der Bitleitung mit der Datenleitung oder der geradzahligen/ungeradzahligen Adressdatenleitung dann eingeschaltet werden, wenn das Auswählsignal Φaev für den kollektiven Löschverifiziermodus den aktiven Pegel einnimmt.
Aus dem Obigen ist es ersichtlich, dass der erfindungsgemäße Halbleiterspeicher das Löschen des Speicherzellenarrays dadurch ausführt, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert werden. Dann wird die kollektive Lösch-Verifizieroperation dadurch ausgeführt, dass die gemeinsame Bitleitung mittels der Vorabladeschaltung mit der spezifizierten Spannung vorab geladen wird, alle Bitleitungen des Speicherzellenarrays durch die Schaltstufe auf das Verifizierauswählsignal hin mit der gemeinsamen Bitleitung verbunden werden, alle Wortleitungen des Speicherzellenarrays durch die Zeilendecodierschaltung ausgewählt werden und das Erfassungssignal vom Leseverstärker beobachtet wird. Durch diese Anordnung wird die vorab geladene gemeinsame Bitleitung durch den nicht gelöschten Speicherzellentransistor entladen, wenn im Speicherzellenarray mindestens eine nicht gelöschte Speicherzelle existiert.
Daher kann die Lösch-Verifizieroperation, gemäß der Erfindung, für alle Speicherzellen kollektiv genau ausgeführt werden.
Das erfindungsgemäße kollektive Löschverifizierverfahren wird dann realisiert, wenn das Ereignis kollektiv verifiziert wird, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert wurden und die aufbewahrte Information im Speicherzellenarray des Halbleiterspeichers der oben genannten Erfindung gelöscht wurde, was dadurch erfolgt, dass die gemeinsame Bitleitung mit der spezifizierten Spannung vorab geladen wird, alle Bitleitungen des Speicherzellenarrays entsprechend dem Verifizierauswählsignal mit der gemeinsamen Bitleitung verbunden werden und alle Wortleitungen des Speicherzellenarrays ausgewählt werden, um die kollektive Lösch-Verifizieroperation auf Grundlage des Erfassungssignals vom Leseverstärker auszuführen. Bei dieser Anordnung wird die vorab geladene gemeinsame Bitleitung entladen, wodurch unfehlbar das Ereignis erkannt werden kann, dass mindestens eine nicht gelöschte Speicherzelle im Speicherzellenarray existiert.
Daher kann, gemäß der Erfindung, die Lösch-Verifizieroperation an allen Speicherzellen kollektiv genau ausgeführt werden.
Der erfindungsgemäße Halbleiterspeicher führt das Löschen des Speicherzellenarrays dadurch aus, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert werden. Dann wird die kollektive Lösch-Verifizieroperation dadurch ausgeführt, dass die Datenleitung mittels der Vorabladeschaltung mit der spezifizierten Spannung vorab geladen wird, die Schaltelemente der Spaltendecodierschaltung mittels der Schaltstufe auf das Verifizierauswählsignal eingeschaltet werden, um alle Bitleitungen mit der Datenleitung zu verbinden, alle Wortleitungen des Speicherzellenarrays mittels der Zeilendecodierschaltung ausgewählt werden und das Erfassungssignal vom Leseverstärker beobachtet wird. Durch diese Anordnung wird die vorab geladene gemeinsame Bitleitung über den Transistor der nicht gelöschten Speicherzelle entladen, wenn im Speicherzellenarray mindestens eine nicht gelöschte Speicherzelle existiert.
Daher kann, gemäß der Erfindung, die Lösch-Verifizieroperation an allen Speicherzellen kollektiv genau ausgeführt werden.
Das erfindungsgemäße kollektive Löschverifizierverfahren wird dann realisiert, wenn das Ereignis kollektiv verifiziert wird, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren injiziert wurden und die aufbewahrte Information im Speicherzellenarray des Halbleiterspeichers der oben genannten Erfindung gelöscht wurde, was dadurch erfolgt, dass die Datenleitung mit der spezifizierten Spannung vorab geladen wird, die Schaltelemente der Spaltendecodierschaltung entsprechend dem Verifizierauswählsignal eingeschaltet werden, um alle Bitleitungen des Speicherzellenarrays mit der Datenleitung zu verbinden, und alle Wortleitungen des Speicherzellenarrays ausgewählt werden, um die kollektive Lösch-Verifizieroperation auf Grundlage des Erfassungssignals vom Leseverstärker auszuführen. Bei dieser Anordnung wird die vorab geladene Datenleitung entladen, wodurch unfehlbar das Ereignis erkannt werden kann, dass im Speicherzellenarray mindestens eine nicht gelöschte Speicherzelle existiert.
Daher kann, gemäß der Erfindung, die Lösch-Verifizieroperation an allen Speicherzellen kollektiv genau ausgeführt werden.
Nachdem die Erfindung auf diese Weise beschrieben wurde, ist es ersichtlich, dass sie auf viele Arten variiert werden kann. Derartige Variationen sind nicht als Abweichung vom Grundgedanken und Schutzumfang der Erfindung anzusehen, und alle Modifizierungen, wie sie für den Fachmann ersichtlich sind, sollen im Schutzumfang der folgenden Ansprüche enthalten sein.

Claims

Halbleiterspeicher mit: – einem Speicherzellenarray (1, 51, 111) mit nichtflüchtigen Speicherzellen, in denen Steuergates und Drains einer Anzahl von Speicherzellentransistoren (MT00, MT01, ..., MTnm) mit jeweils einem potenzialfreien Gate mit Wortleitungen (WL0, ..., WLn) und Bitleitungen (BL0, BL1, ..., BLm), die in einer Matrixform angeordnet sind, verbunden sind; – einer Zeilen-Decodierschaltung (2, 52, 112) zum Auswählen zwischen den Wortleitungen (WL0, ..., WLn) des Speicherzellenarrays (1, 51, 111); – einer Spalten-Decodierschaltung (2, 52, 112) zum Auswählen zwischen den Bitleitungen (WL0, ..., WLn) des Speicherzellenarrays (1, 51, 111); – einem Leseverstärker (8, 58, 116) zum Ausgeben eines Erfassungssignals beim Erfassen, dass eine Eingangsspannung oder ein Eingangsstrom einen Bezugswert überschritten hat; und – einer Einrichtung zum Ausführen einer kollektiven Lösch-Verifizier-Operation am Speicherzellenarray; – wobei jede der Speicherzellen so ausgebildet ist, dass im gelöschten Zustand kein Strom durch den Speicherzellentransistor fließt, wenn die Zelle zum Auslesen ausgewählt wird; und – wobei die Ausführungseinrichtung Folgendes aufweist: – eine gemeinsame Bitleitung (5, 55, 115), die mit einem Eingangsanschluss des Leseverstärkers (8, 58, 116) verbunden ist; – eine Einrichtung zum Vorab-Aufladen der gemeinsamen Bitleitung auf eine vorbestimmte Spannung; – eine Schaltstufe (TN0, TN1, ..., TNm), die so ausgebildet ist, dass sie die Bitleitungen (BL) des Speicherzellenarrays (1, 51, 111) auf ein Verifizierauswählsignal (Φaev) hin mit der vorab-geladenen gemeinsamen Bitleitung (5, 55, 115) verbindet; – eine Einrichtung zum kollektiven Auswählen aller Wortleitungen des Speicherzellenarrays durch Betreiben der Zeilen-Decodierschaltung; und – eine Einrichtung, die dafür sorgt, dass der Leseverstärker erfasst, ob die vorab-geladene, gemeinsame Bitleitung (5, 55, 115) über einen nicht gelöschten Speicherzellentransistor geladen wurde.
Kollektives Verifizier-Verfahren zum kollektiven Verifizieren, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren (MT00, MT01, ..., MTnm) injiziert werden, um im Speicherzellenarray (1, 51, 111) des im Anspruch 1 beanspruchten Halbleiterspeichers aufrecht erhaltene Information zu löschen, mit den folgenden Schritten: – Vorab-Aufladen der gemeinsamen Wortleitung (5, 55, 115) mit der vorbestimmten Spannung durch die Vorabladeeinrichtung (9, 59, 117); – kollektives Verbinden der Bitleitungen (BL) des Speicherzellenarrays (1, 51, 111) mittels der Schaltstufe (TN0, TN1, ..., TNm) entsprechend dem Verifizier-Auswählsignal (Φaev) mit der vorab-geladenen gemeinsamen Bitleitung (5, 55, 115); – kollektives Auswählen aller Wortleitungen (WL0, ..., WLn) des Speicherzellenarrays (1, 51, 111) mittels der Zeilendecodierschaltung (32, 92); und – Erfassen, ob die vorab-geladene gemeinsame Bitleitung (5, 55, 115) über einen nicht gelöschten Speicherzellentransistor (MT) entladen wurde, auf Grundlage eines Erfassungssignals vom Leseverstärker (8, 58, 116).
Halbleiterspeicher mit: – einem Speicherzellenarray (31, 91) mit nichtflüchtigen Speicherzellen, in denen Steuergates und Drains einer Anzahl von Speicherzellentransistoren (MT00, MT01, ..., MTnm) mit jeweils einem potenzialfreien Gate mit Wortleitungen (WL0, ..., WLn) und Bitleitungen (BL0, BL1, ..., BLm), die in einer Matrixform angeordnet sind, verbunden sind; – einer Zeilen-Decodierschaltung (32, 92) zum Auswählen zwischen den Wortleitungen (WL0, ..., WLn) des Speicherzellenarrays (31, 91) entsprechend einem Zeilen-Adressensignal; – einer Spalten-Decodierschaltung (33, 93) zum Auswählen zwischen den Bitleitungen (WL0, ..., WLn) des Speicherzellenarrays (31, 91) entsprechend einem Spalten-Adressensignal, und mit einem Schaltelement (41, 101, 106) zum Verbinden der ausgewählten Bitleitung (BL) mit einer Datenleitung (36, 94); – einem Leseverstärker (38, 95) zum Ausgeben eines Erfassungssignals beim Erfassen, dass ein Spannung oder ein Strom, wie sie von der Datenleitung (36, 94) in den Leseverstärker eingegeben werden, einen Bezugswert überschritten hat; und – einer Einrichtung zum Ausführen einer kollektiven Lösch-Verifizier-Operation am Speicherzellenarray; – wobei jede der Speicherzellen so ausgebildet ist, dass im gelöschten Zustand kein Strom durch den Speicherzellentransistor fließt, wenn die Zelle zum Auslesen ausgewählt wird; und – wobei die Ausführungseinrichtung Folgendes aufweist: – eine Einrichtung zum Vorab-Aufladen der Datenleitung (36, 94) auf eine vorbestimmte Spannung; – eine Schaltstufe (42, 48; 103, 102, 107), die so ausgebildet ist, dass sie die Schaltelemente für alle Bitleitungen auf ein Verifizierauswählsignal (Φaev) unabhängig vom Spalten-Adressensignal einschaltet, um dadurch die Bitleitungen (BL) des Speicherzellenarrays (31, 91) kollektiv mit der vorab-geladenen Datenleitung (36, 94) zu verbinden; – eine Einrichtung zum kollektiven Auswählen aller Wortleitungen des Speicherzellenarrays durch Betreiben der Zeilen-Decodierschaltung; und – eine Einrichtung, die dafür sorgt, dass der Leseverstärker erfasst, ob die vorab-geladene Datenleitung über einen nicht gelöschten Speicherzellentransistor geladen wurde.
Kollektives Verifizier-Verfahren zum kollektiven Verifizieren, dass Elektronen in die potenzialfreien Gates aller Speicherzellentransistoren (MT00, MT01, ..., MTnm) injiziert werden, um im Speicherzellenarray (31, 91) des im Anspruch 1 beanspruchten Halbleiterspeichers aufrecht erhaltene Information zu löschen, mit den folgenden Schritten: – Vorab-Aufladen der gemeinsamen Datenleitung (36, 94) mit der vorbestimmten Spannung durch die Vorabladeeinrichtung (39, 96); – Einschalten der Schaltelemente (41, 101, 106) der Spalten-Decodierschaltung (33, 93) mittels der Schaltstufe (42, 48; 103, 102, 107) entsprechene dem Verifizier-Auswählsignal (Φaev) unabhängig vom Spalten-Adressensignal, um dadurch die Bitleitungen (BL) des Speicherzellenarrays (31, 91) kollektiv mit den vorab-geladenen Datenleitungen (36, 94) zu verbinden; – kollektives Auswählen aller Wortleitungen (WL0, ..., WLn) des Speicherzellenarrays (31, 91) mittels der Zeilendecodierschaltung (32, 92); und – Erfassen, ob die vorab-geladene Datenleitung (36, 94) über einen nicht gelöschten Speicherzellentransistor (MT) entladen wurde, auf Grundlage eines Erfassungssignals vom Leseverstärker (38, 95).