JPS58121195A - プリチヤ−ジ信号発生回路 - Google Patents
プリチヤ−ジ信号発生回路Info
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- JPS58121195A JPS58121195A JP57003787A JP378782A JPS58121195A JP S58121195 A JPS58121195 A JP S58121195A JP 57003787 A JP57003787 A JP 57003787A JP 378782 A JP378782 A JP 378782A JP S58121195 A JPS58121195 A JP S58121195A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプリチャージ信号の発生回路に関する。
第１図を参艶１７て従来のプリチャージ回路例を政明す
る。ここでプリチャージ信号発生回路１１と共に光電す
べき（ロ）路１２を合わせて示した。Ｐｌｌ、ＰｌＺは
Ｐチャネル・トランジスタ、Ｎ１１゜Ｎ１２はＮチャネ
ル・トランジスタ、Ｎ０ＩＩＵ光亀すべき節点、φ１は
第１の入力信号、φ２は第２の入力信号、φ３は出力信
号（プリチャージ信号）％ＶＣＣは電源である。プリチ
ャージ信号発生回路１１はトランジスタＰ２とＮ２より
取る０ＭＯ８のインバータ回踏で構成されている。
る。ここでプリチャージ信号発生回路１１と共に光電す
べき（ロ）路１２を合わせて示した。Ｐｌｌ、ＰｌＺは
Ｐチャネル・トランジスタ、Ｎ１１゜Ｎ１２はＮチャネ
ル・トランジスタ、Ｎ０ＩＩＵ光亀すべき節点、φ１は
第１の入力信号、φ２は第２の入力信号、φ３は出力信
号（プリチャージ信号）％ＶＣＣは電源である。プリチ
ャージ信号発生回路１１はトランジスタＰ２とＮ２より
取る０ＭＯ８のインバータ回踏で構成されている。
従来例の動作
第２図に示したタイミング図を用いて従来回路の動作に
ついて説明する。先ず第１の入力信号φ１がゝｌ“レベ
ルの時トランジスタＮ１２が（ＪＮして充電すべき節点
Ｎ０１１を１０″レベルにする。
ついて説明する。先ず第１の入力信号φ１がゝｌ“レベ
ルの時トランジスタＮ１２が（ＪＮして充電すべき節点
Ｎ０１１を１０″レベルにする。
その後第１の入力信号φ１かＯレベルになるとトランジ
スタＮ１２かＯＦＦし、次に、給２の入力信号φ２がゝ
ゝ１″レベルになると、プリチャージ信号φ３が１１“
レベル（ｖｃｃ ｉｋ位）から除々に電位降下し９０″
レベルになり、トランジスタＰ１２がＯＮして光ｔが開
始され充電すべき節点へ０１１を充電レベル即ち“１″
レベルにする。次に第２の入力信号φ鵞がゝゝ０″レベ
ルになるとプリチャージ信号φ３がゝゝ１ ／／レベル
になりトランジスタＰ１２か０）’Ｆｌ、続いて第１の
入力信号φ１がゝｌ“レベルになるとトランジスタＮ１
２によって光電すべき節点Ｎ０１１かゝ゛０″０″レベ
ル。
スタＮ１２かＯＦＦし、次に、給２の入力信号φ２がゝ
ゝ１″レベルになると、プリチャージ信号φ３が１１“
レベル（ｖｃｃ ｉｋ位）から除々に電位降下し９０″
レベルになり、トランジスタＰ１２がＯＮして光ｔが開
始され充電すべき節点へ０１１を充電レベル即ち“１″
レベルにする。次に第２の入力信号φ鵞がゝゝ０″レベ
ルになるとプリチャージ信号φ３がゝゝ１ ／／レベル
になりトランジスタＰ１２か０）’Ｆｌ、続いて第１の
入力信号φ１がゝｌ“レベルになるとトランジスタＮ１
２によって光電すべき節点Ｎ０１１かゝ゛０″０″レベ
ル。
従来例の欠点
前記従来回路には次に述べる欠点があった。即ち、第２
図に於て、プリチャージ信号φ３がゝゝ１″レベル７５
−ラゝゝ０“レベルになる時、九１、すべき節点Ｎ０Ｉ
Ｉが電位上昇するがこの時Ｎ０ＩＩの充〜、々ｆｉｃＩ
（ｃｌに大きなピーク値が生じる。一般的に回路に大き
なピーク値を持つ電流が流れるとそｎによって種々の有
害なノイズが発生し好ましくない。このピーク値を小さ
くするにはトランジスタＮｉｌのサイズを小さくしてプ
リチャージ信号φ３の電位降下の傾きを緩くするか、又
は充電用のトランジスタＰ１２のサイズを小さくする吟
の方法を採れば良い。しかし、これらの方法では充電す
べき節点Ｎ０１１の充電に必要な民間が長くなるという
欠点があった。
図に於て、プリチャージ信号φ３がゝゝ１″レベル７５
−ラゝゝ０“レベルになる時、九１、すべき節点Ｎ０Ｉ
Ｉが電位上昇するがこの時Ｎ０ＩＩの充〜、々ｆｉｃＩ
（ｃｌに大きなピーク値が生じる。一般的に回路に大き
なピーク値を持つ電流が流れるとそｎによって種々の有
害なノイズが発生し好ましくない。このピーク値を小さ
くするにはトランジスタＮｉｌのサイズを小さくしてプ
リチャージ信号φ３の電位降下の傾きを緩くするか、又
は充電用のトランジスタＰ１２のサイズを小さくする吟
の方法を採れば良い。しかし、これらの方法では充電す
べき節点Ｎ０１１の充電に必要な民間が長くなるという
欠点があった。
発明の目的
従って本発明の目的は充電時間を延はさすに光ζ々流の
ピーク値を小さくするプリチャージ信号発生回路を提供
することにある。
ピーク値を小さくするプリチャージ信号発生回路を提供
することにある。
禍 成
即ち、本発明による）′リチャージ信号発生回路はプリ
チャージ信号のＡＣ亀圧波彫に於て、立ち上り時又は立
ち下り時に第１の電源電位と第２の電源電位の中間電位
で一時的に波形の傾きで椴和することを特徴とする。
チャージ信号のＡＣ亀圧波彫に於て、立ち上り時又は立
ち下り時に第１の電源電位と第２の電源電位の中間電位
で一時的に波形の傾きで椴和することを特徴とする。
本発明においては上記プリチャージ信号発生（ロ）路は
、第１Ｃ／）Ｐチャネル・トランジスタのソースを第１
の′電源にドレインを出力にケートを入力信号に接続し
、第１のへチャネル・トランジスタのドレインを前記出
力にソースを第１の節点にゲートを前記入力信号に接続
し、第２のＮチャネル・トランジスタのドレインを前記
第１の節点にソースを第２の′ＦＭ、源にケートを第２
の節点に接続し、第３のＮチャネル・トランジスタのド
レインを前記出力にソースを第３の節点にケートを前ｂ
ピ入力信号に接続し、第４のＮチャネル・トランジスタ
のドレインを前記第３の節点にソースを前記第２の電源
にゲートを第４の節点に接続し、第１のｆィレイ回路の
人力を前記入力へ号に出力を前記第４の節点に接続し、
２人力のＮＡＮＤ回路の第１の人力をｎ１ｊ記第４の節
点に、第２の入力を第６の節点に出力をＡｉｌ記第２の
節点に接続し、第２のティレイｌ！ｌ！ｉ路の入力を前
記第４の節点に出力を第５の節点にに絖し、第１のイン
ドータ（９）路の入力を前記第５の節点に出力を前記第
６の節点に接続して構成することかできる。あるいは、
上記プリチャージ信号発生回路は第１１のＰチャネル・
トランジスタのドレインを第１１の節点にソースを第１
のｉｌｌ源にゲートを入力信号に接続し、第１２のＰチ
ャネル・トランジスタのドレインを出力にソースを前記
第１１の節点にゲートを第１２の節点に接続し、第１１
ＯＮチヤネル・トランジスタのドレインを前記出力にソ
ースを第２の電源にゲートを前−ピ人力個号に接続し、
第１３のＰチャネル・トランジスタのドレインを第１３
の節点にソースを罰６ピ第１のｔ源にゲートを前記入力
信号に接続し２、第１４のＰチャネル・トランジスタの
ドレインを前記出力にソースを前記第１３の節点にケー
トを第１４の節点に接続シフ、第１１のディト１回路の
入力をｔＡ＋＋記入カイぎ号に出力を創口に第１４の節
点に接続し、第１２のティレイ回路の入力をＡｌｌ記第
１４の節点に出力を第１５の節点に接続し、第１１のイ
ンバータ回路の入力を前記第１５の節点に出力を第１６
の節点に＆紛し、２人力のへＯＲ回路の第１の入力を＝
＋１記第１４の節点に第２の入力をＰｉ′ｉ＋配第１６
の節点に出力をＭｉＪ記第１２の節点に接続して構成す
ることもできる。
、第１Ｃ／）Ｐチャネル・トランジスタのソースを第１
の′電源にドレインを出力にケートを入力信号に接続し
、第１のへチャネル・トランジスタのドレインを前記出
力にソースを第１の節点にゲートを前記入力信号に接続
し、第２のＮチャネル・トランジスタのドレインを前記
第１の節点にソースを第２の′ＦＭ、源にケートを第２
の節点に接続し、第３のＮチャネル・トランジスタのド
レインを前記出力にソースを第３の節点にケートを前ｂ
ピ入力信号に接続し、第４のＮチャネル・トランジスタ
のドレインを前記第３の節点にソースを前記第２の電源
にゲートを第４の節点に接続し、第１のｆィレイ回路の
人力を前記入力へ号に出力を前記第４の節点に接続し、
２人力のＮＡＮＤ回路の第１の人力をｎ１ｊ記第４の節
点に、第２の入力を第６の節点に出力をＡｉｌ記第２の
節点に接続し、第２のティレイｌ！ｌ！ｉ路の入力を前
記第４の節点に出力を第５の節点にに絖し、第１のイン
ドータ（９）路の入力を前記第５の節点に出力を前記第
６の節点に接続して構成することかできる。あるいは、
上記プリチャージ信号発生回路は第１１のＰチャネル・
トランジスタのドレインを第１１の節点にソースを第１
のｉｌｌ源にゲートを入力信号に接続し、第１２のＰチ
ャネル・トランジスタのドレインを出力にソースを前記
第１１の節点にゲートを第１２の節点に接続し、第１１
ＯＮチヤネル・トランジスタのドレインを前記出力にソ
ースを第２の電源にゲートを前−ピ人力個号に接続し、
第１３のＰチャネル・トランジスタのドレインを第１３
の節点にソースを罰６ピ第１のｔ源にゲートを前記入力
信号に接続し２、第１４のＰチャネル・トランジスタの
ドレインを前記出力にソースを前記第１３の節点にケー
トを第１４の節点に接続シフ、第１１のディト１回路の
入力をｔＡ＋＋記入カイぎ号に出力を創口に第１４の節
点に接続し、第１２のティレイ回路の入力をＡｌｌ記第
１４の節点に出力を第１５の節点に接続し、第１１のイ
ンバータ回路の入力を前記第１５の節点に出力を第１６
の節点に＆紛し、２人力のへＯＲ回路の第１の入力を＝
＋１記第１４の節点に第２の入力をＰｉ′ｉ＋配第１６
の節点に出力をＭｉＪ記第１２の節点に接続して構成す
ることもできる。
次に本発明による第１の実施例について図をハＪいて訪
１明する。
１明する。
第３図に本実施例の回路図を充電すべき回路３５と共に
合わせて示す。Ｐ３１．Ｐ３２ＵＰチャネル・トランジ
スタ、Ｎ３１〜Ｎ３５はＮチャネル・トランジスタＮｏ
３１〜Ｎ０３６は節点、ＮＯ３７は充電すべき節点、３
１．３２はティレイ回路、３３はインバータ回路、３４
はＮＡＮＤ回路、φｌは第１の入力信号、φ２は第２の
入力信号、φ４は出力信号（プリチャージ信号）％ＶＣ
Ｃは電源である。
合わせて示す。Ｐ３１．Ｐ３２ＵＰチャネル・トランジ
スタ、Ｎ３１〜Ｎ３５はＮチャネル・トランジスタＮｏ
３１〜Ｎ０３６は節点、ＮＯ３７は充電すべき節点、３
１．３２はティレイ回路、３３はインバータ回路、３４
はＮＡＮＤ回路、φｌは第１の入力信号、φ２は第２の
入力信号、φ４は出力信号（プリチャージ信号）％ＶＣ
Ｃは電源である。
次に第４図に示したタイミング図を用いて本夾扼例の動
作について祝明する。第１の入カ信号φ蓋かゝゝ１“レ
ベルの時トランジスタＮ３５がＯＮして光電すべき節点
Ｎ０３７會ゝ′０“レベルにする。
作について祝明する。第１の入カ信号φ蓋かゝゝ１“レ
ベルの時トランジスタＮ３５がＯＮして光電すべき節点
Ｎ０３７會ゝ′０“レベルにする。
次に第１の入力信号φｌがゝゝ０“レベルになってトラ
ンジスタＮ３５がＯＦＦする。次に第２の入力信号φ２
がゝＸＯ“レベルがらゝゝ１“レベルになるとトランジ
スタＰ３１がＯ）’ Ｆ ｌ、、トランジスタＮ３１
、Ｎ３３かＯＮしてプリチャージ信号φ４か＼＼１〃レ
ベル（ＶＣＣｔ位）からトランジスタＮ３１ 、Ｎ３３
の各々のＯＮ抵抗で決まるｍ３１でホす傾きで電位降下
する。これによってトランジスタＰ３２がＯＮＩ、、光
電すべき節点ＮＯ３７の充電を開始する。そしてプリチ
ャージ信号φ４の電位降下と共にトランジスタＰ３２の
コンダクタンスか上昇し、充電すべき節点ＮＯ３７の充
電々流Ｉｃｃ３が除々に太きくなる。一方、第２の入力
信号φ１かゝゝｌ“レベルになると、ティレイ回Ｗ６３
１を通して節点へ０：う４がゝゝ１“レベルになりトラ
ンジスタＮ３４がＯＮする。又、ＮＡＮＤ回範３回合３
４て節点ＮＵ３２がゝゝ０″レベルとなりトランジスタ
Ｎ３２がＯＦＦする。（トランジスタへ３２か０１′Ｆ
する時刻をｔａｔで示してあＺ）坊」ち、時刻ｔｓｉに
於てプリチャージ信号φ４の電位降下のバスがトランジ
スタＮ３１ 、Ｎ３２かラトンンジスタＮ３３ 、Ｎ３
４にスイッチする。Ｎ３１゜Ｎ３２のトランジスタ・サ
イズに対しトランジスタＮ３３ 、Ｎ３４のそれを小さ
く（例えＶｉ’１１５）しておくことによりフリチャー
ジ信号φ４１クトランジスタＮ３３．Ｎ３４の各々の（
ＪＮ％抗で次まるｍ３２で示す緩い傾きになる。このた
めトランジスタＰ３２のコンタクタンスの上昇も緩くな
り充電々流ＩＣＣ５ははは一走になる。続いてティレイ
回路３２を通して節点へ０３５かゝゝ１″レベルになり
、インバータ回路３３を通して節点ＮＯ３６がゝゝ０“
レベルになり、ＮＡＮＤ回路３４を通し。
ンジスタＮ３５がＯＦＦする。次に第２の入力信号φ２
がゝＸＯ“レベルがらゝゝ１“レベルになるとトランジ
スタＰ３１がＯ）’ Ｆ ｌ、、トランジスタＮ３１
、Ｎ３３かＯＮしてプリチャージ信号φ４か＼＼１〃レ
ベル（ＶＣＣｔ位）からトランジスタＮ３１ 、Ｎ３３
の各々のＯＮ抵抗で決まるｍ３１でホす傾きで電位降下
する。これによってトランジスタＰ３２がＯＮＩ、、光
電すべき節点ＮＯ３７の充電を開始する。そしてプリチ
ャージ信号φ４の電位降下と共にトランジスタＰ３２の
コンダクタンスか上昇し、充電すべき節点ＮＯ３７の充
電々流Ｉｃｃ３が除々に太きくなる。一方、第２の入力
信号φ１かゝゝｌ“レベルになると、ティレイ回Ｗ６３
１を通して節点へ０：う４がゝゝ１“レベルになりトラ
ンジスタＮ３４がＯＮする。又、ＮＡＮＤ回範３回合３
４て節点ＮＵ３２がゝゝ０″レベルとなりトランジスタ
Ｎ３２がＯＦＦする。（トランジスタへ３２か０１′Ｆ
する時刻をｔａｔで示してあＺ）坊」ち、時刻ｔｓｉに
於てプリチャージ信号φ４の電位降下のバスがトランジ
スタＮ３１ 、Ｎ３２かラトンンジスタＮ３３ 、Ｎ３
４にスイッチする。Ｎ３１゜Ｎ３２のトランジスタ・サ
イズに対しトランジスタＮ３３ 、Ｎ３４のそれを小さ
く（例えＶｉ’１１５）しておくことによりフリチャー
ジ信号φ４１クトランジスタＮ３３．Ｎ３４の各々の（
ＪＮ％抗で次まるｍ３２で示す緩い傾きになる。このた
めトランジスタＰ３２のコンタクタンスの上昇も緩くな
り充電々流ＩＣＣ５ははは一走になる。続いてティレイ
回路３２を通して節点へ０３５かゝゝ１″レベルになり
、インバータ回路３３を通して節点ＮＯ３６がゝゝ０“
レベルになり、ＮＡＮＤ回路３４を通し。
て節点Ｎ０３２が爵びゝゝｌ“レベルとなりトランジス
タＮ３２がＯＮする。（トランジスタＮ３２かＯＮする
時刻を１３ｚで示しである１、）これによって書ひ７リ
チヤ一ジ狛号φ４の１位降下がｍ３３−Ｃ７ｒ；す急な
傾きとなり０■に向う。このだめトランジスタＰ３２の
コンダクタンスが再び急な上昇をするが第４図の時刻ｔ
ｓｚでは光電すべき節点へ０３７の電位が既にＶＣＣ％
、、位迄接近しており（例えげ■Ｌｃ電位の８０チ以上
）充電々流工。。３の値は減少を始める。次に第２の入
力信号φ２が０“レベルになるとトランジスタＰ３１が
ＯＮし、トランジスタＮ３１．Ｎ３３がＯＦＦしてプリ
チャージ信号φ４がゝゝ１“レベルになりトランジスタ
Ｐ３２はＯＦ Ｆする。続いて第１の入力信号がゝゝｌ
“レベルとなり光電すべき節点Ｎ０３７を１０″レベル
にする。
タＮ３２がＯＮする。（トランジスタＮ３２かＯＮする
時刻を１３ｚで示しである１、）これによって書ひ７リ
チヤ一ジ狛号φ４の１位降下がｍ３３−Ｃ７ｒ；す急な
傾きとなり０■に向う。このだめトランジスタＰ３２の
コンダクタンスが再び急な上昇をするが第４図の時刻ｔ
ｓｚでは光電すべき節点へ０３７の電位が既にＶＣＣ％
、、位迄接近しており（例えげ■Ｌｃ電位の８０チ以上
）充電々流工。。３の値は減少を始める。次に第２の入
力信号φ２が０“レベルになるとトランジスタＰ３１が
ＯＮし、トランジスタＮ３１．Ｎ３３がＯＦＦしてプリ
チャージ信号φ４がゝゝ１“レベルになりトランジスタ
Ｐ３２はＯＦ Ｆする。続いて第１の入力信号がゝゝｌ
“レベルとなり光電すべき節点Ｎ０３７を１０″レベル
にする。
以上、図を用いて本案旅例の動作説明を行った。
次に本発明の応用例を示す。即ち前記プリチャージ信号
φ４をメモリ回路のディジット線のプリチャージ信号と
して使用した場合について図を用いて敗明する。
φ４をメモリ回路のディジット線のプリチャージ信号と
して使用した場合について図を用いて敗明する。
第５図が本応用例を示すメモリ回路の部分回路図である
。Ｐ５１〜Ｐ５３はＰチャネル・トランジスタ、ＷＬは
ワード線、ＤＬ、ＤＬは互いに逆相となるティジット籾
、Ｃｅ Ｉ Ｉ Ｉｄメメモノー・セ乞φ４は削す己第
３図のプリチャージ信号、■は電源である。
。Ｐ５１〜Ｐ５３はＰチャネル・トランジスタ、ＷＬは
ワード線、ＤＬ、ＤＬは互いに逆相となるティジット籾
、Ｃｅ Ｉ Ｉ Ｉｄメメモノー・セ乞φ４は削す己第
３図のプリチャージ信号、■は電源である。
応用例の動作説明
次に第６図のタイミング図を用いて第５図の動作につい
て説明する。トランジスタＰ５１〜Ｐ５３の閾仙亀圧を
ｖＴＰとする。読み出し又は曹き込み動作時はプリチャ
ージ信号φ４は゛１″レベルにあり、トランジスタＰ５
１〜Ｐ５３はＯＦ Ｆ状態にある。又、上記動作完了時
点ではティジット線の１つ（ＤＬ）はゝゝ０“レベルに
ある。次にノリチャージ状態に遷移すると、プリチャー
ジ信号φ４が電位降下を開始し、ＶＣＣｌｖ’ｒｐ ｌ
以下の電位になるとトランジスタＰ５１〜Ｐ５３かＯＮ
Ｌ、これによりディジット＃ＤＬが光電を開始する。
て説明する。トランジスタＰ５１〜Ｐ５３の閾仙亀圧を
ｖＴＰとする。読み出し又は曹き込み動作時はプリチャ
ージ信号φ４は゛１″レベルにあり、トランジスタＰ５
１〜Ｐ５３はＯＦ Ｆ状態にある。又、上記動作完了時
点ではティジット線の１つ（ＤＬ）はゝゝ０“レベルに
ある。次にノリチャージ状態に遷移すると、プリチャー
ジ信号φ４が電位降下を開始し、ＶＣＣｌｖ’ｒｐ ｌ
以下の電位になるとトランジスタＰ５１〜Ｐ５３かＯＮ
Ｌ、これによりディジット＃ＤＬが光電を開始する。
そしてプリチャージ信号φ４の電位降下と共にトランジ
スタＰ５１〜Ｐ５３のコンタクタンスが大きくなりディ
ジット＆ＤＬの光電々流Ｉ。。５の飴が除々に大きくな
る。次に１リチヤ一ジ侶号φ４の傾きが緩くなるとトラ
ンジスタＰ５１−Ｐ５３のコンダクタンスの上昇が緩く
なり充電々流ＩＣＣ５はほぼ一定になる。ディジッ）＃
ＤＬの電位がＶＣＣｖＬ位の８０〜９０％程度に上昇す
るのを待った後、朽びプリチャージ信号φ４の傾きか急
になるとトランジスタＰ５１〜Ｐ５３のコンダクタンス
か上昇を開始しティジット線Ｄ ＬはＶＣＣｘ位に向う
が、光電々流は微少しでいく。一般的に、メモリ回路に
於てはディジット線の充電々流にみられる大きなピーク
電流はメモリ回路の設計上又はこれを用いてシステムを
設計する際にも問題となる１１’な点の１つである。即
ち、メモリ回路のティジｙトにの谷ｒｉは１本のみでは
小さい値（例えｔｊ’、 ｌ ｐ Ｆ ）であるがメモ
リ容量が大規模化するに従ってティジット線の本数が増
加し全ティジット線の酩谷髪和は大きな値となる。例え
ｉｉ：１６にビットのメモリ回路に於てはディジット線
の数は１２８本になる場合があり、これを充電する際に
発生するピーク電流値は従来１５０ｍＡにも達していた
。
スタＰ５１〜Ｐ５３のコンタクタンスが大きくなりディ
ジット＆ＤＬの光電々流Ｉ。。５の飴が除々に大きくな
る。次に１リチヤ一ジ侶号φ４の傾きが緩くなるとトラ
ンジスタＰ５１−Ｐ５３のコンダクタンスの上昇が緩く
なり充電々流ＩＣＣ５はほぼ一定になる。ディジッ）＃
ＤＬの電位がＶＣＣｖＬ位の８０〜９０％程度に上昇す
るのを待った後、朽びプリチャージ信号φ４の傾きか急
になるとトランジスタＰ５１〜Ｐ５３のコンダクタンス
か上昇を開始しティジット線Ｄ ＬはＶＣＣｘ位に向う
が、光電々流は微少しでいく。一般的に、メモリ回路に
於てはディジット線の充電々流にみられる大きなピーク
電流はメモリ回路の設計上又はこれを用いてシステムを
設計する際にも問題となる１１’な点の１つである。即
ち、メモリ回路のティジｙトにの谷ｒｉは１本のみでは
小さい値（例えｔｊ’、 ｌ ｐ Ｆ ）であるがメモ
リ容量が大規模化するに従ってティジット線の本数が増
加し全ティジット線の酩谷髪和は大きな値となる。例え
ｉｉ：１６にビットのメモリ回路に於てはディジット線
の数は１２８本になる場合があり、これを充電する際に
発生するピーク電流値は従来１５０ｍＡにも達していた
。
近年進歩の誉しい高速・大容麹のメモリ回路に於又は、
短かい時…」内に多くのディジット線を充電しなければ
ならす従って、本適用例で断明したように、本発明か非
常に大きな効果をもたらすことは明らかである。
短かい時…」内に多くのディジット線を充電しなければ
ならす従って、本適用例で断明したように、本発明か非
常に大きな効果をもたらすことは明らかである。
次に本発明による第２の実施？１について説明する。
第７図は本失施？Ｉを汀くす回路図でるる、、 ）’
７１〜Ｐ７１ｊ−Ｐチャネル・トランジスタ、Ｎ７１〜
Ｎ７９はＮチャネル・トランジスタ、Ｃ７１，０７２は
付加客童、Ｎ０７１〜Ｎ０７７は節点、ψ鵞は入力信号
、φ４は出力信号（プリチャージ信′″５）、ＶＣＣは
電源である。図から明らかなように本大施例は前ｂピ第
１の実施例に於て論理ブロックをＣＲＪＯ８禍成のトラ
ンジスタで置き換えたものである。
７１〜Ｐ７１ｊ−Ｐチャネル・トランジスタ、Ｎ７１〜
Ｎ７９はＮチャネル・トランジスタ、Ｃ７１，０７２は
付加客童、Ｎ０７１〜Ｎ０７７は節点、ψ鵞は入力信号
、φ４は出力信号（プリチャージ信′″５）、ＶＣＣは
電源である。図から明らかなように本大施例は前ｂピ第
１の実施例に於て論理ブロックをＣＲＪＯ８禍成のトラ
ンジスタで置き換えたものである。
従って、動作については前記第１の実施例の場合と同様
であるのでここでは第３図と第７図のえ１応について駅
、明するにとどめる。トランジスタＰ７２゜Ｎ７５ 、
Ｐ７３ 、Ｎ７６、付加谷ｊａｔｃ７１はｃｂＩＯ８の
ディレィ回路７１を構成し第３図のナイレイ回路３１に
、トランジスタＰ７６ 、Ｎ７９付加容ｉｉｃ ７２は
ＣＭＯＳのディレィ回路とインバ−夕回路を兼ねた回路
７３を構成し、第３図のディレィ回路３２とインバータ
回路３３に、トランジスタＰ７４ 、Ｐ７５ 、Ｎ７７
、Ｎ７８はＣＭＯ８のＮＡＮＬ１回路７２を栴成し、
第３図のＮＡＮＤｕ路３４に、トランジスタＰ７１は第
３図のトランジスタＰ３１に、トランジスタＮ７１はト
ランジスタＮ３１に、トランジスタＮ７２はトランジス
タＮ３２に、トランジスタＮ７３はトランジスタＮ３３
に、トランジスタＮ７４はトランジスタＮ３４に各々対
応する。
であるのでここでは第３図と第７図のえ１応について駅
、明するにとどめる。トランジスタＰ７２゜Ｎ７５ 、
Ｐ７３ 、Ｎ７６、付加谷ｊａｔｃ７１はｃｂＩＯ８の
ディレィ回路７１を構成し第３図のナイレイ回路３１に
、トランジスタＰ７６ 、Ｎ７９付加容ｉｉｃ ７２は
ＣＭＯＳのディレィ回路とインバ−夕回路を兼ねた回路
７３を構成し、第３図のディレィ回路３２とインバータ
回路３３に、トランジスタＰ７４ 、Ｐ７５ 、Ｎ７７
、Ｎ７８はＣＭＯ８のＮＡＮＬ１回路７２を栴成し、
第３図のＮＡＮＤｕ路３４に、トランジスタＰ７１は第
３図のトランジスタＰ３１に、トランジスタＮ７１はト
ランジスタＮ３１に、トランジスタＮ７２はトランジス
タＮ３２に、トランジスタＮ７３はトランジスタＮ３３
に、トランジスタＮ７４はトランジスタＮ３４に各々対
応する。
次に本発明による第３の実に物（について図を用いて訪
明する。第８図に本来艶例の回路図を充電すべ＠回路８
５と共に合゛わせて示す。Ｐ８１〜Ｐ８４はＰチャネル
・トランジスタ、Ｎ８１〜Ｎ８３ＶｉＮチヤネル・トラ
ンジスタ、Ｎ０８１〜Ｎ０８６は節点、Ｎ０８７は充電
すべき節点、８１．８２ｒＡディレィ回路、８３はイン
バータ回路、８４はＮＯＲ回路、φ１は第１の人力信号
、φ６は第２の入力信号、φ６は出力信号（プリチャー
ジ信号）、ＶＣｏＦｉ電源である。次にに４９図に示し
たタイミンク図を用いて第３図の実施例の動作について
説明する。第１の入力信号φ！かゝゝ１″し・ベノ（の
時トランジスタＮ８３がＯＮＬ光電すべき節点へ０８７
をゝゝ０“レベルとする。次にｔ４１の人力信号φｌか
ゝゝ０″レベルになりトランジスタＮ８３がＯＦ Ｆす
る。次に第２の人力信号φ５かゝゝ１″レベルからゝゝ
０“レベルになるとトランジスタＮ８１がＯＦＦし、ト
ランジスタＰ８１ 、Ｐ８３かＯＮしてプリチャージ信
号φ６かゝゝ０″レベルからトランジスタＰ８１ 、Ｐ
８２の各々のＯＮ＆抗で決まるｎ］８１で示す傾きで電
位上昇する。こ！ＬによってトランジスタＮ８２か（Ｊ
ＮＬ光亀光電き節点Ｎ０８７が充電を開始し、トランジ
スタＮ８２のコンダクタンスか大きくなるため光電すべ
き節点ＮＯ８７の光電々ηＣＩＣＣ８が除々に大きくな
る。
明する。第８図に本来艶例の回路図を充電すべ＠回路８
５と共に合゛わせて示す。Ｐ８１〜Ｐ８４はＰチャネル
・トランジスタ、Ｎ８１〜Ｎ８３ＶｉＮチヤネル・トラ
ンジスタ、Ｎ０８１〜Ｎ０８６は節点、Ｎ０８７は充電
すべき節点、８１．８２ｒＡディレィ回路、８３はイン
バータ回路、８４はＮＯＲ回路、φ１は第１の人力信号
、φ６は第２の入力信号、φ６は出力信号（プリチャー
ジ信号）、ＶＣｏＦｉ電源である。次にに４９図に示し
たタイミンク図を用いて第３図の実施例の動作について
説明する。第１の入力信号φ！かゝゝ１″し・ベノ（の
時トランジスタＮ８３がＯＮＬ光電すべき節点へ０８７
をゝゝ０“レベルとする。次にｔ４１の人力信号φｌか
ゝゝ０″レベルになりトランジスタＮ８３がＯＦ Ｆす
る。次に第２の人力信号φ５かゝゝ１″レベルからゝゝ
０“レベルになるとトランジスタＮ８１がＯＦＦし、ト
ランジスタＰ８１ 、Ｐ８３かＯＮしてプリチャージ信
号φ６かゝゝ０″レベルからトランジスタＰ８１ 、Ｐ
８２の各々のＯＮ＆抗で決まるｎ］８１で示す傾きで電
位上昇する。こ！ＬによってトランジスタＮ８２か（Ｊ
ＮＬ光亀光電き節点Ｎ０８７が充電を開始し、トランジ
スタＮ８２のコンダクタンスか大きくなるため光電すべ
き節点ＮＯ８７の光電々ηＣＩＣＣ８が除々に大きくな
る。
一方、第１の人力信号φＳがゝゝ０”レベルとなるとデ
ィレィ回路８１を通して節点へ０８４をゝゝ０”レベル
にし、トランジスタＰ８４がＯＮ［、ＮＯＲ回路８４を
通して節点Ｎ０８２が１１／レベルになりトランジスタ
Ｐ８２かＯＦ Ｆする。（トランジスタＰ８２がＯＦ
Ｆする時刻をｔｉｔで示しである。）即ち、時Ｎ１５ｔ
に於て、プリチャージ信号φ６の電位上昇のバスかトラ
ンジスタＰ８１．Ｐ８２からトランジスタＰ８３ 、Ｐ
８４にスイッチする。
ィレィ回路８１を通して節点へ０８４をゝゝ０”レベル
にし、トランジスタＰ８４がＯＮ［、ＮＯＲ回路８４を
通して節点Ｎ０８２が１１／レベルになりトランジスタ
Ｐ８２かＯＦ Ｆする。（トランジスタＰ８２がＯＦ
Ｆする時刻をｔｉｔで示しである。）即ち、時Ｎ１５ｔ
に於て、プリチャージ信号φ６の電位上昇のバスかトラ
ンジスタＰ８１．Ｐ８２からトランジスタＰ８３ 、Ｐ
８４にスイッチする。
Ｐ８１．Ｐ８２のトランジスタ・サイズに対しトランジ
スタＰ８３ 、Ｐ８４のそれを小さく（例えばｌ１５）
しておくことによりフリチャージ信号φ６はトランジス
タＰ８３．Ｐ８４の各々のＯＮ抵抗で決まるｍ８２で示
す緩い傾きになる。このためトランジスタＮ８２のコン
ダクタンスの上昇も緩くなり工 ８はほぼ一定になる。
スタＰ８３ 、Ｐ８４のそれを小さく（例えばｌ１５）
しておくことによりフリチャージ信号φ６はトランジス
タＰ８３．Ｐ８４の各々のＯＮ抵抗で決まるｍ８２で示
す緩い傾きになる。このためトランジスタＮ８２のコン
ダクタンスの上昇も緩くなり工 ８はほぼ一定になる。
続いて、ディレィ回路８２７に通して節点Ｎ０８５がゝ
ゝ０“レベルに、インバータ回路８３を通して節点Ｎ０
８６がゝゝｌ“レベルになり、ＮＯＲ回路８４を通じて
節点ＮＯ８２が再ひゝゝ０“レベルとなりトランジスタ
Ｐ８２かＯＮする。（トランジスタＰ８２が０へする時
刻ｆ１ｓｔで示しである。）これによって再びプリチャ
ージ信号φ６はｍ８３で示す急な傾きになりＶ。ｃ％位
に向う。このためトランジスタＮ８２のコンダクタンス
が再び急な上昇をするが第９図に示す時刻ｔ８２では九
１、すべき節点ＮＯ＋３７の電位か最終到達電位に接近
しており（例えはトランジスタＮ８２の閾に電圧を０．
８ｖとするとｖｃｃ−ｏ、 ｓ ｖの８０％以上の電位
）光電々ｋｌＣＣ８の値は減少しながら光電すべき節点
Ｎ０８７の電位け＊薪釧違を位に達する。次に、第２の
人力信号φ５がゝゝ１“レベルになるとトランジスタＰ
Ｂ１．Ｐ８３がＯＦ Ｆ Ｌ、トランジスタＮ８１がＯ
ＮＬでフリチャージ信号φ６は加″レベルになる。続い
て、第５の人力信号φ５がゝゝｌ １７レベルになり充
電すべき節点Ｎ０８７はゝゝ０“レベルになる。
ゝ０“レベルに、インバータ回路８３を通して節点Ｎ０
８６がゝゝｌ“レベルになり、ＮＯＲ回路８４を通じて
節点ＮＯ８２が再ひゝゝ０“レベルとなりトランジスタ
Ｐ８２かＯＮする。（トランジスタＰ８２が０へする時
刻ｆ１ｓｔで示しである。）これによって再びプリチャ
ージ信号φ６はｍ８３で示す急な傾きになりＶ。ｃ％位
に向う。このためトランジスタＮ８２のコンダクタンス
が再び急な上昇をするが第９図に示す時刻ｔ８２では九
１、すべき節点ＮＯ＋３７の電位か最終到達電位に接近
しており（例えはトランジスタＮ８２の閾に電圧を０．
８ｖとするとｖｃｃ−ｏ、 ｓ ｖの８０％以上の電位
）光電々ｋｌＣＣ８の値は減少しながら光電すべき節点
Ｎ０８７の電位け＊薪釧違を位に達する。次に、第２の
人力信号φ５がゝゝ１“レベルになるとトランジスタＰ
Ｂ１．Ｐ８３がＯＦ Ｆ Ｌ、トランジスタＮ８１がＯ
ＮＬでフリチャージ信号φ６は加″レベルになる。続い
て、第５の人力信号φ５がゝゝｌ １７レベルになり充
電すべき節点Ｎ０８７はゝゝ０“レベルになる。
以上、図面を用いて第３の実施例の４・作れ明を行った
０ 以上、３つの実施例と１つの応用例を示し、たか次に本
発明による改良点を１ｉ５２明する。第１０図に従来例
と本発明に於るフリチャージ信号と光１々流の各々の波
形を示す。本図に於て、φ３は伺来例による、φ４に本
発明による各プリチャージ信号、■。ｃｌは従来例によ
るｓ”ｃｃ３は本発明による光電すべき節点の充電々流
の各波形を示す。従来例のプリチャージ信号φ３の如く
電位降下すると第１図に示すトランジスタＰ１２のコン
タクタンスか急激に大きくなり充電すべき節点Ｎ０ＩＩ
の光電々流ＩＣＣｌに大きなピーク値を生じる。しかし
、本発明によるプリチャージ信号φ４の如く電位降下の
傾き全中間電位で一時的に緩めると第３図にか１トラン
ジスタＰ３２のコンダクタンスの上昇か綴くなり光電す
べき節点Ｎ０３７の充電々流ＩＣＣ３が台形化され、充
電々流ＩＣＣＩの鋭角の二等辺三角形に似た波形に比べ
充電時間を姑はさす即ち、第１Ｏ図に示すように電流波
形と時間軸とで出来る図形の面＆（総充電々荷蓋に相当
する）を同一に保ったままピーク値を小さく（例えは従
来例の６０％）できる。一般に個別部品か実開、された
ツーリント板等に於てその部品の創作時のピーク電流か
大きいと有害なノイズの発生源となることからピーク電
流の減少ね非常に有効である。
０ 以上、３つの実施例と１つの応用例を示し、たか次に本
発明による改良点を１ｉ５２明する。第１０図に従来例
と本発明に於るフリチャージ信号と光１々流の各々の波
形を示す。本図に於て、φ３は伺来例による、φ４に本
発明による各プリチャージ信号、■。ｃｌは従来例によ
るｓ”ｃｃ３は本発明による光電すべき節点の充電々流
の各波形を示す。従来例のプリチャージ信号φ３の如く
電位降下すると第１図に示すトランジスタＰ１２のコン
タクタンスか急激に大きくなり充電すべき節点Ｎ０ＩＩ
の光電々流ＩＣＣｌに大きなピーク値を生じる。しかし
、本発明によるプリチャージ信号φ４の如く電位降下の
傾き全中間電位で一時的に緩めると第３図にか１トラン
ジスタＰ３２のコンダクタンスの上昇か綴くなり光電す
べき節点Ｎ０３７の充電々流ＩＣＣ３が台形化され、充
電々流ＩＣＣＩの鋭角の二等辺三角形に似た波形に比べ
充電時間を姑はさす即ち、第１Ｏ図に示すように電流波
形と時間軸とで出来る図形の面＆（総充電々荷蓋に相当
する）を同一に保ったままピーク値を小さく（例えは従
来例の６０％）できる。一般に個別部品か実開、された
ツーリント板等に於てその部品の創作時のピーク電流か
大きいと有害なノイズの発生源となることからピーク電
流の減少ね非常に有効である。
なお、本発明は以上示した実施例に限られるもので＆Ｊ
なく、本発明の主旨を満たす範囲の細々のａ成が可能で
あることは明らかである。
なく、本発明の主旨を満たす範囲の細々のａ成が可能で
あることは明らかである。
第１、図は従来例の回路図、第２図は第１図のタイミン
グ図、第３図は本発明の第１の実す例の回路図、第４図
は第３図のタイミング図、第５図は本発明の応用例の（
ロ）略図、第６図は第５図のタイミング図、第７図は本
発明の第２の実施例の回路図、第８図は本発明の第３の
実施例の回路図、第９図は第８図のタイミング図、第１
０図１従来例と本発明との比較を示すタイミング図であ
る。 尚、図中、ＰＩ １ 、ＰＩ２ 、Ｐ３１ 、Ｐ３２
。 Ｐ５１〜Ｐ５３ 、Ｐ７１〜Ｐ７６、Ｐ８１〜Ｐ８４−
＝−Ｐチャネル・トランジスタ、Ｎｉｌ、Ｎ１２゜Ｎ３
１〜Ｎ３５．Ｎ７１〜Ｎ７９．Ｎ８１〜Ｎ８３・・・・
・・Ｎチャネル・トランジスタ、ＮＯ３１−Ｎ。 ３６、Ｎ０７１〜Ｎ０７７ 、ＮＵ３１−Ｎ０８６・・
・・・・節点、ＮＯＩ １ 、ＮＯ３７、へ０８７・・
・・・・光電すべき節点、ＷＬ・・・・・・ワード森、
ＤＬ、ＤＬ・・・・・・ディジット線、Ｃｅ１ｌ・・・
・・・メモリーセル、ψ１゜φ２．φ、・・・・・・入
力信号、φ３．φ４．φ６・・・・・・プリチャージ信
号、”ＣＣｌ ｙ ’ＣＣ３ｔ ＩＣＣ５ｐＩｃｃ８°
°“・・・充電々流、１１，３３，８３・・・・・・イ
ンバータ回路、３１．３２．７１．８１１８２・・・・
・。 ディレィ回路、７３・・・・・・インバータ回路とティ
レイ回動、３４，７２・・・・・・ＮＡＮＤ回路、８４
・・・・・・ＮＯＲ回鮎回動２，３５，８５・・・・・
・充電すべき回路、ＶＣＣ・・・・・・電源を示す。 Ｌ−−−−Ｊ 第１図 − 第３図 第６図 ＠７０
グ図、第３図は本発明の第１の実す例の回路図、第４図
は第３図のタイミング図、第５図は本発明の応用例の（
ロ）略図、第６図は第５図のタイミング図、第７図は本
発明の第２の実施例の回路図、第８図は本発明の第３の
実施例の回路図、第９図は第８図のタイミング図、第１
０図１従来例と本発明との比較を示すタイミング図であ
る。 尚、図中、ＰＩ １ 、ＰＩ２ 、Ｐ３１ 、Ｐ３２
。 Ｐ５１〜Ｐ５３ 、Ｐ７１〜Ｐ７６、Ｐ８１〜Ｐ８４−
＝−Ｐチャネル・トランジスタ、Ｎｉｌ、Ｎ１２゜Ｎ３
１〜Ｎ３５．Ｎ７１〜Ｎ７９．Ｎ８１〜Ｎ８３・・・・
・・Ｎチャネル・トランジスタ、ＮＯ３１−Ｎ。 ３６、Ｎ０７１〜Ｎ０７７ 、ＮＵ３１−Ｎ０８６・・
・・・・節点、ＮＯＩ １ 、ＮＯ３７、へ０８７・・
・・・・光電すべき節点、ＷＬ・・・・・・ワード森、
ＤＬ、ＤＬ・・・・・・ディジット線、Ｃｅ１ｌ・・・
・・・メモリーセル、ψ１゜φ２．φ、・・・・・・入
力信号、φ３．φ４．φ６・・・・・・プリチャージ信
号、”ＣＣｌ ｙ ’ＣＣ３ｔ ＩＣＣ５ｐＩｃｃ８°
°“・・・充電々流、１１，３３，８３・・・・・・イ
ンバータ回路、３１．３２．７１．８１１８２・・・・
・。 ディレィ回路、７３・・・・・・インバータ回路とティ
レイ回動、３４，７２・・・・・・ＮＡＮＤ回路、８４
・・・・・・ＮＯＲ回鮎回動２，３５，８５・・・・・
・充電すべき回路、ＶＣＣ・・・・・・電源を示す。 Ｌ−−−−Ｊ 第１図 − 第３図 第６図 ＠７０
Claims (1)
- 【特許請求の範囲】 （リ プリチャージ信号の立ち下り時又は立ち上り時に
、中間電位で一時的にプリチャージ信号の波形の傾きを
緩和せしめる手段を設けたことを％做とするプリチャー
ジ信号発生回路。 （２） ソースを第１の電源にドレインを出力にゲー
トを入力信号に接続した第１０Ｐチヤネルトランシスタ
ト、トレインを前記出方にソースｅ！４１の節点にゲー
トを前記入力信号に接続した第１ＯＮチヤネルトランジ
スタと、ドレインを前記第１の節点に接続した第２ＯＮ
チヤネルトランジスタと、ドレインを前記出力にソース
を第３の節点にケートを前記人力信号に接続した第３の
Ｎチャネルトランジスタとドレインを前記第３の節点に
ソースを前記第２の電源にゲートを第４の節点に接続し
た第４のＮチャイルトランジスタと、入力をＭＵＭピ入
力伯号に出力を０１４配第４の節点に接続した第１のデ
ィレィ回路と、第１の入力を前記第４の節点に第２の入
力を第６の節点に出力を前記第２の節点に接続したへＡ
ＮＤ回路と、人力を前記第４の節点に出力と第５の節点
に接続した第２のティレイ回路と、入力を前記第５の節
点に出力を前記第６の節点に＆続したインバータ回路を
有する％＃ｆ−艙求の紳１囲第（１）項に記載のノリチ
ャージ伯号発住回鮎。 （３） ビレ１ンを第１の節点にソースを第１の電源
にケートを人力信号に接続した第１０Ｐチヤ坏ルトラン
ジスタと、ドレインを出力にソースをｆｉＵ配第１の節
点にゲートを第２の節点に接続した第２０Ｐチヤネルト
ランジスタとドレインを前記出力にソースを第２の電源
にケートをＭｊ ｉに人力信号に接続した第１のＮチャ
ネルトランジスタと、ドレインを第３の節点にソースを
両１１Ｈｃ第１の電源にケートを前記入力信号にに秒し
た第３のＰチャネルトランジスタと、ドレイン會Ｍｉｔ
記出力出力ソースを前記第３の節点にゲートｆｃ第４の
節点に接続した第４のＰチャネルトランジスタと、入力
を前記入力信号に出力を前記第４の節点に接続した第１
のディレィ回路と、入力を前記第４の節点に出力を第５
の節点に接続した第２のディレィ回路と、入力を前記第
５の節点に出力を第６の節点接続したインバーター路と
、第１の入力を前記第４の節点に第２の入力を前記第６
の節点に出力を前記第２の節点に接続したＮＯＲ［ｇｌ
路とを有する特許請求の範曲第（１）項に記軟のプリチ
ャージ信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003787A JPS58121195A (ja) | 1982-01-13 | 1982-01-13 | プリチヤ−ジ信号発生回路 |
| DE8383100237T DE3364218D1 (en) | 1982-01-13 | 1983-01-13 | A digital circuit |
| EP83100237A EP0086333B1 (en) | 1982-01-13 | 1983-01-13 | A digital circuit |
| US06/457,596 US4570083A (en) | 1982-01-13 | 1983-01-13 | Digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003787A JPS58121195A (ja) | 1982-01-13 | 1982-01-13 | プリチヤ−ジ信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121195A true JPS58121195A (ja) | 1983-07-19 |
| JPH0222472B2 JPH0222472B2 (ja) | 1990-05-18 |
Family
ID=11566887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003787A Granted JPS58121195A (ja) | 1982-01-13 | 1982-01-13 | プリチヤ−ジ信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4570083A (ja) |
| EP (1) | EP0086333B1 (ja) |
| JP (1) | JPS58121195A (ja) |
| DE (1) | DE3364218D1 (ja) |
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| JPS62212996A (ja) * | 1986-03-03 | 1987-09-18 | モトロ−ラ・インコ−ポレ−テツド | メモリのビツト・ライン等化装置 |
| US7453729B2 (en) | 2001-02-22 | 2008-11-18 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
Families Citing this family (7)
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| US4857764A (en) * | 1988-06-30 | 1989-08-15 | Harris Corporation | Current compensated precharged bus |
| EP0585505B1 (en) * | 1992-06-26 | 2001-10-31 | STMicroelectronics S.r.l. | Low noise buffer |
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| DE19836736C1 (de) * | 1998-08-13 | 1999-12-30 | Siemens Ag | Kombinierte Vorlade- und Homogenisierschaltung |
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-
1982
- 1982-01-13 JP JP57003787A patent/JPS58121195A/ja active Granted
-
1983
- 1983-01-13 DE DE8383100237T patent/DE3364218D1/de not_active Expired
- 1983-01-13 EP EP83100237A patent/EP0086333B1/en not_active Expired
- 1983-01-13 US US06/457,596 patent/US4570083A/en not_active Expired - Lifetime
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| JPS62212996A (ja) * | 1986-03-03 | 1987-09-18 | モトロ−ラ・インコ−ポレ−テツド | メモリのビツト・ライン等化装置 |
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