DE19523775C2 - Nichtflüchtige Halbleiterspeichervorrichtung - Google Patents
Nichtflüchtige HalbleiterspeichervorrichtungInfo
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Description
Die vorliegende Erfindung betrifft eine Halbleiterspeicher
vorrichtung und insbesondere eine Halbleiterspeichervor
richtung mit elektrisch rückschreibbaren nichtflüchtigen
Speicherzellen.
Kürzlich sind NAND-Zellen-EEPROMs als ein Typ hochinte
grierter, elektrisch rückschreibbarer, nichtflüchtiger
Halbleiterspeichervorrichtungen (EEPROMs) vorgeschlagen
worden. Das NAND-Zellen-EEPROM ist so beschaffen, daß eine
Vielzahl von Speicherzellen einer n-Kanal-FETMOS-Struktur,
von denen jede aus einer Ladungsspeicherschicht (z. B. einem
schwebenden Gate) und einem auf einem Isolierfilm auf dem
schwebendem Gate angeordneten Steuergate besteht, so mit
einander in Reihe geschaltet sind, daß sie benachbarte
Sources und Drains gemeinsam nutzen, und jede dieser Rei
henschaltungen wird als eine Einheit (eine NAND-Zelle) de
finiert und mit einer Bitleitung verbunden.
Die Fig. 1A und 1B zeigen eine Draufsicht bzw. ein Ersatz
schaltbild eines einzelnen NAND-Zellenabschnitts in einer
Speicherzellenanordnung bzw. -matrix. Die Fig. 2A und 2B
sind Schnittansichten entlang der Linie 2A-2A bzw. 2B-2B.
In einem Siliziumsubstrat 11 des p-Typs (oder einer p-
Wanne) ist eine von einer Isolierschicht 12 gekapselte
Speicherzellenanordnung, bestehend aus einer Vielzahl von
NAND-Zellen, ausgeformt. Die Beschreibung bezieht sich auf
eine einzige NAND-Zelle. In der Fig. 1A sind acht Speicher
zellen M1 bis M8 miteinander in Reihe geschaltet, um eine
NAND-Zelle zu bilden. Jede Speicherzelle ist so beschaffen,
daß ein schwebendes Gate 14 (14 1, 14 2, . . ., 14 8) über einen
Tunnelisolierfilm 13 oberhalb des Substrats 11 und oberhalb
des schwebenden Gate ein Steuergate 16 (16 1, 16 2, . . ., 16 8)
über einen Isolierfilm 15 ausgeformt ist. Eine Vielzahl von
n-Diffusionsschichten 19, die Sources und Drains dieser
Speicherzellen, sind so verbunden, daß die Speicherzellen
die jeweils benachbarten Sources und Drains gemeinsam
nutzen können, wodurch die Speicherzellen in Reihe
geschaltet werden.
An der Drain- und Source-Seite der NAND-Zelle sind erste
Auswahlgates 14 9, 16 9 und zweite Auswahlgates 14 10, 16 10 zu
sammen mit den schwebenden Gates und den Steuergates der
Speicherzellen ausgeformt. Das Substrat, in dem Elemente
ausgeformt worden sind, ist mit einem CVD-Oxidfilm 17 be
deckt, auf dem eine Bitleitung 18 vorgesehen ist. Das
Steuergate 16 der NAND-Zelle ist in Form von Steuergates
CG1, CG2, . . ., CG8 bereitgestellt. Diese Steuergateleitun
gen fungieren als Wortleitungen. Die Auswahlgates 14 9, 16 9
und 14 10, 16 10 sind in Zeilenrichtung in Folge als Auswahl
gates SG1, SG2 vorgesehen.
Die Fig. 3 ist ein Ersatzschaltbild einer Speicherzellen
anordnung, in der die obenbeschriebenen NAND-Zellen in Form
einer Matrix angeordnet sind.
Eine Source-Leitung ist über einen Kontakt mit einer Refe
renzpotentialleitung verbunden, die z. B. aus Aluminium oder
Polysilizium für beispielsweise jeweils 64 Bitleitungen be
steht. Die Referenzpotentialleitung ist mit einer periphe
ren Schaltung verbunden. Die Steuergates der Speicherzel
len, der ersten und der zweiten Auswahlgates sind in Folge
in Zeilenrichtung angeordnet. Normalerweise wird ein Satz
von Speicherzellen, die mit einem einzelnen Steuergate
verbunden sind, als eine Seite bezeichnet, und eine Gruppe
von Seiten, die zwischen einem Paar der drainseitigen Aus
wahlgates (den ersten Auswahlgates) und dem der sourcesei
tigen Auswahlgates (den zweiten Auswahlgates) angeordnet
sind, wird als ein NAND-Block oder nur ein Block bezeich
net.
Die Funktion des NAND-Zellen-EEPROM ist wie folgt.
Eine Programmier- bzw. Schreiboperation erfolgt beginnend
mit der am weitesten von der Bitleitung entfernten (d. h. am
nächsten zur Source-Leitung) Speicherzelle. Eine höhere
Schreibspannung Vpp (ca. 20 V) wird an das Steuergate der
gewählten Speicherzelle, ein mittleres Potential (ca. 10 V)
an die Steuergates der nicht gewählten Speicherzellen und
das erste Auswahlgate und ein Potential von entweder 0 V
(Programmieren bzw. Einschreiben von "0") oder das mittlere
Potential (Einschreiben von "1") wird, in Abhängigkeit von
den Daten, an die Bitleitung gelegt. Zu diesem Zeitpunkt
wird das Potential der Bitleitung an die gewählte Speicher
zelle übertragen. Im Falle des Datums "0" wird eine hohe
Spannung zwischen dem schwebenden Gate der gewählten Spei
cherzelle und dem Substrat angelegt, wodurch Elektronen
durch Tunneln aus dem Substrat in das schwebende Gate in
jiziert werden, was eine Verschiebung der Schwellspannung
in positiver Richtung bewirkt. Ist das Datum "1", so bleibt
die Schwellspannung unverändert.
Das Löschen erfolgt blockweise nahezu gleichzeitig. Spezi
ell werden alle Steuer- und Auswahlgates in den zu löschen
den Blöcken auf 0 V gelegt, und das höhere Potential VppE
(ca. 20 V), das an der p-Wanne und dem Substrat des n-Typs
anliegt, wird außerdem an die Steuer- und Auswahlgates in
den nicht zu löschenden Blöcken gelegt. Dies gestattet eine
Entladung der Elektronen in dem schwebenen Gate in die
Wanne des zu löschenden Blocks, wodurch die Schwellspannung
in negativer Richtung verschoben wird.
Das Lesen erfolgt, indem das Steuergate der gewählten Spei
cherzelle auf 0 V und die Steuergates der anderen Speicher
zellen auf die Versorgungsspannung Vcc (z. B. 3 V) gelegt
werden, und indem geprüft wird, ob Strom in der gewählten
Speicherzelle fließt oder nicht. Da eine Vielzahl von Spei
cherzellen in dem NAND-Zellen-EEPROM in Spalten miteinander
gekoppelt sind, ist der Zellenstrom beim Lesen klein. Da
außerdem die Steuergates, das erste und das zweite Auswahl
gate in Folge in Zeilenrichtung angeordnet sind, wird
gleichzeitig eine Datenseite auf die Bitleitung ausgelesen.
Das NAND-Zellen-EEPROM ist jedoch mit folgenden Problemen
behaftet:
- 1. Ein erstes Problem stellt sich wie folgt dar:
Ein einendiger Leseverstärker hat eine langsame Lesege schwindigkeit. Bei der Verwirklichung eines sog. Hochge schwindigkeits-Lesesystems mit geschachtelter Leseleitung für DRAMs unter Verwendung nichtflüchtiger Halbleiterspei chervorrichtungen wird die Fläche der Zellanordnung größer, was in einer Zunahme der Chipfläche resultiert. Der Grund hierfür wird nachstehend beschrieben.
Die Fig. 4 ist ein Schaltschema eines Leseverstärkers in
einem NAND-Zellen-EEPROM.
Der Leseverstärker erfaßt ein Bitleitungspotential wie
folgt. Wenn eine Adresse gesetzt und der Lesemodus einge
schaltet wird, ändert sich zuerst ein Bitleitungs-Vor
spannungssignal PREB von Vcc nach Vss, wodurch eine Bit
leitung BLj und ein Knoten N2 auf die Versorgungsspannung
Vcc gebracht werden. Des weiteren wird der Knoten N2 auf
Vcc und ein Knoten N1 auf Vss gelegt, wodurch ein Lese
verstärker SA rückgesetzt wird. Nach der Wahl einer Wortleitung
wird das Bitleitungspotential auf Vcc gehalten,
wenn das Zelldatum "0" ist; lautet das Zelldatum "1", wird
das Bitleitungspotential nach Vss abgebaut. Nach der Be
stimmung des Bitleitungspotentials wird dieses an den
Knoten N2 übertragen.
Danach ändern sich Auswahlsignale SENB1, SENB2 von Vcc nach
Vss und Signale SEN1, SEN2 von Vss nach Vcc, wodurch ein
getakteter Inverter INV1 aktiviert wird. Ist das Potential
des Knotens N2 höher als die Schwellspannung eines getakte
ten Inverters INV2, so wird der Knoten N1 auf Vss gehalten.
Ist das Potential des Knotens N2 niedriger als die Schwell
spannung des getakteten Inverters INV2, so geht der Knoten
N1 nach Vcc, und das Potential der Bitleitung BLj wird er
faßt. Danach wird der getaktete Inverter INV2 aktiviert,
und das Datum gelesen und zwischengespeichert. Wenn sich
ein Spaltenauswahlsignal von Vss nach Vcc geändert hat, so
wird das zwischengespeicherte Datum nach I/O, I/O' ausge
geben.
Mit dem obenbeschriebenen Verfahren wird das Zelldatum in
Abhängigkeit davon gelesen, ob das Potential der Bitleitung
im "schwimmenden" Zustand höher oder niedriger ist als die
Schwellspannung des getakteten Inverters. Das Bitleitungs
potential im "schwimmenden" Zustand ändert sich wegen der
kapazitiven Kopplung mit benachbarten Bitleitungen mit dem
Zustand der benachbarten Bitleitungen. Wird beispielsweise
das Datum "0" in die Zelle eingeschrieben, dürfte kein
Lesestrom fließen, und das Potential der Bitleitung sollte
auf dem Vorspannungspotential Vcc gehalten werden. Wird
andererseits das Datum "1" in die mit einer benachbarten
Bitleitung BLi verbundene Zelle eingeschrieben und kann ein
Lesestrom fließen, so fällt das Potential der Bitleitung
BLi von Vcc auf Vss ab. Dann fällt das Potential der
Bitleitung BLj, das auf Vcc gehalten werden sollte, ab, da
es durch das von Vcc auf Vss abfallende Potential der be
nachbarten Bitleitung BLi beeinflußt wird.
Um deshalb korrekt erfassen zu können, ob das Datum "0" auf
der Bitleitung BLj liegt, muß die Schwellspannung des ge
takteten Inverters INV1 ziemlich niedrig eingestellt wer
den, wobei Änderungen des Bitleitungspotentials aufgrund
der kapazitiven Kopplung zwischen Bitleitungen zu berück
sichtigen sind. Um das Datum "1" von der Bitleitung BLi
auszulesen, muß das Potential der Bitleitung BLi von Vcc
auf die Schwellspannung des getakteten Inverters INV1 ab
gesenkt werden. Bei Berücksichtigung der Tatsache, daß der
Lesestrom in der NAND-Zelle niedrig ist, wenn die Schwell
spannung des getakteten Inverters INV1 ziemlich niedrig
eingestellt ist, dauert es länger, die Bitleitung zu prü
fen.
Bei einem Leseverstärker, der einen getakteten Inverter,
wie in der Fig. 4 gezeigt, verwendet, ist eine lange Zeit
zur Erfassung des Bitleitungspotentials erforderlich. Dies
wird zahlenmäßig beschrieben.
Geht die Hälfte der Gesamtkapazität der Bitleitungen auf
die Kapazität zwischen benachbarten Bitleitungen zurück,
fällt die auf Vcc zu haltende Bitleitung BLj entsprechend
der Spannung von BLi auf Vcc/2 ab, vorausgesetzt, die be
nachbarte Bitleitung BLi liegt auf 0 V. Beträgt beispiels
weise die Versorgungsspannung Vcc 3 V, so fällt die Span
nung der Bitleitung BLj auf 1,5 V ab. Die Schwellspannung
des getakteten Inverters INV1 wird deshalb beispielsweise
auf 1,2 V eingestellt, um einen Spielraum zu erhalten. Der
Zellenstrom bei kleinstem Lesestrom in der NAND-Zelle
(d. h. bei Einschreiben von "1" in die gewählte Zelle und
von "0" in die in Reihe geschalteten, nicht gewählten
Zellen) wird mit 1 µA festgelegt. Beträgt die Kapazität der
Bitleitung 3 pF, so erfordert der Abbau des Potentials der
Bitleitung BLi auf die Schwellspannung der Schaltung:
3 pF × (3 - 1,2)V/1 µA = 5,4 µs
Zur Lösung des obigen Problems kann das für DRAMs verwende
te geschachtelte Bitleitungssystem mit einem zu einem Lese
verstärker geführten Bitleitungspaar BLj, /BLi verwendet
werden, und die Bitleitungen BLj, /BLi können gezwungen
werden, verschieden zu arbeiten, um ein hochschnelles Lesen
zu erzielen. Als ein Beispiel für das Lesen der Daten aus
der mit der Bitleitung BLj verbundenen Zelle, wird die zum
Spannungsabbau der Bitleitung erforderliche Zeit geschätzt.
Wird das Potential der Bitleitung /BLj z. B. auf 1,5 V ge
halten, und wird die Bitleitung BLj auf 1,7 V gebracht, so
bleibt die Bitleitung BLj auf 1,7 V, vorausgesetzt, die In
formation in der mit der Bitleitung BLj gekoppelten Zelle
ist "0", während die Bitleitung auf 1,3 V gebracht wird,
wenn die Information "1" ist. Beträgt der Zellenstrom 1 µA
und die Kapazität der Bitleitung 3 pF, so ergibt sich die
zum Spannungsabbau der Bitleitung erforderliche Zeit als:
3 pF × (1,7 - 1,3)V/1 µA = 1,2 µs
Dadurch erreicht man ein schnelleres Lesen als in dem her
kömmlichen einendigen System.
Wird in dem geschachtelten Bitleitungssystem aus der mit
der Bitleitung BLj gekoppelten Zelle gelesen, so braucht
die Spannung der Bitleitung /BLj nicht abgebaut zu werden.
Da bei dem herkömmlichen NAND-Zellen-EEPROM die Steuergates
der Speicherzellen, das erste und das zweite Auswahlgate in
Folge in Zeilenrichtung angeordnet sind, werden die Poten
tiale der Bitleitungen BLj, /BLj gleichzeitig abgebaut,
wenn "1" in beide Zellen eingeschrieben wird, die mit den
benachbarten Bitleitungen BLj, /BLj gekoppelt sind.
Ein Verfahren, die Spannung der Bitleitung /BLj nicht abzu
bauen, wenn die mit der Bitleitung BLj gekoppelte Zelle
ausgelesen werden wird, kann z. B. darin bestehen, die
drainseitigen Auswahlgates (oder die sourceseitigen Aus
wahlgates) der Bitleitungen BLj und /BLj zeitlich unterschiedlich
anzusteuern. Um beispielsweise das drainseitige
Auswahlgate BLj und das der Bitleitung /BLj zeitlich ver
schieden anzusteuern, sind ein Steuersignal SGD1 zur Wahl
des Auswahlgate der Bitleitung BLj und ein Steuersignal
SGD2 zur Wahl des Auswahlgate der Bitleitung /BLj erforder
lich. Unter der Annahme, daß acht Speicherzellen in Reihe
zwischen dem Bitleitungskontakt und der Sourceleitung ge
schaltet sind, benötigt die herkömmliche Zellanordnung 10
Leitungen (acht Steuergates und zwei Auswahlgates) für
jeden Block in Zeilenrichtung. Da bei diesem Verfahren 11
Leitungen (acht Steuer- und drei Auswahlgates) benötigt
werden, wird die Fläche der Zellanordnung größer, was in
einer Zunahme der Chipfläche resultiert.
- 1. Ein zweites Problem stellt sich wie folgt dar:
Beim Lesen von Daten, die sich über eine Vielzahl von Sei ten erstrecken, ist ein wahlfreies Lesen zum Zeitpunkt des Umschaltens der Wortleitung erforderlich, was in einer Zeitverschwendung resultiert, durch die die Lesezeit länger wird. Zur Lösung dieses Problems können die Speicherzellen anordnung und die Leseverstärker halbiert werden, um ein gleichzeitiges wahlfreies Lesen und Seitenlesen zu erzie len. Dieses Verfahren führt jedoch zu einer Vergrößerung der Chipfläche. Der Grund hierfür wird nachstehend be schrieben.
Da die Speicherzellen in dem NAND-Zell-EEPROM in Reihe ge
schaltet sind, ist der Zellenstrom so klein, daß es mehrere
µs dauert, bis das Potential der Bitleitung abgebaut ist,
und etwa 10 µs, um das wahlfreie Lesen zu beenden. Eine
Datenseite wird gleichzeitig gelesen und zwischengespei
chert. Da beim Seitenlesen die zwischengespeicherten Daten
gerade ausgelesen werden, kann sie in etwa 100 ns gelesen
werden. Beträgt z. B. die Seitenlänge 256 Byte und wird eine
Datenseite gelesen, so erfordern eine wahlfreie Leseopera
tion und 255 Seitenleseoperationen:
10 + 0,1 × 255 bis 35 µs
Zum Lesen der sich über eine Vielzahl von Seiten er
streckenden Daten muß der Seitenumschaltabschnitt eine
wahlfreie Leseoperation von 10 µs bewirken.
Ein Verfahren zum Lesen von Datenseiten mit Scheinseiten
lesezyklen ohne eine wahlfreie Leseoperation beim Wechsel
der Seite sieht beispielsweise ein Verfahren zur Halbierung
der Speicherzellenanordnung und der Leseverstärker vor, um
wahlfreies Lesen und Seitenlesen gleichzeitig zu bewirken.
Während das Seitenlesen mit einer halbierten Speicherzel
lenanordnung erfolgt, wird mit der anderen halbierten Spei
cherzellenordnung wahlfreies Lesen vorgenommen. Dadurch
wird es möglich, die sich über eine Vielzahl von Seiten er
streckenden Daten zu lesen, während der zeitliche Ablauf
des Seitenlesens aufrechterhalten wird, ohne in dem Punkt
des Seitenwechsels eine wahlfreie Leseoperation einzufügen.
Um in diesem Fall jedoch ein wahlfreies Lesen mit den hal
bierten Speicherzellenanordnungen mit versetzten Zeiten zu
bewirken, sind mehr periphere Schaltungen zum Anlegen einer
Spannung an die Wortleitungen (z. B. ein Zeilendecodierer)
erforderlich. Da in dem EEPROM eine hohe Spannung von ca.
20 V bei einer Schreiboperation insbesondere an die Wort
leitung gelegt wird, sind die Flächen der die peripheren
Schaltungen (z. B. ein Zeilendecodierer) bildenden Tran
sistoren zum Anlegen der Spannung an die Wortleitung groß.
Wenn sich also die herkömmliche Speicherzellenanordnung des
hochschnellen Seitenleseverfahrens bedient, führt die Ver
wendung von mehr peripheren Schaltungen (z. B. Zeilendeco
dierer) zur Übertragung einer Spannung an die Wortleitung
zu einer Vergrößerung der Chipfläche.
- 1. Ein drittes Problem stellt sich wie folgt dar:
Wenn die Bitleitungsschirmung, die jede andere Bitleitung in einer Leseoperation auf einem Referenzpotential hält, auf eine Speicherzellenanordnung des offenen Bitleitungs systems oder des einendigen Systems zur Verringerung von Rauschen aufgrund der Kopplungskapazität zwischen Bitlei tungen angewendet wird, muß das Potential der nicht ge wählten Bitleitungen für jeden aus Einschreiben und Prüf lesen bestehenden Zyklus auf ein Zwischenpotential (ca. 10 V) angehoben bzw. abgebaut werden, da Lesen und Schrei ben auf jeder zweiten Bitleitung erfolgen. Des weiteren müssen beim Lesen der sich über eine Vielzahl von Seiten erstreckenden Daten die Potentiale der zum Zeitpunkt des Seitenwechsels zu schirmenden Bitleitungen abgebaut, und das Potential der nächsten zu wählenden Bitleitung muß angehoben werden. Als Resultat ist die Leistungsaufnahme bei einer Schreib- und Leseoperation hoch, und Schreiben und Lesen werden um die zum Potentialaufbau erforderliche Zeit verlangsamt. Der Grund hierfür wird nachstehend be schrieben.
In dem Maße, in dem die Speichervorrichtungen höher inte
griert und die Abstände zwischen den Bitleitungen kleiner
werden, wird die kapazitive Kopplung zwischen den Bitlei
tungen stärker. Als Ergebnis wird das beim Lesen hoch zu
haltende Potential durch eine benachbarte Bitleitung, deren
Potential abgebaut wird und von einem hohen auf einen nied
rigen Zustand abfällt, beeinflußt. Zur Verringerung von
Rauschen aufgrund der kapazitiven Kopplung zwischen Bit
leitungen, ist ein Verfahren vorgeschlagen worden, bei dem
jede zweite Bitleitung beim Lesen auf einem konstanten
Potential gehalten wird (Bitleitungsschirmung). Da das
Lesen beim Bitleitungsschirmen auf jeder zweiten Bitleitung
erfolgt, erfolgt auch das Schreiben auf jeder zweiten Bit
leitung.
Da bei dem in der Fig. 1A dargestellten offenen Bitlei
tungssystem und dem einendigen System benachbarte Bitlei
tungen Auswahl- und Steuergates gemeinsam nutzen, wenn das
Zelldatum auf einer Bitleitung gelesen wird, wird das Zell
datum auch auf der benachbarten Bitleitung gelesen, was das
Ergebnis zeitigt, daß das Potential der Bitleitung abgebaut
wird. Wird also ein Verfahren angewendet, bei dem jede
zweite Bitleitung auf einem Referenzpotential gehalten
wird, um Rauschen aufgrund der kapazitiven Kopplung zwi
schen Bitleitungen (Bitleitungsschirmung) zu verringern, so
muß das Referenzpotential auf 0 V liegen. Werden die über
eine Vielzahl von Seiten eingeschriebenen Daten gelesen
(z. B. wenn die Daten in einer mit einer ungeradzahligen
Bitleitung gekoppelten Speicherzelle gelesen werden, nach
dem die Daten in einer mit einer geradzahligen Bitleitung
gekoppelten Speicherzelle gelesen worden sind), so resul
tiert dies darin, daß das Potential der ersten ausgelesenen
geradzahligen Bitleitung vollständig auf 0 V abgebaut wor
den ist, und das Potential der zweiten ausgelesenen unge
radzahligen Bitleitung aufgebaut wird, beginnend von 0 V.
Insbesondere müssen zum Zeitpunkt des Seitenwechsels beim
Lesen der Daten aus einer mit einer geradzahligen Bitlei
tung und dann aus einer mit einer ungeradzahligen Bitlei
tung gekoppelten Speicherzelle und zum Zeitpunkt des Sei
tenwechsels beim Lesen der Daten aus einer mit einer un
geradzahligen Bitleitung und dann aus einer mit einer ge
radzahligen Bitleitung gekoppelten Speicherzelle die Poten
tiale sämtlicher zuvor gelesenen Bitleitungen abgebaut und
die sämtlicher danach zu lesenden Bitleitungen, beginnend
bei 0 V, aufgebaut werden. Wenn, wie oben beschrieben, Bit
leitungsschirmung bei dem offenen Bitleitungssystem oder
dem einendigen System mit einer herkömmlichen Anordnung
angewendet wird, ist es zeitaufwendig, die Potentiale der
Bitleitungen zum Zeitpunkt des Seitenwechsels beim Lesen
aufzubauen, und die Leistungsaufnahme ist hoch.
Als nächstes wird ein Problem beschrieben, das sich bei
einer Leseoperation ergibt, wenn die Bitleitungsschirmung
bei dem offenen Bitleitungssystem oder dem einendigen
System mit einer herkömmlichen Anordnung angewendet wird.
Bei Anwendung der Bitleitungsschirmung wie oben beschrie
ben, erfolgt das Einschreiben auch getrennt in eine mit
einer geradzahligen Bitleitung gekoppelte sowie in eine mit
einer ungeradzahligen Bitleitung gekoppelte Speicherzelle.
Wird deshalb das Datum z. B. in eine mit einer geradzahligen
Bitleitung gekoppelte Speicherzelle eingeschrieben, wird es
nicht in eine mit einer ungeradzahligen Bitleitung gekop
pelten Speicherzelle eingeschrieben, so daß ein Zwischen
potential (ca. 10 V) an die ungeradzahlige Bitleitung ge
legt wird. Bei einer Einschreiboperation muß nämlich minde
stens die Hälfte der Bitleitungen auf ein Zwischenpotential
gebracht werden.
In einer Programmier- bzw. Einschreiboperation erfolgt zu
nächst das Schreiben und dann das Prüflesen, um zu kontrol
lieren, ob das Einschreiben ausreichend ausgeführt worden
ist. Die ausreichend eingeschriebene Zelle wird dann nicht
mehr zusätzlich programmiert, und nur unzureichend einge
schriebene Zellen werden zusätzlich programmiert. Erfolgt
bei der herkömmlichen Speicherzellenanordnung das Prüfle
sen, nachdem eine mit einer geradzahligen Bitleitung ge
koppelte Speicherzelle eingeschrieben worden ist, dann wird
das Potential der ungeradzahligen Bitleitung ebenfalls von
dem Zwischenpotential abgebaut. Deshalb muß dann, wenn
z. B. eine mit einer geradzahligen Bitleitung gekoppelte
Speicherzelle eingeschrieben wird, das Potential der unge
radzahligen Bitleitung für jeden aus Einschreiben und Prüf
lesen bestehenden Zyklus auf das Zwischenpotential angeho
ben bzw. abgebaut werden, wodurch sich die Schreibzeit ver
längert und die Leistungsaufnahme zunimmt.
- 1. Ein viertes Problem stellt sich wie folgt dar:
In dem NAND-Zellen-EEPROM wird das Steuergate der beim Lesen gewählten Speicherzelle auf 0 V gelegt, und die Steu ergates der anderen Speicherzellen werden auf Vcc (z. B. 3 V) gelegt, und dann wird geprüft, ob ein Zellenstrom Icell fließt oder nicht. In diesem Fall hängt der Wert des Zellenstroms nicht nur von der Schwellspannung der zu lesenden Zelle, sondern auch von den Schwellspannungen aller übrigen in Reihe geschalteten Zellen ab.
In dem Fall, in dem acht Speicherzellen zur Bildung einer
NAND-Zelle in Reihe geschaltet sind, erhält man
Icell(Best), den größten Icell-Wert (den niedrigsten Wider
stand), wenn sämtliche Schwellspannungen der acht in Reihe
geschalteten Zellen negativ sind (im Zustand "1"). Bei
einer Leseoperation "1" erhält man Icell(Worst), den niedrigsten
Icell-Wert (den höchsten Widerstand), wenn ein
Datum "1" aus einer Speicherzelle (z. B. MC1 in der Fig. 3)
ausgelesen wird, die dem Bitleitungskontakt am nächsten
liegt, vorausgesetzt, die Schwellspannungen sämtlicher an
deren mit der auszulesenden Zelle in Reihe geschalteten
Zellen sind positiv (im Zustand "0").
Der Zellenstrom fließt von der Bitleitung durch die Spei
cherzellen zur Sourceleitung. In der herkömmlichen Spei
cherzellenanordnung wird die Sourceleitung von einer Seite
gleichzeitig zu lesender NAND-Zellen gemeinsam genutzt
(Fig. 3). Hier soll ein Fall betrachtet werden, in dem die
Schwellspannungen der anderen 7 in Reihe mit der Speicher
zelle MC1 geschalteten Zellen positiv sind (d. h. der Zel
lenstrom entspricht dem kleinsten Icell(Worst)) und der
Widerstand der anderen die Sourceleitung gemeinsam nut
zenden NAND-Spalten am niedrigsten ist (d. h. der Zellen
strom entspricht dem größten Icell(Best)), wenn die am
weitesten von dem Kontakt zwischen der Sourceleitung und
der Referenzpotentialleitung entfernte Speicherzelle
(Speicherzelle MC1 in der Fig. 3) ausgelesen wird. In
diesem Fall fließt ein Zellenstrom zu Beginn einer Lese
operation von der niederohmigen NAND-Spalte, und das
Potential der Sourceleitung der NAND-Zelle, zu der die
Speicherzelle MC1 gehört, beträgt I × R (dabei ist I der zu
Beginn des Lesens fließende Zellenstrom und R der Wider
stand der Sourceleitung), da der Widerstand der Source
leitung hoch ist.
Da insbesondere die Sources der Speicherzellen in der NAND-
Spalte mit der Speicherzelle MC1 gegenüber dem Massepoten
tial Vss beeinträchtigt werden (bounce), fallen die Source-/Drain
spannung und die Source-/Gatespannung in der Speicherzelle
ab, und der potentialfreie Zustand der Source gegenüber Vss
verursacht den Vorspannungseffekt (bias) des Substrats, mit dem
Ergebnis, daß die Konduktanz der Speicherzellen in der
NAND-Zellenspalte mit MC1 abfällt. Wenn, wie oben beschrie
ben, der Widerstand der Sourceleitung hoch ist, wird die
Sourceleitung gegenüber dem Massepotential beeinträchtigt (bounce),
wodurch der Zellenstrom weniger leicht in der NAND-
Spalte mit einem kleinen Zellenstrom fließt.
Man geht davon aus, daß bei einer Kapazität der Bitleitung
von CB und einer negativen Schwellspannung der Speicher
zelle (d. h. Zustand "1"), das Bitleitungspotential um ΔVB
gegenüber dem Vorspannungspotential abfallen muß, um Lesen
zu bewirken. Der maximale Werte der Zeit für den Potential
abbau der Bitleitung TRWL wird durch den kleinsten Zellen
strom bestimmt. Zeigt die Source keine Beeinträchtigung, so
gilt: TRWL = CB/Icell (Worst). Da die Sourceleitung in der
herkömmlichen Speicherzelle jedoch beeinträchtigt wird, wird
TRWL länger, wodurch sich die wahlfreie Zugriffszeit verlän
gert. Um des weiteren in dem herkömmlichen NAND-Zellen-
EEPROM den potentialfreien Zustand der Sourceleitung zu
senken, wird beispielsweise für jeweils 16 Leitungen ein
Kontakt zwischen der Sourceleitung und der Referenzpotentialleitung
vorgesehen. In diesem Fall nimmt die Fläche der
Speicherzelle zu.
Eine Zunahme der Abbauzeit des Potentials der Bitleitung
aufgrund des "Schwimmens" der Sourceleitung, verlängert
nicht nur die Lesezeit, sondern verursacht auch Schwankun
gen des in den Speicherzellen programmierten Schwellwerts.
Die Fig. 5 zeigt die Abhängigkeit der Abbauzeit des Poten
tials der Bitleitung von der Schwellspannung von MCC1 beim
Prüflesen, nachdem "0" in die Speicherzelle MCC1 der Fig. 6
eingeschrieben worden ist (die Schwellspannung der Spei
cherzelle ändert sich von einem negativen zu einem positi
ven Wert). Da "0" in die anderen Speicherzellen MCC2, MCC3,
MCC4, MCC5, . . . derselben Seite, wie in der Fig. 6 gezeigt,
unzureichend eingeschrieben worden ist (d. h. sie haben
einen negativen, nicht einen positiven Schwellwert), fließt
beim Prüflesen der Speicherzelle MCC1 (Fig. 6) ein großer
Zellenstrom, so daß die Sourceleitung beeinträchtigt wird,
wodurch sich die Abbauzeit des Potentials der Bitleitung,
wie in der Fig. 5 gezeigt, verlängert.
Geht man also davon aus, daß dann, wenn die Abbauzeit des
Potentials der Bitleitung zum Zeitpunkt des Prüflesens
gleich ist oder länger als TBL1, wenn "0" in die Speicher
zelle eingeschrieben worden ist, so wird bestimmt, daß "0"
programmiert worden ist, wenn die Schwellspannung der Spei
cherzelle gleich ist wie oder größer als Vth1 in der Fig.
5, da die Sourceleitung in der Speicherzelle MCC1 der Fig.
6 Pralleffekte zeigt. Ist andererseits der Zellenstrom groß
und wird die Source nicht beeinträchtigt wie in der Spei
cherzelle MCD1 der Fig. 7, so entspricht die Potentialab
bauzeit der Bitleitung der Darstellung in der Fig. 5. Ist
nämlich das Datum in die Speicherzelle MCD1 eingeschrieben
worden, so wird bestimmt, daß "0" gesetzt worden ist, wenn
der Schwellwert der Fig. 5 gleich ist wie oder größer als
Vthd1.
Wie oben beschrieben, findet eine Änderung von Vthd1 - Vth1
der Schwellspannung in den Speicherzellen MCC1 und MCD1
statt. Wenn die Potentialabbauzeit der Bitleitung dadurch
verkürzt werden kann, daß man ein "Schwimmen" der Source
leitung verhindert, und wenn eine Potentialabbauzeit der
Speicherzelle MCC1 wie in der Fig. 5 gezeigt erzielt werden
kann, können die Schwankungen des Schwellwertes der Schal
tung kleiner gehalten werden (Vthd1 - Vth2 in der Fig. 5).
Des weiteren geht man davon aus, daß nach dem Programmieren
der Speicherzelle durch einen ersten Schreibimpuls und
nachdem der Schwellwert (Fig. 8) Vth1 geworden ist, die
Speicherzellen MCC2, MCC3, MCC4, MCC5, . . . durch einen
zweiten und spätere Schreibimpulse in den Zustand "0" ge
bracht werden. Da das Einschreiben in die Speicherzellen
mit dem ersten Schreibimpuls abgeschlossen worden ist, wird
die Speicherzelle MCC1 durch den zweiten und spätere Impulse
nicht programmiert, und der Schwellwert bleibt auf
Vth1.
Da nach dem Einschreiben der Daten in die Seite der Spei
cherzellen MCC1, MCC2, MCC3, . . . beim Lesen der Daten aus
der Speicherzelle MCC1 kein Zellenstrom durch die Speicher
zellen MCC1, MCC2, MCC3, MCC4, MCC5, . . . fließt, resultiert
dies in der Möglichkeit, daß die Sourceleitung keine Prall
effekte zeigt und daß die Potentialabbauzeit der Bitleitung
um ΔT verkürzt wird, wie in der Fig. 8 gezeigt, und "1"
ausgelesen wird. Da sich insbesondere das Datum in den
Speicherzellen MCC2, MCC3, MCC4, . . . in derselben Seite der
Speicherzelle MCC1 durch den zweiten und spätere Schreib
impulse nach der Programmierung der Speicherzelle MCC1 ge
ändert hat, wird das Datum in der Speicherzelle MCC1, in
die "0" eingeschrieben hätte werden sollen, als "1" ausge
lesen. Der Grund für dieses falsche Auslesen ist, daß beim
Auslesen der Speicherzelle, das Datum in einer anderen
Speicherzelle den Lesestrom in der auszulesenden Speicher
zelle beeinflußt.
- 1. Ein fünftes Problem stellt sich wie folgt dar:
In dem NAND-Zellen-EEPROM sind benachbarte Kontakte zwi schen den drainseitigen Auswahlgates und den Bitleitungen vorgesehen, wie in der Fig. 3 gezeigt. Die Fig. 9A zeigt einen Elementbereich in einer herkömmlichen Speicherzellen anordnung mit Diffusionsschichten des n-Typs, Source-, Gate- und Drainzonen der Speicherzellen und Kontakten (im folgenden als Bitleitungskontakte bezeichnet), die die Dif fusionsschichten des n-Typs mit den Bitleitungen (z. B. A1) verbinden. In der Fig. 9A bedeuten die anderen Bereiche als die schraffiert dargestellten Abschnitte Isolierbereiche zwischen den Speicherzellen. In Y-Richtung der Fig. 9A sind NAND-Zellen in Reihe geschaltet. In X-Richtung der Fig. 9A sind Diffusionsschichten des n-Typs (Sourceleitungen) und Kontakte zwischen der Speicherzellenanordnung und den Bit leitungen angeordnet. L' ist der Abstand zwischen den Bit leitungskontakten, L ist die Breite der Elementisolierung zwischen den Speicherzellen und W ist die Kanalbreite des Speicherzellentransistors.
In der herkömmlichen NAND-Zellenanordnung, kann selbst
dann, wenn die Element-Isolationszone zwischen den Spei
cherzellen verkürzt wird, die Teilung der Speicherzellen in
Spaltenrichtung (X-Richtung) nicht verkleinert werden, da
die Bitleitungskontakte benachbart angeordnet sind, wie aus
der Fig. 9A ersichtlich. Da nämlich die Größe in X-Richtung
durch den Abstand L' zwischen den Bitleitungskontakten be
stimmt wird, ist die Breite L der Elementisolierung zwi
schen den Speicherzellen größer als eine Mindestbreite L0
der Elementisolierung, die sich aufgrund der Feldinver
sions-Grenzspannung zwischen benachbarten NAND-Zellenspal
ten und der Elementisolationstechnologie ergibt, was in
einer Zunahme der Fläche der Speicherzellenanordnung resul
tiert.
Des weiteren muß, wie in der Fig. 9B gezeigt, ein Aufmaß 1
für den Kontakt und die Elementzone entsprechend einer Ver
ringerung der Speicherzellenteilung kleiner gemacht werden.
Bei einem kleineren Aufmaß 1 besteht jedoch die Gefahr, daß
ein Kontakt durch Fehlfluchtung verschoben und auf einer
Elementisolierung ausgeformt wird, wodurch eine Wanne oder
ein Substrat, in dem Bitleitungen und Speicherzellen ausge
formt sind, kurzgeschlossen wird.
Wie oben beschrieben, werden die Potentialabbauzeit der
Bitleitung bei dem herkömmlichen EEPROM sowie die wahlfreie
Zugriffszeit länger, da die Sourceleitung gegenüber dem
Massepotential ein Prallverhalten zeigt, wenn der Wider
stand der Sourceleitung hoch ist. Wenn außerdem ein Kontakt
zwischen der Sourceleitung und der Referenzpotentialleitung
z. B. für jeweils 16 Leitungen vorgesehen ist, wird die Flä
che für die Speicherzellen größer.
Da die Bitleitungskontakte des weiteren benachbart angeord
net sind, kann die Speicherzellenteilung in Spaltenrichtung
nicht verkürzt werden. Außerdem muß ein Aufmaß für die
Fluchtung des Kontaktes mit der Elementzone entsprechend
einer Reduzierung der Speicherzellenteilung kleiner gemacht
werden. Ein kleineres Aufmaß kann Fehlfluchtung verursa
chen, wodurch ein Kontakt verschoben und auf einer Element
isolierung ausgeformt werden kann, was wiederum ein Wanne
oder ein Substrat, in dem Bitleitungen und Speicherzellen
ausgeformt sind, kurzschließt.
US-A-4980861 offenbart einen Festwertspeicher, bei dem zwei
Speicherzelleneinheiten durch zwei Transistoren, von denen
einer vom Anreicherungstyp und der andere vom Verarmungstyp
ist, wahlweise an die selbe Bitleitung angeschaltet werden
können. Darüber hinaus zeigt DE-A-39 08 677 das Layout eines
Festwertspeichers, bei dem mehrere Speicherzelleneinheiten
sowohl Bitleitungsseitig als auch Vs-seitig ein Kontaktloch
miteinander teilen.
Es ist die Aufgabe der vorliegenden Erfindung, eine nicht
flüchtige Halbleiterspeichervorrichtung bereitzustellen,
die ein hochschnelles wahlfreies Lesen ohne Vergrößerung
der Chipfläche und ein hochschnelles Seitenlesen ermög
licht, indem ein Zeitverlust aufgrund des Wechsels der
Wortleitung ohne Vergrößerung der Chipfläche vermieden
wird, die bei Anwendung der Bitleitungsschirmung auf das
herkömmliche Speicherzellenanordnungen verwendende offene
Bitleitungssystem oder das einendige System auftretenden
Probleme oder eine Zunahme der Leistungsaufnahme beim Lesen
und Programmieren bzw. Einschreiben der Daten aus bzw. in
aufeinanderfolgende Seiten sowie eine Zunahme der Lese- und
Schreibzeit verhindern und die eine hochdichte Speicher
zellenstruktur durch Verschiebung der Positionen der Bit
leitungskontakte in benachbarten NAND-Spalten zur Verringe
rung der Teilung der Speicherzellen in Spaltenrichtung ver
wirklichen kann.
Zur Lösung der obigen Aufgabe, stellt die Erfindung eine
nichtflüchtige Halbleiterspeicher
vorrichtung
mit den Merkmalen des Anspruchs 1 bereit. Die
abhängigen Ansprüche betreffen weitere Vorteile der Erfindung.
Bevorzugte Ausführungsformen der vorliegenden Erfindung
enthalten die nachstehenden Merkmale:
- 1. Der zweite Auswahl-MOS-Transistor in der ersten Spei cherzelleneinheit hat eine von dem ersten Auswahl-MOS-Tran sistor in der zweiten Speicherzelleneinheit verschiedene Schwellspannung.
- 2. Des weiteren sind Takteinrichtungen bereitgestellt, die das serielle Lesen der in der anderen Speicherzelleneinheit gespeicherten Daten vornehmen, während das wahlfreie Lesen der in der einen der ersten und zweiten Speicherzellenein heit gespeicherten Daten ausgeführt wird.
- 3. Es ist eine Einrichtung zum Anlegen eines Potentials bereitgestellt, die eine Leseauswahl-Gatespannung an den ersten und den zweiten Auswahl-MOS-Transistor der Submatrix auf eine solche Weise anlegt, daß dann, wenn das Datum in der ersten Speicherzelleneinheit ausgelesen wird, sowohl der erste als auch der zweite Auswahl-MOS-Transistor in der ersten Speicherzelleneinheit leitend gemacht und mindestens einer des ersten und zweiten Auswahl-MOS-Transistors in der zweiten Speicherzelleneinheit nichtleitend gemacht wird, und dann, wenn der nichtflüchtige Speicherabschnitt in der zweiten Speicherzelleneinheit ausgelesen wird, mindestens einer des ersten und des zweiten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit nichtleitend gemacht und sowohl der erste als auch der zweite Auswahl-MOS-Transistor in der zweiten Speicherzelleneinheit leitend gemacht wird. In diesem Fall ist außerdem eine Einrichtung be reitgestellt, um die nicht gewählten mit der anderen Spei cherzelleneinheit gekoppelten Bitleitungen auf einem Aus lesepotential für die nicht gewählten Bitleitungen zu halten, wenn das in einer der ersten oder der zweiten Spei cherzelleneinheit der Submatrix gespeicherte Datum auf die gewählten Bitleitungen ausgelesen wird. Des weiteren ist eine Einrichtung zur Erfassung der Bitleitungsspannung bereitgestellt, um während einer Leseoperation die Diffe renz zwischen einem ersten Potential einer Bitleitung, die mit der ersten Speicherzelleneinheit gekoppelt ist, und einem zweiten Potential einer Bitleitung, die mit der zwei ten Speicherzelleneinheit gekoppelt ist, differentiell zu erfassen, indem das Lesepotential der nicht gewählten Bit leitung als ein Referenzpotential herangezogen wird.
- 4. Der nichtflüchtige Speicherabschnitt besteht aus einer Vielzahl elektrisch rückschreibbarer nichtflüchtiger Speicherzellen.
- 5. Der nichtflüchtige Speicherabschnitt ist auf eine sol che Weise aufgebaut, daß eine Vielzahl elektrisch rück schreibbarer nichtflüchtiger Speicherzellen, wobei jede Zelle aus einer Ladungsspeicherschicht und einem Steuergate besteht, die übereinander auf einer Halbleiterschicht ge stapelt sind, in Reihe geschaltet ist, so daß benachbarte Speicherzellen die Sources und Drains gemeinsam nutzen können.
- 6. Jede der nichtflüchtigen Speicherzellen besteht aus einer Ladungsspeicherschicht und einem Steuergate, die auf einer Halbleiterschicht übereinander gestapelt sind. Der nichtflüchtige Speicherabschnitt ist auf eine solche Weise aufgebaut, daß mindestens eine nichtflüchtige Speicherzelle parallel geschaltet ist, so daß sie alle Sources und Drain nutzen kann.
- 7. Eine erste, zweite, dritte und vierte Schwellspannung werden dadurch gewählt, daß Dotierungsstoffe kontrolliert in den Kanal einer nichtflüchtigen Speicherzelle einge bracht werden.
- 8. Jeder der ersten und zweiten Auswahl-MOS-Transistoren besteht aus einer Ladungsspeicherschicht und einem Aus wahlgate, die auf einer Halbleiterschicht übereinander gestapelt sind.
- 9. Ein erster und ein zweiter Auswahl-MOS-Transistor unterscheiden sich hinsichtlich ihrer Gatelänge vonein ander.
- 10. Die Vorrichtung umfaßt des weiteren eine Einrichtung, um die mit der anderen Speicherzelleneinheit gekoppelten Bitleitungen auf einem konstanten Potential während des Einschreibens in eine der ersten und zweiten Speicherzel leneinheiten in der Submatrix, während einer Prüfoperation zur Kontrolle, ob die Programmierung ausreichend ausgeführt worden ist, oder während einer Schreib-, Programmierprüf-, Rückschreib- und Programmierprüfoperation zu halten.
- 11. Die Speicherzellenanordnung enthält mindestens eine erste und eine zweite Unterspeicher-Zellanordnung, wobei jede der ersten und zweiten Unterspeicher-Zellanordnungen eine erste und eine zweite Speicherzelleneinheit enthält, und die nichtflüchtige Halbleiterspeichervorrichtung des weiteren umfaßt: eine Einrichtung zum Anlegen einer Span nung, die an dem Gate des ersten Auswahl-MOS-Transistors in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des zweiten Auswahl-MOS-Transistors in der zweiten Unter speicher-Zellanordnung und zum Anlegen einer Spannung, die an dem dem Gate des zweiten Auswahl-MOS-Transistors in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des ersten Auswahl-MOS-Transistors in der zweiten Unterspei cher-Zellanordnung.
- 12. Die Kopplungs-/Entkopplungseinrichtung enthält einen MOS-Transistor zwischen den Bitleitungen,
- 13. Die Bitleitungsgruppe besteht aus einem Bitleitungs paar, das mit derselben Leseverstärkerschaltung gekoppelt ist.
- 14. Die Speicherzellenanordnung ist eine offene Bitlei tungs-Speicherzellenanordnung, bei der der Leseverstärker zwischen den Bitleitungen angeordnet ist.
- 15. Die Bitleitungspaare mit mindestens zwei ersten Bit leitungen (erstes Bitleitungspaar) und zwei zweiten Bitlei tungen (zweites Bitleitungspaar) nutzen den Leseverstärker gemeinsam, wobei die Halbleiterspeichervorrichtung des wei teren eine Einrichtung zum Koppeln der das zweite Bitlei tungspaar bildenden Bitleitungen miteinander während des Lesens und Einschreibens der Daten aus der und in die Spei cherzelle, die mit dem ersten Bitleitungspaar gekoppelt ist, hat.
- 16. Der erste Auswahl-MOS-Transistor hat eine von dem zweiten Auswahl-MOS-Transistor verschiedene Schwellspan nung.
- 17. Die Speicherzelleneinheit enthält mindestens eine erste und eine zweite Speicherzelleneinheit, wobei die erste und die zweite Speicherzelleneinheit in der Weise eine Submatrix bilden, daß sie die Gate-Elektroden der ersten und zweiten Auswahl-MOS-Transistoren als ein erstes bzw. zweites Auswahlgate gemeinsam nutzen, wobei die Schwellspannung des zweiten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit niedriger ist als die Schwell spannung des zweiten Auswahl-MOS-Transistors in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit höher ist als die Schwellspannung des ersten Auswahl-MOS- Transistors in der zweiten Speicherzelleneinheit, und wobei die Schwellspannung des zweiten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit höher ist als die Schwell spannung des zweiten Auswahl-MOS-Transistors in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit niedriger ist als die Schwellspannung des ersten Auswahl- MOS-Transistors in der zweiten Speicherzelleneinheit.
- 18. Die Schwellspannung des ersten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit ist gleich der Schwell spannung des zweiten Auswahl-MOS-Transistors in der zweiten Speicherzelleneinheit, und die Schwellspannung des zweiten Auswahl-MOS-Transistors in der ersten Speicherzelleneinheit ist gleich der Schwellspannung des ersten Auswahl-MOS-Tran sistors in der zweiten Speicherzelleneinheit.
- 19. Die ersten und die zweiten Speicherzelleneinheiten sind abwechselnd angeordnet, um die Submatrix zu bilden.
Bei der ersten nichtflüchtigen Halbleiterspeichervorrich
tung gemäß der vorliegenden Erfindung werden von den Aus
wahl-MOS-Transistoren, die ein einziges Auswahlgate gemein
sam nutzen, einige leitend und andere nichtleitend gemacht.
Die Verwendung solcher Auswahlgates stellt auf einfache
Weise gewählte und nicht gewählte unter den Speicherzellen
bereit, die dasselbe Auswahlgate gemeinsam nutzen. So kön
nen beispielsweise durch Änderung der Schwellspannungen des
sourceseitigen und des drainseitigen Auswahlgate und der
Schwellspannungen der Auswahlgates benachbarter Speicher
zellen die mit ungeradzahligen Bitleitungen gekoppelten
Speicherzellen in den nicht gewählten Zustand gebracht
werden, wenn die Daten in den mit geradzahligen Bitleitun
gen gekoppelten Speicherzellen auf die Bitleitungen ausge
lesen werden. Als Resultat kann das geschachtelte Bitlei
tungssystem verwirklicht werden, ohne die Chipfläche zu
vergrößern, wodurch eine hochschnelle wahlfreie Leseope
ration möglich wird.
Durch das Seitenlesen der anderen Speicherzelleneinheit,
während das wahlfreie Lesen der einen der ersten und zwei
ten Speicherzelleneinheiten ausgeführt wird, kann außerdem
ein hochschnelles Seitenlesen ohne Zeitverlust durch die
zum Wechsel der Wortleitung erforderliche Zeit und ohne
Vergrößerung der Chipfläche verwirklicht werden. Des wei
teren ist es bei der vorliegenden Erfindung wegen des Weg
falls des durch die Bitleitungsschirmung erforderlichen
Potentialaufbaus möglich, Probleme zu vermeiden, die auf
treten, wenn die Bitleitungsschirmung an des offene Bitlei
tungsystem oder das einendige System unter Verwendung her
kömmlicher Zellenanordnungen angewendet wird, oder eine Zu
nahme der Leistungsaufnahme bei Lesen und Einschreiben der
Daten aus bzw. in aufeinanderfolgende Seiten sowie eine
Verlängerung der Lese- und Schreibzeit zu verhindern.
Mit der ersten nichtflüchtigen Halbleiterspeichervorrich
tung ist es deshalb möglich, das geschachtelte Bitleitungs
system ohne Vergrößerung der Chipfläche zu verwirklichen,
das eine hochschnelle wahlfreie Leseoperation gestattet.
Des weiteren ist es möglich, hochschnelles Seitenlesen
durchzuführen, indem ein Zeitverlust aufgrund des Wechsels
der Wortleitung ohne Vergrößerung der Chipfläche vermieden
wird. Es ist außerdem möglich, die bei Anwendung der Bit
leitungsschirmung auf das herkömmliche Speicherzellen
anordnungen verwendende offene Bitleitungssystem oder das
einendige System auftretenden Probleme oder eine Zunahme
der Leistungsaufnahme beim Lesen und Programmieren bzw.
Einschreiben der Daten aus bzw. in aufeinanderfolgende
Seiten sowie eine Zunahme der Lese- und Schreibzeit zu
verhindern.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus
der nachfolgenden Beschreibung oder der praktischen Ver
wirklichung der Erfindung.
Im folgenden wird die Erfindung anhand der Zeichnungen
näher erläutert; es zeigen:
Fig. 1A und 1B Draufsichten bzw. ein Ersatzschaltbild eines
herkömmlichen NAND-EEPROM;
Fig. 2A und 2B Schnittansichten entlang der Linie 2A-2A
bzw. 2B-2B in der Fig. 1;
Fig. 3 ein Ersatzschaltbild einer Speicherzellenanord
nung in einem herkömmlichen NAND-EEPROM;
Fig. 4 ein Schaltbild einer Leseverstärkerschaltung
des Invertertyps;
Fig. 5 die Beziehung zwischen der Schwellspannung und
der Abbauzeit des Potentials der Bitleitung in
einer Speicherzelle zur Verdeutlichung eines
Problems bei einem herkömmlichen EEPROM;
Fig. 6 die Struktur einer Speicherzellenanordnung zur
Verdeutlichung eines Problems bei einem her
kömmlichen EEPROM;
Fig. 7 die Struktur einer Speicherzellenanordnung zur
Verdeutlichung eines Problems bei einem her
kömmlichen EEPROM;
Fig. 8 die Beziehung zwischen der Schwellspannung und
der Abbauzeit des Potentials der Bitleitung in
einer Speicherzelle zur Verdeutlichung eines
Problems bei einem herkömmlichen EEPROM;
Fig. 9A und 9B die Diffusionsschichten des n-Tpys, die
Source-, Gate- und Drainzonen der Speicher
zellen und die die Diffusionsschichten des n-
Typs mit den Bitleitungen in einer Speicher
zellenanordnung eines herkömmlichen NAND-EEPROM
verbindenden Kontakte;
Fig. 10 die Gesamtkonfiguration eines NAND-Zellen-
EEPROM entsprechend einem ersten Ausführungs
beispiel der vorliegenden Erfindung;
Fig. 11 die Struktur einer Speicherzellenanordnung des
ersten Ausführungsbeispiels;
Fig. 12 die Struktur einer Speicherzellenanordnung des
ersten Ausführungsbeispiels;
Fig. 13 die Struktur einer Speicherzellenanordnung des
ersten Ausführungsbeispiels;
Fig. 14 die Struktur einer Speicherzellenanordnung des
ersten Ausführungsbeispiels;
Fig. 15 ein Schaltbild der Speicherzellenanordnung und
der Leseverstärkerschaltung des ersten Ausfüh
rungsbeispiels;
Fig. 16 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des ersten Ausführungsbeispiels;
Fig. 17 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des ersten Ausführungsbeispiels;
Fig. 18 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des ersten Ausführungsbeispiels;
Fig. 19 ein Schaltbild der Speicherzellenanordnung und
der Leseverstärkerschaltung des ersten Ausfüh
rungsbeispiels;
Fig. 20 ein Schaltbild der Speicherzellenanordnung und
der Leseverstärkerschaltung des ersten Ausfüh
rungsbeispiels;
Fig. 21 ein Schaltbild der Speicherzellenanordnung und
der Leseverstärkerschaltung des ersten Ausfüh
rungsbeispiels;
Fig. 22 die Struktur eines gekreuzten Bitleitungs
systems;
Fig. 23 die Struktur eines gekreuzten Bitleitungs
systems;
Fig. 24 die Struktur einer Speicherzellenanordnung, in
der der Auswahl-MOS-Transistor ein Auswahlgate
und eine schwebendes Gate hat;
Fig. 25 die Struktur einer Speicherzellenanordnung des
ersten Ausführungsbeispiels;
Fig. 26 die Gesamtkonfiguration eines NAND-Zellen-
EEPROM entsprechend einem zweiten Ausführungs
beispiel der vorliegenden Erfindung;
Fig. 27A bis 27D Strukturen der Speicherzellenanordnung des
zweiten Ausführungsbeispiels;
Fig. 28A und 28B Strukturen der Leseverstärkerschaltung des
zweiten Ausführungsbeispiels;
Fig. 29A und 29B Impulsdiagramme zur Erläuterung der Daten
leseoperation des zweiten Ausführungsbeispiels;
Fig. 30A und 30B Impulsdiagramme zur Erläuterung der Daten
leseoperation des zweiten Ausführungsbeispiels;
Fig. 31A und 31B Strukturen der Speicherzellenanordnung des
zweiten Ausführungsbeispiels;
Fig. 32 die Struktur einer einendigen Speicherzellen
anordnung und eines Leseverstärkers;
Fig. 33 die Gesamtkonfiguration eines NAND-Zellen-
EEPROM entsprechend einem dritten Ausführungs
beispiel der vorliegenden Erfindung;
Fig. 34A und 34B die Strukturen der Leseverstärkerschaltung
des dritten Ausführungsbeispiels;
Fig. 35 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des zweiten Ausführungsbeispiels;
Fig. 36A und 36B den Einfluß von Rauschen auf benachbarte
Bitleitung durch die kapazitive Kopplung zwi
schen Bitleitungen bei der Verstärkung des Bit
leitungspotentials;
Fig. 37A und 37B Strukturen der Speicherzellenanordnung in
dem gemeinsamen Leseverstärkersystem;
Fig. 38 die Struktur einer Leseverstärkerschaltung in
dem gemeinsamen Leseverstärkersystem;
Fig. 39 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des dritten Ausführungsbeispiels;
Fig. 40 ein Impulsdiagramm zur Erläuterung der Daten
einschreib- bzw. -programmieroperation eines
vierten Ausführungsbeispiels der vorliegenden
Erfindung;
Fig. 41 die Struktur einer Leseverstärkerschaltung des
geschachtelten Bitleitungssystems des vierten
Ausführungsbeispiels;
Fig. 42 die Struktur einer Speicherzellenanordnung
eines fünften Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 43 die Struktur einer Speicherzellenanordnung des
fünften Ausführungsbeispiels;
Fig. 44 die Struktur einer Speicherzellenanordnung
eines sechsten Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 45 die Struktur einer Speicherzellenanordnung des
sechsten Ausführungsbeispiels;
Fig. 46 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des sechsten Ausführungsbei
spiels;
Fig. 47 ein Schaltbild der Speicherzellenanordnung und
der Leseverstärkerschaltung des sechsten Aus
führungsbeispiels;
Fig. 48 ein Schaltbild eines NAND-Zellen-EEPROM ent
sprechend einem siebten Ausführungsbeispiel der
vorliegenden Erfindung;
Fig. 49A und 49B Strukturen der Speicherzellenanordnung des
siebten Ausführungsbeispiels;
Fig. 50 die Diffusionsschichten des n-Tpys, die
Source-, Gate- und Drainzonen der Speicherzel
len und die die Diffusionsschichten des n-Typs
mit den Bitleitungen in einer Speicherzellen
anordnung des siebten Ausführungsbeispiels ver
bindenden Kontakte;
Fig. 51 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des siebten Ausführungsbeispiels;
Fig. 52A und 52B Schaltbilder des Leseverstärkers des sieb
ten Ausführungsbeispiels;
Fig. 53 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des siebten Ausführungsbeispiels;
Fig. 54 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des siebten Ausführungsbeispiels;
Fig. 55A und 55B Impulsdiagramme zur Erläuterung der Daten
einschreiboperation des siebten Ausführungsbei
spiels;
Fig. 56 ein Impulsdiagramm zur Erläuterung der Daten
einschreiboperation des siebten Ausführungsbei
spiels;
Fig. 57A und 57B Strukturen der Speicherzellenanordnung des
siebten Ausführungsbeispiels;
Fig. 58 ein Schaltbild des Leseverstärkers des siebten
Ausführungsbeispiels;
Fig. 59A und 59B Strukturen der Speicherzellenanordnung
eines achten Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 60 die Diffusionsschichten des n-Tpys, die
Source-, Gate- und Drainzonen der Speicherzel
len und die die Diffusionsschichten des n-Typs
mit den Bitleitungen in einer Speicherzellen
anordnung des achten Ausführungsbeispiels ver
bindenden Kontakte;
Fig. 61 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des achten Ausführungsbeispiels;
Fig. 62 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des achten Ausführungsbeispiels;
Fig. 63A und 63B Impulsdiagramme zur Erläuterung der Daten
einschreiboperation des achten Ausführungsbei
spiels;
Fig. 64A und 64B Strukturen der Speicherzellenanordnung des
achten Ausführungsbeispiels;
Fig. 65 die Struktur einer Speicherzellenanordnung
eines neunten Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 66 die Struktur einer Speicherzellenanordnung
eines zehnten Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 67 die Struktur einer Speicherzellenanordnung
eines elften Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 68 die Struktur einer Speicherzellenanordnung
eines zwölften Ausführungsbeispiels der vorlie
genden Erfindung;
Fig. 69 die Struktur einer Speicherzellenanordnung der
vorliegenden Erfindung;
Fig. 70 die Struktur einer Speicherzellenanordnung der
vorliegenden Erfindung;
Fig. 71 die Struktur einer Speicherzellenanordnung der
vorliegenden Erfindung;
Fig. 72 die Struktur einer Speicherzellenanordnung der
vorliegenden Erfindung;
Fig. 73 die Struktur einer Speicherzellenanordnung der
vorliegenden Erfindung;
Fig. 74A und 74B Anordnungen der Speicherzellen und der
Speicherzellenabschnitte gemäß der vorliegenden
Erfindung;
Fig. 75A und 75B Anordnungen der Speicherzellen und der
Speicherzellenabschnitte gemäß der vorliegenden
Erfindung;
Fig. 76 die Struktur eines Speicherzellenabschnitts
gemäß der vorliegenden Erfindung;
Fig. 77A und 77B Strukturen des Speicherzellenabschnitts
gemäß der vorliegenden Erfindung;
Fig. 78 die Struktur einer einem dreizehnten Ausfüh
rungsbeispiel der vorliegenden Erfindung zuge
hörigen Submatrix;
Fig. 79 die Struktur einer dem dreizehnten Ausführungs
beispiel der vorliegenden Erfindung zugehörigen
Speicherzellenanordnung;
Fig. 80A bis 80C Strukturen der Speicherzelleneinheit des
dreizehnten Ausführungsbeispiels;
Fig. 81A bis 81C andere Strukturen der Speicherzellenein
heit des dreizehnten Ausführungsbeispiels;
Fig. 82A und 82B Strukturen der Speicherzellenabschnitts
des dreizehnten Ausführungsbeispiels;
Fig. 83 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des dreizehnten Ausführungsbei
spiels;
Fig. 84 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des dreizehnten Ausführungsbei
spiels;
Fig. 85 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des dreizehnten Ausführungsbei
spiels;
Fig. 86 ein Impulsdiagramm zur Erläuterung der Daten
leseoperation des dreizehnten Ausführungsbei
spiels;
Fig. 87 ein Impulsdiagramm zur Erläuterung der Daten
einschreiboperation des dreizehnten Ausfüh
rungsbeispiels;
Fig. 88 ein Impulsdiagramm zur Erläuterung der Ein
schreib-Prüfleseoperation des dreizehnten
Ausführungsbeispiels;
Fig. 89 eine andere Struktur einer dem dreizehnten Aus
führungsbeispiel zugehörigen Speicherzellenan
ordnung; und
Fig. 90 die Struktur einer dem vierzehnten Ausführungs
beispiel zugehörigen Speicherzellenanordnung
der vorliegenden Erfindung.
Im folgenden werden Ausführungsbeispiele der vorliegenden
Erfindung erläutert.
Die Fig. 10 ist ein Blockdiagramm, das eine Gesamtstruktur
eines NAND-Zellen-EEPROM entsprechend einem ersten Ausfüh
rungsbeispiel der vorliegenden Erfindung zeigt. Das erste
Ausführungsbeispiel löst auf konkrete Weise das erste Pro
blem.
Ein NAND-Zellen-EEPROM des ersten Ausführungsbeispiels um
faßt eine Speicherzellenanordnung 1, eine Leseverstärker-
und Zwischenspeicherschaltung 2, die als Zwischenspeicher
einrichtung für die Einschreib- und Lesedaten dient, einen
Zeilendecodierer 3 zur Wahl von Wortleitungen, einen Spal
tendecodierer 4 zur Wahl von Bitleitungen, einen Adreß
puffer 5, einen I/O- bzw. E/A-Leseverstärker 6, einen
Daten-Eingangs-/Ausgangspuffer 7 und eine Substrat-Poten
tialsteuerschaltung 8.
Die Fig. 11 zeigt die Struktur der Speicherzellenanordnung.
In der Fig. 11 bezeichnen BL, /BL Bitleitungen, WL Wortlei
tungen, STD erste Auswahl-MOS-Transistoren, die mit der
Drainseite der NAND-Zellen gekoppelt sind, STS zweite Aus
wahl-MOS-Transistoren, die mit der Sourceseite der NAND-
Zellen gekoppelt sind, SGD Auswahlgates zur Steuerung der
Auswahl-MOS-Transistoren STD, SGS Auswahlgates zur Steue
rung der Auswahl-MOS-Transistoren STS, SA Leseverstärker
und TG ein Steuersignale zur Steuerung eines Gate zur Kopplung
der Leseverstärker SA mit den Bitleitungen BL. In der
Darstellung der Figur wird auf die Indizes, z. B. 00 von
WL00, verzichtet. Im folgenden wird zum Zwecke der klaren
Darstellung der restlichen Beschreibung in gleicher Weise
auf die Indizes verzichtet.
Wie in der Fig. 11 dargestellt, verwendet ein Leseverstär
ker SA ein Bitleitungspaar BLj, /BLj als Eingang. Hierbei
handelt es sich um das geschachtelte für DRAMs verwendete
Bitleitungssystem. Zur Verwirklichung des geschachtelten
Bitleitungssystems muß bei Potentialabbau einer Bitleitung
des Bitleitungspaares ein Potentialabbau der anderen Bit
leitung verhindert werden. Im ersten Ausführungsbeispiel
wird ein Potentialabbau der anderen Bitleitung in dem ge
schachtelten Bitleitungssystem dadurch verhindert, daß die
Schwellspannungen der dasselbe Auswahlgate (z. B. STS00 und
STS10, STD00 und STD10 in der Fig. 11) gemeinsam nutzenden
Auswahl-MOS-Transistoren verschieden gemacht und dann
verschiedene Spannungen an die drain- und sourceseitigen
Auswahlgates gelegt werden.
Speziell in der Fig. 11 wird ein Auswahl-MOS-Transistor mit
einer hohen Schwellspannung Vt1 (z. B. 2 V) als vom E-Typ
und ein Auswahl-MOS-Transistor mit einer niedrigen Schwell
spannung Vt2 (z. B. 0,5 V) (Vt1 < Vt2) als vom I-Typ festge
legt. Die an die Gates (Auswahlgates) der beiden Typen von
Auswahl-MOS-Transistoren gelegten Spannungen enthalten eine
Spannung Vsgh (z. B. 3 V) (Vsgh < Vt1, Vt2), die sowohl den
I-Typ- als auch den E-Typ-Transistor einschaltet, und eine
Spannung Vsgl (z. B. 1,5 V) (Vt1 < Vsg1 < Vt2), die den I-
Typ-Transistor einschaltet, den E-Typ-Transistor jedoch
ausschaltet.
Bei einer Speicherzelle 1 handelt es sich um eine elek
trisch rückschreibbare nichtflüchtige Speicherzelle, bei
der ein schwebendes Gate (eine Ladungsspeicherschicht) und
ein Steuergate) übereinander auf einem Halbleitersubstrat
gestapelt sind. Eine Vielzahl solcher Speicherzellen sind
zur Bildung einer NAND-Zelle (eines nichtflüchtigen Spei
cherabschnitts) in Reihe geschaltet. Ein I-Typ-STS und ein
E-Typ-STD sind mit einer NAND-Zelle gekoppelt, um eine kom
plette erste Speicherzelleneinheit zu bilden. Ein E-Typ-STS
und ein I-Typ-STD sind mit einer NAND-Zelle gekoppelt, um
eine komplette zweite Speicherzelleneinheit zu bilden. Die
ersten und zweiten Speicherzelleneinheiten sind abwechselnd
angeordnet. Eine Vielzahl erster Speicherzelleneinheiten
und eine Vielzahl zweiter Speicherzelleneinheiten, die eine
Wortleitung gemeinsam nutzen, bilden eine Submatrix.
Ein Verfahren zum Anlegen einer Spannung an das Auswahlgate
wird nunmehr konkret unter Bezugnahme auf die Fig. 11 be
schrieben.
Wird das Datum in der Speicherzelle MC000 ausgelesen, so
werden die Wortleitungen WL00, WL08 bis WL15 auf 0 V gelegt
und die Wortleitungen WL01 bis WL07 werden auf Vcc (z. B.
3 V) gelegt. Danach werden das sourceseitige Auswahlgate
SGS0 auf Vsgh und das drainseitige Auswahlgate SGD0 auf
Vsg1 gelegt. Die Auswahlgates SGS1, SGD1 werden auf 0 V
gelegt. In diesem Fall werden beide sourceseitigen Auswahl-
MOS-Transistoren STS00, STS10 eingeschaltet. Andererseits
wird der drainseitige Auswahl-MOS-Transistor STD00 der Bit
leitung BL0 eingeschaltet, aber der drainseitige Auswahl-
MOS-Transistor STD10 der Bitleitung /BL0 wird ausgeschaltet.
Ist also das Datum in der Speicherzelle MC000 "1", wird das
Potential der Bitleitung BL0 abgebaut, das der Bitleitung
/BL0 wird jedoch ungeachtet des Datums in der Speicherzelle
MC100 nicht abgebaut.
Wird das Datum in der Speicherzelle MC100 ausgelesen, so
werden die Wortleitungen WL00, WL08 bis WL15 auf 0 V und die
Wortleitungen WL01 bis WL07 auf Vcc gelegt. Das sourceseiti
ge Auswahlgate SGS0 wird auf Vsgl und das drainseitige Aus
wahlgate SGD0 auf Vsgh gelegt. Die Auswahlgates SGS1, SGD1
werden auf 0 V gelegt. In diesem Fall werden die beiden
drainseitigen Auswahl-MOS-Transistoren STD00, STD10 einge
schaltet. Da der sourceseitige Auswahl-MOS-Transistor STD10
eingeschaltet wird, wenn das Datum in der Speicherzelle
MC100 "1" ist, wird das Potential der Bitleitung /BL0 abge
baut, das der Bitleitung BL0 jedoch nicht, weil der Aus
wahl-MOS-Transistor STS00 abgeschaltet wird.
Bei der vorliegenden Erfindung werden durch Verwendung der
Auswahl-MOS-Transistoren, die mit dem Bitleitungspaar BLj,
/BLj gekoppelt sind, die Schwellspannungen der Auswahl-MOS-
Transistoren, die durch dieselben Steuergates SGS, SGD
(z. B. STD00 und STD10, STS00 und STS10, STD01 und STD11, STS01
und STS11) gesteuert sind, verschieden eingestellt. Das
Verfahren zur Einstellung der Schwellspannungen ist
beliebig. So kann beispielsweise wie in der Fig. 12
gezeigt, der Auswahl-MOS-Transistor STD00 der Bitleitung
BLj vom E-Typ, STS00 kann vom I-Typ sein, der Auswahl-MOS-
Transistor STD10 der Bitleitung /BLj kann vom I-Typ und
STS10 kann vom E-Typ sein.
Während in der Fig. 11 alle drainseitigen Auswahl-MOS-Tran
sistoren der mit der Bitleitung BLj gekoppelten Zellen vom
I-Typ und alle sourceseitigen Auswahl-MOS-Transistoren vom
E-Typ sind, kann beispielsweise in den beiden einen Bitlei
tungskontakt gemeinsam nutzenden NAND-Blöcken ein Satz der
drainseitigen Auswahl-MOS-Transistoren vom I-Typ und der
andere Satz vom E-Typ sein, wie in der Fig. 13 gezeigt.
Während in den Fig. 11 bis 13 die abwechselnd angeordneten
Bitleitungen BLj gleichzeitig gewählt und ausgelesen wer
den, können außerdem die Schwellspannungen der Auswahl-MOS-
Transistoren so eingestellt werden, daß die Bitleitung /BLj
gewählt werden kann, wenn die Bitleitung BL0 gewählt ist,
wie z. B. in der Fig. 14 gezeigt.
Bei der vorliegenden Erfindung sind, wie anhand des ersten
bis dreizehnten Ausführungsbeispiels gezeigt, einige der
ein Auswahlgate gemeinsam nutzenden Auswahl-MOS-Transistoren
leitend und der Rest nichtleitend ausgeführt. Durch die
Verwendung zweier solcher Auswahlgates lassen sich unter
den dasselbe Auswahlgate gemeinsam nutzenden Speicherzellen
gewählte und nicht gewählte leicht erkennen.
Des weiteren sind die Schwellspannungen der Auswahl-MOS-
Transistoren und die an die Auswahlgates gelegten Spannun
gen beliebig. Insbesondere haben die drainseitigen (Kon
taktseite der Bitleitung) Auswahl-MOS-Transistoren zwei
Schwellspannungen Vtd1, Vtd2 (Vtd1 < Vtd2), die an die
drainseitigen Auswahlgates gelegten Spannungen sind ver
schieden, Vsghd (Vsghd < Vtd1), Vsgld (Vtd1 < Vsgld <
Vtd2), die sourceseitigen Auswahl-MOS-Transistoren haben
zwei Schwellspannungen Vts1, Vts2 (Vts1 < Vts2), und die an
die sourceseitigen Auswahlgates gelegten Spannungen sind
verschieden, Vsghs (Vsghs < Vts1), Vsgls (Vts1 < Vsgls <
Vts2). Anders als in den obigen Ausführungsbeispielen wer
den die Gleichungen Vtd1 = Vts1; Vtd2 = Vts2; Vsghd = Vsghs
und Vsgld = Vsgls nicht erfüllt.
So können z. B. die Schwellspannungen der drainseitigen
(Kontaktseite der Bitleitungen) Auswahl-MOS-Transistoren
verschieden sein, 2 V und 0,5 V, die Schwellspannungen der
sourceseitigen Auswahl-MOS-Transistoren können verschieden
sein, 2,5 V und 1 V, die an die drainseitigen Auswahlgates
gelegten Spannungen können Vsgh = 3 V, Vsgl = 1,5 V, und
die an die sourceseitigen Auswahlgates gelegten Spannungen
können Vsgh = 3 V, Vsg1 = 1,2 V betragen.
Ein höher als Vcc eingestelltes Vsgh führt zu einer Erhö
hung der Konduktanz der Auswahl-MOS-Transistoren (d. h. zu
einer Abnahme des Widerstands). Dadurch nimmt ein während
einer Leseoperation in der NAND-Zellenspalte fließender
Strom zu, wodurch die Potentialabbauzeit der Bitleitung mit
dem Ergebnis verkürzt wird, daß das Prüflesen in einer
Lese- und Einschreiboperation schneller wird. Vsgh kann
z. B. an der Ladungspumpschaltung in dem Chip von Vcc ange
hoben werden.
Es ist wünschenswert, daß diejenige Auswahlgatespannung
Vsgh, bei der alle ein einziges Auswahlgate gemeinsam nut
zenden Auswahl-MOS-Transistoren leitend werden, gleich ist
oder kleiner als die Versorgungsspannung Vcc. Ist Vsgh
größer als Vcc, so benötigt der Chip eine Ladepumpschal
tung, was zu einer Vergrößerung der Chipfläche führt.
Weiterhin kann die untere Schwellspannung Vt2 des Auswahl-
MOS-Transistors eine negative Schwellspannung sein (z. B.
-1 V). Bei einer Einschreiboperation werden 0 V an eine mit
der einzuschreibenden Zelle gekoppelte Bitleitung gelegt,
und ein Zwischenpotential (ca. 10 V) wird an eine mit einer
nicht einzuschreibenden Zelle gekoppelte Bitleitung gelegt.
In diesem Fall muß das sourceseitige Auswahlgate abgeschal
tet sein, so daß kein Strom über die Sourceleitung zwischen
den beiden Bitleitungen fließen kann. Ist also die Schwell
spannung Vt2 auf einen negativen Wert von ca. -1 V eingestellt,
so wird eine negative Spannung (z. B. -1,5 V), bei
der ein Auswahlgate mit einer negativen Schwellspannung ab
schaltet, während einer Einschreiboperation an das source
seitige Auswahlgate gelegt.
Die höhere der Schwellspannungen Vt1 der Auswahlgates kann
auf eine Spannung eingestellt werden, die gleich ist oder
größer als die Versorgungsspannung Vcc (z. B. 3,5 V). In
diesem Fall werden zum Einschalten eines Auswahl-MOS-Tran
sistors mit einer Schwellspannung Vt1 in einer Lese- oder
Prüfleseoperation z. B. 4 V an das Auswahlgate unter Verwen
dung beispielsweise der Ladepumpschaltung in dem Chip ge
legt.
Anhand des Impulsdiagramms der Fig. 16 wird nunmehr die
Operation zum Auslesen des Datums aus der mit der Bitlei
tung BLj der Fig. 15 gekoppelten Speicherzelle MC000 be
schrieben. Der Leseverstärker besteht aus einem CMOS-Flip
flop, das durch Steuersignale SAN, SAP gesteuert wird.
Zuerst ändert sich das Steuersignal TG von Vcc (z. B. 3 V)
nach Vss, wodurch ein CMOS-Flipflop FF von den Bitleitungen
BLj, /BLj getrennt wird. Dann wechseln Vorspannungssignale
ϕpA, ϕpB von Vss nach Vcc (Zeitpunkt t0), wodurch das Poten
tial der Bitleitung BLj auf VA (z. B. 1,7 V) und der Bit
leitung /BLj auf VB (z. B. 1,5 V) (Zeitpunkt t1) gebracht
wird. Nach dem erfolgten Potentialaufbau gehen ϕpA, ϕpB nach
Vss, wodurch die Bitleitungen BLj, /BLj in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilen
decodierer 3 vorgegebene Spannungen an das Steuergate
(Wortleitung) und an das Auswahlgate (Zeitpunkt t2).
Wenn die Speicherzelle MC000 in der Fig. 15 ausgelesen wird,
liegt WL00 auf 0 V, WL01 bis WL07, liegen auf 3 V, SGD0 liegt
auf 3 V (Vsgh) und SGS0 liegt auf 1,5 V (Vsgl). Ist das in
die Speicherzelle MC000 eingeschriebene Datum "0", weil die
Schwellspannung der Speicherzelle MC000 positiv ist, so
fließt kein Zellenstrom, und das Potential der Bitleitung
BLj bleibt auf 1,7 V. Ist das Datum "1", so fließt ein
Zellenstrom, wodurch das Potential der Bitleitung BLj auf
1,5 V oder darunter abfällt. Da das Auswahlgate SGS0 auf
1,5 V liegt, wird der Auswahl-MOS-Transistor SGS10 abge
schaltet, so daß das Potential der Bitleitung /BLj unge
achtet des in die Speicherzelle MCP100 eingeschriebenen Da
tums nicht abgebaut wird, sondern auf einem Vorspannungs
potential von 1,5 V bleibt.
Danach geht im Zeitpunkt t3 das Steuersignal SAP nach 3 V,
und das Steuersignal SAN geht nach 0 V, wodurch das CMOS-
Flipflop FF deaktiviert wird. Im Zeitpunkt t4 geht ϕE nach
3 V, wodurch das CMOS-Flipflop FF ausgeglichen wird und die
Knoten N1, N2 auf Vcc/2 (z. B. 1,5 V) legt. Im Zeitpunkt t5
geht das Steuersignal TG nach 3 V, wodurch die Bitleitung
mit dem Leseverstärker (Zeitpunkt t6) gekoppelt wird, und
danach steigt das Steuersignal SAN von 0 V auf 3 V an, wo
durch die Potentialdifferenz zwischen den Bitleitungen BLj
und /BLj verstärkt wird. Danach fällt im Zeitpunkt t7 das
Steuersignal SAP von 3 V auf 0 V ab, wodurch das Datum zwi
schengespeichert wird.
Insbesondere wenn "0" in die Speicherzelle MC000 einge
schrieben ist, wird der Knoten N1 auf 3 V und der Knoten N2
auf 0 V liegen. Ist "1" in die Speicherzelle MC000 einge
schrieben, so wird der Knoten N1 auf 0 V und der Knoten N2
auf 3 V liegen. Wenn danach ein Spaltenauswahlsignal CSLj
von 0 V auf 3 V ansteigt, wird das im CMOS-Flipflop zwi
schengespeicherte Datum nach I/O, I/O' ausgegeben (Zeit
punkt t8).
Der zeitliche Ablauf beim Lesen der mit der Bitleitung /BLj
der Fig. 15 gekoppelten Speicherzelle MC100 ist in der Fig.
17 dargestellt. In diesem Fall wird das Potential der Bit
leitung BLj auf 1,5 V und das der Bitleitung /BLj auf 1,7 V
gebracht (Zeitpunkt t7). Die vom Zeilendecodierer 3 an das
Steuergate (Wortleitung) zum Zeitpunkt des Auslesens des
Zelldatums auf die Bitleitung angelegte Spannung ist iden
tisch mit der beim Auslesen der Speicherzelle MC000. Hin
sichtlich der an die Auswahlgates gelegten Spannungen liegt
SGD0 auf 1,5 V und SGS0 auf 3 V (Zeitpunkt t2).
Ist das in die Speicherzelle MC000 eingeschriebene Datum
"0", weil die Schwellspannung der Speicherzelle MC100 posi
tiv ist, so fließt kein Strom, und das Potential der Bit
leitung /BLj bleibt auf 1,7 V. Ist das Datum "1", so fließt
ein Zellenstrom, wodurch das Potential der Bitleitung /BLj
auf 1,5 V oder darunter abfällt. Da das Auswahlgate SGD0
auf 1,5 V liegt, wird der Auswahl-MOS-Transistor STD00 ab
geschaltet, so daß das Potential der Bitleitung BLj un
geachtet des in die Speicherzelle MC000 eingeschriebenen
Datums nicht abgebaut wird, sondern auf einem Vorspannungs
potential von 1,5 V bleibt. Danach wird wie beim Auslesen
der Speicherzelle MC100 das auf die Bitleitung /BLj ausgele
sene Datum erfaßt, in dem Leseverstärker zwischengespei
chert und an I/O, I/O' ausgegeben.
Der Zeitpunkt des Lesens ist beliebig. So kann beispiels
weise im Zeitpunkt t5 das die Bitleitungen mit dem Lesever
stärker koppelnde Übergabegate eingeschaltet werden, um die
Potentiale der Bitleitungen BLj, /BLj an die Knoten N1, N2
zu übertragen und danach abgeschaltet werden. Deshalb nimmt
die Lastkapazität des Leseverstärkers als Resultat der
Trennung des Bitleitungspaares von dem Leseverstärker ab,
so daß die Potentiale der Knoten N1, N2 rasch zum Zeitpunkt
des Erfassens und Zwischenspeicherns bestimmt werden.
Wie aus den Impulsdiagrammen der Fig. 16 bis 18 für eine
Leseoperation des Leseverstärkers ersichtlich ist, fällt
nach dem Anstieg von SAN von 0 V auf 3 V zum Einschalten
des n-Kanal-Transistors in dem CMOS-Flipflop FF das Steuer
signal SAP von 3 V auf 0 V ab, um den p-Kanal-Transistor in
dem CMOS-Flipflop FF einzuschalten. Das Steuersignal SAP
kann jedoch im selben Zeitpunkt, in dem SAN von 0 V auf 3 V
angehoben wird, von 3 V auf 0 V abfallen.
Wird das Datum in der mit der Bitleitung BLj gekoppelten
Zelle erfaßt und in dem Leseverstärker zwischengespeichert,
so hat eine der Bitleitungen BLj, /BLj ein Potential von
0 V und die andere ein Potential von Vcc (z. B. 3 V). Wird
ϕE nach der Ausgabe des Zelldatums vom Leseverstärker an
I/O, I/O' auf 3 V gelegt, so wird die Bitleitung BLj mit
der Bitleitung /BLj gekoppelt (ausgeglichen), wodurch die
Bitleitungen ohne Potentialaufbau nach 1,5 V gehen können.
Danach wird z. B. zum Auslesen des Datums von der Bitleitung
/BLj das Potential der Bitleitung /BLj auf 1,7 V aufgebaut,
indem ϕPB auf 3 V und VB auf 1,7 V gelegt werden. Wie oben
beschrieben, kann die Potentialaufbauzeit für das nächste
Lesen durch Koppeln der Bitleitung BLj mit der Bitleitung
/BLj, nachdem die Bitleitung BLj gelesen worden ist, ver
kürzt und des weiteren die zum Potentialaufbau erforderli
che Leistungsaufnahme reduziert werden.
Wie aus der Fig. 19 ersichtlich ist, kann eine Schaltung
zur Durchführung der Verifikation bzw. Prüfung nach dem
Einschreiben zu dem Leseverstärker hinzugefügt werden.
Um die ein Paar bildenden Bitleitungen auf verschiedene Po
tentiale zu bringen, kann zusätzlich zu einem Verfahren der
Übertragung von Potentialen VA, VB von einer peripheren
Schaltung, wie in der Fig. 15 gezeigt, eine Pseudozelle
vorgesehen werden, wie z. B. in der Fig. 20 dargestellt. In
diesem Fall werden die Bitleitungen BLj, /BLj auf das glei
che Potential VPR gebracht. Ein durch die Pseudozelle flie
ßender Strom wird niedriger eingestellt als der Lesestrom
Icell(Worst), d. h. der kleinste durch die Zelle fließende
Strom. Dies kann dadurch erreicht werden, daß man eine
Pseudo-NAND-Zelle anordnet, die in Reihe mit einem Tran
sistor des Verarmungstyps mit einer größeren Kanallänge L
und einer schmäleren Kanalbreite W zu schalten ist.
Ist die Schwellspannung des Pseudo-Auswahl-MOS-Transistors
entsprechend der Fig. 20 eingestellt, wenn das Datum in der
mit der Bitleitung BLj gekoppelten Speicherzelle auf die
Bitleitung BLj ausgelesen wird, so wird das Potential der
Bitleitung /BLj über die Pseudozelle abgebaut, und wenn das
Datum in der mit der Bitleitung /BLj gekoppelten Speicher
zelle auf die Bitleitung /BLj ausgelesen wird, so wird das
Potential der Bitleitung BLj über die Pseudozelle abgebaut.
Die Funktion der Schaltung der Fig. 20 wird nunmehr anhand
eines Beispiels des Datenlesens aus der Speicherzelle MC000
beschrieben.
Zuerst geht ein Vorspannungssteuersignal PRE nach 3 V, wo
durch die Bitleitungen BLj, /BLj auf das Vorspannungspoten
tial VPR (z. B. 1,7 V) gebracht werden. Danach werden die
Steuergateleitungen und die Auswahlgates der Speicherzelle
gewählt, und 0 V werden an eine Pseudowortleitung DWL und
nahezu die gleiche Spannung wie diejenige, die an den Auswahlgates
SGS, SGD des Auswahl-MOS-Transistors liegt, wird
an Pseudo-Auswahlgates DSGS, DSGD gelegt.
Wird "0" in die Speicherzelle MC000 eingeschrieben, so wird
das Potential der Bitleitung BLj nicht abgebaut und bleibt
auf dem Vorspannungspotential von 1,7 V. Wird "1" in die
Speicherzelle MC000 eingeschrieben, so wird das Potential
der Bitleitung BLj z. B. auf 1,3 V abgebaut. Ist das Poten
tial der Bitleitung BLj, in die "1" eingeschrieben wird,
auf 1,3 V abgebaut, so wird das Potential der Bitleitung
/BLj über die Pseudozelle auf 1,5 V abgebaut. Danach werden
die Potentiale des Bitleitungspaares einer Differenzver
stärkung im Leseverstärker in derselben Weise wie im Aus
führungsbeispiel der Fig. 15 dargestellt unterzogen.
Um die ein Paar bildenden Bitleitungen auf verschiedene Po
tentiale zu bilden, kann eine Pseudozelle aus einem Tran
sistor und einem Kondensator gebildet werden, wie in der
Fig. 21 gezeigt. Zuerst geht das Vorspannungssteuersignal
PRE nach 3 V, wodurch die Bitleitungen BLj, /BLj auf das
gleiche Potential VPR gebracht werden. Wird das Datum in
der Speicherzelle MC000 auf die Bitleitung BLj ausgelesen,
nachdem das Steuersignal PRE auf 0 V gelegt und die Bit
leitung in den potentialfreien Zustand gebracht worden ist,
geht ϕPB nach 3 V, und ein Kondensator C1 wird geladen. Das
Potential der Bitleitung /BLj fällt gegenüber dem Vorspan
nungspotential VPR um den Betrag ab, der der in dem Konden
sator gespeicherten Ladung entspricht. Dies dient als ein
Referenzpotential bei der Differenzverstärkung des Bitlei
tungspaares.
Wird das Datum in der Speicherzelle MC000 auf die Bitleitung
/BLj ausgelesen, so geht ϕPA nach 3 V, wodurch ein Konden
sator C0 geladen wird, was wiederum einen Abfall des Vor
spannungspotentials VPR der Bitleitung BLj verursacht. Das
Potential der Bitleitung BLj wird als ein Referenzpotential
herangezogen.
Während in den Anordnungen der Fig. 15 bis 21 das Potential
der mit der auszulesenden Speicherzelle gekoppelten Bitlei
tung abgebaut wird, befindet sich die andere Bitleitung des
mit dem Leseverstärker gekoppelten Bitleitungspaares (wird
z. B. die Speicherzelle MC000 der Fig. 15 ausgelesen, ist die
andere Bitleitung die Bitleitung /BLj, und wird die Spei
cherzelle MC100 ausgelesen, so ist die andere Bitleitung die
Bitleitung BLj) im potentialfreien Zustand. Indem das Vor
spannungssteuersignal ϕPB auf 3 V gehalten wird, während
das Datum in der Speicherzelle ausgelesen wird, nachdem das
Potential der Bitleitung (z. B. die Bitleitung BLj) auf
1,7 V angehoben worden ist, kann die als Referenz dienende
Bitleitung (z. B. die Bitleitung /BLj) auf einem Referenz
potential von 1,5 V konstant gehalten werden.
Indem die Bitleitung /BLj auf dem Referenzpotential gehal
ten wird, kann auf diese Weise das aufgrund der kapazitiven
Kopplung zwischen benachbarten Bitleitungen während des Potentialabbaus
der Bitleitungen resultierende Rauschen ver
ringert werden.
Des weiteren wird wie in der Leseoperation zum Zeitpunkt
des Prüflesens (das detailliert in Zusammenhang mit dem
vierten Ausführungsbeispiel beschrieben wird), nach dem
Einschreiben das Potential der Bitleitung entsprechend dem
in der Zelle eingeschriebenen Datum auf- und abgebaut.
Indem die Bitleitung /BLJ, die nicht auszulesen ist, auf
dem Referenzpotential gehalten wird, kann das durch die
kapazitive Kopplung zwischen benachbarten Bitleitungen be
dingte Rauschen verringert werden.
Zur Verringerung des durch die kapazitive Kopplung zwischen
benachbarten Bitleitungen bedingten Rauschens beim Erfassen
und Zwischenspeichern des auf die Bitleitung ausgelesenen
Datums in der Speicherzelle, kann das in Zusammenhang mit
DRAMs vorgeschlagene gekreuzte Bitleitungssystem, wie in
der Fig. 22 gezeigt, verwendet werden. Auch das in der Fig.
23 dargestellte gekreuzte Bitleitungssystem kann verwendet
werden.
Der Auswahl-MOS-Transistor kann aus einer Zelle mit einem
Auswahlgate und einem schwebenden Gate, wie in der Fig. 24
gezeigt, gebildet sein. In diesem Fall können durch Inji
zieren von Elektronen in die schwebenden Gates der Auswahl-
MOS-Transistoren vor der Auslieferung der Halbleiterspei
chervorrichtungen die Schwellspannungen der Auswahl-MOS-
Transistoren bestimmt werden. Das Injizieren von Elektronen
in die schwebenden Gates der drainseitigen Auswahl-MOS-
Transistoren (z. B. STD00, Fig. 24) kann durch Tunneln vom
Substrat aus erfolgen.
Insbesondere die Wortleitungen WL00 bis WL07 werden auf ein
Zwischenpotential (ca. 10 V) oder auf 0 V gelegt, das Aus
wahlgate SGD0 wird auf Vpp (ca. 20 V) gelegt, die Auswahl
gates SGS0 und SGD1 werden auf 0 V gelegt, die Bitleitung
BL0 wird auf 0 V und die Bitleitungen BLj, /BLj werden auf
ein Zwischenpotential (ca. 10 V) gelegt. Um des weiteren
die Schwellspannung des sourceseitigen Auswahl-MOS-
Transistors zu bestimmen, werden die Auswahlgates SGD0 und
SGS0 und die Wortleitungen WL00 bis WL07 sämtlich in den
hohen Zustand gebracht, um alle NAND-Zellenspalten
einzuschalten; die Bitleitung BL0 wird auf Vpp oder das
Zwischenpotential gelegt, und Bitleitungen /BL0, BL1, /BL1
werden auf 0 V zur Injizierung heißer Elektronen gelegt.
Wie oben beschrieben, kann bei der vorliegenden Erfindung
durch Änderung der Schwellspannungen der Auswahl-MOS-Tran
sistoren und der an die Auswahlgates gelegten Spannungen
das geschachtelte Bitleitungssystem ohne Vergrößerung der
Chipfläche verwirklicht werden, wodurch ein hochschnelles
wahlfreies Lesen möglich ist. Zur Änderung der Schwell
spannung kann die Dicke des Gateoxidfilms des Auswahl-MOS-
Transistors oder die Konzentration der Dotierungsstoffe im
Kanal des Auswahl-MOS-Transistors geändert werden. Die
Schwellspannungen können verschieden eingestellt werden, je
nachdem, ob die Auswahl-MOS-Transistoren einer Kanaldotie
rung unterzogen werden. Durch eine Änderung der Kanallänge
des Auswahl-MOS-Transistors kann die Schwellspannung geän
dert werden. Das heißt, daß ein Transistor mit einer kurzen
Kanallänge als ein Transistor des I-Typs verwendet werden
kann, weil die Schwellspannung aufgrund der durch den kur
zen Kanal bedingten Effekte niedrig ist.
Um weiterhin die Dicke des Gateoxidfilms oder die Konzen
tration des Dotierungsstoffes in dem Kanal zu ändern, kön
nen andere Herstellungsprozesse, wie eine Kanaldotierung
peripherer Schaltungen, verwendet werden, ohne einen zu
sätzlichen Prozeß einzuführen. Bei jedem Verfahren kommt es
nur darauf an, daß die Schwellspannungen der Auswahl-MOS-
Transistoren verschieden eingestellt werden. Nachdem die
Unterschiede der Schwellspannungen eingeführt worden sind,
können vorgegebene Schwellspannungen mittels Substratvor
spannungen erhalten werden.
In dem herkömmlichen NAND-Zellen-EEPROM werden 0 V an das
sourceseitige Auswahlgate in dem Schreibblock gelegt. Ist
der sourceseitige Auswahl-MOS-Transistor vom I-Typ und be
trägt die Schwellspannung Vt2 ca. 0,1 V (oder die Schwell
spannung ist negativ), so schaltet der sourceseitige Aus
wahl-MOS-Transistor nicht vollständig ab, mit dem Ergebnis,
daß ein Zellenstrom von ca. 0,1 µA fließt, der es der nicht
einzuschreibenden Bitleitung gestattet, das Zwischenpoten
tial (ca. 10 V) abzubauen.
Werden beispielsweise die mit 200 Bitleitungen gekoppelten
Speicherzellen nicht eingeschrieben und liegen die Bitlei
tungen auf einem Zwischenpotential, so wird ein Zellenstrom
von insgesamt 200 × 0,1 µA = 20 µA fließen. Um die Ab
schaltcharakteristik des I-Typ-Transistors zu verbessern,
kann eine Spannung von z. B. ca. 0,5 V in einer Einschreib
operation an die gemeinsame Sourceleitung gelegt werden.
Werden 0,5 V an die Source gelegt, so beträgt die Poten
tialdifferenz zwischen Source und Substrat -0,5 V, wodurch
die Schwellspannung des I-Typ-Transistors aufgrund der
Substrat-Vorspannungseffekte mit dem Ergebnis ansteigen
kann, daß sich die Abschaltcharakteristik beim Anlegen von
0 V an das Gate des I-Typ-Transistors verbessert, womit der
Zellenstrom in einer Leseoperation verringert wird.
Um die niedrigere (des I-Typs) der Schwellspannungen der
Auswahlgates auf z. B. 0,5 V einzustellen, kann die Sub
stratkonzentration verringert werden. Bei einem I-Typ-Tran
sistor mit einer niedrigen Substratkonzentration verbrei
tert das Anlegen einer Drainspannung die Verarmungsschicht
zwischen Drain und Substrat selbst dann, wenn keine Gate
spannung anliegt, mit dem Ergebnis, daß die Verarmungs
schicht zwischen Drain und Substrat sich mit der Verar
mungsschicht zwischen Source und Substrat koppelt (Punch-
through-Effekt). Um die Punch-through-Spannung des Auswahl-
MOS-Transistors vom I-Typ zu erhöhen, wird seine Kanallänge
L größer gemacht.
Obwohl in dem ersten Ausführungsbeispiel ein NAND-Zellen-
EEPROM beschrieben worden ist, kann die vorliegende Erfin
dung gleichermaßen auf nichtflüchtige Halbleiterspeicher
vorrichtungen angewendet werden, bei denen die Drainseite
der Speicherzelle über ein Auswahlgate mit der Bitleitung
und die Sourceseite der Zelle außerdem über ein Auswahlgate
mit der Sourceleitung gekoppelt ist. Die Erfindung kann
beispielsweise auf ein AND-Zellen-EEPROM (H. Kume et al.,
IEDM Tech. Dig., Dez. 99999 00070 552 001000280000000200012000285919988800040 0002019523775 00004 998801992, S. 919-993) angewendet werden.
Die Erfindung kann außerdem auf EEPROMs des NOR-Typs und
Masken-ROMs angewendet werden, bei denen eine einzige Spei
cherzelle zwischen dem drainseitigen und dem sourceseitigen
Auswahlgate vorgesehen ist.
Die Fig. 26 ist ein Blockdiagramm eines NAND-Zellen-EEPROM
entsprechend einem zweiten Ausführungsbeispiel der vorlie
genden Erfindung. Da es sich in der Fig. 26 bei einer Spei
cherzellenanordnung 1, die als Speichereinrichtung dient,
um ein offenes Bitleitungssystem handelt, ist sie in eine
Speicherzellenanordnung 1A und eine Speicherzellenanordnung
1B halbiert. Jede der Speicherzellenanordnungen 1A und 1B
ist mindestens in zwei vorgegebene Einheiten unterteilt.
Das zweite Ausführungsbeispiel löst auf konkrete Weise das
zweite Problem.
Bei dem zweiten Ausführungsbeispiel wird angenommen, daß
eine einzelne Seite 256 Bit enthält und daß die Speicher
zellenanordnung 1A in zwei Einheiten von je 128 Bit, iM
und 1A2 und die Speicherzellenanordnung 1B in zwei Ein
heiten von je 128 Bit, 1B1 und 1B2 unterteilt ist. Wie bei
den Speicherzellenanordnungen 1A, 1B ist eine Leseverstär
kerschaltung 2, die als Zwischenspeichereinrichtung zur
Ausführung des Dateneinschreibens und Lesens dient, in min
destens zwei spezifische Einheiten unterteilt. In der Fig.
26 ist die Leseverstärkerschaltung in 2A und 2B halbiert.
Ein Zeilendecodierer 3 wählt Wortleitungen. Ein Spalten
decodierer 4 wählt Bitleitungen. Darüber hinaus sind ein
Adreßpuffer 5, ein E/A-Leseverstärker 6, ein Dateneingangs-
/Ausgangspuffer 7 und eine Substrat-Potentialsteuerschal
tung 8 vorgesehen.
Die Speicherzellenanordnungen 1A1, 1B1, 1A2, 1B2 sind in
den Fig. 27A bis 27D dargestellt. Die Schwellspannungen der
Auswahl-MOS-Transistoren der Speicherzellenanordnungen der
Fig. 27A bis 27D haben wie bei dem ersten Ausführungsbei
spiel zwei Werte. Es wird angenommen, daß die Schwellspan
nungen der als E-Typ gekennzeichneten Auswahl-MOS-Transi
storen 2 V und die Schwellspannungen der als I-Typ gekenn
zeichneten Auswahl-MOS-Transistoren 0,5 V betragen. Zum
Einschalten sowohl der Auswahl-MOS-Transistoren des E-Typs
als auch der Auswahl-MOS-Transistoren des I-Typs, wird des
halb Vcc (z. B. 3 V) an die Auswahlgates gelegt. Zum Einschalten
nur der Auswahl-MOS-Transistoren des I-Typs, wer
den 1,5 V an die Auswahlgates gelegt.
Wird das Datum in der Speicherzellenanordnung 1A1 auf Bit
leitungen BL0A bis BL127A ausgelesen, so wird das drainseiti
ge Auswahlgate SGD auf 3 V und das sourceseitige Auswahl
gate SGS auf 1,5 V gelegt. Wird das Datum in der Speicher
zellenanordnung 1A2 auf Bitleitungen BL128A bis BL225A aus
gelesen, so wird das drainseitige Auswahlgate SGD auf 1,5 V
und das sourceseitige Auswahlgate SGS auf 3 V gelegt. Wer
den die Daten in den Speicherzellenanordnungen 1A1 und 1A2
gleichzeitig ausgelesen, so werden sowohl SGS als auch SGD
auf 3 V gelegt.
Der Leseverstärker ist ein Differenzleseverstärker. Der mit
den Speicherzellenanordnungen 1A1, 1B1 gekoppelte Lesever
stärker 2A (SA1) ist in der Fig. 28A und der mit den Spei
cherzellenanordnungen 1A2, 1B2 gekoppelte Leseverstärker 2B
(SA2) ist in der Fig. 28B dargestellt.
Unter Verwendung der Impulsdiagramme der Fig. 29A und 29B
wird die Leseoperation des zweiten Ausführungsbeispiels
anhand des Lesens von auf zwei Seiten eingeschriebenen
Daten erläutert.
Zuerst arbeiten auf einer ersten Seite der Leseverstärker
2A (SA1) und der Leseverstärker 2B (SA2) gleichzeitig.
Steuersignale TG1, TG2 fallen von 3 V auf 1 V ab, wodurch
CMOS-Flipflops FF1, FF2 von Bitleitungen BLjA, BLjB (j = 0,
1, . . ., 255) getrennt werden.
Danach steigen Vorspannungssignale ϕpA1, ϕpB1, ϕpA2, ϕpB2 von
0 V auf 3 V an, wodurch das Potential der Bitleitung BLjA
(j = 0, 1, . . ., 255) auf z. B. 1,7 V und das der Bitleitung
BLjB (j = 0, 1, . . ., 255) auf z. B. 1,5 V gebracht wird.
Nach dem Potentialaufbau fallen die Vorspannungssignale
ϕpA1, ϕpB1, ϕpA2, ϕpB2 auf 0 V ab, wodurch sie die Bitleitungen
BLjA, BLjB (j = 0, 1, . . ., 255) in den potentialfreien Zu
stand bringen. Danach legt der Zeilendecodierer 3 vorgege
bene Spannungen an die Steuer- und Auswahlgates.
In den Fig. 29A und 29B liegt WL00 auf 0 V, WL01 bis WL07
liegen auf 3 V, SGD0 liegt auf 3 V und SGS0 auf 3 V. Ist
das in die von der Wortleitung WL00 gewählte Speicherzelle
eingeschriebene Datum "0", wird die Schwellspannung der
Speicherzelle positiv sein, so daß kein Strom fließt und
das Potential der Bitleitung BLjA auf 1,7 V bleibt. Ist das
Datum "1", so fließt ein Zellenstrom, wodurch das Potential
der Bitleitung BLjA auf 1,5 V oder darunter abfällt. Außer
dem wird das Potential der Bitleitung BLjB nicht abgebaut,
sondern bleibt auf einem Vorspannungspotential von 1,5 V.
Danach gehen Steuersignale SAP1, SAP2 auf 3 V, und SAN1,
SAN2 gehen nach 0 V, wodurch die CMOS-Flipflops FF1 und FF2
deaktiviert werden. Danach gehen ϕE1, ϕE2 nach 3 V, wodurch
die CMOS-Flipflops FF1 und FF2 rückgesetzt werden. Anschließend,
nachdem TG1, TG2 nach 3 V gegangen sind, wo
durch die Bitleitungen mit dem Leseverstärker gekoppelt
werden, fallen SAN1, SAN2 von 3 V auf 0 V ab, wodurch die
Potentialdifferenz zwischen den Bitleitungen BLjA, BLjB (j =
0, 1, . . ., 255) verstärkt wird. Danach steigen SAP1, SAN1
von 0 V auf 3 V an, wodurch sie die Daten zwischenspei
chern. Danach werden die Spaltenauswahlsignale CSLj (j = 0,
1, . . ., 225) nacheinander aktiviert, wodurch die in den
CMOS-Flipflops zwischengespeicherten Daten an I/O, I/O'
ausgegeben werden können (Seitenlesen).
Während der Zeit, in der die Daten aus der ersten Hälfte
der ersten Seite (Spaltenadressen 0 bis 127) dem Seiten
lesen unterzogen werden, bis zu dem Zeitpunkt, in dem die
zweite Hälfte der ersten Seite dem Seitenlesen unterzogen
wird, sind die Daten für die erste Hälfte der Zeilenadres
sen auf der zweiten Seite (die Daten in den mit den Bit
leitungen BLjA (j = 0, 1, . . ., 127, . . .) gekoppelten Spei
cherzellen) einem wahlfreien Lesen unterworfen. Dies ge
schieht dadurch, daß geprüft wird, ob die Spaltenadresse
z. B. 128 ist.
Zuerst steigen die Vorspannungssignale ϕpA1, ϕpB1, ϕpA2, ϕpB2
von 0 V auf 3 V an, wodurch das Potential der Bitleitung
BLjA (j = 0, 1, . . ., 127) auf 1,7 V und das der Bitleitung
BLjB (j = 0, 1, . . ., 127) auf 1,5 V gebracht wird. Nach dem
Potentialaufbau fallen die Vorspannungssignale ϕpA1, ϕpB1,
ϕpA2, ϕpB2 auf 0 V ab, wodurch sie die Bitleitungen BLjA, BLjB
(j = 0, 1, . . ., 127) in den potentialfreien Zustand brin
gen. Danach legt der Zeilendecodierer 3 vorgegebene Span
nungen an die Steuer- und Auswahlgates. WL01 liegt auf 0 V,
WL00 und WL02 bis WL07 liegen auf 3 V, SGD0 liegt auf 3 V und
SGD0 liegt auf 1,5 V.
Ist das in die von der Wortleitung WL01 gewählte Speicher
zelle eingeschriebene Datum "0", wird die Schwellspannung
der Speicherzelle positiv sein, so daß kein Strom fließt
und das Potential der Bitleitung BLjA auf 1,7 V bleibt. Ist
das Datum "1", so fließt ein Zellenstrom, wodurch das
Potential der Bitleitungen BLjA (j = 0, 1, . . ., 127) auf
1,5 V oder darunter abfällt. Außerdem wird das Potential
der Bitleitungen BLjB (j = 0, 1, . . ., 127) nicht abgebaut,
sondern bleibt auf einem Vorspannungspotential von 1,5 V.
Danach geht SAP1 auf 3 V und SAN1 geht nach 0 V, wodurch das
CMOS-Flipflop FF1 deaktiviert wird. Danach geht ϕE1 nach
3 V, wodurch das CMOS-Flipflop FF1 ausgeglichen wird. An
schließend, nachdem TG1 nach 3 V gegangen ist, wodurch die
Bitleitungen mit dem Leseverstärker gekoppelt werden, fällt
SAN1 von 3 V auf 0 V ab, wodurch die Potentialdifferenz
zwischen den Bitleitungen BLjA, BLjB (j = 0, 1, . . ., 127)
verstärkt wird. Danach steigen SAP1, SAN1 von 0 V auf 3 V
an, wodurch sie die Daten im Leseverstärker 2A (SA1) zwi
schenspeichern.
Wenn das Seitenlesen der ersten Seite bis zu 256 Spalten
adressen fortgeschritten ist, sind die Daten für 128 Spal
tenadressen der zweiten Seite bereits im Leseverstärker 2A
(SA1) zwischengespeichert worden, so daß wahlfreies Lesen
nicht ausgeführt zu werden braucht. Während das Seitenlesen
durch den Leseverstärker 2A (SA1) bis zu den Spaltenadres
sen 0 bis 127 der zweiten Seite ausgeführt wird, erfolgt
das wahlfreie Lesen der Spaltenadressen 128 bis 255 der
zweiten Hälfte der zweiten Seite. Der Zeilendecodierer 3
legt vorgegebene Spannungen an die Steuer- und Auswahl
gates. WL01 liegt auf 0 V, WL00 und WL02 bis WL08 liegen auf
3 V, SGD0 liegt auf 1,5 V, und SGS0 liegt auf 3 V.
Ist das in die durch die Wortleitung WL01 gewählte Spei
cherzelle eingeschriebene Datum "0", ist die Schwellspan
nung der Speicherzelle positiv, so daß kein Strom fließt
und das Potential der Bitleitungen BLjA auf 1,7 V bleibt.
Ist das Datum "1", so fließt ein Zellenstrom, wodurch das
Potential der Bitleitungen BLjA (j = 128, 129, . . ., 255)
auf 1,5 V oder darunter abfällt.
Des weiteren wird das Potential der Bitleitungen BLjA (j =
128, 129, . . ., 255) nicht abgebaut und bleibt auf dem Vor
spannungspotential von 1,5 V. Danach geht SAP1 auf 3 V und
SAN2 geht nach 0 V, wodurch das CMOS-Flipflop FF2 deakti
viert wird. Danach geht ϕE2 nach 3 V, wodurch das CMOS-
Flipflop FF2 ausgeglichen wird. Anschließend, nachdem TG2
nach 3 V gegangen ist, wodurch die Bitleitungen mit dem
Leseverstärker gekoppelt werden, steigt SAN2 von 0 V auf
3 V an, wodurch die Potentialdifferenz zwischen den Bit
leitungen BLjA und BLjB (j = 128, 129, . . ., 255) verstärkt
wird. Danach fällt SAP2 von 3 V auf 0 V ab, wodurch das
Datum im Leseverstärker 2B (SA2) zwischengespeichert wird.
Wenn das Seitenlesen der zweiten Seite bis zu 128 Spalten
adressen fortgeschritten ist, sind die Daten für 128 Spal
tenadressen der zweiten Hälfte der zweiten Seite bereits im
Leseverstärker 2B (SA2) zwischengespeichert worden, so daß
wahlfreies Lesen nicht ausgeführt zu werden braucht, und
die Daten für 128 Spaltenadressen der zweiten Hälfte der
zweiten Seite können seriell gelesen werden.
Die vorliegende Erfindung ist nicht auf das zweite Ausfüh
rungsbeispiel beschränkt. Obwohl im zweiten Ausführungs
beispiel die Speicherzellenanordnung halbiert ist, kann sie
auch in vier oder eine gegebene Anzahl von Submatrizen
unterteilt werden.
Die Impulsdiagramm der Fig. 29A und 29B dienen nur zur Ver
deutlichung und sind nicht beschränkend. Das wahlfreie
Lesen der Daten auf der ersten Seite wird gleichzeitig vom
Leseverstäker 2A (SA1) und vom Leseverstärker 2B (SA2) ent
sprechend den Impulsdiagrammen der Fig. 29B und 29A vor
genommen. Wie in den Impulsdiagrammen der Fig. 30A und 30B
gezeigt, können die den Spaltenadressen der ersten Hälfte
der ersten Seite entsprechenden Speicherzellen einem wahlfreien
Lesen unterzogen werden und dann, während das Sei
tenlesen der Daten für die erste Hälfte der ersten Seite
vorgenommen wird, können die Daten für die zweite Hälfte
der ersten Seite einem wahlfreien Lesen unterzogen werden.
Während außerdem in den Fig. 29A und 29B der Potentialauf
bau der Bitleitungen gleichzeitig mit dem wahlfreien Lesen
der ersten Hälfte der zweiten Seite und dem wahlfreien
Lesen der zweiten Hälfte der zweiten Seite erfolgt, kann
die Zeit für den Potentialaufbau der Bitleitungen zwischen
dem wahlfreien Lesen im Leseverstärker 2A (SA1) und dem
wahlfreien Lesen im Leseverstärker 2B (SA2) variiert wer
den, wie in den Fig. 30A und 30B gezeigt.
Des weiteren braucht die Speicherzellenanordnung nicht in
physikalisch aufeinanderfolgende Teilungseinheiten unter
teilt zu werden. Wie z. B. in den Fig. 31A und 31B gezeigt,
sind die mit dem Leseverstärker SA1 und die mit dem Lesever
stärker SA2 gekoppelten Bitleitungen abwechselnd angeord
net. Während das wahlfreie Lesen der mit dem Leseverstärker
SA1 gekoppelten Bitleitungen ausgeführt wird, können die
mit dem Leseverstärker SA2 gekoppelten Bitleitungen auf 0 V
geerdet werden. Da in diesem Fall der Abstand zwischen den
mit dem Leseverstärker SA1 gekoppelten Bitleitungen doppelt
so groß ist wie der in den Fig. 27A bis 27D, kann das der
kapazitiven Kopplung zwischen Bitleitungen zuschreibbare
Rauschen beim wahlfreien Lesen verringert werden.
Die vorliegende Erfindung ist nicht auf Speicherzellenan
ordnungen mit offenen Bitleitungen beschränkt. Die Erfin
dung kann beispielsweise auf eine einendige Speicherzellen
anordnung (Fig. 32) angewendet werden, die einen Lesever
stärker des Invertertyps, wie in der Fig. 4 dargestellt,
aufweist. Die mit den Bitleitungen BLj (j = 0, 1, . . ., 255)
gekoppelte Speicherzellenanordnung der Fig. 32 entspricht
der dem den Bitleitungen BLjA (j = 0, 1, . . ., 255) gekop
pelten Speicherzellenanordnung der Fig. 31A.
Die Fig. 33 zeigt eine Gesamtkonfiguration eines NAND-
Zellen-EEPROM entsprechend einem dritten Ausführungsbei
spiel der vorliegenden Erfindung. Das dritte Ausführungs
beispiel löst auf konkrete Weise das dritte Problem.
Wenn der Zeilendecodierer 3 in einer herkömmlichen Spei
cherzellenanordnung eine Wortleitung in einer Lese- oder
Einschreiboperation wählt, so werden alle diejenigen Spei
cherzellen gewählt, die in den Schnittpunkten liegen, wo
die gewählten Wortleitungen die Bitleitungen schneiden. Es
ist deshalb unmöglich, eine der mit benachbarten Bitlei
tungen gekoppelten Speicherzellen als angesteuert und die
andere als nicht angesteuert zu konfigurieren.
Wie im Zusammenhang mit dem ersten und zweiten Ausführungs
beispiel beschrieben, ist es bei der vorliegenden Erfindung
möglich, eine der benachbarten Bitleitungen zu wählen und
die andere nicht zu wählen, indem die Schwellspannungen des
sourceseitigen und des drainseitigen Auswahl-MOS-Transi
stors in dem NAND-Block und die an das sourceseitige und
das drainseitige Auswahlgate gelegte Spannung geändert wer
den. Als Ergebnis kann durch Entfallen des Potentialaufbaus
der Bitleitungen in einer Lese- und Einschreiboperation die
Zeit für den Potentialaufbau verkürzt werden, was zu einer
Verringerung der Leistungsaufnahme führt.
Das dritte Ausführungsbeispiel verkürzt die Zeit für den
Potentialaufbau in einer Lese- und Einschreiboperation und
verringert die Leistungsaufnahme. Ein Beispiel zur Verkür
zung der Zeit für den Potentialaufbau in einer Einschreib
operation und zur Verringerung der Leistungsaufnahme wird
anhand eines vierten Ausführungsbeispiels der vorliegenden
Erfindung erläutert.
Ein NAND-Zellen-EEPROM des dritten Ausführungsbeispiels
umfaßt eine Speicherzellenanordnung 1. Die Speicherzellen
anordnung entspricht dem offenen Bitleitungssystem und ist
in zwei Speicherzellenanordnungen 1A und 1B unterteilt. Bei
diesem Ausführungsbeispiel wird davon ausgegangen, daß eine
Seite 256 Bit enthält. Die Vorrichtung des dritten Ausfüh
rungsbeispiels umfaßt eine Leseverstärkerschaltung 2, die
als Zwischenspeichereinrichtung für die Einschreib- und
Lesedaten dient, einen Zeilendecodierer 3 zur Wahl von
Wortleitungen, einen Spaltendecodierer 4 zur Wahl von Bit
leitungen, einen Adreßpuffer 5, einen I/O- bzw. E/A-Leseverstärker
6, einen Daten-Eingangs-/Ausgangspuffer 7 und
eine Substrat-Potentialsteuerschaltung 8.
Die Speicherzellenanordnung 1A ist identisch mit der der
Fig. 31A, und die Speicherzellenanordnung 1B ist identisch
mit der der Fig. 31B, mit der Ausnahme, daß der mit den
Bitleitungen BLjA, BLjB (j = 0, 1, . . ., 127) gekoppelte
Leseverstärker SA1 der Fig. 31A in den Speicherzellen
anordnungen 1A, 1B demjenigen der Fig. 34A und nicht dem
der Fig. 28A entspricht; analog gilt die Ausnahme, daß der
mit den Bitleitungen BLjA, BLjB (j = 128, 129, . . ., 255) ge
koppelte Leseverstärker SA2 der Fig. 31B in den Speicher
zellenanordnungen 1A, 1B demjenigen der Fig. 34B und nicht
dem der Fig. 28B entspricht. Die Leseverstärker SA1, SA2
der Fig. 34A und 34B sind so ausgeführt, daß Transistoren
zum Ausgleich der Potentiale der Leitungen BLjA und BLjB
unter Verwendung von Steuersignalen ϕEQ1, ϕEQ2 zu den Lese
verstärkern der Fig. 28A bzw. 28B hinzugefügt sind.
Um das der kapazitiven Kopplung zwischen Bitleitungen zu
schreibbare Rauschen in einer Leseoperation zu verringern,
wird jede zweite Bitleitung auf einem Referenzpotential
gehalten (Bitleitungsschirmung). In diesem Fall erfolgt das
Schreiben in die z. B. mit den Bitleitungen BLjA (j = 0, 1,
. . ., 127) gekoppelten Zellen und dann in die den Bitlei
tungen BLjB (j = 128, 129, . . ., 255) gekoppelten Zellen.
Diese Ausführungsform wird anhand eines Beispiels für das
Lesen der in die Bitleitungen BLjA (j = 0, 1, . . ., 127)
eingeschriebenen Daten (Daten für die erste Seite) und dann
der in die Bitleitungen BLjB (j = 128, 129, . . ., 255) ein
geschriebenen Daten (Daten für die zweite Seite) erläutert.
Wird das Datum auf den Bitleitungen BLjA (j = 0, 1, . . .,
127) ausgelesen, werden die zu schirmenden Bitleitungen
BLjB (j = 128, 129, . . ., 255) auf einem Referenzpotential
(z. B. 1,5 V gehalten). Da in einer herkömmlichen Speicher
zellenanordnung benachbarte Bitleitungen gleichzeitig
gewählt werden und ihr Potential abbauen, können die zu
schirmenden Bitleitungen auf nur 0 V gehalten werden. Im
folgenden wird unter Bezugnahme auf die Fig. 35 der Fall
erläutert, in dem die Daten für die ersten Seite auf die
Bitleitungen ausgelesen und die auf die Bitleitungen aus
gelesenen Daten im Leseverstärker erfaßt werden, sowie der
Fall, in dem die Daten für die zweite Seite auf die Bitlei
tungen ausgelesen werden.
Auslesen der Daten für die ersten Seite auf die Bitleitun
gen:
Wird in der Speicherzellenanordnung der Fig. 31A eine durch die Wortleitung WL00 gewählte und mit der Bitleitung BLjA (j = 0, 1, . . ., 127) zu koppelnde Speicherzelle ausgelesen, wird das Potential der Bitleitungen BLjA (j = 0, 1, . . ., 127) auf 1,7 V, das der Bitleitungen BLjB (j = 128, 129, . . ., 255) auf 1,5 V und das der zu schirmenden Bitleitungen BLjA, BLjB (j = 128, 129, . . ., 255) auf das Refe renzpotential (z. B. 1,5 V) gebracht.
Wird in der Speicherzellenanordnung der Fig. 31A eine durch die Wortleitung WL00 gewählte und mit der Bitleitung BLjA (j = 0, 1, . . ., 127) zu koppelnde Speicherzelle ausgelesen, wird das Potential der Bitleitungen BLjA (j = 0, 1, . . ., 127) auf 1,7 V, das der Bitleitungen BLjB (j = 128, 129, . . ., 255) auf 1,5 V und das der zu schirmenden Bitleitungen BLjA, BLjB (j = 128, 129, . . ., 255) auf das Refe renzpotential (z. B. 1,5 V) gebracht.
Nach dem erfolgten Potentialaufbau der Bitleitungen werden
das Steuergate WL00 auf 0 V, WL01 bis WL07 auf 3 V, die Aus
wahlgates SGS0 auf 1,5 V und SGD0 auf 3 V gelegt. In diesem
Fall werden die sourceseitigen Auswahl-MOS-Transistoren der
der Bitleitungen BLjA (j = 0, 1, . . ., 127) eingeschaltet,
während die drainseitigen Auswahl-MOS-Transistoren der Bit
leitungen BLjB (j = 128, 129, . . ., 255) abgeschaltet wer
den. Obwohl also die Potentiale der Bitleitungen BLjA (j =
0, 1, . . ., 127) abgebaut werden, wenn das Datum in der von
der Wortleitung WL00 gewählten Speicherzelle "1" ist, wer
den die Potentiale der Bitleitungen BLjB (j = 128, 129,
. . ., 255) nicht abgebaut.
Der Potentialabbau der Bitleitungen BLjA (j = 0, 1, . . .,
127) bewirkt einen Abfall des Potentials der Bitleitungen
BLjB (j = 128, 129, . . ., 255) gegenüber dem Referenzpoten
tial aufgrund der kapazitiven Kopplung zwischen Bitleitun
gen. Wird das Potential der Bitleitungen BLjA, BLjB (j =
128, 129, . . ., 255) während des Potentialabbaus der Bitlei
tungen BLjA (j = 0, 1, . . ., 127) auf 1,5 V gehalten, z. B.
indem Anschlüsse VA2, VB2 auf der Referenzspannung von 1,5 V
und die Steuersignale ϕPA2, ϕPB2 auf 3 V gehalten werden, so
können die zu schirmenden Bitleitungen BLjB (j = 128, 129,
. . ., 255) auf dem Referenzpotential gehalten werden.
Nach dem das Zelldatum auf die Bitleitungen BLjA (j = 0, 1,
. . ., 127) ausgelesen worden ist, gehen ϕPA2, ϕPB2 auf 0 V,
wodurch die Bitleitungen BLjA, BLjB (j = 128, 129, . . ., 255)
in den potentialfreien Zustand gebracht werden.
Wenn das Zelldatum auf die Bitleitungen ausgelesen wird,
können die Potentiale der Bitleitungen BLjA, BLjB (j = 128,
129, . . ., 255) ausgeglichen werden, indem das Steuersignal
ϕEQ2 auf 3 V gelegt wird. Die Potentiale der zu schirmenden
Bitleitungen BLjA und BLjB (j = 128, 129, . . ., 255) können
getrennt auf das Referenzpotential von 1,5 V aufgebaut
werden, ohne daß die erstgenannten mit den zweitgenannten
gekoppelt werden.
Verstärken und Erfassen der auf die Bitleitung ausgelesenen
Daten für die ersten Seite:
Nachdem das Potential der Bitleitungen BLjA (j = 0, 1, . . ., 127) unter Berücksichtigung des Datums in der von der Wort leitung WL00 gewählten Speicherzelle bestimmt worden ist, wird das Potential der Bitleitung auf eine differentielle Weise, wie für das zweite Ausführungsbeispiel beschrieben, erfaßt. Zu diesem Zeitpunkt sind die zu schirmenden Bit leitungen BLjA und BLjB (j = 128, 129, . . ., 255) im poten tialfreien Zustand und auf dem gleichen Potential (1,5 V) ausgeglichen, indem das Steuersignal ϕEQ2 auf 3 V gehalten wird. Durch differentielles Erfassen liegen die Bitleitun gen BLjA auf 3 V und die Bitleitungen BLjB (j = 0, 1, . . ., 127) auf 0 V, wenn das auf die Bitleitungen BLjA (j = 0, 1, . . ., 127) ausgelesene Zelldatum "0" ist.
Nachdem das Potential der Bitleitungen BLjA (j = 0, 1, . . ., 127) unter Berücksichtigung des Datums in der von der Wort leitung WL00 gewählten Speicherzelle bestimmt worden ist, wird das Potential der Bitleitung auf eine differentielle Weise, wie für das zweite Ausführungsbeispiel beschrieben, erfaßt. Zu diesem Zeitpunkt sind die zu schirmenden Bit leitungen BLjA und BLjB (j = 128, 129, . . ., 255) im poten tialfreien Zustand und auf dem gleichen Potential (1,5 V) ausgeglichen, indem das Steuersignal ϕEQ2 auf 3 V gehalten wird. Durch differentielles Erfassen liegen die Bitleitun gen BLjA auf 3 V und die Bitleitungen BLjB (j = 0, 1, . . ., 127) auf 0 V, wenn das auf die Bitleitungen BLjA (j = 0, 1, . . ., 127) ausgelesene Zelldatum "0" ist.
Deshalb wird, wie in der Fig. 36A gezeigt, das Potential
der zu schirmenden Bitleitungen BLjA (j = 128, 129, . . .,
255) gegenüber dem Referenzpotential um δ aufgrund der
kapazitiven Kopplung mit den Bitleitungen BLjA (j = 0, 1,
. . ., 127) angehoben. Andererseits fällt das Potential der
zu schirmenden Bitleitungen BLjB (j = 128, 129, . . ., 255)
gegenüber dem Referenzpotential um -δ aufgrund der kapa
zitiven Kopplung mit den Bitleitungen BLjB (j = 0, 1, . . .,
127) ab. Da die Potentiale der Bitleitungen BLjA und BLjB (j
= 128, 129, . . ., 255) ausgeglichen worden sind, hebt das
Rauschen δ aufgrund der kapazitiven Bitleitungskopplung,
die die Bitleitung BLjA überlagert, das Rauschen -δ auf
grund der kapazitiven Bitleitungskopplung, die die Bit
leitung BLjB überlagert, mit dem Ergebnis auf, daß die zu
schirmenden Bitleitungen BLjA und BLjB (j = 128, 129, . . .,
255) auf der Referenzspannung von 1,5 V gehalten werden.
Ist das auf die Bitleitungen BLjA (j = 0, 1, . . ., 127) aus
gelesene Datum "1", so können die zu schirmenden Bitleitun
gen auf einer Referenzspannung gehalten werden, indem die
Bitleitungen BLjA (j = 0, 1, . . ., 127) mit BLjB (j = 128,
129, . . ., 255) in derselben Weise, wie in der Fig. 36B ge
zeigt, gekoppelt werden.
Lesen der Daten für die zweite Seite:
Nachdem wie oben erläutert, die Daten in den mit den Bit leitungen BLjA (j = 0, 1, . . ., 127) gekoppelten Speicherzellen ausgelesen worden sind, sind die Potentiale der Bit leitungen BLjA und BLjB (j = 128, 129, . . ., 255) bereits auf 1,5 V aufgebaut worden. Zum erstmaligen Lesen der Bitlei tung BLjA (j = 0, 1, . . ., 127) und der Bitleitung BLjB (j = 0, 1, . . ., 127) wird die eine auf 0 V und die andere auf 3 V nach der Leseoperation gelegt. Deshalb können die zu schirmenden Bitleitungen BLjA und BLjB (j = 0, 1, . . ., 127), wenn die mit der Bitleitung BLjA (j = 128, 129, . . ., 255) gekoppelten Daten ausgelesen werden, ohne Potentialaufbau auf die Referenzspannung von 1,5 V gelegt werden, indem ϕEQ1 auf 3 V (oder ϕE1 auf 3 V) gelegt wird.
Nachdem wie oben erläutert, die Daten in den mit den Bit leitungen BLjA (j = 0, 1, . . ., 127) gekoppelten Speicherzellen ausgelesen worden sind, sind die Potentiale der Bit leitungen BLjA und BLjB (j = 128, 129, . . ., 255) bereits auf 1,5 V aufgebaut worden. Zum erstmaligen Lesen der Bitlei tung BLjA (j = 0, 1, . . ., 127) und der Bitleitung BLjB (j = 0, 1, . . ., 127) wird die eine auf 0 V und die andere auf 3 V nach der Leseoperation gelegt. Deshalb können die zu schirmenden Bitleitungen BLjA und BLjB (j = 0, 1, . . ., 127), wenn die mit der Bitleitung BLjA (j = 128, 129, . . ., 255) gekoppelten Daten ausgelesen werden, ohne Potentialaufbau auf die Referenzspannung von 1,5 V gelegt werden, indem ϕEQ1 auf 3 V (oder ϕE1 auf 3 V) gelegt wird.
Deshalb kann, wenn das Datum aus den mit der Bitleitung
BLjB (j = 128, 129, . . ., 255) gekoppelten Speicherzellen
ausgelesen wird, nachdem eine Seite der Daten in den mit
den Bitleitungen BLjA (j = 0, 1, . . ., 127) gekoppelten
Speicherzellen ausgelesen worden ist, ein zweiter Poten
tialaufbau erzielt werden, indem einfach das Potential der
der Bitleitung BLjA (j = 128, 129, . . ., 255) von 1,5 V auf
1,7 V erhöht wird.
Wenn das Lesen unter Verwendung der Bitleitungsschirmung
wie oben beschrieben erfolgt, ermöglicht die Verwendung
einer Speicherzellenanordnung und eines Leseverstärkers
gemäß der Erfindung, daß die zu schirmenden Bitleitungen
auf ein anderes Referenzpotential als 0 V gelegt werden.
Als Ergebnis kann die Potentialaufbauzeit beim Auslesen von
sich über mehrere Seiten erstreckenden Daten verkürzt werden,
wodurch die Lesegeschwindigkeit schneller und die Lei
stungsaufnahme verringert wird.
Während bei dem dritten Ausführungsbeispiel die Potentiale
der Bitleitungen BLjA und BLjB unter Verwendung der Steuer
signale ϕEQ1, ϕEQ2 ausgeglichen werden, können sie auch
unter Verwendung der Steuersignale ϕE1, ϕE2 ausgeglichen
werden. In den Fig. 34A und 34B sind die mit den Sources
und Drains der beiden durch das Steuersignal ϕE1 (ϕE2) ge
wählten Transistoren auf einem Potential von Vcc/2 (z. B.
1,5 V) festgelegt. Wenn das Zelldatum auf die Bitleitungen
ausgelesen wird, gelten die Bedingungen der Fig. 34A und
34B. Wenn die Bitleitung gelesen wird, muß der mit dem Kno
ten verbundene Anschluß in den potentialfreien Zustand ge
bracht werden, da die zu schirmende Bitleitung in den po
tentialfreien Zustand zu bringen ist.
Obwohl im dritten Ausführungsbeispiel das Datum in der mit
der Bitleitung BLjA (j = 128, 129, . . ., 255) gekoppelten
Speicherzelle ausgelesen wird, nachdem das mit der Bit
leitung BLjA (j = 0, 1, . . ., 127) gekoppelte Datum ausgele
sen worden ist, sind die auszulesenden Bitleitungen belie
big. Sofern die mit dem Leseverstärker SA2 gekoppelte Bit
leitung ausgelesen wird, nachdem die mit dem Leseverstärker
SA1 gekoppelte Bitleitung ausgelesen worden ist, kann jede
beliebige Bitleitung ausgelesen werden. Des weiteren kann
die mit dem Leseverstärker SA1 gekoppelte Bitleitung
ausgelesen werden, nachdem die mit dem Leseverstärker SA2
gekoppelte Bitleitung ausgelesen worden ist.
Die vorliegende Erfindung kann auf ein sog. gemeinsames
Leseverstärkersystem angewendet werden, bei dem eine Viel
zahl von Bitleitungen einen einzigen Leseverstärker gemein
sam nutzen. Speicherzellenanordnungen, die das gemeinsame
Leseverstärkersystem anwenden, sind in den Fig. 37A und 37B
dargestellt. Die Fig. 37A zeigt eine konkrete Struktur
eines Leseverstärkers SA3. Die Fig. 39 ist ein Impulsdia
gramm für das Lesen des Datums in der mit der Bitleitung
BLjA (j = 128, 129, . . ., 255) gekoppelten Speicherzelle und
von der Wortleitung WL00 gewählten Speicherzelle, nachdem
das Datum in der mit der der Bitleitung BLjA (j = 0, 1,
. . ., 127) gekoppelten und von der Wortleitung WL00 gewähl
ten Speicherzelle gelesen worden ist. Die Leseoperation ist
nahezu identisch mit der im obigen Ausführungsbeispiel, bei
dem für jede Bitleitung ein Leseverstärker vorgesehen ist.
Die vorliegende Erfindung ist nicht auf Speicherzellenan
ordnungen mit offenen Bitleitungen beschränkt. Die Erfin
dung kann beispielsweise auf eine einendige Speicherzellen
anordnung (Fig. 32) angewendet werden, die einen Lesever
stärker des Invertertyps, wie in der Fig. 4 dargestellt,
aufweist. Die mit den Bitleitungen BLj gekoppelte Speicher
zellenanordnung der Fig. 32 entspricht der mit den Bitlei
tungen BLjA gekoppelten Speicherzellenanordnung der Fig.
31A.
In dem dritten Ausführungsbeispiel werden außerdem die bei
den zu schirmenden Bitleitungen durch Kopplung miteinander
auf dem Referenzpotential gehalten, wenn das Potential der
Bitleitung, nachdem das Datum in einer Zelle auf die Bit
leitung ausgelesen worden ist, erfaßt wird. Wenn das Poten
tial der Bitleitung erfaßt wird, können die beiden zu
schirmenden Bitleitungen mit dem die Versorgungsspannung
liefernden Anschluß gekoppelt bleiben, ohne die Potentiale
der beiden Bitleitungen auszugleichen. Sind beispielsweise
die mit dem Leseverstärker der Fig. 28B oder der Fig. 34A
gekoppelten Bitleitungen geschirmt (auf dem Referenzpoten
tial gehalten), dann können ϕPA1, ϕPB1 auf 3 V, TG1, TG2 kön
nen auf 0 V und VA1, VB1 können auf dem Referenzpotential
(z. B. 1,5 V) gehalten werden.
Im folgenden wird ein Ausführungsbeispiel zur Lösung des
dritten bzw. vierten Problems beschrieben.
Ein Blockdiagramm eines NAND-Zellen-EEPROM gemäß einem
vierten Ausführungsbeispiel der vorliegenden Erfindung ist
in der Fig. 33 dargestellt. Eine Speicherzellenanordnung
ist identisch mit derjenigen des dritten Ausführungsbei
spiels. Die Speicherzellenanordnung 1A entspricht der der
Fig. 31A, und die Speicherzellenanordnung 1B entspricht der
der Fig. 31B. In den Speicherzellenanordnungen 1A, 1B kann
der mit den Bitleitungen BLjA, BLjB (j = 0, 1, . . ., 127) ge
koppelte Leseverstärker SA1 dem der Fig. 28A oder der Fig.
34A entsprechen. Analog kann in den Speicherzellenanordnungen
1A, 1B der mit den Bitleitungen BLjA, BLjB (j = 128,
129, . . ., 255) gekoppelte Leseverstärker SA1 demjenigen der
Fig. 28B oder der Fig. 34B entsprechen.
Bei einer Leseoperation wird das Bitleitungsschirmungs
system, bei dem jede zweite Bitleitung auf dem Referenz
potential gehalten wird, um die kapazitive Kopplung zwi
schen Bitleitungen zu verringern, die mit der Bitleitung
BLjA (j = 128, 129, . . ., 255) gekoppelten Zellen einge
schrieben, nachdem die mit der Bitleitung BLjA (j = 0, 1,
. . ., 127) gekoppelten Zellen eingeschrieben worden sind,
wie im dritten Ausführungsbeispiel gezeigt. Bei der Pro
grammieroperation wird zuerst Schreiben ausgeführt und dann
Prüflesen, um festzustellen, ob ein ausreichendes Program
mieren erfolgt ist. Die ausreichend eingeschriebenen Zellen
werden dann nicht mehr zusätzlich programmiert, und nur
unzureichend eingeschriebene Zellen werden zusätzlich pro
grammiert. Die vorliegende Ausführungsform wird anhand
eines beispielhaften Einschreibens der Daten in die mit der
Bitleitung BLjA (j = 0, 1, . . ., 127) gekoppelte und von der
Wortleitung WL00 gewählte Speicherzellenanordnung 1A erläu
tert.
Die Fig. 40 ist ein Impulsdiagramm der Schreib-/Prüflese
operation ohne die Operation des Ladens der Einschreibdaten
aus dem Dateneingangs-/Ausgangspuffer 7 in den Leseverstär
ker 2. Vor dem Einschreiben in die Speicherzellenanordnung
werden alle Steuergates auf 0 V gelegt, und ein Substrat
des p-Typs (oder eine p-Wanne und ein Substrat des n-Typs),
in dem Speicherzellen ausgeformt sind, wird auf eine hohe
Spannung Vpp (ca. 20 V) gelegt, wodurch die Daten gleich
zeitig gelöscht werden. Nachdem die Programmierdaten aus
dem Dateneingangs-/Ausgangspuffer 7 über Eingangs-/Aus
gangsleitungen I/O, I/O' in dem CMOS-Flipflop FF zwischen
gespeichert worden sind, gehen die Steuersignale ϕPA1, ϕPA2,
ϕPB1, ϕPB2 auf 3 V, wodurch alle Bitleitungen rückgesetzt
werden.
Danach, wenn Übergabegate-Steuersignale TGA1, VSW, die die
Bitleitung BLjA (j = 0, 1, . . ., 127) mit dem Leseverstärker
koppeln, auf ein Zwischenpotential (ca. 10 V) gehen, liegt
die Bitleitung auf dem Zwischenpotential, wenn das Datum
"1" ist, und auf 0 V, wenn das Datum "0" ist. Da die Bit
leitung BLjA (j = 128, 129, . . ., 255) nicht zum Einschreiben
verwendet wird, wird sie durch einen Anschluß VA2 auf das
Zwischenpotential gebracht. Wenn danach der Zeilendecodie
rer die Wortleitung WL00 wählt, geht WL00 nach Vpp, WL01 bis
WL07 und SGD0 gehen auf das Zwischenpotential und SGS0 geht
nach = 0 V.
Nach Ablauf einer bestimmten Zeit werden die Steuer- und
Auswahlgates auf 0 V rückgesetzt und dann geht das Über
gabegate-Steuersignal TGA1 nach 0 V, wodurch die Bitleitung
BLjA (j = 0, 1, . . ., 127) von dem Leseverstärker getrennt
wird. Danach geht das Steuersignal ϕPA1 nach 3 V, wodurch
die Bitleitung BLjA (j = 0, 1, . . ., 127) auf 0 V rückgesetzt
wird. VSW geht ebenfalls nach 3 V. In der Zwischenzeit
bleibt die Bitleitung BLjA (j = 128, 129, . . ., 255) auf dem
Zwischenpotential.
Danach beginnt eine Prüfoperation. Zunächst gehen ϕPA1, ϕPB1
nach 3 V, wodurch das Potential der Bitleitung BLjA (j = 0,
1, . . ., 127) auf 1,7 V und das der Bitleitung BLjB (j =
1, . . ., 127) auf 1,5 V gebracht wird. Danach gehen ϕPA1, ϕPB1
nach 0 V, wodurch die Bitleitungen BLjA, BLjB (j = 0, 1, . . .,
127) in den potentialfreien Zustand gebracht werden. Danach
werden z. B. 0,5 V an das Steuergate WL00 gelegt, wodurch
die Wortleitungen WL01 bis WL07 auf 3 V, das Auswahlgate
SGS0 auf 1,5 V und SGD0 auf 3 V gelegt werden. Beträgt in
einer normalen Leseoperation die Schwellspannung 0 V oder
mehr, so wird "0" gelesen. In einer Prüfleseoperation wird
jedoch nur dann "0" gelesen, wenn die Schwellspannung 0,5 V
oder mehr beträgt.
Nach dem Potentialabbau der Bitleitungen, wenn das Prüf
signal ϕAV nach 3 V geht und die Bitleitung BLjA (j = 0, 1,
. . ., 127) "1" einschreibt, wird sie auf ein Potential von
ca. 3 V gebracht. Der Spannungspegel des durch das Prüf
signal bewirkten Potentialaufbaus muß nur gleich oder höher
sein als eine Vorspannung von 1,5 V. Danach geht ein Aus
gleichssignal ϕE nach 3 V, wodurch der Leseverstärker rück
gesetzt wird. Danach gehen die Übergabegate-Steuersignale
TGA1, TGB1 nach 3 V, wodurch das Datum auf der Bitleitung
BLjA (j = 0, 1, . . ., 127) ausgelesen werden kann. Das aus
gelesene Datum wird im Leseverstärker zwischengespeichert
und für das anschließende Rückschreiben verwendet.
Während der Prüfleseoperation wird das Potential der Bit
leitung BLjA (j = 128, 129, . . ., 255) nicht abgebaut, son
dern bleibt auf dem Zwischenpotential, so daß es beim Prüf
lesen der Bitleitung BLjA (j = 0, 1, . . ., 127) als Abschirm
leitung zur Verringerung von Rauschen bedingt durch die
Kopplungskapazität zwischen Bitleitungen dient.
Wird die Bitleitung BLjA (j = 0, 1, . . ., 127) erneut rück
geschrieben, braucht das Potential der Bitleitung BLjA (j =
128, 129, . . ., 255) nicht erneut aufgebaut zu werden, da es
bereits auf das Zwischenpotential gebracht worden ist, so
daß die Potentialaufbauzeit entfällt. Da weiterhin die
Ladepumpschaltung zum Aufbau des Zwischenpotentials eine
hohe elektrische Leistungsaufnahme zum Zeitpunkt des Be
ginns des Spannungsanstiegs hat, kann das vorliegende Aus
führungsbeispiel die Leistungsaufnahme bei der Einschreib
operation verringern.
Während bei diesem Ausführungsbeispiel die nicht gewählten
Bitleitungen BLjA (j = 128, 129, . . ., 255) auf dem Zwischen
potential gehalten werden, können die nicht gewählten Bit
leitungen auf dem Zwischenpotential in den "schwimmenden"
Zustand gebracht werden, indem z. B. ϕPA2 auf 0 V gelegt
wird.
Die vorliegende Erfindung ist auch in einem sog. gemein
samen Leseverstärkersystem wirksam, bei dem eine Vielzahl
von Bitleitungen einen einzigen Leseverstärker gemeinsam
nutzen. Die Fig. 37A und 37B zeigen Speicherzellen, die das
gemeinsame Leseverstärkersystem anwenden. Ein Blockdiagramm
eines NAND-Zellen-EEPROM mit dem gemeinsamen Leseverstär
kersystem ist in der Fig. 33 dargestellt. Die Fig. 38 zeigt
den Leseverstärker SA3, der sich des gemeinsamen Lesever
stärkersystems bedient. Ein Impulsdiagramm für die Anwen
dung des gemeinsamen Leseverstärkersystems ist nahezu iden
tisch mit demjenigen der Fig. 40.
Die vorliegende Erfindung ist nicht auf Speicherzellenan
ordnungen mit offenen Bitleitungen beschränkt. Die Erfin
dung kann beispielsweise auf eine einendige Speicherzellen
anordnung (Fig. 32) angewendet werden, die einen Lesever
stärker des Invertertyps, wie in der Fig. 4 dargestellt,
aufweist. Die mit den Bitleitungen BLj gekoppelte Speicher
zellenanordnung der Fig. 32 entspricht der mit den Bitlei
tungen BLjA gekoppelten Speicherzellenanordnung der Fig.
31A.
Die vorliegende Erfindung kann auf das geschachtelte Bit
leitungssystem angewendet werden, wie in der Fig. 41 ge
zeigt. Während die mit einer (z. B. BL0, Fig. 41) der beiden
mit dem Leseverstärker verbundenen Bitleitungen gekoppelte
Speicherzelle eingeschrieben wird, braucht die andere Bitleitung
BL1 nur auf dem Zwischenpotential (ca. 10 V) gegen
über dem Anschluß VB durch Anlegen des Übergabegate-Steuer
signals TG2 gehalten zu werden. Da die Bitleitung BL1 auf
dem Zwischenpotential gehalten wird, während die mit der
Bitleitung BL0 gekoppelte programmierte Speicherzelle einem
Prüflesen unterzogen wird, kann das Prüflesen der mit der
Bitleitung BL0 gekoppelten Speicherzelle nicht in einer
differentiellen Weise erfolgen.
Eine normale Leseoperation kann jedoch in einer differen
tiellen Weise durch das geschachtelte Bitleitungssystem
ausgeführt werden, wie bei dem ersten Ausführungsbeispiel
erläutert, und eine Prüfleseoperation kann, wie oben be
schrieben, durch die einendige Anordnung ausgeführt werden.
Das heißt, einer der beiden ein Leseverstärker-Flipflop
bildenden Inverter kann deaktiviert werden, und es kann
eine Bestimmung erfolgen, ob das ausgelesene Datum "0" oder
"1" ist, je nachdem, ob das Potential der Bitleitung höher
ist als die Schwellspannung des Inverters oder nicht.
Wird in dem fünften Ausführungsbeispiel SGD0 an die drain
seitigen Auswahl-MOS-Transistoren und SGS0 an die source
seitigen Auswahl-MOS-Transistoren in der halben Speicher
zelleneinheit, die durch den Zeilendecodierer 3 zum Zeit
punkt des Programmier-Prüflesens und zum Zeitpunkt des nor
malen Lesens gewählt sind, gelegt, so wird SGS0 an die
drainseitigen Auswahl-MOS-Transistoren und SGD0 an die
sourceseitigen Auswahl-MOS-Transistoren in der restlichen
halben Speicherzelleneinheit gelegt.
Um eine Spannung z. B. an die Auswahlgates zu legen, werden
das an die Auswahlgates der Speicherzellen, die mit den
Bitleitungen BL0 bis BL127 gekoppelt sind, und das an die
Auswahlgates der Speicherzellen, die mit den Bitleitungen
BL128 bis BL255 gekoppelt sind, gelegten Signale getrennt ge
liefert. Des weiteren können, wie in der Fig. 43 gezeigt,
die sourceseitigen Auswahlgates durch die drainseitigen
Auswahlgates in der Mitte der Speicherzellenanordnung er
setzt werden.
Wird die durch die Wortleitung WL00 gewählte Speicherzelle
ausgelesen (Fig. 42 und 43), wird die mit der Bitleitung
BLj (j: eine gerade Zahl) gekoppelte Speicherzelle ausge
lesen, indem die Auswahlgates SGS0 auf 3 V und SGD0 auf
1,5 V gelegt werden. In diesem Fall bewirken von den nicht
auszulesenden nicht gewählten Bitleitungen BLj (j: eine
ungerade Zahl) die nicht gewählten Bitleitungen BLj (j =
1, 3, 5, . . ., 125, 127) das Abschalten der sourceseitigen
Auswahl-MOS-Transistoren und die nicht gewählten Bitlei
tungen BLj (j = 129, 131, 133, . . ., 253, 255) das Ab
schalten der drainseitigen Auswahl-MOS-Transistoren. Ins
besondere das Abschalten der drainseitigen Auswahl-MOS-
Transistoren verhindert den Potentialabbau der Hälfte der
nicht gewählten Bitleitungen, und das Abschalten der
sourceseitigen Auswahl-MOS-Transistoren den Potentialabbau
der übrigen Hälfte der nicht gewählten Bitleitungen.
Um andererseits das Datum aus der mit der Bitleitung BLj
(j: eine ungerade Zahl) gekoppelten Speicherzelle aus
zulesen, wird das Auswahlgate SGS0 auf 1,5 V und SGD0 auf
3 V gelegt. In diesem Fall bewirken von den nicht auszu
lesenden nicht gewählten Bitleitungen BLj (j: eine gerade
Zahl) die nicht gewählten Bitleitungen BLj (j = 0, 2, 4,
. . ., 124, 126) das Abschalten der drainseitigen Auswahl-
MOS-Transistoren und die nicht gewählten Bitleitungen BLj
(j = 128, 130, 132, . . ., 252, 254) das Abschalten der
sourceseitigen Auswahl-MOS-Transistoren. Insbesondere das
Abschalten der drainseitigen Auswahl-MOS-Transistoren
verhindert den Potentialabbau der Hälfte der nicht gewähl
ten Bitleitungen, und das Abschalten der sourceseitigen
Auswahl-MOS-Transistoren den Potentialabbau der übrigen
Hälfte der nicht gewählten Bitleitungen.
Wie oben beschrieben, verhindert sowohl beim Auslesen einer
ungeradzahligen Bitleitung als auch beim Auslesen einer
geradzahligen Bitleitung in einer Leseoperation das Ab
schalten der drainseitigen Auswah-MOS-Transistoren den Po
tentialabbau der Hälfte der nicht gewählten Bitleitungen,
und das Abschalten der sourceseitigen Auswahl-MOS-Transi
storen verhindert den Potentialabbau der übrigen Hälfte der
nicht gewählten Bitleitungen. Deshalb bleibt die Gesamt
kapazität der nicht gewählten Bitleitungen beim Auslesen
sowohl einer geradzahligen als auch einer ungeradzahligen
Bitleitung unverändert. Als Ergebnis können die Potential
aufbauzeit und die Lesezeit unverändert bleiben, wenn so
wohl die Bitleitung BLj (j: eine ungerade Zahl) als auch
die Bitleitung BLj (j: eine gerade Zahl) ausgelesen werden.
Damit ist die Leseoperation beschrieben worden. Auch in der
Prüfleseoperation nach dem Schreiben bleibt die Gesamtkapa
zität der Bitleitungen sowohl beim Auslesen einer ungerad
zahligen als auch beim Auslesen einer geradzahligen Bitlei
tung unverändert.
Obwohl in den Fig. 42 und 43 das geschachtelte Bitleitungs
system verwendet wird, kann auch das im ersten bis vierten
Ausführungsbeispiel beschriebene offene Bitleitungssystem
oder das einendige Bitleitungssystem verwendet werden. Des
weiteren kann der gemeinsame Leseverstärker, bei dem eine
Vielzahl von Bitleitungen einen einzelnen Leseverstärker
gemeinsam nutzen, verwendet werden.
Die Fig. 44 zeigt die Struktur einer Speicherzellenanord
nung entsprechend einem sechsten Ausführungsbeispiel der
vorliegenden Erfindung. Das sechste Ausführungsbeispiel
unterscheidet sich von demjenigen der Fig. 11 dadurch, daß
ein Teil der Auswahl-MOS-Transistoren des I-Typs durch sol
che des D-Typs ersetzt sind. Das heißt, das sechste Aus
führungsbeispiel ist grundsätzlich mit dem ersten Ausfüh
rungsbeispiel und unterscheidet sich von dem zweitgenannten
darin, daß das erstgenannte MOS-Transistoren eines anderen
Typs verwendet.
In der Fig. 44 werden die Auswahl-MOS-Transistoren mit
einer hohen Schwellspannung von Vt1 (z. B. 2 V) als vom E-
Typ und Auswahl-MOS-Transistoren mit einer niedrigen
Schwellspannung von Vt2 und Vt3 (z. B. 0,5 V und -1 V) (Vt1
< Vt2 < Vt3) als vom I-Typ bzw. vom D-Typ bestimmt. Eine an
die Auswahlgates angelegte Spannung, die sämtliche Transi
storen des I-, D- und E-Typs einschaltet, wird als Spannung
Vsgh (z. B. 3 V) (Vsgh < Vt1, Vt2, Vt3) bestimmt. Eine an
die Auswahlgates angelegte Spannung, die die Transistoren
des I-Typs einschaltet und die Transistoren des E-Typs aus
schaltet, wird als Spannung Vsgl1 (z. B. 1,5 V) (Vt1 < Vsgl1
< Vt2) bestimmt. Eine an die Auswahlgates angelegte Span
nung, die die Transistoren des D-Typs einschaltet und die
Transistoren des E-Typs ausschaltet, wird als Spannung
Vsgl2 (z. B. 0 V) (Vt1 < Vsgl2 < Vt3) bestimmt.
Unter Bezugnahme auf die Fig. 44 wird nunmehr ein Verfahren
zum Anlegen einer Spannung an die Auswahlgates genau be
schrieben. Wird beispielsweise das Datum in der Speicher
zelle MC000 ausgelesen, so werden die Wortleitungen WL00
WL08 bis WL15 auf 0 V und die Wortleitungen WL01 bis WL07 auf
Vcc (z. B. 3 V) gelegt. Dann werden das sourceseitige Aus
wahlgate SGS0 auf Vsgh und das drainseitige Auswahlgate
SGD0 auf Vsgl1 gelegt. SGS1 und SGD1 werden auf 0 V gelegt.
In diesem Fall werden die beiden sourceseitigen Auswahl-
MOS-Transistoren STS00 und STS10 eingeschaltet. Andererseits
wird der drainseitige Auswahl-MOS-Transistor STD00 der
Bitleitung BL0 eingeschaltet, während der drainseitige Aus
wahl-MOS-Transistor STD10 der Bitleitung /BL0 abschaltet, so
daß das Potential der Bitleitung BL0 abgebaut, jedoch das
der Bitleitung /BL0 nicht abgebaut wird.
Wird andererseits das Datum in der Speicherzelle MC100
ausgelesen, so werden die Wortleitungen WL00, WL08 bis WL15
auf 0 V und die Wortleitungen WL01 bis WL07 auf Vcc (z. B.
3 V) gelegt, wie im Falle des Auslesens der Speicherzelle
MC000. Dann werden das sourceseitige Auswahlgate SGS0 auf
Vs12 und das drainseitige Auswahlgate SGD0 auf Vsgh gelegt.
SGS1 und SGD1 werden auf 0 V gelegt. In diesem Fall werden
die beiden drainseitigen Auswahl-MOS-Transistoren STD00 und
STD10 eingeschaltet. Da der sourceseitige Auswahl-MOS-Tran
sistor STS10 eingeschaltet wird, wird das Potential der
Bitleitung /BL0 abgebaut, während das der Bitleitung /BL0
nicht abgebaut wird, weil der Auswahl-MOS-Transistor STS00
abschaltet.
Gemäß der vorliegenden Erfindung dienen die mit dem Bit
leitungspaar BLj, /BLj gekoppelten Auswahl-MOS-Transistoren
zur unterschiedlichen Einstellung der Schwellspannungen der
Auswahl-MOS-Transistoren (z. B. STD00 und STD10, STS00 und
STS10, STD01 und STD11, STS01 und STS11 in der Fig. 44), die
von denselben Auswahlgates SGS, SGD gesteuert werden. Die
Art der Einstellung der Schwellspannungen ist beliebig.
Während in der Fig. 44 alle der drainseitigen mit den Bit
leitungen BLj gekoppelten Auswahl-MOS-Transistoren vom I-
Typ und die sourceseitigen Auswahl-MOS-Transistoren vom E-
Typ sind, kann beispielsweise in den beiden einen Bitlei
tungskontakt gemeinsam nutzenden NAND-Blöcken einer der
drainseitigen Auswahl-MOS-Transistoren vom I-Typ und der
andere vom E-Typ sein.
Entsprechend der Erfindung sind einige der ein einzelnes
Auswahlgate gemeinsam nutzenden Auswahl-MOS-Transistoren
leitend und die anderen nichtleitend ausgeführt. Durch die
Verwendung solcher Auswahlgates ist es in einfacher Weise
möglich, gewählte und nicht gewählte Speicherzellen unter
den dasselbe Auswahlgate gemeinsam nutzenden Speicherzellen
zu erkennen.
Wie in der Fig. 45 gezeigt, können die mit der Drainseite
verbundenen Auswahl-MOS-Transistoren vom I- oder D-Typ
sein, und die mit der Sourceseite verbundenen Auswahl-MOS-
Transistoren können vom E- oder I-Typ sein. In diesem Fall
werden zur Wahl einer Speicherzelle (z. B. MC000) in der
Speicherzelleneinheit 2 SGS0 auf Vsgh (z. B. 3 V) und SGD1,
SGS1 auf 0 V gelegt. Zur Wahl einer Speicherzelle (z. B.
MC100) in der Speicherzelleneinheit 1 werden SGD0 auf Vsgh
(z. B. 3 V) und SGS1, SGD1 auf 0 V gelegt.
Die Einstellung von Vsgh auf einen höheren Wert als der von
Vcc führt zu einer Erhöhung der Konduktanz des Auswahl-MOS-
Transistors (d. h. zu einer Verringerung des Widerstands,
wodurch ein die NAND-Zellenspalte in einer Leseoperation
durchfließender Strom höher wird. Dies verkürzt die
Potentialaufbauzeit der Bitleitung, wodurch die Lese- und
Programmierprüfleseoperation schneller wird. Vsgh kann
gegenüber Vcc durch die Ladepumpschaltung innerhalb des
Chip erhöht werden.
Die Schwellspannung der Auswahl-MOS-Transistoren sowohl des
I-Typs als auch des D-Typs kann negativ sein (z. B. -1 V und
-2 V).
Die höhere, also Vt1, der Schwellspannung der Auswahlgates
kann auf eine Spannung (z. B. 3,5 V) eingestellt werden, die
gleich ist oder höher als die Versorgungsspannung Vcc. In
diesem Fall werden zum Einschalten eines Auswahl-MOS-Tran
sistors mit einer Schwellspannung Vt1 in einer Lese- oder
Prüfleseoperation unter Verwendung der Ladepumpschaltung in
dem Chip beispielsweise 4 V an das Auswahlgate gelegt.
Unter Bezugnahme auf das Impulsdiagramm der Fig. 46, wird
die Leseoperation der mit der Bitleitung BL1 der Fig. 47
gekoppelten Speicherzelle MC000 erläutert. Der Leseverstär
ker besteht aus einem CMOS-Flipflop, das durch die Steuer
signale SAN, SAP gesteuert wird.
Steuersignale ϕA, ϕB gehen nach Vss, wodurch das CMOS-
Flipflop FF von den Bitleitungen BL0, BL1 getrennt wird.
Dann wechseln die Vorspannungssignale ϕpA, ϕpB von Vss nach
Vcc (Zeitpunkt t0), wodurch das Potential der Bitleitung
BL1 auf VB (z. B. 1,7 V) und das der Pseudobitleitung BL0 auf
VA (z. B. 1,5 V) (Zeitpunkt t1) gebracht wird. Nach dem Po
tentialaufbau gehen ϕpA, ϕpB nach Vss, wodurch die Bitlei
tungen BL0, BL1 in den potentialfreien Zustand gebracht
werden. Danach legt der Zeilendecodierer 3 vorgegebene
Spannungen an das Steuergate (Wortleitung) und an das
Auswahlgate (Zeitpunkt t2).
Wenn die Speicherzelle MC000 in der Fig. 47 ausgelesen wird,
liegt WL00 auf 0 V, WL01 bis WL07 liegen auf 3 V, SGD0 liegt
auf 3 V und SGD0 liegt auf 1,5 V. Ist das in die Speicher
zelle MC000 eingeschriebene Datum "0", ist die Schwellspan
nung der Speicherzelle MC000 positiv, so fließt kein Zellen
strom, so daß das Potential der Bitleitung BL1 auf 1,7 V
bleiben kann. Ist das Datum "1", so fließt ein Zellenstrom,
wodurch das Potential der Bitleitung BL1 auf 1,5 V oder
darunter abfallen kann. Da das Auswahlgate SGS0 auf 1,5 V
liegt, wird der Auswahl-MOS-Transistor STS10 abgeschaltet,
mit dem Ergebnis, daß der Potentialabbau der Bitleitung BL0
ungeachtet des in die Speicherzelle MC100 eingeschriebenen
Datums verhindert wird und auf einem Vorspannungspotential
von 1,5 V bleibt.
Danach geht im Zeitpunkt t3 SAP nach 3 V, und SAN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t4 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
ausgeglichen wird und die Knoten N1, N2 auf Vcc/2 (z. B.
1,5 V) gelegt werden. Im Zeitpunkt t5 gehen ϕA, ϕB nach 3 V,
wodurch die Bitleitung mit dem Leseverstärker (Zeitpunkt
t6) gekoppelt wird, und danach steigt SAN von 0 V auf 3 V
an, wodurch die Potentialdifferenz zwischen den Bitleitun
gen BL0 und BL1 verstärkt wird. Danach fällt im Zeitpunkt
t7 SAP von 3 V auf 0 V ab, wodurch das Datum zwischenge
speichert wird. Insbesondere, wenn "0" in der Speicherzelle
MC000 eingeschrieben ist, wird der Knoten N1 auf 3 V und der
Knoten N2 auf 0 V liegen. Ist "1" in der Speicherzelle MC000
eingeschrieben, wird der Knoten N1 auf 0 V und der Knoten
N2 auf 3 V liegen. Wenn danach das Spaltenauswahlsignal
CSL1 von 0 V auf 3 V ansteigt, wird das im CMOS-Flipflop
zwischengespeicherte Datum an I/O, I/O' ausgegeben (Zeit
punkt t8).
Der Zeitpunkt des Lesens ist beliebig. So kann beispiels
weise im Zeitpunkt t5 das die Bitleitungen mit dem Lesever
stärker koppelnde Übergabegate eingeschaltet werden, um die
Potentiale der Bitleitungen BL1, BL2 an die Knoten N1, N2
zu übertragen und danach abgeschaltet werden. Deshalb nimmt
die Lastkapazität des Leseverstärkers als Resultat der
Trennung des Bitleitungspaares von dem Leseverstärker ab,
so daß das Potential der Knoten N1, N2 rasch zum Zeitpunkt
des Erfassens und Zwischenspeicherns bestimmt wird.
Des weiteren fällt in einer Leseoperation des Leseverstär
kers nach dem Anstieg von SAN von 0 V auf 3 V zum Einschal
ten des n-Kanal-Transistors im CMOS-Flipflop FF SAP von 3 V
auf 0 V ab, um den p-Kanal-Transistor im CMOS-Flipflop FF
einzuschalten. SAP kann jedoch im selben Zeitpunkt, in dem
SAN von 0 V auf 3 V steigt, von 3 V auf 0 V abfallen.
Während in dem sechsten Ausführungsbeispiel das Potential
der mit einer auszulesenden Speicherzelle gekoppelten Bit
leitung abgebaut wird, ist die andere Pseudobitleitung des
mit dem Leseverstärker gekoppelten Bitleitungspaares (z. B.
Bitleitung BL0 beim Auslesen des Datums aus der Speicher
zelle MC000, Fig. 47, und Bitleitung BL1 beim Auslesen des
Datums aus der Speicherzelle MC100) im potentialfreien Zu
stand. Indem jedoch das Vorspannungssteuersignal ϕpA auf
3 V gehalten wird, während das Potential der Bitleitung BL1
aufgebaut und dann das Datum in der Speicherzelle MC000 aus
gelesen wird, kann die als Referenz dienende Pseudobitleitung
BL0 fest auf einer Referenzspannung von 1,5 V gehalten
werden.
Indem die Pseudobitleitung wie oben beschrieben auf dem
Referenzpotential gehalten wird, kann das durch die kapazi
tive Kopplung zwischen benachbarten Bitleitungen bedingte
Rauschen zum Zeitpunkt des Potentialabbaus verringert wer
den. Des weiteren werden wie in der Leseoperation bei der
Prüfleseoperation nach dem Einschreiben die Potentiale der
Bitleitungen entsprechend den in die Zellen eingeschriebe
nen Daten auf- und abgebaut. Indem die nicht auszulesenden
Pseudobitleitungen auf dem Referenzpotential gehalten wer
den, kann hier das Rauschen bedingt durch die kapazitive
Kopplung zwischen Bitleitungen verringert werden.
Im folgenden wird die Programmieroperation entsprechend dem
sechsten Ausführungsbeispiel anhand der Prozedur des Ein
schreibens der Daten in die Speicherzelle MC000 der Fig. 47
erläutert.
Das Auswahlgate SGS0 und die Steuergates WL01 bis WL07 wer
den auf ein Zwischenpotential Vm (ca. 10 V) und WL00 wird
auf Vpp (ca. 20 V) gelegt; danach wird das Potential der
Bitleitung BL0 von VA auf Vm8 (ca. 8 V) erhöht. Ist "1" in
die Speicherzelle MC000 eingeschrieben, so legt das Flipflop
FF Vm8 an die Bitleitung BL1. Ist "0" in die Speicherzelle
eingeschrieben, so legt das Flipflop FF 0 V an die Bitlei
tung BL1. Danach werden keine Elektronen in die schwebenden
Gates der nicht einzuschreibenden Speicherzelle MC100 und in
die Speicherzelle MC000, in die "1" eingeschrieben ist, in
jiziert, während Elektronen in die Speicherzelle MC000, in
die "1" eingeschrieben ist, injiziert werden.
Nach dem Abschluß des Programmierens werden die Potentiale
der Steuergates, Auswahlgates und Bitleitungen nacheinander
abgebaut, womit die Einschreiboperation beendet ist.
Wenn das Datum in MC000 einer Speicherzellenanordnung gemäß
der Fig. 44 eingeschrieben wird, kann eine Spannung (z. B.
-3 V), die den Auswahl-MOS-Transistor STS10 abschaltet, an
das Auswahlgate SGS0 gelegt werden.
Nach dem Abschluß des Programmierens erfolgt eine Program
mierprüfoperation, um festzustellen, ob ein ausreichendes
Einschreiben erfolgt ist.
ϕA, ϕB gehen nach Vcc, und die Vorspannungssignale ϕpB, ϕpA
gehen nach Vcc, wodurch das Potential der Bitleitung BL1
auf z. B. 1,7 V und das der (Pseudo-)-Bitleitung BL0 auf
z. B. 1,5 V gebracht wird.
Nach dem Potentialaufbau gehen ϕpA, ϕpB nach Vss, wodurch
die Bitleitungen BL0, BL1 in den potentialfreien Zustand
gebracht werden. Danach legt der Zeilendecodierer 3 vorge
gebene Spannung an das Auswahl- und das Steuergate. Das
Steuergate WL00 liegt auf einer Prüfspannung (z. B. 0,5 V),
WL01 bis WL07 liegen auf Vcc (z. B. 3 V), SGS0 liegt auf
1,5 V und SGD0 auf 3 V. Ist "0" ausreichend in die Spei
cherzelle MC000 eingeschrieben worden, so ist die Schwell
spannung der Speicherzelle positiv, es fließt kein
Zellenstrom, so daß das Potential der Bitleitung BL1 auf
1,5 V oder darunter abfallen kann. In der Zwischenzeit kann
die Pseudobitleitung BL0 im potentialfreien Zustand sein
oder auf 1,5 V festgelegt werden, indem ϕpA auf Vcc gelegt
wird. Durch das Halten der Pseudobitleitung auf einer
konstanten Spannung kann Rauschen bedingt durch die
kapazitive Kopplung zwischen Bitleitungen während des
Potentialabbaus der Bitleitungen erheblich verringert
werden.
Nach dem Potentialabbau der Bitleitungen geht ein Prüf
signal ϕBV nach 3 V, und wenn das in die Speicherzelle MC000
eingeschriebene Datum "1" ist, wird das Potential der Bit
leitung BL1 auf 3 V aufgebaut. Hier muß der Spannungspegel
für den durch das Prüfsignal bewirkten Potentialaufbau nur
gleich oder höher sein als das Vorspannungspotential von
1,5 V für die Pseudobitleitung BL0.
Danach geht SAP nach 3 V, und SAN geht nach 0 V, wodurch
das CMOS-Flipflop FF deaktiviert wird. Dann geht ϕE nach
3 V, wodurch das CMOS-Flipflop FF ausgeglichen wird und die
Knoten N1, N2 auf Vcc/2 (z. B. 1,5 V) gelegt werden. An
schließend gehen ϕA, ϕB nach 3 V, wodurch die Bitleitung mit
dem Leseverstärker gekoppelt wird, und danach steigt SAN
von 0 V auf 3 V an und SAP fällt von 3 V auf 0 V ab, wo
durch die Potentialdifferenz zwischen der Bitleitung BL1
und der Pseudobitleitung BL0 verstärkt wird, wodurch das
rückgeschriebene Datum in dem Leseverstärker zwischenge
speichert wird.
Wie oben in Zusammenhang mit dem sechsten Ausführungsbei
spiel beschrieben, kann durch Ändern der Schwellspannung
des Auswahl-MOS-Transistors und der an das Auswahlgate ge
legten Spannung wie im ersten Ausführungsbeispiel das
geschachtelte Bitleitungssystem ohne Vergrößerung der
Chipfläche verwirklicht werden, wodurch ein hochschnelles
wahlfreies Lesen möglich ist. Die verschiedenen im ersten
Ausführungsbeispiel beschriebenen Verfahren zur Änderung
der Schwellspannung können im sechsten Ausführungsbeispiel
ebenfalls angewendet werden. Die Auswahltransistoren mit
einem jeweiligen Schwellwert wie im sechsten Ausführungs
beispiel beschrieben, werden auch im zweiten bis fünften
und im siebten bis vierzehnten Ausführungsbeispiel ver
wendet.
Die Fig. 48 ist ein Blockschaltbild eines NAND-Zellen-
EEPROM entsprechend einem siebten Ausführungsbeispiel der
vorliegenden Erfindung. In der Fig. 48 sind die gleichen
Teile wie in der Fig. 10 mit den gleichen Bezugszeichen
gekennzeichnet, so daß auf ihre detaillierte Beschreibung
verzichtet werden kann. Die Speicherzellenanordnung der
Fig. 48 entspricht dem offenen Bitleitungssystem und ist in
zwei Speicherzellenanordnungen 1A und 1B unterteilt. Die
übrige Konfiguration ist nahezu mit derjenigen der Fig. 10
identisch.
Die Fig. 49A zeigt die Struktur der Speicherzellenanordnung
1A, und die Fig. 49B zeigt die Struktur der Speicherzellen
anordnung 1B. Im Gegensatz zur herkömmlichen Speicherzel
lenanordnung (Fig. 3), in der das sourceseitige Auswahlgate
(das zweite Auswahlgate) mit der Sourceleitung einer Diffu
sionsschicht des n-Typs gekoppelt ist, stehen bei den Spei
cherzellenanordnungen des vorliegenden Ausführungsbeispiels
(Fig. 49A und 49B) die sourceseitigen Auswahlgates mit den
Bitleitungen in Kontakt. Während außerdem in der herkömmli
chen Speicherzelle zwei NAND-Zellenspalten einen einzigen
Bitleitungskontakt gemeinsam nutzen, nutzen bei den Spei
cherzellenanordnungen des siebten Ausführungsbeispiels da
gegen vier NAND-Zellenspalten einen einzigen Bitleitungs
kontakt gemeinsam, wodurch eine Zunahme der Anzahl von
Bitleitungskontakten in der gesamten Speicherzellenanord
nung gegenüber der herkömmlichen Speicherzellenanordnung
verhindert wird.
Des weiteren ist auch in der Fig. 49A wie in der Fig. 11
eine Submatrix aus einer Vielzahl von Speicherzellenein
heiten (NAND-Zellen) so aufgebaut, daß erste Speicher
zelleneinheiten, bei denen ein Auswahl-MOS-Transistor STn1
(n = 0, 1, 2, . . .) des I-Typs an einem Ende und ein Auswahl-MOS-Transistor
STn2 des E-Typs an dem anderen Ende
verwendet werden, und zweite Speicherzelleneinheiten, bei
denen ein Auswahl-MOS-Transistor STn1 (n = 0, 1, 2, . . .)
des E-Typs an einem Ende und ein Auswahl-MOS-Transistor
STn2 des I-Typs an dem anderen Ende verwendet werden, in
Wortleitungsrichtung abwechselnd angeordnet sind.
Die Fig. 50 zeigt Elementbereiche in dem siebten Ausfüh
rungsbeispiel, die Diffusionsschichten den n-Typs, Source-,
Drain- und Gatezonen der Speicherzellen und die Diffusions
schichten des n-Typs mit den Bitleitungen (z. B. A1) verbin
dende Kontakte (Bitleitungskontakte) enthalten. In der her
kömmlichen Speicherzellenanordnung sind Bitleitungskontakte
benachbarter Bitleitungen nebeneinander angeordnet (Fig.
9), so daß es schwierig ist, die Größe in Spaltenrichtung
(X-Richtung in der Fig. 9) zu verringern. Da jedoch bei der
Speicherzellenanordnung des siebten Ausführungsbeispiels
die Bitleitungskontakte benachbarter Bitleitungen nicht
nebeneinander angeordnet sind, wie in der Fig. 50 darge
stellt, stellt die Größe des Elementisolierbereichs zwi
schen Bitleitungskontakten bei der Reduzierung der Größe
der Speicherzellenanordnung in Spaltenrichtung (X-Richtung)
kein Problem dar. Deshalb kann die Breite der Elementiso
lierung zwischen den Speicherzellen auf die Mindestbreite
L0 der Elementisolierung reduziert werden, die sich auf
grund der Feldinversions-Grenzspannung zwischen benachbar
ten NAND-Zellenspalten und der Elementisolationstechnologie
ergibt. Des weiteren werden die Auswahl-MOS-Transistoren zu
je zwei für eine einzelne NAND-Spalte wie bei dem herkömm
lichen Äquivalent verwendet, so daß keine Flächenzunahme
aufgrund der höheren Anzahl der Auswahl-MOS-Transistoren
resultiert.
In der Speicherzellenanordnung des siebten Ausführungsbei
spiels sind zwei Schwellspannungen Vth1 und Vth2 (Vth1 <
Vth2) der Auswahl-MOS-Transistoren vorgesehen, die die ein
zelne NAND-Zellenspalte mit den Bitleitungen verbinden. Ein
Auswahl-MOS-Transistor mit der hohen Schwellspannung Vth1
(z. B. 2 V) wird als E-Typ festgelegt, und ein Auswahl-MOS-
Transistor mit der niedrigen Schwellspannung Vth2 (z. B.
0,5 V) wird als I-Typ festgelegt. Eine an das Auswahlgate
angelegte Spannung, die sowohl den Transistor des I-Typs
als auch den Transistor des E-Typs einschaltet, wird als
Spannung Vsgh (z. B. 3 V) (Vsgh < Vth1, Vth2) festgelegt.
Eine an das Auswahlgate angelegte Spannung, die den Tran
sistor des I-Typs einschaltet, jedoch den Transistor des E-
Typs abschaltet, wird als Spannung Vsgl (z. B. 1,5 V) (Vth1
< Vsgl < Vth2) festgelegt.
Wie oben beschrieben kann durch die Bereitstellung zweier
Schwellspannungen des Auswahl-MOS-Transistors und zweier an
das Auswahlgate gelegter Spannung eine von benachbarten
NAND-Zellenspalten in einer Einschreiboperation oder einer
Leseoperation leitend und die andere nichtleitend gemacht
werden.
Unter Bezugnahme auf die Fig. 49A werden nunmehr die Lese-
und die Einschreiboperation konkret beschrieben.
Wenn die Daten in den Speicherzellen MC11, MC31, MC51, . . . in
der ersten Speicherzelleneinheit auf die Bitleitungen BL1A,
BL3A, BL5A, . . . ausgelesen werden, wird zunächst das Poten
tial der Bitleitungen BL1A, BL3A, BL5A, . . . auf ein Bitlei
tungslesepotential VA (z. B. 1,8 V) aufgebaut, und die Bit
leitungen BL0A, BL2A, BL4A, BL6A, . . . werden auf 0 V geerdet.
Nach dem Potentialaufbau werden die Bitleitungen BL1A, BL3A,
BL5A, . . . in den potentialfreien Zustand gebracht.
Danach werden ein Steuergate CG1 auf 0 V und CG2 bis CG8
auf Vcc (z. B. 3 V) gelegt. Anschließend werden das Steuer
gate SG1 auf Vsgl und das Auswahlgate SG2 auf Vsgh gelegt.
Die anderen Auswahl- und Steuergates werden auf 0 V gelegt.
In diesem Fall werden die mit den Bitleitungen BL0A, BL2A,
BL4A, . . . gekoppelten Auswahl-MOS-Transistoren (ST02, ST12,
ST22, ST32, ST42, ST52, . . .) eingeschaltet. Andererseits wer
den die mit den Bitleitungen BL1A, BL3A, BL5A, . . . gekoppel
ten Auswahl-MOS-Transistoren ST11, ST31, ST51, . . . des I-Typs
eingeschaltet, jedoch die Auswahl-MOS-Transistoren ST01,
ST21, ST41, . . . des E-Typs abgeschaltet.
Wenn also das in die Speicherzellen MC11, MC31, MC51, . . .
eingeschriebene Datum "1" ist, wird das Potential der
Bitleitungen BL1A, BL3A, BL5A, . . . auf die geerdeten Bitleitungen
BL2A, BL4A, BL6A, . . . abgebaut und fällt gegenüber
dem Vorspannungspotential ab, wodurch die in die Speicher
zellen MC11, MC31, MC51, . . . der ersten Speicherzelleneinheit
eingeschriebenen Daten auf die Bitleitungen BL1A, BL3A, BL5A,
. . . ausgelesen werden. Ist andererseits das in die Spei
cherzellen eingeschriebene Datum "0", so erfolgt kein Po
tentialabbau der Bitleitungen BL1A, BL3A, BL5A, . . ., sondern
sie bleiben auf dem Vorspannungspotential.
Da andererseits die mit den Bitleitungen BL1A, BL3A, BL5A
. . . gekoppelten Auswahl-MOS-Transistoren ST01, ST21, ST41,
. . . des E-Typs abgeschaltet werden, werden die Daten in
den Speicherzellen MC01, MC21, MC41, . . . in der zweiten Spei
cherzelleneinheit nicht auf die Bitleitungen BL1A, BL3A,
BL5A, . . . ausgelesen.
Wenn die Daten in den Speicherzellen MC01, MC21, MC41, . . . in
der zweiten Speicherzelleneinheit auf die Bitleitungen
BL0A, BL2A, BL4A, BL6A, . . . ausgelesen werden, wird zunächst
das Potential der Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . auf
ein Bitleitungslesepotential VA (z. B. 1,8 V) aufgebaut, und
die Bitleitungen BL1A, BL3A, BL5A, . . . werden auf 0 V geer
det. Nach dem Potentialaufbau werden die Bitleitungen BL0A
BL2A, BL4A, BL6A, . . . in den potentialfreien Zustand ge
bracht.
Danach werden ein Steuergate CG1 auf 0 V und CG2 bis CG8
auf Vcc (z. B. 3 V) gelegt. Anschließend werden das Steuergate
SG1 auf Vsgh und das Auswahlgate SG2 auf Vsgl gelegt.
Die anderen Auswahl- und Steuergates werden auf 0 V gelegt.
In diesem Fall werden die mit den Bitleitungen BL1A, BL3A,
BL5A, . . . gekoppelten Auswahl-MOS-Transistoren (ST01, ST11,
ST21, ST31, ST41, ST51, . . .) eingeschaltet. Die mit den Bit
leitungen BL0A, BL2A, BL4A, BL6A, . . . gekoppelten Auswahl-
MOS-Transistoren ST02, ST22, ST42, . . . des I-Typs werden
eingeschaltet, während dia Auswahl-MOS-Transistoren ST12,
ST32, ST52, . . . des E-Typs abgeschaltet werden.
Wenn das in die Speicherzellen MC01, MC21, MC41, . . . der
zweiten Speicherzelleneinheit eingeschriebene Datum "1"
ist, wird das Potential der Bitleitungen BL0A, BL2A, BL4A,
BL6A, . . . auf die geerdeten Bitleitungen BL1A, BL3A, BL5A,
. . ., abgebaut und fällt gegenüber dem Vorspannungspotential
ab, wodurch die in die Speicherzellen MC01, MC21, MC41, . . .
eingeschriebenen Daten auf die Bitleitungen BL0A, BL2A, BL4A,
. . . ausgelesen werden. Ist andererseits das in die Spei
cherzellen eingeschriebene Datum "0", so erfolgt kein Po
tentialabbau der Bitleitungen BL0A, BL2A, BL4A, . . ., sondern
sie bleiben auf dem Vorspannungspotential.
Da andererseits die mit den Bitleitungen BL2A, BL4A, BL6A,
. . . gekoppelten Auswahl-MOS-Transistoren ST12, ST32, ST52,
. . . des E-Typs abgeschaltet werden, werden die Daten in
den Speicherzellen MC11, MC31, MC51, . . . in der ersten Spei
cherzelleneinheit nicht auf die Bitleitungen BL0A, BL2A,
BL4A, . . . ausgelesen.
Wie oben beschrieben, entfallen in dem siebten Ausführungs
beispiel die in der herkömmlichen Speicherzellenanordnung
üblichen Sourceleitungen (Diffusionsschichten des n-Typs),
und statt dessen wird die Hälfte der Bitleitungen in einer
Leseoperation geerdet und übernimmt dieselbe Rolle wie die
herkömmlichen Sourceleitungen, d. h. liest die Daten in den
Speicherzellen auf die andere Hälfte der Bitleitungen aus.
Durch Verwendung von Bitleitungen aus niederohmigem Al an
stelle der herkömmlichen Sourceleitungen aus hochohmigen
Diffusionsschichten des n-Typs, kann das Problem des
Source-"Schwimmens" gelöst werden.
Unter Bezugnahme auf ein Impulsdiagramm wird die Leseopera
tion detaillierter beschrieben.
Die Fig. 51 ist ein Impulsdiagramm des Lesens der in die
Speicherzellen MC11, MC31, MC51, . . . der ersten Speicherzel
leneinheit (Fig. 49A) eingeschriebenen Daten.
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind mit dem
Leseverstärker SA1 der Fig. 52A verbunden. Die Bitleitungen
BL1A, BL3A, BL5A, . . . sind mit dem Leseverstärker SA2 der
Fig. 52B gekoppelt. Die Leseverstärker bestehen aus CMOS-
Flipflops, die von Steuersignalen ϕP, ϕN gesteuert werden.
Zuerst wechseln Vorspannungssignale PRA1, PRA2, PRB2 von Vss
nach Vcc (Zeitpunkt t0), die Bitleitungen BL1A, BL3A, BL5A,
. . . gehen nach VA2 (z. B. 1,7 V) und das Potential der
(Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . wird auf VB2
(z. B. 1,5 V) (Zeitpunkt t1) aufgebaut. VA1 liegt auf 0 V,
und die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind geer
det.
Nach dem Potentialaufbau gehen PRA2, PRB2 nach Vss, wodurch
die Bitleitungen BL1B, BL3B, BL5B, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Steuergate und an das Aus
wahlgate (Zeitpunkt t2). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 werden auf Vcc (z. B. 3 V) gelegt, SG2 liegt
auf 3 V (Vsgh), SG1 auf 1,5 V (Vsgl).
Ist das in die Speicherzellen MC11, MC31, MC51, . . . einge
schriebene Datum "0", ist die Schwellspannung der Speicher
zellen positiv, so fließt kein Strom, und das Potential der
Bitleitungen BL1A, BL3A, BL5A, . . . bleibt auf 1,7 V. Ist das
Datum "1", so fließt ein Zellenstrom, wodurch das Potential
der Bitleitungen BL1A, BL3A, BL5A, . . . auf 1,5 V oder darun
ter abfallen kann. Da das Auswahlgate SG1 auf 1,5 V liegt,
werden die Auswahl-MOS-Transistoren ST01, ST21, ST41 abge
schaltet, wodurch verhindert wird, daß die Daten in den
Speicherzellen MC01, MC21, MC41, . . . der zweiten Speicher
zelleneinheit an die Bitleitungen übergeben werden. In der
Zwischenzeit werden die (Pseudo-)-Bitleitungen BL1B, BL3B,
BL5B, . . . auf dem Vorspannungspotential von 1,5 V gehalten.
Danach geht im Zeitpunkt t3 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF im Leseverstärker SA2
deaktiviert wird. Im Zeitpunkt t4 geht ϕE nach 3 V, wodurch
das CMOS-Flipflop FF ausgeglichen wird und die Knoten N1,
N2 auf Vcc/2 (z. B. 1,5 V) gelegt werden. Im Zeitpunkt t5
gehen SS2, SA, SB nach 3 V, wodurch die Bitleitung mit dem
Leseverstärker gekoppelt wird, und danach steigt ϕN von
0 V auf 3 V an, und ϕP fällt von 3 V auf 0 V ab, wodurch
die Potentialdifferenz zwischen den Bitleitungen BL1A, BL3A,
BL5A, . . . und BL1B, BL3B, BL5B, . . . verstärkt wird (Zeitpunkt
t6).
Insbesondere, wenn "0" in den Speicherzellen MC11, MC31,
MC51, . . . eingeschrieben ist, wird der Knoten N1 im Lese
verstärker SA2 auf 3 V und der Knoten N2 auf 0 V liegen.
Ist "1" in den Speicherzellen MC11, MC31, MC51, . . . einge
schrieben, wird der Knoten N1 auf 0 V und der Knoten N2 auf
3 V liegen. Wenn danach das Spaltenauswahlsignal CSL von
0 V auf 3 V ansteigt, wird das im CMOS-Flipflop zwischenge
speicherte Datum an I/O, I/O' ausgegeben (Zeitpunkt t7).
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind durch die
Leseoperation auf 0 V geerdet. Deshalb ist der Abstand zwi
schen den Lesebitleitungen doppelt so groß wie in dem Fall,
in dem die Bitleitungen nicht geerdet sind, was das der
kapazitiven Kopplung zwischen Bitleitungen zuschreibbare
Rauschen erheblich reduziert (japanische Patentanmeldung
Nr. 4-276393). Des weiteren können die Bitleitungen BL0B,
BL2B, BL4B, BL6B, . . . geerdet werden, indem durch eine Lese
operation PRB1 auf Vcc und VB1 auf 0 V gelegt werden. Da
durch wird es möglich, das Rauschen aufgrund der kapaziti
ven Kopplung zwischen Bitleitungen bei der Verstärkung des
Bitleitungspotentials zu verringern.
Die Fig. 53 ist ein Impulsdiagramm des Lesens der in die
Speicherzellen MC01, MC21, MC41, MC61, . . . der zweiten
Speicherzelleneinheit (Fig. 49A) eingeschriebenen Daten.
Zuerst wechseln die Vorspannungssignale PRA1, PRA2, PRB1 von
Vss nach Vcc (Zeitpunkt t0), die Bitleitungen BL0A, BL2A,
BL4A, . . . gehen nach VA1 (z. B. 1,7 V) und das Potential der
(Pseudo-)-Bitleitungen BL0B, BL2B, BL4B, . . . wird auf VB1
(z. B. 1,5 V) (Zeitpunkt t1) aufgebaut. VA2 liegt auf 0 V,
und die Bitleitungen BL1A, BL3A, BL5A, . . . sind geerdet.
Nach dem Potentialaufbau gehen PRA1, PRB1 nach Vss, wodurch
die Bitleitungen BL0A, BL2A, BL4A, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Steuergate und an das Aus
wahlgate (Zeitpunkt t2). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 werden auf Vcc (z. B. 3 V) gelegt, SG1 liegt
auf 3 V (Vsgh), SG2 auf 1,5 V (Vsgl).
Ist das in die Speicherzellen MC01, MC21, MC41, . . . einge
schriebene Datum "0", ist die Schwellspannung der Speicherzellen
positiv, so fließt kein Strom, und das Potential der
Bitleitungen BL0A, BL2A, BL4A, . . . bleibt auf 1,7 V. Ist das
Datum "1", so fließt ein Zellenstrom, wodurch das Potential
der Bitleitungen BL0A, BL2A, BL4A, . . . auf 1,5 V oder darun
ter abfallen kann. Da das Auswahlgate SG2 auf 1,5 V liegt,
werden die Auswahl-MOS-Transistoren ST12, ST32, ST52 des E-
Typs abgeschaltet, wodurch verhindert wird, daß die Daten
in den Speicherzellen MC11, MC31, MC51, . . . der ersten Spei
cherzelleneinheit an die Bitleitungen übergeben werden. In
der Zwischenzeit werden die (Pseudo-)-Bitleitungen BL0B,
BL2B, BL4B, . . . auf dem Vorspannungspotential von 1,5 V
gehalten.
Danach geht im Zeitpunkt t3 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t4 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
im Leseverstärker SA1 ausgeglichen wird und die Knoten N1,
N2 auf Vcc/2 (z. B. 1,5 V) gelegt werden. Im Zeitpunkt t5
gehen SS1, SA, SB nach 3 V, wodurch die Bitleitung mit dem
Leseverstärker gekoppelt wird, und danach steigt ϕN von
0 V auf 3 V an, und ϕP fällt von 3 V auf 0 V ab, wodurch
die Potentialdifferenz zwischen den Bitleitungen BL0A, BL2A,
BL4A, . . . BL0B, BL2B, BL4A, . . . verstärkt wird (Zeitpunkt
t6).
Ist "0" in den Speicherzellen MC01, MC21, MC41, . . . einge
schrieben, wird der Knoten N1 im Leseverstärker SA1 auf 3 V
und der Knoten N2 auf 0 V liegen. Ist "1" in den Speicher
zellen MC01, MC21, MC41, . . . eingeschrieben, wird der Knoten
N1 auf 0 V und der Knoten N2 auf 3 V liegen. Wenn danach
das Spaltenauswahlsignal CSL von 0 V auf 3 V ansteigt, wird
das im CMOS-Flipflop zwischengespeicherte Datum an I/O,
I/O' ausgegeben (Zeitpunkt t7).
Die Bitleitungen BL1A, BL3A, BL5A, . . . sind durch die Lese
operation auf 0 geerdet, wodurch das Rauschen aufgrund der
kapazitiven Kopplung zwischen Bitleitungen reduziert wird.
Der Zeitpunkt des Lesens ist beliebig. So kann beispiels
weise im Zeitpunkt t5, wie in der Fig. 54 gezeigt, das die
Bitleitungen mit dem Leseverstärker koppelnde Übergabegate
eingeschaltet werden, um die Potentiale der Bitleitungen
und der Pseudobitleitungen an die Knoten N1, N2 zu über
tragen und danach abgeschaltet werden. Da die Bitleitungen
und die Pseudobitleitungen von dem Leseverstärker getrennt
sind, nimmt deshalb die Lastkapazität des Leseverstärkers
ab, so daß das Potential der Knoten N1, N2 rasch zum Zeit
punkt des Erfassens und Zwischenspeicherns bestimmt wird.
Bei dem siebten Ausführungsbeispiel sind z. B. beim Auslesen
der Speicherzellen MC11, MC31, MC51, . . . die Potentiale der
Bitleitungen BL1A, BL3A, BL5A, . . . aufgebaut und die Bitlei
tungen BL0A, BL2A, BL4A, . . . sind geerdet, wodurch die Daten
in den Speicherzellen auf die Bitleitungen BL1A, BL3A, BL5A
. . . ausgelesen werden. Auf welche der mit beiden Enden der
Speicherzelleneinheit gekoppelten Bitleitungen das Datum
ausgelesen wird, ist beliebig. Werden beispielsweise die
Speicherzellen MC11, MC31, MC51, . . . ausgelesen, so wird das
Potential der Bitleitungen BL2A, BL4A, BL6A, . . . aufgebaut,
und die Bitleitungen BL1A, BL3A, BL5A, . . . werden geerdet,
wodurch die Daten in den Speicherzellen auf die Bitlei
tungen BL2A, BL4A, BL6A, . . . ausgelesen werden.
Im folgenden wird die Einschreib- bzw. Programmieroperation
des siebten Ausführungsbeispiels beschrieben.
Nunmehr wird die Prozedur zum Einschreiben der Daten in die
Speicherzellen MC11, MC31, MC51, . . . der ersten Speicherzel
leneinheit der Fig. 49A erläutert.
Das Auswahlgate SG2 wird auf 0 V gelegt, wodurch alle die
das Auswahlgate SG2 als Gateelektrode verwendenden Auswahl-
MOS-Transistoren abschalten. SG1, CG1 bis CG8 werden auf Vcc
gelegt, und die Bitleitungen BL1A, BL3A, BL5A, . . . werden auf
Vcc gelegt, wodurch das Potential des Kanals für die einzu
schreibende Seite auf Vcc - Vth (niedriger als das Bitlei
tungspotential Vcc wegen des Abfalls der Schwellspannung
des Auswahl-MOS-Transistors) gebracht wird. In diesem Fall
kann das Potential des Kanals dadurch aufgebaut werden, daß
das Potential des Auswahlgate SG1 höher als Vcc eingestellt
wird. Die Bitleitungen BL0A, BL2A, BL4A, . . . können auf Vcc
oder 0 V oder auch auf ein gegebenes Potential gelegt
werden.
Wenn dann das Auswahlgate SG1 auf Vsgl (z. B. 1,5 V) gelegt
wird, werden die Auswahl-MOS-Transistoren ST11, ST31, ST51,
. . . des I-Typs eingeschaltet, die Auswahl-MOS-Transistoren
ST01, ST21, ST41, . . . des E-Typs jedoch abgeschaltet, wodurch
die Kanäle der Speicherzellen MC01, MC21, MC41, . . . in den
"schwimmenden" Zustand auf einem Potential von Vcc - Vth
gebracht werden. Die in die Speicherzellen MC11, MC31, MC51
. . . eingeschriebenen Daten werden von den Bitleitungen
BL1A, BL3A, BL5A, . . . geliefert.
Ist beispielsweise "0" in die Speicherzelle MC11 einge
schrieben, so wird die Bitleitung BL1A auf 0 V gelegt, wo
durch der Auswahl-MOS-Transistor ST11 des I-Typs einge
schaltet wird, so daß der Kanal der Speicherzelle MC11 auf
0 V gelegt wird. Ist "1" " in die Speicherzelle MC11 einge
schrieben, so wird die Bitleitung BL1A auf 3 V gelegt, wo
durch der Auswahl-MOS-Transistor ST11 des I-Typs einge
schaltet wird, so daß der Kanal der Speicherzelle MC11 in
den "schwimmenden" Zustand auf einem Potential von Vcc -
Vth gebracht wird. Die Bitleitungen BL0A, BL2A, BL4A, . . .
können auf Vcc oder 0 V oder auch auf ein gegebenes bzw.
beliebiges Potential gelegt werden.
Nachdem das Auswahlgate SG1 von Vcc nach Vsgl (eine Span
nung, die höher ist als die Schwellspannung des Auswahl-
MOS-Transistor des I-Typs, aber niedriger als die Schwell
spannung des Auswahl-MOS-Transistor des E-Typs, z. B. 1,5 V)
geändert worden ist, werden die Steuergates CG1 bis CG8 von
Vcc nach einem Zwischenpotential VM (ca. 10 V) geändert. Da
sich die Kanäle der nicht einzuschreibenden Speicherzellen
MC01, MC21, MC41, . . . und die Kanäle der einzuschreibenden
Speicherzellen MC11, MC31, MC51, . . . im potentialfreien bzw.
"schwimmenden" Zustand befinden, werden sie durch die
kapazitive Kopplung zwischen dem Steuergate und dem Kanal
von Vcc - Vth auf das Zwischenpotential (ca. 10 V) ange
hoben. Die Kanäle der Speicherzellen MC11, MC31, MC51, . . .,
in die "0" eingeschrieben ist, liegen auf 0 V, da die Bit
leitungen auf 0 V liegen.
Nachdem die Kanäle der beim Einschreiben nicht gewählten
Speicherzellen und die der Speicherzellen, in die "1" ein
geschrieben ist, von Vcc - Vth auf das Zwischenpotential
angehoben worden sind, wird das Steuergate CG1 vom Zwi
schenpotential VM auf eine Programmier- bzw. Einschreib
spannung Vpp (20 V) angehoben. Da die Kanäle der nicht
einzuschreibenden Speicherzellen MC01, MC21, MC41, . . . der
zweiten Speicherzelleneinheit und die Kanäle der einzu
schreibenden Speicherzellen MC11, MC31, MC51, . . . auf dem
Zwischenpotential (ca. 10 V) liegen und das Steuergate CG1
auf Vpp (ca. 20 V) liegt, werden diese Speicherzellen nicht
eingeschrieben. Da jedoch die Kanäle der Speicherzellen
MC11, MC31, MC51, . . ., in die "0" eingeschrieben ist, auf 0 V
liegen und das Steuergate auf Vpp (ca. 20 V) liegt, werden
Elektronen von dem Substrat in das schwebende Gate inji
ziert, wodurch "0" eingeschrieben wird.
Unter Bezugnahme auf ein Impulsdiagramm wird die Program
mier- bzw. Einschreiboperation des siebten Ausführungs
beispiels detaillierter beschrieben. Die Fig. 55A und 55B
sind Impulsdiagramme des Einschreibens des Datums in die
Speicherzelle MC11 (und die Speicherzellen MC31, MC51, . . .).
Die in die Speicherzellen MC11, MC31, MC51, . . . der ersten
Speicherzelleneinheit eingeschriebenen Daten werden in
einer Leseverstärkerschaltung (SA2 der Fig. 52B) zwischen
gespeichert. Wird "0" eingeschrieben, so liegt der Knoten
N1 auf 0 V und der Knoten N2 auf 3 V. Wird "1" eingeschrie
ben, so liegt der Knoten N1 auf 3 V und der Knoten N2 auf
0 V.
Bei Beginn der Einschreiboperation werden SG1 auf Vss und
SG2, CG1 bis CG8 auf Vcc gelegt. Werden in dem siebten Aus
führungsbeispiel die Daten in die Speicherzellen MC11, MC31,
MC51, . . . der ersten Speicherzelleneinheit eingeschrieben,
so werden die Daten nicht in die Speicherzellen MC01, MC21,
MC41, . . . der zweiten Speicherzelleneinheit eingeschrieben.
Um dies zu erreichen, müssen die Potentiale der Speicher
zellen MC01, MC21, MC41, . . . durch die Bitleitungen BL0A,
BL2A, BL4A, . . . aufgebaut werden.
In dem siebten Ausführungsbeispiel werden die Potentiale
der Bitleitungen BL0A, BL2A, BL4A, . . . gegenüber VA1 des
Leseverstärkers SA1 der Fig. 52 auf Vcc aufgebaut. Als
Ergebnis werden die Potentiale der Kanäle der Speicher
zellen MC01, MC21, MC41, . . . auf Vcc - Vth gebracht. Zu die
sem Zeitpunkt werden die Potentiale der Kanäle der Spei
cherzellen MC11, MC31, MC51, . . . ebenfalls auf Vcc - Vth ge
bracht. Auf diese Weise können die Kanäle der Speicher
zellen in der zweiten Speicherzelleneinheit durch die Bit
leitungen BL0A, BL2A, BL4A, . . . oder durch die Bitleitungen
BL1A, BL3A, BL5A, . . . auf Vcc (-Vth) gebracht werden.
Andererseits wird entweder Vcc oder Vss (0 V) an die Bit
leitungen BL1A, BL3A, BL5A, . . . entsprechend dem in der Lese
verstärkerschaltung SA2 zwischengespeicherten Datum gelegt.
Damit wird "0" in die Speicherzelle MC11 eingeschrieben und
die Bitleitung BL1A wird auf 0 V gelegt, wodurch der Kanal
der Speicherzelle MC11 auf 0 V gelegt wird. Wird "1" in die
Speicherzelle MC11 eingeschrieben, so wird die Bitleitung
BL1A auf Vcc (z. B. 3 V gelegt), wodurch der Kanal der
Speicherzelle MC11 auf Vcc - Vth gelegt wird.
Nach dem Potentialaufbau der Bitleitung wird das Auswahl
gate SG1 auf Vsgl (z. B. 1,5 V) gelegt, und SG2 liegt auf
Vss (z. B. 0 V). Alle Auswahl-MOS-Transistoren, deren Gate
elektrode das Auswahlgate SG2 ist, werden abgeschaltet. Da
die mit den nicht einzuschreibenden Speicherzellen MC01,
MC21, MC41, . . . gekoppelten Auswahl-MOS-Transistoren vom E-
Typ sind, sind sie abgeschaltet, wourch sie die Kanäle der
Speicherzellen MC01, MC21, MC41, . . . in den "schwimmenden"
Zustand auf Vcc - Vth bringen.
Da die speicherzellenseitigen Drains der Auswahl-MOS-Tran
sistoren ST11, ST31, ST51, . . . der Speicherzellen MC11, MC31,
MC51, . . ., in die "1" eingeschrieben wird, auf Vcc - Vth
liegen (z. B. wenn die Schwellspannung, einschl. des Sub
stratvorspannungseffektes, des I-Typ Transistors 0,8 V
beträgt, ergibt sich 3 - 0,8 = 2,2 V), die bitleitungs
kontaktseitigen Sources auf Vcc (z. B. 3 V) liegen und das
Auswahlgate SG1 auf Vsgl (z. B. 1,5 V) liegt, werden die
Auswahl-MOS-Transistoren ST11, ST31, ST51, . . . abgeschaltet.
Als Ergebnis befinden sich die Kanäle der Speicherzellen
MC11, MC31, MC51, . . ., im potentialfreien Zustand wie die
nicht gewählten Speicherzellen bei der Programmierung.
Wird "0" in die Speicherzellen MC11, MC31, MC51, . . . einge
schrieben, weil die Auswahlgates SG1 der Auswahl-MOS-Tran
sistoren ST11, ST31, ST51, . . . auf Vsgl (z. B. 1,5 V) und die
Sources und Drains auf 0 V liegen, werden die Auswahl-MOS-
Transistoren ST11, ST31, ST51, . . . eingeschaltet, wodurch die
Kanäle der Speicherzellen auf 0 V gehalten werden.
Nachdem das Auswahlgate SG1 auf Vsgl (ca. 1,5 V) gelegt
worden ist, wechseln die Steuergates CG1 bis CG8 im Zeit
punkt t2 von Vcc nach einem Zwischenpotential VM (ca.
10 V). Da sich die Kanäle der nicht einzuschreibenden
Speicherzellen MC01, MC21, MC41, . . . und die Kanäle der Spei
cherzellen MC11, MC31, MC51, . . ., in die "1" einzuschreiben
ist, in dem potentialfreien Zustand befinden, werden sie
durch die kapazitive Kopplung zwischen dem Steuergate und
dem Kanal von Vcc - Vth auf das Zwischenpotential (ca.
10 V) angehoben. Die Kanäle der Speicherzellen MC11, MC31,
MC51, . . ., in die "0" eingeschrieben ist, liegen auf 0 V,
da die Bitleitungen auf 0 V liegen.
Nachdem das Potential der Kanäle der beim Programmieren
nicht gewählten Speicherzellen und der Speicherzellen, in
die "1" eingeschrieben wird, von Vcc - Vth auf das Zwi
schenpotential aufgebaut worden ist, wird das Steuergate
CG1 vom Zwischenpotential VM im Zeitpunkt t3 auf die Pro
grammierspannung Vpp (20 V) angehoben. Da die Kanäle der
nicht einzuschreibenden Speicherzellen MC01, MC21, MC41, . . .
und die Kanäle der Speicherzellen MC11, MC31, MC51, . . ., in
die "1" eingeschrieben wird, auf dem Zwischenpotential (ca.
10 V) liegen und das Steuergate CG1 auf Vpp (ca. 20 V)
liegt, werden diese Speicherzellen nicht eingeschrieben. Da
jedoch die Kanäle der Speicherzellen MC11, MC31, MC51, . . .,
in die "0" eingeschrieben wird, auf 0 V liegen und das
Steuergate auf Vpp (ca. 20 V) liegt, werden Elektronen von
dem Substrat in das schwebende Gate injiziert, wodurch "0"
eingeschrieben wird.
Nach dem Abschluß des Programmierens werden die Potentiale
der Steuergates, Auswahlgates und Bitleitungen nacheinander
abgebaut, womit die Einschreiboperation beendet ist.
Nach dem Einschreiben erfolgt die nachstehende Prüfopera
tion, um festzustellen, ob das Einschreiben ausreichend
ausgeführt worden ist.
Die Vorspannungssignale PRA1, PRA2, PRB2 wechseln von Vss
nach Vcc (Zeitpunkt t4), die Bitleitungen BL1A, BL3A, BL5A,
. . . gehen nach VA2 (z. B. 1,7 V) und das Potential der
(Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . wird auf VB2
(z. B. 1,5 V) (Zeitpunkt t5) aufgebaut. VA1 liegt auf 0 V,
und die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind geerdet.
Nach dem Potentialaufbau gehen PRA2, PRB2 nach Vss, wodurch
die Bitleitungen BL1A, BL3A, BL5A, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Steuergate und an das Aus
wahlgate (Zeitpunkt t6). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 werden auf Vcc (z. B. 3 V) gelegt, SG2 liegt
auf 3 V (Vsgh) und SG1 auf 1,5 V (Vsgl). Ist das in die
Speicherzellen MC11, MC31, MC51, . . . eingeschriebene Datum
"0", ist die Schwellspannung der Speicherzellen positiv, so
daß kein Strom fließt und das Potential der Bitleitungen
BL1A, BL2A, BL5A, . . . auf 1,7 V bleibt. Ist das Datum "1", so
fließt ein Zellenstrom, wodurch das Potential der Bitlei
tungen BL1A, BL3A, BL5A, . . . auf 1,5 V oder darunter abfällt.
Da das Auswahlgate SG1 auf 1,5 V liegt, werden die Auswahl-
MOS-Transistoren ST01, ST21, ST41, . . . des E-Typs abgeschal
tet, wodurch verhindert wird, daß die Daten in den Spei
cherzellen MC01, MC21, MC41, . . . an die Bitleitungen über
geben werden.
Nach dem Potentialabbau der Bitleitungen geht ein Prüf
signal VRFYA nach 3 V (Zeitpunkt t7). Ist das in die Spei
cherzellen MC11, MC31, MC51, . . . einzuschreibende Datum "1",
so wird das Potential der Bitleitungen BL1A, BL3A, BL5A, . . .
auf ca. 3 V aufgebaut. Hier ist der Spannungspegel für den
durch das Prüfsignal bewirkten Potentialaufbau gleich oder
höher als das Vorspannungspotential von 1,5 V für die
Bitleitungen BLjB (j = 1, 3, 5, . . .).
In der Zwischenzeit werden die (Pseudo-)-Bitleitungen BL1B,
BL3B, BL5B, . . . auf das Vorspannu 99999 00070 552 001000280000000200012000285919988800040 0002019523775 00004 99880ngspotential von 1,5 V
gebracht.
Danach geht im Zeitpunkt t8 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t9 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
im Leseverstärker SA2 ausgeglichen wird und die Knoten N1,
N2 auf Vcc/2 (z. B. 1,5 V) gelegt werden. Im Zeitpunkt t10
gehen SS2, SA, SB nach 3 V, wodurch die Bitleitung mit dem
Leseverstärker gekoppelt wird, und danach steigt ϕN von
0 V auf 3 V an, und ϕP fällt von 3 V auf 0 V ab, wodurch
die Potentialdifferenz zwischen den Bitleitungen BL1A, BL3A,
BL5A, . . . und BL1B, BL3B, BL5B, . . . verstärkt wird (Zeitpunkt
t6). Anschließend wird das rückzuschreibende Datum im Lese
verstärker zwischengespeichert (Zeitpunkt t11).
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . werden durch die
Prüfleseoperation auf 0 V geerdet. Das heißt, jede zweite
Bitleitung ist geerdet.
Da wie oben beschrieben bei der vorliegenden Erfindung nie
derohmige Bitleitungen als Sourceleitungen verwendet wer
den, wird das "Schwimmen" der Sourceleitungen erheblich re
duziert, was nicht nur die Zeit für den wahlfreien Zugriff
verkürzt, sondern auch Schwankungen der Schwellspannungen
in einer Einschreiboperation aufgrund von Schaltungsfak
toren verringert. Da außerdem benachbarte NAND-Zellenspal
ten Sourceleitungen nicht gemeinsam nutzen, kann das Datum
in der Speicherzelle, bedingt durch die Daten in den be
nachbarten Speicherzellen, nicht falsch ausgelesen werden.
Wie oben beschrieben, werden die Kanäle der Speicherzellen
zu Beginn des Einschreibens auf das Potential Vcc - Vth ge
bracht. Das Verfahren des Potentialaufbaus ist beliebig.
Wenn im obigen Ausführungsbeispiel die Daten in die Spei
cherzellen MC11, MC31, MC51, . . . eingeschrieben werden, wer
den das Auswahlgate SG1 auf Vss, SG2 auf Vcc, die Bitlei
tungen BL0A, BL2A, BL4A, . . . auf Vcc gelegt, so daß die Bit
leitungen BL0A, BL2A, BL4A, . . . den Potentialaufbau der Speicherzellen
MC01, MC21, MC31, MC41, MC51, . . . vornehmen können.
Zusätzlich zu diesem Verfahren können beispielsweise durch
den Potentialaufbau der Bitleitungen BL0A, BL1A, BL2A, BL3A,
. . . auf Vcc, um SG1, SG2, CG1 bis CG8 auf Vcc zu legen, die
Kanäle der Speicherzellen MC01, MC21, MC31, . . . durch die
Bitleitungen an beiden Enden, mit denen die NAND-Zelle ver
bunden ist, auf Vcc (-Vth) gebracht werden.
Indem die Bitleitungen BL1A, BL3A, BL5A, . . . auf Vcc, SG2 auf
Vss und SG1 und CG1 bis CG8 auf Vcc gelegt werden, können
die Potentiale der Kanäle der Speicherzellen MC01, MC21,
MC31, . . . durch die Bitleitungen BL1A, BL3A, BL5A, . . . aufge
baut werden.
Des weiteren können sowohl SG1 als auch SG2 auf Vsgl und
die Bitleitungen BL0A, BL2A, BL4A, . . . auf Vcc gelegt werden.
In diesem Fall werden die Auswahl-MOS-Transistoren von SG1
und SG2 des I-Typs eingeschaltet, während die Auswahl-MOS-
Transistoren von SG1 und SG2 des E-Typs abgeschaltet wer
den. Dies gestattet den Bitleitungen BL0A, BL2A, BL4A, . . .
ein Einschreibpotential (Vcc zum Einschreiben von "1" und
Vss zum Einschreiben von "0") an die Speicherzelleneinheit
1 zu übertragen, und den Bitleitungen BL1A, BL3A, BL5A, . . .
des zum Einschreiben nicht gewählten Potentials (Vcc) nahe
zu gleichzeitig ein Einschreibpotential an die Speicherzel
leneinheit 1 zu übertragen.
In dem obigen Ausführungsbeispiel, werden die Daten gleich
zeitig in eine halbe Seite der Speicherzellen eingeschrie
ben. Werden beispielsweise die Daten in die Speicherzellen
MC11, MC31, MC51, . . . eingeschrieben, so werden die Ein
schreibdaten von den Bitleitungen BL0A, BL2A, BL4A, . . . über
geben, die Speicherzellen MC01, MC21, MC41, . . . werden nicht
eingeschrieben, die Bitleitungen BL1A, BL3A, BL5A, . . . werden
auf einem konstanten Potential, z. B. Vcc oder 0 V gehalten.
Werden andererseits die Daten in die Speicherzellen MC01,
MC21, MC41, . . . eingeschrieben, so werden die Einschreib
daten von den Bitleitungen BL0A, BL2A, BL4A, . . . übergeben,
die Speicherzellen MC11, MC31, MC51, . . . werden nicht einge
schrieben, die Bitleitungen BL1A, BL3A, BL5A, . . . werden auf
einem konstanten Potential, z. B. Vcc oder 0 V gehalten.
Während in dem obigen Ausführungsbeispiel die Daten nahezu
gleichzeitig in eine halbe Seite der Speicherzellen einge
schrieben werden können, ermöglicht die vorliegende Erfin
dung außerdem ein nahezu gleichzeitiges Einschreiben einer Seite der Speicher
zellen. So können beispielsweise die Auswahlgates SG1 und
SG2 auf Vsgl (z. B. 1,5 V) (Fig. 56) gelegt werden. Dann
werden die die Auswahlgates SG1, SG2 als Gateelektroden
verwendenden Auswahl-MOS-Transistoren des E-Typs abge
schaltet, während die Auswahl-MOS-Transistoren des I-Typs
eingeschaltet werden. Das Einschreibdatum in den Speicher
zellen MC11, MC31, MC51, . . . wird durch die Bitleitungen
BL1A, BL3A, BL5A, . . . übertragen. Das heißt, daß die Bitlei
tungen und die Kanäle der Speicherzellen auf 0 V liegen,
wenn "0" eingeschrieben ist. Ist "1" eingeschrieben, liegen
die Bitleitungen auf Vcc und die Kanäle befinden sich im
"schwimmenden" Zustand auf Vcc - Vth. Analog wird das
Einschreibdatum in den Speicherzellen MC01, MC21, MC41,
durch die Bitleitungen BL0A, BL2A, BL4A, . . . übertragen.
Wie oben in Zusammenhang mit dem Ausführungsbeispiel be
schrieben, kann eine Datenseite durch Liefern der in die
Speicherzellen einzuschreibenden Daten an die Bitleitungen
nahezu gleichzeitig eingeschrieben werden, da die Anzahl
der in Spaltenrichtung angeordneten Bitleitungen nahezu
identisch ist mit der Anzahl der NAND-Zellenspalten in
Spaltenrichtung. Nach der Einschreiboperation erfolgt ein
Prüflesen, um festzustellen, ob die Programmierung ausrei
chend vorgenommen worden ist. In der Prüfleseoperation wird
das Datum einer einzelnen Speicherzelle unter Verwendung
von zwei Bitleitungen ausgelesen. Das heißt, daß eine halbe
Datenseite nahezu gleichzeitig ausgelesen wird.
Bei einem Verfahren zum nahezu gleichzeitigen Einschreiben
einer Datenseite werden deshalb für jede Einschreibopera
tion zwei Prüfoperationen ausgeführt. Bei einem Verfahren
zur Ausführung von zwei Prüfoperationen für jede Ein
schreiboperation beträgt die erforderliche Gesamtzeit zum
Einschreiben einer Datenseite etwa Tpr + 2Tvfy (wobei Tpr
die Einschreibimpulsbreite und Tvfy die erforderliche Zeit
einer Prüfoperation bedeuten). Andererseits beträgt bei
einem Verfahren zum nahezu gleichzeitigen Einschreiben
einer halben Datenseite die zum Einschreiben erforderliche
Zeit etwa 2(TPr + Tvfy). Das Verfahren zum gleichzeitigen
Einschreiben einer Datenseite ermöglicht deshalb eine
schnellere Programmieroperation.
In der vorliegenden Erfindung müssen die Auswahl-MOS-Tran
sistoren in den beiden NAND-Spalten, die die Bitleitungs
kontakte und die Auswahlgates gemeinsam nutzen (z. B. die
Auswahl-MOS-Transistoren ST12 und ST22, ST32 und ST42 in der
Fig. 49A) nur zwei verschiedene Schwellspannungen haben.
Die Art der Einstellung der Schwellspannungen der Auswahl-
MOS-Transistoren ist beliebig. Während in den Fig. 49A und
49B die Schwellspannungen der Auswahl-MOS-Transistoren
ST03, ST12, ST13, ST22, ST23 auf nahezu denselben Wert einge
stellt sind, kann ein Auswahl-MOS-Transistor vom I-Typ und
der andere Auswahl-MOS-Transistor vom E-Typ sein, wie bei
spielsweise in den Fig. 57A und 57B dargestellt.
Während bei dem obigen Ausführungsbeispiel für jede Bitlei
tung ein Leseverstärker vorgesehen ist, kann ein Lesever
stärker auch für jeweils zwei Bitleitungen bereitgestellt
werden oder ein sog. gemeinsames Leseverstärkersystem (Fig.
58) verwendet werden. In diesem Fall ist das Impulsdiagramm
für das Auslesen nahezu identisch mit demjenigen des obigen
Ausführungsbeispiels (z. B. Fig. 51, Fig. 55A oder 55B).
Entsprechend der Erfindung sind einige der ein einzelnes
Auswahlgate gemeinsam nutzenden Auswahl-MOS-Transistoren
leitend und die anderen nichtleitend ausgeführt. Durch die
Verwendung zweier solcher Auswahlgates ist es in einfacher
Weise möglich, gewählte und nicht gewählte Speicherzellen
unter den dasselbe Auswahlgate gemeinsam nutzenden Spei
cherzellen zu erkennen.
Deshalb sind die Schwellspannung des Auswahl-MOS-Transi
stors und die an das Auswahlgate angelegte Spannung belie
big. Der Auswahl-MOS-Transistor an einem Ende der Speicher
zelle hat zwei Schwellspannungen Vtd1, Vtd2 (Vtd1 < Vtd2)
und zwei an sein Auswahlgate gelegte Spannungen Vsghd
(Vsghd < Vtd1), Vsgld (Vtd1 < Vsgld < Vtd2). Der Auswahl-
MOS-Transistor an dem anderen Ende der Speicherzelle hat
zwei Schwellspannungen Vts1, Vts2 (Vts1 < Vts2) und zwei an
sein Auswahlgate gelegte Spannungen Vsghs (Vsghs < Vts1),
Vsgls (Vts1 < Vsgls < Vts2). Anders als in dem obigen Aus
führungsbeispiel werden die Gleichungen Vtd1 = Vts1; Vtd2 -
Vts2; Vsghd = Vsghs und Vsgld = Vsgls nicht erfüllt.
So kann z. B. die Schwellspannung des Auswahl-MOS-Transi
stors an einem Ende einer Speicherzelle Werte von 2 V und
0,5 V haben, und die Schwellspannungen des Auswahl-MOS-
Transistors am anderen Ende der Speicherzelle kann Werte
von 2,5 V und 1 V haben. Unter diesen Bedingungen können
die an das Auswahlgate an einem Ende der Speicherzelle
gelegten Spannungen Vsgh = 3 V und Vsgl = 1,5 V, und die
an Auswahlgate am anderen Ende der Speicherzelle gelegten
Spannungen können Vsgh = 3 V, Vsgl = 1,2 V betragen.
Des weiteren können die Schwellspannungen der beiden mit
einer einzigen NAND-Spalte gekoppelten Auswahl-MOS-Tran
sistoren nahezu identisch sein. So können z. B. die
Schwellspannungen der beiden mit einer NAND-Spalte gekop
pelten Auswahl-MOS-Transistoren 0,8 V, die Schwellspannung
des Auswahl-MOS-Transistors an einem Ende einer benachbar
ten NAND-Zelle, die die Gateelektrode des Auswahl-MOS-Tran
sistors mit der NAND-Spalte gemeinsam nutzt, kann 0,2 V,
die Schwellspannung des Auswahl-MOS-Transistors an dem
anderen Ende der Speicherzelle kann 1,4 V, die an das
Auswahlgate an einem Ende der NAND-Zelle angelegten Span
nungen können Vsgh = 3 V und Vsgl = 0,5 V, und die an das
Auswahlgate am anderen Ende der NAND-Zelle gelegten Span
nungen können Vsgh = 3 V und Vsgl = 1,2 V betragen.
Ein höher als Vcc eingestelltes Vsgh führt zu einer Erhö
hung der Konduktanz des Auswahl-MOS-Transistors (d. h. zu
einer Abnahme des Widerstands), wodurch ein während einer
Leseoperation in der NAND-Zellenspalte fließender Strom zu
nimmt. Dies verkürzt die Potentialabbauzeit der Bitleitung,
so daß Lesen und Programmierprüflesen schneller werden.
Vsgh kann z. B. an der Ladungspumpschaltung in dem Chip von
Vcc angehoben werden.
Vorzugsweise ist die Auswahlgatespannung Vsgh, bei der alle
ein einziges Auswahlgate gemeinsam nutzenden Auswahl-MOS-
Transistoren leitend werden, gleich oder kleiner als
die Versorgungsspannung Vcc. Ist Vsgh größer als Vcc, so
benötigt der Chip eine Ladepumpschaltung, was zu einer Ver
größerung der Chipfläche führt.
Die höhere der Schwellspannungen Vt1 der Auswahl-MOS-Tran
sistoren kann auf eine Spannung eingestellt werden, die
gleich ist oder größer als die Versorgungsspannung Vcc
(z. B. 3,5 V). In diesem Fall werden zum Einschalten eines
Auswahl-MOS-Transistors mit einer Schwellspannung Vt1 in
einer Lese- oder Prüfleseoperation z. B. 4 V an das Auswahl
gate unter Verwendung beispielsweise der Ladepumpschaltung
in dem Chip gelegt.
Zur Änderung der Schwellspannung kann die Dicke des Gate
oxidfilms des Auswahl-MOS-Transistors oder die Konzentra
tion der Dotierungsstoffe im Kanal des Auswahl-MOS-Tran
sistors geändert werden. Des weiteren können die Schwell
spannungen variiert werden, je nachdem, ob der Kanal des
Auswahl-MOS-Transistors dotiert wird. Durch eine Änderung
der Kanallänge des Auswahl-MOS-Transistors kann die
Schwellspannung geändert werden. Das heißt, daß ein Transi
stor mit einer kurzen Kanallänge als ein Transistor des I-
Typs verwendet werden kann, weil die Schwellspannung auf
grund der durch den kurzen Kanal bedingten Effekte niedrig
ist.
Um weiterhin die Dicke des Gateoxidfilms und die Konzentra
tion der Dotierungsstoffe in dem Kanal zu ändern, können
andere Herstellungsprozesse, wie eine Kanaldotierung peri
pherer Schaltungen, verwendet werden, ohne einen zusätzli
chen Prozeß einzuführen. Bei jedem Verfahren brauchen nur
die Schwellspannungen der Auswahl-MOS-Transistoren ver
schieden eingestellt zu werden. Nachdem die Schwellspan
nungen voneinander verschieden eingestellt worden sind,
kann eine vorgegebene Schwellspannung mittels Substratvor
spannung erhalten werden.
Sind außerdem 0 V an das Auswahlgate an einem Ende des Ein
schreibblocks (z. B. SG2 beim Einschreiben der Daten in die
Speicherzellen MC11, MC13, MC15, . . .) angelegt, wenn ein die
Gateelektrode als das Auswahlgate verwendender Auswahl-MOS-
Transistor vom I-Typ ist und seine Schwellspannung Vtw etwa
0,1 V beträgt (oder negativ ist), so wird der Auswahl-MOS-
Transistor nicht vollständig abgeschaltet, und es fließt
ein Strom. Als Ergebnis wird das Potential des Kanals einer
Speicherzelle, die zum Einschreiben nicht gewählt ist oder
in die "1" einzuschreiben ist, nicht von Vcc - Vth auf das
Zwischenpotential VM angehoben. Selbst wenn es angehoben
wird, fällt das Potential gegenüber VM ab, da ein Zellen
strom fließt. In jedem Fall fällt das Potential des Kanals
einer Speicherzelle, die zum Einschreiben nicht gewählt ist
oder in die "1" einzuschreiben ist, gegenüber VM ab, und es
wird fälschlicherweise "0" programmiert.
Um die Abschaltcharakteristik des I-Typ-Transistors zu
verbessern, wird eine Spannung von z. B. ca. 0,5 V an die
Bitleitungen, an die die Einschreibdaten in der Leseope
ration nicht geliefert werden, gelegt werden (Bitleitungen
BL0A, BL02, BL04, . . . beim Einschreiben der Daten in die
Speicherzellen MC11, MC13, MC15, . . . der Fig. 49A). Durch
Anlegen von 0,5 V an die Source des Auswahl-MOS-Transistors
wird die Potentialdifferenz zwischen Source und Substrat
-0,5 V, wodurch die Schwellspannung des I-Typ-Transistors
aufgrund der Substrat-Vorspannungseffekte ansteigen kann,
so daß sich die Abschaltcharakteristik des I-Typ-Transi
stors verbessert, an dessen Gate 0 V gelegt werden.
Um die niedrigere (des I-Typs) der Schwellspannungen der
Auswahl-MOS-Transistoren auf z. B. 0,5 V einzustellen, kann
eine Verdünnung der Substratkonzentration erwogen werden.
Der I-Typ-Transistor mit einer niedrigen Substratkonzen
tration ist mit einem Problem behaftet: selbst wenn die
Gatespannung nicht anliegt, verbreitert das Anlegen einer
Drainspannung die Verarmungsschicht zwischen Drain und
Substrat selbst dann, so daß die Verarmungsschicht zwischen
Drain und Substrat sich mit der Verarmungsschicht zwischen
Source und Substrat koppelt (Punch-through-Effekt). Um die
Punch-through-Spannung des Auswahl-MOS-Transistors vom I-
Typ zu erhöhen, wird seine Kanallänge größer gemacht.
Die Konfiguration einen NAND-Zellen-EEPROM entsprechend
einem achten Ausführungsbeispiel der vorliegenden Erfindung
ist identisch mit der der Fig. 48. Die Speicherzellenan
ordnungen 1A und 1B des achten Ausführungsbeispiels sind in
den Fig. 59A und 59B dargestellt. Das achte Ausführungsbei
spiel ist mit dem siebten Ausführungsbeispiel dahingehend
identisch, daß zwei oder mehr Schwellspannungen der Aus
wahl-MOS-Transistoren verwendet werden. In den Speicher
zellenanordnungen (Fig. 59A und 59B) der achten Ausfüh
rungsbeispiels nutzen vier NAND-Zellenspalten einen einzi
gen Bitleitungskontakt gemeinsam, mit dem Ergebnis, daß die
Anzahl der Bitleitungskontakte in der gesamten Speicherzel
lenanordnung nicht größer wird. Die Fig. 52A zeigt den mit
den Bitleitungen BL0A, BL2A, BL4A, . . . gekoppelten Lesever
stärker SA1, und die Fig. 52B zeigt den mit den Bitleitun
gen BL1A, BL3A, BL5A, . . . gekoppelten Leseverstärker SA2.
Die Fig. 60 zeigt die Diffusionsschichten des n-Typs, die
Source- und Drainzonen der Speicherzellen und die Kontakte
(Bitleitungskontakte), die die Diffusionsschichten des n-
Typs mit den Bitleitungen (z. B. A1) in der Speicherzelle
des achten Ausführungsbeispiels verbinden. Wie bereits
früher beschrieben, sind in der herkömmlichen Speicherzel
lenanordnung die Bitleitungskontakte benachbarter Bitlei
tungen nebeneinander angeordnet (Fig. 9), so daß es schwie
rig ist, die Größe in Spaltenrichtung (X-Richtung in der
Fig. 9) zu verringern. Da jedoch bei der Speicherzellen
anordnung des achten Ausführungsbeispiels die Bitleitungs
kontakte benachbarter Bitleitungen nicht nebeneinander
angeordnet sind, wie in der Fig. 60 dargestellt, stellt die
Größe des Elementisolierbereichs zwischen Bitleitungskon
takten bei der Reduzierung der Größe der Speicherzellenanordnung
in Spaltenrichtung (X-Richtung) kein Problem dar.
Deshalb kann die Breite der Elementisolierung zwischen den
Speicherzellen auf die Mindestbreite L0 der Elementisolie
rung reduziert werden, die sich aufgrund der Feldinver
sions-Grenzspannung zwischen benachbarten NAND-Zellenspal
ten und der Elementisolationstechnologie ergibt.
Unter Bezugnahme auf ein Impulsdiagramm wird nunmehr eine
Leseoperation beschrieben.
Die Fig. 61 ist ein Impulsdiagramm des Lesens der in die
Speicherzellen MC11, MC13, MC15, . . . der Fig. 59A einge
schriebenen Daten.
Zunächst wechseln die Vorspannungssignale PRA1, PRA2, PRaz
von Vss nach Vcc (Zeitpunkt t0), die Bitleitungen BL1A,
BL3A, BL5A, . . . gehen nach VA2 (z. B. 1, 7 V) und das Potential
der (Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . wird auf VB2
(z. B. 1,5 V) (Zeitpunkt t1) aufgebaut. VA1 liegt auf 0 V,
und die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind geer
det.
Nach dem Potentialaufbau gehen PRA2, PRB2 nach Vss, wodurch
die Bitleitungen BL1A, BL2A, BL5A, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Auswahlgate und an das Steu
ergate (Zeitpunkt t2). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 liegen auf Vcc (z. B. 3 V), SG2 liegt auf
3 V (Vsgh) und SG1 auf 1,5 V (Vsgl).
Ist das in die Speicherzellen MC11, MC31, MC51, . . . einge
schriebene Datum "0", sind die Schwellspannungen der Spei
cherzellen positiv, so daß kein Strom fließt, und das
Potential der Bitleitungen BL1A, BL3A, BL5A, . . . auf 1,7 V
bleibt. Ist das Datum "1", so fließt ein Zellenstrom, wo
durch das Potential der Bitleitungen BL1A, BL3A, BL5A, . . .
auf 1,5 V oder darunter abfällt. Da das Auswahlgate SG1 auf
1,5 V liegt, werden die Auswahl-MOS-Transistoren ST01, ST21,
ST41, . . . des E-Typs abgeschaltet, wodurch verhindert
wird, daß die Daten in den Speicherzellen MC01, MC21, MC41,
. . . an die Bitleitungen übergeben werden. In der Zwischen
zeit werden die (Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . .
auf dem Vorspannungspotential von 1,5 V gehalten.
Danach geht im Zeitpunkt t3 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t4 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
in SA2 ausgeglichen wird und die Knoten N1, N2 auf Vcc/2
(z. B. 1,5 V) gelegt werden. Im Zeitpunkt t5 gehen SS2, SA,
SB nach 3 V, wodurch die Bitleitung mit dem Leseverstärker
gekoppelt wird, und danach steigt ϕN von 0 V auf 3 V an,
und ϕP fällt von 3 V auf 0 V ab, wodurch die Potentialdif
ferenz zwischen den Bitleitungen BL1A, BL3A, BL5A, . . . und
BL1B, BL3B, BL5B, . . ., verstärkt wird (Zeitpunkt t6).
Insbesondere, wenn "0" in den Speicherzellen MC11, MC31,
MC51, . . . eingeschrieben ist, wird der Knoten N1 in SA2 auf
3 V und der Knoten N2 auf 0 V liegen. Ist "1" in den Spei
cherzellen MC11, MC31, MC51, . . . eingeschrieben, wird der
Knoten N1 auf 0 V und der Knoten N2 auf 3 V liegen. Wenn
danach das Spaltenauswahlsignal CSL von 0 V auf 3 V an
steigt, wird das im CMOS-Flipflop zwischengespeicherte
Datum an I/O, I/O' ausgegeben (Zeitpunkt t7).
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind durch die
Leseoperation auf 0 geerdet. Des weiteren können die Bit
leitungen BL0B, BL2B, BL4B, BL6B, . . . geerdet werden, indem
durch eine Leseoperation PRB1 auf Vcc und VB1 auf 0 V gelegt
werden. Dadurch wird es möglich, das Rauschen aufgrund der
kapazitiven Kopplung zwischen Bitleitungen bei der Verstär
kung des Bitleitungspotentials zu verringern.
Die Fig. 62 ist ein Impulsdiagramm des Auslesens der in die
Speicherzellen MC01, MC21, MC41, . . . der Fig. 59A einge
schriebenen Daten auf die Bitleitungen BL0B, BL2B, BL4B,
BL6B, . . .
Nunmehr wird die Einschreib- bzw. Programmieroperation der
vorliegenden Erfindung beschrieben. Die Fig. 63A und 63B
sind Impulsdiagramme des Einschreibens der Daten in die
Speicherzelle CM11 (und die Speicherzellen MC31, MC51, . . .).
Die in die Speicherzellen MC11, MC31, MC51, . . . eingeschrie
benen Daten werden in einer Leseverstärkerschaltung (SA2
der Fig. 52B) zwischengespeichert. Wird "0" eingeschrieben,
so liegt der Knoten N1 auf 0 V und der Knoten N2 auf 3 V.
Wird "1" eingeschrieben, so liegt der Knoten N1 auf 3 V und
der Knoten N2 auf 0 V.
Bei Beginn der Einschreiboperation werden im Zeitpunkt t1
SG1 auf Vss und SG2, CG1 bis CG8 auf Vcc gelegt. Werden in
dem achten Ausführungsbeispiel die Daten in die Speicher
zellen MC11, MC31, MC51, . . . eingeschrieben, so werden die
Daten nicht in die Speicherzellen MC01, MC21, MC41, . . . ein
geschrieben. Um dies zu erreichen, müssen die Potentiale
der Kanäle der Speicherzellen MC01, MC21, MC41, . . . durch die
Bitleitungen BL0A, BL2A, BL4A, . . . aufgebaut werden. In dem
achten Ausführungsbeispiel werden die Bitleitungen BL0A,
BL2A, BL4A, . . . durch VA1 des Leseverstärkers SA1 der Fig.
52A auf Vcc aufgebaut. Als Ergebnis werden die Potentiale
der Kanäle der Speicherzellen MC11, MC31, MC51, . . . ebenfalls
auf Vcc - Vth gebracht. Zu diesem Zeitpunkt werden die
Potentiale der Kanäle der Speicherzellen MC11, MC31, MC51,
. . . ebenfalls auf Vcc - Vth gebracht.
Entweder Vcc oder Vss (0 V) wird an die Bitleitungen BL1A,
BL3A, BL5A, . . . entsprechend dem in der Leseverstärkerschal
tung SA2 zwischengespeicherten Datum angelegt. Damit wird
die Bitleitung BL1A auf 0 V gelegt, wenn "0" in der Spei
cherzelle MC11 eingeschrieben ist, wodurch der Kanal der
Speicherzelle MC11 auf 0 V gelegt wird. Ist "1" in der
Speicherzelle MC11 eingeschrieben, wird die Bitleitung BL1A
auf Vcc (z. B. 3 V) gelegt, wodurch das Potential des Kanals
der Speicherzelle MC11 auf Vcc - Vth gelegt wird. Das Aus
wahlgate SG2 liegt auf 0 V und der die Gateelektrode als
SG2 verwendende Auswahl-MOS-Transistor ist abgeschaltet.
Nach dem Potentialaufbau der Bitleitung wird das Auswahl
gate SG1 auf Vsgl (z. B. 1,5 V) gelegt, und SG2 liegt auf
Vss (z. B. 0 V). Da die mit den nicht einzuschreibenden
Speicherzellen MC01, MC21, MC41, . . . gekoppelten Auswahl-MOS-
Transistoren vom E-Typ sind, sind sie abgeschaltet, wodurch
sie die Kanäle der Speicherzellen MC01, MC21, MC41, . . . in
den "schwimmenden" Zustand auf Vcc - Vth bringen.
Da die speicherzellenseitigen Drains der Auswahl-MOS-Tran
sistoren ST11, ST31, ST51, . . . der Speicherzellen MC11, MC31,
MC51, . . ., in die "1" eingeschrieben wird, auf Vcc - Vth
liegen (z. B. wenn die Schwellspannung des I-Typ-Transistors
0,8 V beträgt, ergibt sich 3 - 0,8 = 2,2 V), die bitlei
tungskontaktseitigen Sources auf Vcc (z. B. 3 V) liegen und
das Auswahlgate SG1 auf Vsgl (z. B. 1,5 V) liegt, werden die
Auswahl-MOS-Transistoren ST11, ST31, ST51, . . . abgeschaltet.
Als Ergebnis befinden sich die Kanäle der Speicherzellen
MC11, MC31, MC51, . . ., im potentialfreien Zustand wie die
nicht gewählten Speicherzellen bei der Programmierung.
Wird "0" in die Speicherzellen MC11, MC31, MC51, . . . einge
schrieben, weil die Auswahlgates SG1 der Auswahl-MOS-Tran
sistoren ST11, ST31, ST51, . . . auf Vsgl (z. B. 1,5 V) und die
Sources und Drains auf 0 V liegen, werden die Auswahl-MOS-
Transistoren ST11, ST31, ST51, . . . eingeschaltet, wodurch die
Kanäle der Speicherzellen auf 0 V gehalten werden.
Nachdem das Auswahlgate SG1 auf Vsgl (ca. 1,5 V) gelegt
worden ist, wechseln die Steuergates CG1 bis CG8 im Zeit
punkt t2 von Vcc nach einem Zwischenpotential VM (ca.
10 V). Da sich die Kanäle der nicht einzuschreibenden
Speicherzellen MC01, MC21, MC41, . . . und die Kanäle der Spei
cherzellen MC11, MC31, MC51, . . ., in die "1" einzuschreiben
ist, in dem potentialfreien Zustand befinden, werden sie
durch die kapazitive Kopplung zwischen dem Steuergate und
dem Kanal von Vcc - Vth auf das Zwischenpotential (ca.
10 V) angehoben. Die Kanäle der Speicherzellen MC11, MC31,
MC51, . . ., in die "0" eingeschrieben ist, liegen auf 0 V,
da die Bitleitungen auf 0 V liegen.
Nachdem das Potential der Kanäle der beim Programmieren
nicht gewählten Speicherzellen und der Speicherzellen, in
die "1" eingeschrieben wird, von Vcc - Vth auf das Zwi
schenpotential aufgebaut worden ist, wird das Steuergate
CG1 vom Zwischenpotential VM im Zeitpunkt t3 auf die Pro
grammierspannung Vpp (20 V) angehoben. Da die Kanäle der
nicht einzuschreibenden Speicherzellen MC01, MC21, MC41, . . .
und die Kanäle der Speicherzellen MC11, MC31, MC51, . . ., in
die "1" eingeschrieben wird, auf dem Zwischenpotential (ca.
10 V) liegen und das Steuergate CG1 auf Vpp (ca. 20 V)
liegt, werden diese Speicherzellen nicht eingeschrieben. Da
jedoch die Kanäle der Speicherzellen MC11, MC31, MC51, . . .,
in die "0" eingeschrieben wird, auf 0 V liegen und das
Steuergate auf Vpp (ca. 20 V) liegt, werden Elektronen von
dem Substrat in das schwebende Gate injiziert, wodurch "0"
eingeschrieben wird.
Nach dem Abschluß des Programmierens werden die Potentiale
der Steuergates, Auswahlgates und Bitleitungen nacheinander
abgebaut, womit die Einschreiboperation beendet ist.
Nach dem Einschreiben erfolgt die nachstehende Prüfopera
tion, um festzustellen, ob das Einschreiben ausreichend
ausgeführt worden ist.
Die Vorspannungssignale PRA1, PRA2, PRB2 wechseln von Vss
nach Vcc (Zeitpunkt t4), die Bitleitungen BL1A, BL3A, BL5A,
. . . gehen nach VA2 (z. B. 1,7 V), und das Potential der
(Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . wird auf VB2
(z. B. 1,5 V) (Zeitpunkt t5) aufgebaut. VA1 liegt auf 0 V,
und die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind geerdet.
Nach dem Potentialaufbau gehen PRA2, PRB2 nach Vss, wodurch
die Bitleitungen BL1A, BL3A, BL5A, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Auswahlgate und an das Steuergate
(Zeitpunkt t6). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 werden auf Vcc (z. B. 3 V) gelegt, SG2 liegt
auf 3 V (Vsgh) und SG1 auf 1,5 V (Vsgl). Ist das in die
Speicherzellen MC11, MC31, MC51, . . . eingeschriebene Datum
"0", ist die Schwellspannung der Speicherzellen positiv, so
daß kein Strom fließt und das Potential der Bitleitungen
BL1A, BL3A, BL5A, . . . auf 1,7 V bleibt. Ist das Datum "1", so
fließt ein Zellenstrom, wodurch das Potential der Bitlei
tungen BL1A, BL3A, BL5A, . . . auf 1, 5 V oder darunter abfällt.
Da das Auswahlgate SG1 auf 1,5 V liegt, werden die Auswahl-
MOS-Transistoren ST01, ST21, ST41, . . . des E-Typs abgeschal
tet, wodurch verhindert wird, daß die Daten in den Spei
cherzellen MC01, MC21, MC41, . . . an die Bitleitungen über
geben werden.
Nach dem Potentialabbau der Bitleitungen geht das Prüf
signal VRFYA nach 3 V (Zeitpunkt t7). Ist das in die Spei
cherzellen MC11, MC31, MC51, . . . einzuschreibende Datum "1",
so wird das Potential der Bitleitungen BL1A, BL3A, BL5A
. . . auf ca. 3 V aufgebaut. Hier ist der Spannungspegel für
den durch das Prüfsignal bewirkten Potentialaufbau gleich
oder höher als das Vorspannungspotential von 1,5 V für die
Bitleitungen BLjB (j = 1, . . ., 127).
In der Zwischenzeit werden die (Pseudo-)-Bitleitungen BL1B,
BL3B, BL5B, . . . auf das Vorspannungspotential von 1,5 V
gebracht.
Danach geht im Zeitpunkt t8 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t9 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
in SA2 ausgeglichen wird und die Knoten N1, N2 auf Vcc/2
(z. B. 1,5 V) gelegt werden. Im Zeitpunkt t10 gehen SS2, SA,
SB nach 3 V, wodurch die Bitleitungen mit dem Leseverstär
ker gekoppelt werden, und danach steigt ϕN von 0 V auf 3 V
an, und ϕP fällt von 3 V auf 0 V ab, wodurch die Potential
differenz zwischen den Bitleitungen BL1A, BL3A, BL5A, . . . und
BL1B, BL3B, BL5B, . . . verstärkt wird (Zeitpunkt t6). An
schließend wird das rückzuschreibende Datum im Leseverstär
ker zwischengespeichert (Zeitpunkt t11).
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . werden durch die
Leseoperation auf 0 V geerdet. Das heißt, jede zweite Bit
leitung ist geerdet.
In der vorliegenden Erfindung ist es nur erforderlich, daß
die Auswahl-MOS-Transistoren in den beiden NAND-Spalten,
die die Bitleitungskontakte und die Auswahlgates (z. B. die
Auswahl-MOS-Transistoren ST02 und ST12, ST22 und ST32 der
Fig. 59A) gemeinsam nutzen, verschiedene Schwellspannungen
haben. Die Art der Einstellung der Schwellspannungen der
Auswahl-MOS-Transistoren ist beliebig. Während in der Fig.
59A die Schwellspannungen der Auswahl-MOS-Transistoren
ST02, ST03, ST12, ST13, ST22, ST23 auf nahezu denselben Wert
eingestellt sind, kann ein Auswahl-MOS-Transistor vom I-Typ
und der andere Auswahl-MOS-Transistor vom E-Typ sein, wie
beispielsweise in den Fig. 64A und 64B dargestellt.
Während bei dem obigen Ausführungsbeispiel mit jeder Bit
leitung ein Leseverstärker gekoppelt ist, kann ein gemein
sames Leseverstärkersystem (Fig. 58) verwendet werden, in
dem ein Leseverstärker für jeweils zwei Bitleitungen be
reitgestellt ist. In diesem Fall sind die Impulsdiagramme
für das Einschreiben und Auslesen nahezu identisch mit
denjenigen des obigen Ausführungsbeispiels (Fig. 61, Fig.
63A und 64A). Außerdem kann wie beim siebten Ausführungs
beispiel eine Datenseite nahezu gleichzeitig geschrieben
werden.
Entsprechend der Erfindung ist einer der ein einzelnes
Auswahlgate gemeinsam nutzenden Auswahl-MOS-Transistoren
leitend und der andere nichtleitend ausgeführt. Deshalb
können, wie oben beschrieben, drei Arten von Auswahl-MOS-
Transistoren, nämlich des E-, I- und D-Typs, verwendet
werden. Außerdem kann die untere Schwellspannung Vt2 der
Auswahl-MOS-Transistoren negativ sein (z. B. -1 V). Die Fig.
65 zeigt die Struktur einer diesem Fall entsprechenden
Speicherzelle (neuntes Ausführungsbeispiel der vorliegenden
Erfindung). In der Fig. 65 wird ein Auswahl-MOS-Transistor
mit einer negativen Schwellspannung als D-Typ festgelegt.
In dem vorigen Ausführungsbeispiel wird die Spannung Vsgl
(z. B. 1,5 V), bei der ein Auswahl-MOS-Transistor des E-Typs
abgeschaltet, jedoch ein Auswahl-MOS-Transistor des I-Typs
in einer Schreib- oder Leseoperation eingeschaltet wird, an
das Auswahlgate gelegt. Da jedoch im neunten Ausführungs
beispiel Auswahl-MOS-Transistoren des E-Typs und des D-Typs
verwendet werden, kann an das Auswahlgate Vsgl = 0 V, eine
positive Spannung (z. B. 0,5 V) oder eine negative Spannung
(z. B. -0,5 V) angelegt werden.
Da des weiteren in dem obigen Ausführungsbeispiel 0 V an
die Auswahlgates der nicht gewählten Blöcke gelegt werden,
in denen in einer Lese- oder Einschreiboperation weder ge
lesen noch geschrieben wird (z. B. entsprechend den Auswahl
gates SG3, SG4, SG5, SG6, . . . beim Einschreiben der Daten in
die Speicherzellen MC11, MC31, MC51, . . . der Fig. 65), kann
eine negative Spannung (z. B. -2 V) angelegt werden, so daß
ein Auswahl-MOS-Transistor des D-Typs abschaltet. Wenn die
Auswahl-MOS-Transistoren des D-Typs in dem nicht gewählten
Block abschalten, wird das Anlegen des Bitleitungspotential
an das Drain oder den Kanal der Speicherzelle über den Auswahl-MOS-Transistor
verhindert, wodurch das falsche Löschen
der Speicherzelle sowie ein Streuen des Bitleitungspoten
tials in die nicht gewählten Blöcke vermieden wird, so daß
die Potentialaufbauzeit der Bitleitung in der Lese- oder
Einschreiboperation nicht länger wird.
Während in dem obigen Ausführungsbeispiel zwei Schwellspan
nungen der Auswahl-MOS-Transistoren verwendet werden, sind
auch mehr als zwei Spannungen möglich. Die Auswahl-MOS-
Transistoren können beispielsweise drei Schwellspannungen
haben. Die Fig. 66 zeigt die Konfiguration einer Speicher
zelle entsprechend einem zehnten Ausführungsbeispiel der
vorliegenden Erfindung, in dem die Auswahl-MOS-Transistoren
drei Schwellspannungen haben. Die Schwellspannung des E-
Typ-Transistors sei Vth1, die Schwellspannung des I-Typ-
Transistors Vth2 und die Schwellspannung des I'-Typ-Tran
sistors Vth3, wobei diese Schwellspannungen so eingestellt
werden, daß sie dem Ausdruck Vth1 < Vth2 < Vth3 entspre
chen. Des weiteren werden drei Spannungen bereitgestellt,
die an die Auswahlgates gelegt werden: Vsgh (Vsgh < Vth1),
Vsgm (Vth1 < Vsgm < Vths2) und Vsgl (Vth2 < Vsgl < Vth3).
Durch Anlegen dieser drei Spannungen können beide Enden
einer ersten, zweiten und dritten Speicherzelleneinheit
(Fig. 66) mit den Bitleitungen gekoppelt werden.
Werden die in den Speicherzellen MC01, MC11, MC21 der Fig. 66
eingeschriebenen Daten ausgelesen, so wird das Steuergate
CG1 auf 0 V gelegt, und Vcc wird an CG2 bis CG8 gelegt.
Wird die ersten Speicherzelleneinheit, in der sich die
Speicherzelle MC01 befindet, ausgelesen, wird das Auswahl
gate SG1 auf Vsgl und SG2 auf Vsgh gelegt, so daß nur die
zur ersten Speicherzelleneinheit gehörigen Auswahl-MOS-
Transistoren (z. B. ST01), deren Gateelektrode das Auswahl
gate SG1 ist, leitend werden. Sämtliche der Auswahl-MOS-
Transistoren, deren Gateelektrode das Auswahlgate SG2 ist,
sind eingeschaltet. Deshalb wird ein Strompfad, der die
Bitleitungen BL2A und BL3A verbindet, durch die erste Spei
cherzelleneinheit gebildet, so daß die Speicherzelle MC01
ausgelesen werden kann.
Wird die zweite Speicherzelleneinheit, in der sich die
Speicherzelle MC11 befindet, ausgelesen, wird das Auswahl
gate SG1 auf Vsgm und SG2 auf Vsgm gelegt, so werden sowohl
der Auswahl-MOS-Transistor, dessen Gateelektrode das Aus
wahlgate SG1 ist, als auch der Auswahl-MOS-Transistor,
dessen Gateelektrode das Auswahlgate SG2 ist, nur in der
zweiten Speicherzelleneinheit leitend. Deshalb wird ein
Strompfad, der die Bitleitungen BL3A und BL4A verbindet,
durch die zweite Speicherzelleneinheit gebildet, so daß die
Speicherzelle MC11 ausgelesen werden kann.
Wird die dritte Speicherzelleneinheit, in der sich die
Speicherzelle MC21 befindet, ausgelesen, wird das Auswahl
gate SG1 auf Vsgh und SG2 auf Vsgl gelegt, so daß nur die
zur dritten Speicherzelleneinheit gehörigen Auswahl-MOS-
Transistoren (z. B. ST22), deren Gateelektrode das Auswahlgate
SG2 ist, leitend werden. Sämtliche der Auswahl-MOS-
Transistoren, deren Gateelektrode das Auswahlgate SG1 ist,
sind eingeschaltet. Deshalb wird ein Strompfad, der die
Bitleitungen BL3A und BL4A verbindet, durch die dritte Spei
cherzelleneinheit gebildet, so daß die Speicherzelle MC21
ausgelesen werden kann.
Wie oben beschrieben, kann selbst bei Verwendung von drei
oder mehr Schwellspannungen der Auswahl-MOS-Transistoren
eine von drei oder mehr Speicherzelleneinheiten in den ge
wählten Zustand gebracht werden, indem drei an die Auswahl
gates gelegte Spannungen bereitgestellt werden. Dies ver
größert nicht nur das Aufmaß für die Bitleitungskontakte,
sondern auch ein Aufmaß für die Bitleitungsverdrahtung
selbst. So sind beispielsweise in dem Ausführungsbeispiel
der Fig. 66 zwei Bitleitungen für die Teilung von drei
Speicherzellen vorgesehen, so daß die Anzahl der Bitleitun
gen zwei Drittel derjenigen der herkömmlichen Speicher
zellenanordnung entspricht, wodurch die Bitleitungsver
drahtung vereinfacht wird.
In dem obigen Ausführungsbeispiel sind jeweils zwei
Auswahl-MOS-Transistoren für jede NAND-Zellenspalte mit in
Reihe geschalteten Speicherzellen vorgesehen. Wie z. B. in
der Fig. 67 gezeigt (ein elftes Ausführungsbeispiel der
vorliegenden Erfindung), kann eine Speicherzelleneinheit
gebildet werden, indem drei Auswahl-MOS-Transistoren für
jede NAND-Zellenspalte vorgesehen werden. Die folgende Beschreibung
erfolgt anhand des Beispiels der ersten Spei
cherzellenheit mit der Speicherzelle MC11 und der zweiten
Speicherzelleneinheit mit der Speicherzelle MC21.
Ein Ende einer NAND-Zellenspalte ist über zwei Auswahl-MOS-
Transistoren (z. B. ST13, ST14) mit einer Bitleitung (z. B.
Bitleitung BL2A) gekoppelt, und das andere Ende ist über
einen einzigen Auswahl-MOS-Transistor (z. B. ST11) mit einer
Bitleitung (z. B. Bitleitung BL1A) gekoppelt. Die beiden in
Reihe geschalteten Auswahl-MOS-Transistoren sind vom E-Typ
(Schwellspannung Vth1 < 0) und vom D-Typ (Schwellspannung
Vth2 < 0). Der Auswahl-MOS-Transistor (z. B. ST13) der
ersten Speicherzelleneinheit, dessen Gateelektrode das Aus
wahlgate SG2 ist, ist vom D-Typ, und der Auswahl-MOS-Tran
sistor (z. B. ST23) der zweiten Speicherzelleneinheit ist
vom E-Typ. Der Auswahl-MOS-Transistor (z. B. ST24) der zwei
ten Speicherzelleneinheit, dessen Gateelektrode das Aus
wahlgate SG3 ist, ist vom D-Typ, und der Auswahl-MOS-Tran
sistor (z. B. ST14) der ersten Speicherzelleneinheit ist vom
E-Typ.
Des weiteren ist der Auswahl-MOS-Transistor (z. B. ST11,
ST21) des anderen Endes der NAND-Zelle vom E'-Typ (Schwell
spannung Vth3). Vth3 kann entweder gleich oder ungleich
Vth1 oder Vth2 oder verschieden von diesen sein. Vth3 kann
beispielsweise 0,7 V betragen.
Nunmehr wird die Lese- und Einschreiboperation des vorlie
genden Ausführungsbeispiels beschrieben.
Wenn die Daten in den Speicherzellen MC11, MC31, MC51, . . .
der ersten Speicherzelleneinheit auf die Bitleitungen BL2A,
BL4A, BL6A, . . . ausgelesen werden, werden die Bitleitungen
BL2A, BL4A, BL6A, . . . zuerst auf ein Bitleitungs-Lesepoten
tial von VA (z. B. 1,8 V) gebracht, und die Bitleitungen
BL1A, BL3A, BL5A, . . . werden auf 0 V geerdet. Nach dem
Potentialaufbau werden die Bitleitungen BL2A, BL4A, BL6A, . . .
in den potentialfreien Zustand gebracht.
Danach werden das Steuergate CG1 auf 0 V, und CG2 bis CG8
auf Vcc (z. B. 3 V) gelegt. Dann werden die Auswahlgates
SG1, SG3 auf Vcc und das Auswahlgate SG2 auf Vss gelegt. Die
anderen Auswahlgates und die Steuergates werden auf 0 V
gelegt. In diesem Fall werden sämtliche der Auswahl-MOS-
Transistoren (ST01, ST11, ST21, . . ., ST04, ST14, ST24, . . .)
deren Gateelektrode SG3 ist, eingeschaltet. Die Auswahl-
MOS-Transistoren des D-Typs, deren Gateelektrode das
Auswahlgate SG2 ist (ST13, ST33, ST53, . . .), werden einge
schaltet, während die Auswahl-MOS-Transistoren des E-Typs
(ST03, ST23, ST43) abschalten.
Wenn das in die Speicherzellen MC11, MC31, MC51, . . . einge
schriebene Datum "1" ist, wird deshalb das Potential der
Bitleitungen BL2A, BL4A, BL6A, . . . auf die geerdeten Bitleitungen
BL1A, BL3A, BL5A, . . . abgebaut und fällt gegenüber
dem Vorspannungspotential ab, wodurch die in die Speicher
zellen MC11, MC31, MC51, . . . der ersten Speicherzelleneinheit
eingeschriebenen Daten auf die Bitleitungen BL2A, BL4A,
BL6A, . . . ausgelesen werden. Ist andererseits das in die
Speicherzellen eingeschriebene Datum "0", so erfolgt kein
Potentialabbau der Bitleitungen BL2A, BL4A, BL6A, . . ., sondern
sie bleiben auf dem Vorspannungspotential.
Da in dem obigen Ausführungsbeispiel das Potential der
Bitleitungen BL2A, BL4A, BL6A, . . . aufgebaut worden ist und
die Bitleitungen BL1A, BL3A, BL5A, . . . geerdet sind, können
die Daten in den Speicherzellen auf die Bitleitungen BL1A,
BL3A, BL5A, . . . durch Erden der Bitleitungen BL2A, BL4A,
BL6A, . . . und einen Potentialaufbau der Bitleitungen BL1A,
BL3A, BL5A, . . . ausgelesen werden.
Da andererseits die Auswahl-MOS-Transistoren ST03, ST23,
ST43, . . ., deren Gateelektrode SG2 ist, abschalten, werden
die Daten in den Speicherzellen MC01, MC21, MC41, . . . der
zweiten Speicherzelleneinheit nicht auf die Bitleitungen
ausgelesen.
Wenn die Daten in den Speicherzellen MC01, MC21, MC41, . . .
der zweiten Speicherzelleneinheit auf die Bitleitungen
BL0A, BL2A, BL4A, BL6A, . . . ausgelesen werden, werden die
Auswahlgates SG1, SG2 auf Vcc und das Auswahlgate SG3 auf
Vss gelegt. Das Steuergate CG1 wird auf 0 V, und CG2 bis
CG8 werden auf Vcc gelegt. In diesem Fall werden sämtliche
der Auswahl-MOS-Transistoren (ST01, ST11, ST21, . . ., ST03,
ST13, ST23, . . .), deren Gateelektrode die Auswahlgates SG1,
SG2 sind, eingeschaltet. Die Auswahl-MOS-Transistoren des
D-Typs, deren Gateelektrode das Auswahlgate SG3 ist (ST04,
ST24, ST44, . . .), werden eingeschaltet, während die Auswahl-
MOS-Transistoren des E-Typs (ST14, ST34, ST54, . . .) abschal
ten.
Da alle der die Speicherzellen mit den Bitleitungen
koppelnden Auswahl-MOS-Transistoren in der zweiten Spei
cherzellenanordnung eingeschaltet werden, werden deshalb
die Daten in den Speicherzellen MC01, MC21, MC41, . . . der
zweiten Speicherzelleneinheit auf die Bitleitungen ausge
lesen. In der ersten Speicherzellenanordnung werden die
Daten nicht auf die Bitleitungen ausgelesen, da die Aus
wahl-MOS-Transistoren, deren Gateelektrode das Auswahlgate
SG3 ist, abschalten.
Nunmehr wird die Prozedur zum Einschreiben der Daten in die
Speicherzellen MC11, MC31, MC51, . . . in der ersten Speicher
zelleneinheit beschrieben.
Das Auswahlgate SG1 wird auf 0 V gelegt, wodurch sämtliche
der Auswahl-MOS-Transistoren, deren Gateelektrode das Aus
wahlgate SG1 ist, abgeschaltet werden. SG2, SG3, CG1 bis CG8
werden auf Vcc und die Bitleitungen BL0A, BL1A, BL2A, BL3A,
. . . werden auf Vcc gelegt, wodurch das Potential der Kanäle
der Speicherzellen in den nicht einzuschreibenden Blöcken
einer Seite auf Vcc - Vth (niedriger als das Bitleitungs
potential Vcc wegen eines Abfalls der Schwellspannung des
Auswahl-MOS-Transistors) gebracht wird.
Wird danach das Auswahlgate SG2 auf Vss (0 V) gelegt, wer
den die Auswahl-MOS-Transistoren des D-Typs ST13, ST33, ST53
eingeschaltet, die Auswahl-MOS-Transistoren des E-Typs
ST03, ST23, ST43 jedoch abgeschaltet, wodurch die Kanäle der
nicht einzuschreibenden Speicherzellen MC01, MC21, MC41, . . .
in den potentialfreien Zustand auf ein durch die Bitlei
tungen aufgebautes Potential von Vcc - Vth gebracht werden.
Zu diesem Zeitpunkt bleibt das Auswahlgate SG3 auf 3 V.
Die in die Speicherzellen MC11, MC31, MC51, . . . der ersten
Speicherzelleneinheit eingeschriebenen Daten werden von den
Bitleitungen BL2A, BL4A, BL6A, . . . geliefert. Ist beispiels
weise "0" in die Speicherzelle MC11 eingeschrieben, so wird
die Bitleitung BL2A auf 0 V gelegt, wodurch der Auswahl-MOS-
Transistor ST14 des E-Typs eingeschaltet wird, da SG3 auf
Vcc liegt, wodurch der Kanal der Speicherzelle MC11 auf 0 V
gelegt wird. Ist "1" in die Speicherzelle MC11 eingeschrie
ben, so wird die Bitleitung BL2A auf 3 V gelegt, wodurch der
Auswahl-MOS-Transistor ST14 des E-Typs abgeschaltet und der
Kanal der Speicherzelle MC11 in den potentialfreien Zustand
auf Vcc - Vth gebracht wird. Die Bitleitungen BL1A, BL3A,
BL5A, . . . können auf Vcc oder 0 V oder auf eine gegebene
Spannung gelegt werden.
Nachdem das Auswahlgate SG2 von Vcc nach Vss gewechselt
ist, werden die Steuergates CG1 bis CG8 von Vcc zu einem
Zwischenpotential VM (ca. 10 V) geändert. Da sich die Ka
näle der nicht einzuschreibenden Speicherzellen MC01, MC21,
MC41, . . . und die Kanäle der einzuschreibenden Speicher
zellen MC11, MC31, MC51, . . . im potentialfreien Zustand be
finden, werden sie durch die kapazitive Kopplung zwischen
den Steuergates und den Kanälen von Vcc - Vth auf das Zwi
schenpotential (ca. 10 V) angehoben. Die Kanäle der Spei
cherzellen MC11, MC31, MC51, . . ., in die "0" eingeschrieben
ist, liegen auf 0 V, da die Bitleitungen auf 0 V liegen.
Nachdem die Kanäle der nicht für Einschreiben gewählten
Speicherzellen und der Speicherzelle, in die "1" einge
schrieben ist, von Vcc - Vth auf das Zwischenpotential an
gehoben worden sind, wird das Steuergate CG1 vom Zwischen
potential VM auf eine Programmier- bzw. Einschreibspannung
von Vpp (20 V) angehoben. Danach werden diese Speicherzel
len nicht eingeschrieben, da die Kanäle der nicht einzu
schreibenden Speicherzellen MC01, MC21, MC41, . . . der zweiten
Speicherzelleneinheit und die Kanäle der einzuschreibenden
Speicherzellen MC11, MC31, MC51, . . . auf dem Zwischenpoten
tial (ca. 10 V) liegen und das Steuergate CG1 auf Vpp (ca.
20 V) liegt. Da jedoch die Kanäle der Speicherzellen MC11,
MC31, MC51, . . ., in die "0" eingeschrieben ist, auf 0 V liegen
und das Steuergate auf Vpp (ca. 20 V) liegt, werden
Elektronen aus dem Substrat in das schwebende Gate inji
ziert, wodurch "0" eingeschrieben wird.
Werden die Daten in die zweite Speicherzelleneinheit ein
geschrieben, so liegt das Auswahlgate SG2 auf Vcc, und SG1,
SG3 werden auf Vss gelegt, nachdem das Potential des Kanals
der ersten Speicherzelleneinheit auf Vcc - Vth aufgebaut
worden ist. In diesem Fall werden die einzuschreibenden
Daten von den Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . an die
zweite Speicherzelleneinheit geliefert. Indem außerdem SG1
auf Vcc und SG2, SG3 auf Vss gelegt werden, können die
Bitleitungen BL1A, BL3A, BL5A, . . . das Potential für nicht
gewähltes Einschreiben oder die Schwellspannung an die
nicht einzuschreibenden Speicherzellen der ersten Spei
cherzelleneinheit übertragen.
Wird bei dem vorliegenden Ausführungsbeispiel in einer
Lese- und Einschreiboperation Vss an die Auswahlgates der
Auswahl-MOS-Transistoren gelegt, deren Gateelektrode das
Auswahlgate ist, so werden die Auswahl-MOS-Transistoren des
E-Typs abgeschaltet und die des D-Typs eingeschaltet. Die
Auswahl-MOS-Transistoren des D-Typs können vom I-Typ sein
(dessen Schwellspannung positiv ist). In diesem Fall wird
an das Auswahlgate anstelle von Vss Vsgl gelegt, womit der
Auswahl-MOS-Transistor des E-Typs abgeschaltet, jedoch der
Auswahl-MOS-Transistor des I-Typs eingeschaltet wird.
Eine Speicherzelleneinheit kann durch Bereitstellung von
vier Auswahl-MOS-Transistoren für jede NAND-Zellenspalte
gebildet werden, wie in der Fig. 68 dargestellt. Die nach
folgende Beschreibung erfolgt anhand des Beispiels der
ersten Speicherzellenheit mit der Speicherzelle MC11 und
der zweiten Speicherzelleneinheit mit der Speicherzelle
MC21 (Fig. 68).
Ein Ende einer NAND-Zellenspalte ist über zwei Auswahl-MOS-
Transistoren (z. B. ST13, ST14) mit einer Bitleitung (z. B.
Bitleitung BL2A) gekoppelt, und das andere Ende ist über
zwei Auswahl-MOS-Transistoren (z. B. ST11, ST12) mit einer
Bitleitung (z. B. Bitleitung BL1A) gekoppelt. Die beiden in
Reihe geschalteten Auswahl-MOS-Transistoren sind vom E-Typ
(Schwellspannung Vth1 < 0) und vom D-Typ (Schwellspannung
Vth2 < 0). Die Auswahl-MOS-Transistoren (z. B. ST11, ST13)
der ersten Speicherzelleneinheit, deren Gateelektroden die
Auswahlgates SG1, SG3 sind, sind vom D-Typ, und die Aus
wahl-MOS-Transistoren (z. B. ST21, ST23) der zweiten Spei
cherzelleneinheit sind vom E-Typ. Die Auswahl-MOS-Tran
sistoren (z. B. ST22, ST24) der zweiten Speicherzellenein
heit, deren Gateelektroden die Auswahlgates SG2, SG4 sind,
sind vom D-Typ, und die Auswahl-MOS-Transistoren (z. B.
ST12, ST14) der ersten Speicherzelleneinheit sind vom E-Typ.
Nunmehr wird die Lese- und Einschreiboperation eines zwölf
ten Ausführungsbeispiels der vorliegenden Erfindung be
schrieben.
Wenn die Daten in den Speicherzellen MC11, MC31, MC51, . . .
der ersten Speicherzelleneinheit auf die Bitleitungen BL2A,
BL4A, BL6A, . . . ausgelesen werden, werden die Bitleitungen
BL2A, BL4A, BL6A, . . . zuerst auf ein Bitleitungs-Lesepoten
tial von VA (z. B. 1,8 V) gebracht, und die Bitleitungen
BL1A, BL3A, BL5A, . . . werden auf 0 V geerdet. Nach dem
Potentialaufbau werden die Bitleitungen BL2A, BL4A, BL6A, . . .
in den potentialfreien Zustand gebracht.
Danach werden das Steuergate CG1 auf 0 V, und CG2 bis CG8
auf Vcc (z. B. 3 V) gelegt. Dann werden die Auswahlgates
SG2, SG4 auf Vcc und eines oder beide der Auswahlgates SG1
und SG3 auf Vss gelegt. Die anderen Auswahlgates und die
Steuergates werden auf 0 V gelegt. In diesem Fall werden
sämtliche der Auswahl-MOS-Transistoren, deren Gateelek
troden SG2, SG4 sind, eingeschaltet. Die Auswahl-MOS-Tran
sistoren des D-Typs, deren Gateelektroden die Auswahlgates
SG1, SG3 sind (ST11, ST13, ST31, ST33, . . .), werden eingeschal
tet. Von den Auswahl-MOS-Transistoren des E-Typs, deren
Gateelektroden die Auswahlgates SG1, SG3 sind, werden die
jenigen Auswahl-MOS-Transistoren, deren Auswahlgate auf Vss
liegt, abgeschaltet.
Wenn das in die Speicherzellen MC11, MC31, MC51, . . . einge
schriebene Datum "1" ist, wird deshalb das Potential der
Bitleitungen BL2A, BL4A, BL6A, . . . auf die geerdeten Bitleitungen
BL1A, BL3A, BL5A, . . . abgebaut und fällt gegenüber
dem Vorspannungspotential ab, wodurch die in die Speicher
zellen MC11, MC31, MC51, . . . der ersten Speicherzelleneinheit
eingeschriebenen Daten auf die Bitleitungen BL2A, BL4A, BL6A,
. . . ausgelesen werden. Ist andererseits das in die Spei
cherzellen eingeschriebene Datum "0", so erfolgt kein Po
tentialabbau der Bitleitungen BL2A, BL4A, BL6A, . . ., sondern
sie bleiben auf dem Vorspannungspotential.
Da in dem obigen Ausführungsbeispiel das Potential der
Bitleitungen BL2A, BL4A, BL6A, . . . aufgebaut worden ist und
die Bitleitungen BL1A, BL3A, BL5A, . . . geerdet sind, können
die Daten in den Speicherzellen auf die Bitleitungen BL1A,
BL3A, BL5A, . . . durch Erden der Bitleitungen BL2A, BL4A,
BL6A, . . . und einen Potentialaufbau der Bitleitungen BL1A,
BL3A, BL5A, . . . ausgelesen werden.
Da andererseits eine Gruppe (wenn eines von SG1 und SG3 auf
Vss liegt) oder beide Gruppen (wenn sowohl SG1 als auch SG3
auf Vss liegen) der Auswahl-MOS-Transistoren des E-Typs,
deren Gatelektroden SG1, SG3 abschalten, werden die Daten
in den Speicherzellen MC01, MC21, MC41, . . . nicht auf die
Bitleitungen ausgelesen.
Nunmehr wird die Prozedur zum Einschreiben der Daten in die
Speicherzellen MC11, MC31, MC51, . . . der ersten Speicherzel
leneinheit beschrieben.
Die Auswahlgates SG1, SG2 werden auf Vss gelegt, wodurch
eine Gruppe der Auswahl-MOS-Transistoren, deren Gateelek
troden die Auswahlgates SG1, SG2 sind, oder die Auswahl-
MOS-Transistoren des E-Typs abgeschaltet werden. SG3, SG4,
CG1 bis CG8 werden auf Vcc und die Bitleitungen BL0A, BL1A,
BL2A, BL3A, . . . werden auf Vcc gelegt, wodurch das Potential
der Kanäle der einzuschreibenden Blöcke auf Vcc - Vth
(niedriger als das Bitleitungspotential Vcc wegen eines
Abfalls der Schwellspannung des Auswahl-MOS-Transistors)
gebracht wird.
Wird danach das Auswahlgate SG3 auf Vss (0 V) gelegt, wer
den die Auswahl-MOS-Transistoren des D-Typs ST13, ST33, ST53,
deren Gateelektrode das Auswahlgate SG3 ist, eingeschaltet,
die Auswahl-MOS-Transistoren des E-Typs ST03, ST23, ST43 je
doch abgeschaltet, wodurch die Kanäle der nicht einzu
schreibenden Speicherzellen MC01, MC21, MC41, . . . in den
potentialfreien Zustand auf ein durch die Bitleitungen
aufgebautes Potential von Vcc - Vth gebracht werden. Zu
diesem Zeitpunkt bleibt das Auswahlgate SG4 auf Vcc.
Die in die Speicherzellen MC11, MC31, MC51, . . . der ersten
Speicherzelleneinheit einzuschreibenden Daten werden von
den Bitleitungen BL2A, BL4A, BL6A, . . . geliefert. Ist bei
spielsweise "0" in die Speicherzelle MC11 eingeschrieben,
so wird die Bitleitung BL2A auf 0 V gelegt, wodurch der
Auswahl-MOS-Transistor ST14 des E-Typs eingeschaltet wird,
da SG4 auf Vcc liegt, wodurch der Kanal der Speicherzelle
MC11 auf 0 V gelegt wird. Ist "1" in die Speicherzelle MC11
eingeschrieben, so wird die Bitleitung BL2A auf 3 V gelegt,
wodurch der Auswahl-MOS-Transistor ST14 des E-Typs abge
schaltet und der Kanal der Speicherzelle MC11 in den poten
tialfreien Zustand auf Vcc - Vth gebracht wird. Die Bit
leitungen BL1A, BL3A, BL5A, . . . können auf Vcc oder 0 V oder
auf eine gegebene Spannung gelegt werden.
Nachdem das Auswahlgate SG3 von Vcc nach Vss gewechselt
ist, werden die Steuergates CG1 bis CG8 von Vcc zu einem
Zwischenpotential VM (ca. 10 V) geändert. Da sich die Ka
näle der nicht einzuschreibenden Speicherzellen MC01, MC21,
MC41, . . . und die Kanäle der Speicherzellen MC11, MC31, MC51,
. . ., in die "1" eingeschrieben ist, im potentialfreien
Zustand befinden, werden sie durch die kapazitive Kopplung
zwischen den Steuergates und den Kanälen von Vcc - Vth auf
das Zwischenpotential (ca. 10 V) angehoben. Die Kanäle der
Speicherzellen MC11, MC31, MC51, . . ., in die "0" eingeschrie
ben ist, liegen auf 0 V, da die Bitleitungen auf 0 V lie
gen.
Nachdem die Kanäle der nicht für Einschreiben gewählten
Speicherzellen und der Speicherzelle, in die "1" einge
schrieben ist, von Vcc - Vth auf das Zwischenpotential an
gehoben worden sind, wird das Steuergate CG1 vom Zwischen
potential VM auf eine Programmier- bzw. Einschreibspannung
von Vpp (20 V) angehoben. Danach werden diese Speicherzellen
nicht eingeschrieben, da die Kanäle der nicht einzu
schreibenden Speicherzellen MC01, MC21, MC41, . . . der zweiten
Speicherzelleneinheit und die Kanäle der einzuschreibenden
Speicherzellen MC11, MC31, MC51, . . ., in die "1" eingeschrie
ben ist, auf dem Zwischenpotential (ca. 10 V) liegen und
das Steuergate CG1 auf Vpp (ca. 20 V) liegt. Da jedoch die
Kanäle der Speicherzellen MC11, MC31, MC51, . . ., in die "0"
eingeschrieben ist, auf 0 V liegen und das Steuergate auf
Vpp (ca. 20 V) liegt, werden Elektronen aus dem Substrat in
das schwebende Gate injiziert, wodurch "0" eingeschrieben
wird.
Indem SG1, SG4 auf Vcc und SG2, SG3 auf Vss gelegt werden,
können die Bitleitungen BL1A, BL3A, BL5A, . . . auf Vcc gelegt
werden. In diesem Fall können die Bitleitungen BL1A, BL3A,
BL5A, . . . ein Potential für nicht gewähltes Einschreiben
(Vcc) an die zweite Speicherzelleneinheit, und die Bitlei
tungen BL2A, BL4A, BL6A, . . . ein Einschreibpotential (Vcc für
Einschreiben von "1" und Vss für Einschreiben von "0")
nahezu gleichzeitig übertragen.
Wenn das Datum in die zweite Speicherzelleneinheit einge
schrieben wird, werden das Auswahlgate SG3 auf Vcc und SG1,
SG2, SG4 auf Vss gelegt, nachdem der Kanal der ersten Spei
cherzelleneinheit auf Vcc - Vth gebracht worden ist. In
diesem Fall werden die Einschreibdaten von den Bitleitungen
BL0A, BL2A, BL4A, BL6A, . . . an die zweite
Speicherzelleneinheit übertragen. Indem SG1 auf Vcc und
SG2, SG3, SG4 auf Vss gelegt werden, können die
Einschreibdaten außerdem von den Bitleitungen BL1A, BL3A,
BL5A, . . . an die zweite Speicherzelleneinheit übertragen
werden.
Wird das Datum in die erste Speicherzelleneinheit einge
schrieben, kann außerdem die zweite Speicherzelleneinheit
nahezu gleichzeitig programmiert werden. Indem zu diesem
Zeitpunkt SG1, SG4 auf Vcc und SG2, SG3 auf Vss gelegt
werden, werden die in die erste Speicherzelleneinheit
einzuschreibenden Daten von den Bitleitungen BL2A, BL4A,
BL6A, . . . und die in die zweite Speicherzelleneinheit
einzuschreibenden Daten von den Bitleitungen BL1A, BL3A,
BL5A, . . . übertragen.
Des weiteren können die Daten außerdem nahezu gleichzeitig
in die erste und zweite Speicherzelleneinheit eingeschrie
ben werden, indem die Spannungen der Auswahlgates wie folgt
eingestellt werden. Indem SG1, SG4 auf Vss und SG2, SG3 auf
Vcc gelegt werden, werden die in die zweite Speicherzellen
einheit einzuschreibenden Daten von den Bitleitungen BL0A,
BL2A, BL4A, BL6A, . . . und die in die zweite Speicherzellen
einheit einzuschreibenden Daten von den Bitleitungen BL1A,
BL3A, BL5A, . . . übertragen.
Wird bei dem vorliegenden Ausführungsbeispiel in einer
Lese- und Einschreiboperation Vss an die Auswahlgates
derjenigen Auswahl-MOS-Transistoren gelegt, deren Gateelektrode
das Auswahlgate ist, so werden die Auswahl-MOS-
Transistoren des E-Typs abgeschaltet und die Auswahl-MOS-
Transistoren des D-Typs eingeschaltet. Die Auswahl-MOS-
Transistoren können vom I-Typ sein (dessen Schwellspannung
positiv ist). In diesem Fall wird an das Auswahlgate an
stelle von Vss Vsgl gelegt, womit der Auswahl-MOS-Transi
stor des E-Typs abgeschaltet, jedoch der Auswahl-MOS-Tran
sistor des T-Typs eingeschaltet wird.
Nunmehr wird ein weiteres Einschreibverfahren des vorlie
genden Ausführungsbeispiels beschrieben.
Werden die Daten in die Speicherzellen MC11, MC31, MC51, . . .
der ersten Speicherzelleneinheit eingeschrieben, so werden
die Auswahlgates SG1, SG4 auf das Zwischenpotential VM, die
Auswahlgates SG2, SG3 auf 0 V, das Steuergate CG1 auf Vpp
und CG2 bis CG8 auf VM gelegt. Die Auswahl-MOS-Transistoren
des E-Typs (ST12, ST32, ST52, . . ., ST03, ST23, ST43, . . .), de
ren Gateelektroden die Auswahlgates SG2, SG3 sind, werden
eingeschaltet. Deshalb wird die erste Speicherzelleneinheit
für die Bitleitungen BL2A, BL4A, BL6A, . . . leitend und für
die Bitleitungen BL1A, BL3A, BL5A, . . . nichtleitend.
Andererseits wird die zweite Speicherzelleneinheit für die
Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . nichtleitend und für
die Bitleitungen BL1A, BL3A, BL5A, . . . leitend.
Die in die Speicherzellen MC11, MC31, MC51, . . . einzuschrei
benden Daten werden von den Bitleitungen BL2A, BL4A, BL6A,
. . . geliefert. Wird beispielsweise "0" eingeschrieben, so
werden die Bitleitungen auf 0 V gelegt. Wird "1" einge
schrieben, so werden die Bitleitungen auf das Zwischen
potential VM gelegt. Beträgt die Schwellspannung des Aus
wahl-MOS-Transistors des C-Typs beispielsweise -15 V, so
kann das Potential VM der Bitleitungen beim Einschreiben
von "1" an den Kanal der Speicherzelle übertragen werden.
Werden andererseits die Daten in die Speicherzellen MC11,
MC31, MC51, . . . eingeschrieben, so können die Daten in die
Speicherzellen MC01, MC21, MC41, . . . der zweiten Speicher
zelleneinheit eingeschrieben oder nicht. Werden die Daten
nicht in die Speicherzellen MC01, MC21, MC41, . . . einge
schrieben, so werden die Bitleitungen BL1A, BL3A, BL5A, . . .
auf VM gelegt. Beim Einschreiben des Datums werden 0 V
(Einschreiben von "0") oder VM (Einschreiben von "1")
angelegt.
Wie in Zusammenhang mit dem siebten Ausführungsbeispiel be
schrieben, sind entsprechend der vorliegenden Erfindung
einige der ein einziges Auswahlgate gemeinsam nutzenden
Auswahl-MOS-Transistoren leitend und die anderen nichtlei
tend ausgeführt. Deshalb sind die Schwellspannung der Aus
wahl-MOS-Transistoren sowie die Spannungen der Auswahlgates
beliebig.
So kann beispielsweise die Schwellspannung des Auswahl-MOS-
Transistors, dessen Gateelektrode das Auswahlgate SG1 ist,
0,7 V und -0,3 V, die Schwellspannung des Auswahl-MOS-
Transistors, dessen Gateelektrode das Auswahlgate SG2 ist,
-0,5 V und -1,5 V, die Schwellspannung des Auswahl-MOS-
Transistors, dessen Gateelektrode das Auswahlgate SG3 ist,
1,5 V und 3,3 V und die Schwellspannung des Auswahl-MOS-
Transistors, dessen Gateelektrode das Auswahlgate SG4 ist,
3,1 V und 3,6 V betragen. In diesem Fall liegt z. B. SG1 auf
0 V, SG2 auf -1 V, SG3 auf 2 V und SG4 auf 3,3 V, wobei es
sich um die Spannungen handelt, die in einer Lese- oder
Einschreiboperation die Hälfte der Auswahl-MOS-Transisto
ren, deren Gateelektroden die Auswahlgates sind, einschal
ten und die andere Hälfte abschalten. Für eine Spannung,
die sämtliche der Auswahl-MOS-Transistoren, deren Gate
elektroden die Auswahlgates sind, einschaltet, liegt z. B.
SG1 auf 2,8 V, SG2 auf -0,2 V, SG3 auf 3,6 V und SG4 auf
4 V.
Wie in Zusammenhang mit dem siebten bis zwölften Ausfüh
rungsbeispiel der vorliegenden Erfindung gezeigt, nutzen
die aus Speicherzellenabschnitten und Auswahl-MOS-Transi
storen bestehende erste und zweite Speicherzelleneinheit
ein Ende jeder Speicherzelleneinheit gemeinsam, wie in der
Fig. 69 gezeigt, um eine Submatrix zu bilden. Ein Ende der
ersten Speicherzelleneinheit und das der zweiten Speicher
zelleneinheit nutzen einen Kontakt gemeinsam und sind mit
den Bitleitungen gekoppelt, wie in der Fig. 70 dargestellt.
Des weiteren werden die beiden Enden der ersten und zweiten
Speicherzelleneinheit gemeinsam genutzt, wie in der Fig. 71
dargestellt, um eine Submatrix zu bilden. In diesem Fall
nutzen beispielsweise beide Enden der Speicherzelleneinhei
ten Kontakte und sind mit den Bitleitungen gekoppelt.
Zur Wahl entweder der ersten oder der zweiten Speicherzel
leneinheit z. B. in einer Lese- oder einer Einschreibope
ration, sind jeweils an beiden Enden des Speicherzellen
abschnitts Auswahl-MOS-Transistoren vorgesehen, wie in der
Fig. 73 dargestellt. Indem die Schwellspannungen der die
Gateelektrode zwischen der ersten und der zweiten Speicher
zelleneinheit gemeinsam nutzenden Auswahl-MOS-Transistoren
verschieden eingestellt sind, wird einer leitend und der andere
nichtleitend ausgeführt. Des weiteren können, wie oben be
schrieben, drei oder vier Auswahl-MOS-Transistoren in der
Speicherzelleneinheit vorgesehen und drei oder vier
Schwellspannungen der Auswahl-MOS-Transistoren verwendet
werden. An einer Seite kann auch kein Auswahl-MOS-Transi
stor vorgesehen sein. Beispiele der Speicherzelleneinheit
sind in den Fig. 74A bis 76 dargestellt.
Des weiteren ist in Zusammenhang mit dem vorliegenden Aus
führungsbeispiel eine NAND-Zelle beschrieben worden (Fig.
77C), in der benachbarte Speicherzellen Source und Drain
gemeinsam nutzen. Die vorliegende Erfindung ist nicht auf
NAND-Zellen beschränkt, sondern kann auf jeden beliebigen
Zellentyp angewendet werden, vorausgesetzt, der Speicher
zellenabschnitt besteht aus nichtflüchtigen Speicherzellen.
Die Erfindung kann beispielsweise auf einen aus einem NOR-
EEPROM bestehenden Speicherzellenabschnitt (Fig. 77A) und
ein AND-Zellen-EEPROM (H. Kume et al., IEDM Tech. Dig.,
Dez. 1992, S. 991-993), wie in der Fig. 77B dargestellt,
oder ein sog. Masken-ROM angewendet werden.
Nunmehr wird ein dreizehntes Ausführungsbeispiel der vor
liegenden Erfindung beschrieben.
Im dreizehnten Ausführungsbeispiel sind aus Speicherzellen
oder aus Speicherzellen und Auswahl-Transistoren bestehende
Speicherzelleneinheiten, wie in der Fig. 78 darstellt, zur
Bildung von Submatrizen angeordnet. Insbesondere nutzen
drei Speicherzellen einen Kontakt an einem Ende jeder
Speicherzelleneinheit gemeinsam, die mit einer gemeinsamen
Signalleitung gekoppelt ist. Die drei Speicherzellenein
heiten nutzen außerdem einen Kontakt am anderen Ende jeder
Speicherzelleneinheit gemeinsam, die mit einer gemeinsamen
Signalleitung gekoppelt ist. Außerdem sind Submatrizen
nebeneinander angeordnet, um eine Speicherzellenordnung wie
in der Fig. 79 dargestellt zu bilden.
Die Speicherzelleneinheit besteht aus Auswahl-MOS-Transi
storen und einem Speicherzellenabschnitt aus Speicher
zellen, wie in den Fig. 80A bis 81C gezeigt. Die Speicher
zelleneinheiten A, B und C entsprechen jeder der Speicher
zelleneinheiten in den Fig. 78 und 79. Da die erstgenannten
mit den letztgenannten beliebig entsprechend, sind sechs
Kombinationen möglich (z. B. A : 1; B : 2; C : 3 und A : 2; B : 3;
C : 1). In den Fig. 80A bis 80C ist die Schwellspannung Vt1
des Auswahlgate vom E-Typ höher als die Schwellspannung Vt2
des Auswahlgate vom I-Typ: z. B. Vt1 = 2 V und Vt2 = 0,5 V.
In den Fig. 81A bis 81C beträgt die Schwellspannung des
Auswahlgate vom D-Typ beispielsweise -0,8 V.
Sind die Speicherzellen der Fig. 80A bis 80C gewählt, so
werden zwei an die Auswahlgates SG1, SG2, SG3 in dem gewählten
Block anzulegende Spannungen verwendet: die Span
nung Vsgh (z. B. 3 V), die sowohl den E-Typ als auch den I-
Typ einschaltet, und die Spannung Vsgl (z. B. 1,5 V), die
den I-Typ einschaltet, den E-Typ jedoch abschaltet. Von den
drei Speicherzellen werden beispielsweise SG1 und SG2 auf
Vsgh und SG3 auf Vsgl zur Wahl der Speicherzelleneinheit A
gelegt; SG1 wird auf Vsgl, SG2 und SG3 werden auf Vsgh zur
Wahl der Speicherzelleneinheit B gelegt. Analog werden SG1
und SG3 auf Vsgh und SG2 auf Vsgl zur Wahl der Speicher
zelleneinheit C gelegt.
Werden 0 V an die Auswahlgates des nicht gewählten Blocks
gelegt, so werden sämtliche Auswahltransistoren in dem
nicht gewählten Block eingeschaltet, wodurch ein Streuen
der Bitleitungen über den nicht gewählten Block vermieden
wird.
Im Fall der Speicherzelleneinheiten der Fig. 81A bis 81C
werden die Speicherzelleneinheite in nahezu gleicher Weise
gewählt wie im Fall der Fig. 80A bis 80C, mit der Ausnahme,
daß die an den gewählten Block gelegte Spannung Vsgl 0 V
beträgt. Bei Vsgl wird das Auswahlgate des E-Typs abge
schaltet und das Auswahlgate des D-Typs eingeschaltet. Da
es außerdem wünschenswert ist, die Auswahlgates abzuschal
ten, um ein Streuen der Bitleitungen zu vermeiden, kann
eine negative Spannung (z. B. -1 V) an die Auswahlgates des
nicht gewählten Blocks gelegt werden, um das Auswahlgate
des D-Typs abzuschalten.
Der Speicherzellenabschnitt hat eine breite Vielfalt von
Anordnungen und kann Beispiele entsprechend den Fig. 76
sowie 77A bis 77C verwirklichen. Des weiteren ist die vor
liegende Erfindung nicht auf EEPROMs beschränkt sondern kann
sowohl auf EEPROMs als auch auf und Masken-ROMs angewendet werden.
Im folgenden wird das dreizehnte Ausführungsbeispiel am
Beispiel eines NAND-Zellen-EEPROM detailliert beschrieben.
Die Konfiguration eines dem vorliegenden Ausführungsbei
spiel zugehörigen NAND-Zellen-EEPROM ist identisch mit der
der Fig. 48, so daß auf ihre Beschreibung verzichtet wird.
Die Fig. 82A zeigt die Speicherzellenanordnung 1A, und die
Fig. 82B zeigt die Speicherzellenanordnung 2B. Im dreizehn
ten Ausführungsbeispiel sind die Speicherzellenanordnungen
(Fig. 82A und 82B) in Kontakt mit den Bitleitungen ge
bracht, im Gegensatz zu der Speicherzellenanordnung der
Fig. 3, in der das sourceseitige Auswahlgate (das zweite
Auswahlgate) nicht mit der Sourceleitung einer Diffusions
schicht des n-Typs verbunden ist. Da nämlich die nieder
ohmigen Bitleitungen bei einer Leseoperation die Rolle von
Sourceleitungen spielen, wird die Lesegeschwindigkeit
schneller. Des weiteren nutzen jeweils drei Speicherzellen
spalten zwei Bitleitungen gemeinsam, so daß die Teilung der
Bitleitungen dem 1,5-fachen der des herkömmlichen Äqui
valents entsprechen, was die Herstellung der Bitleitungen
vereinfacht.
In der Speicherzellenanordnung des dreizehnten Ausfüh
rungsbeispiels werden zwei Schwellspannungen Vth1, Vth2
(Vth1 < Vth2)des Auswahl-MOS-Transistors verwendet, der
eine einzelne NAND-Zellenspalte mit den Bitleitungen kop
pelt. Ein Auswahl-MOS-Transistor mit der hohen Schwell
spannung Vth1 (z. B. 2 V) wird als vom E-Typ festgelegt, und
ein Auswahl-MOS-Transistor mit der niedrigen Schwellspan
nung Vth2 (z. B. 0,5 V) wird als vom I-Typ festgelegt. Die
an die Auswahlgates gelegten Spannungen sind Vsgh (z. B.
3 V) (Vsgh < Vt1, Vt2), die sowohl den Transistor des I-
Typs als auch des E-Typs einschaltet, und Spannung Vsgl
(z. B. 1,5 V) (Vt1 < Vsgl < Vt2), die den Transistor des I-
Typs einschaltet und den Transistor des E-Typs abschaltet.
Durch die Verwendung von zwei Schwellspannungen der Aus
wahl-MOS-Transistoren und von zwei an die Auswahlgates
gelegten Spannungen, wie oben erwähnt, ist es möglich,
beide Enden einer der drei einen Kontakt gemeinsam nutzen
den NAND-Zelleneinheiten für die beiden Bitleitungen lei
tend und für die anderen Speicherzelleneinheiten nicht
leitend zu machen.
Nunmehr werden die Lese- und Einschreiboperationen konkret
beschrieben.
Wenn die Daten in den Speicherzellen MC11, MC41, MC71, . . .
der ersten Speicherzelleneinheit der Fig. 82A auf die
Bitleitungen BL1A, BL3A, BL5A, . . . ausgelesen werden, werden
die Bitleitungen BL1A, BL3A, BL5A, . . . zuerst auf ein Bitlei
tungs-Lesepotential von VA (z. B. 1,8 V) gebracht und die
Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . auf 0 V geerdet.
Nach dem Potentialaufbau werden die Bitleitungen BL1A, BL3A,
BL5A, . . . in den potentialfreien Zustand gebracht.
Danach werden das Steuergate CG1 auf 0 V, und CG2 bis CG8
auf Vcc (z. B. 3 V) gelegt. Dann werden das Auswahlgate SG1
auf Vsgl und die Auswahlgates SG2, SG3 auf Vsgh gelegt. Die
anderen Auswahlgates und die Steuergates werden auf 0 V
gelegt. In diesem Fall werden die mit den Bitleitungen
BL0A, BL2A, BL4A, . . . gekoppelten Auswahl-MOS-Transistoren
(ST12, ST13, ST22, ST23, ST32, ST33, ST42, ST43, ST52, ST53, . . .)
eingeschaltet. Die mit den Bitleitungen BL1A, BL3A, BL5A, . . .
gekoppelten Auswahl-MOS-Transistoren des I-Typs (ST11, ST41,
ST71, . . .) werden eingeschaltet, jedoch die Auswahl-MOS-
Transistoren des E-Typs (ST21, ST31, ST51, ST61, ST81, . . .)
werden abgeschaltet.
Wenn das in die Speicherzellen MC11, MC41, MC71, . . . einge
schriebene Datum "1" ist, wird deshalb das Potential der
Bitleitungen BL1A, BL3A, BL5A, . . . auf die geerdeten Bit
leitungen BL0A, BL2A, BL4A, . . . abgebaut und fällt gegenüber
dem Vorspannungspotential ab, wodurch die in die Speicher
zellen MC11, MC41, MC71, . . . der ersten Speicherzelleneinheit
eingeschriebenen Daten auf die Bitleitungen BL1A, BL3A, BL5A
. . . ausgelesen werden. Ist andererseits das in die Speicherzellen
eingeschriebene Datum "0", so erfolgt kein Po
tentialabbau der Bitleitungen BL1A, BL3A, BL5A, . . ., sondern
sie bleiben auf dem Vorspannungspotential.
Da andererseits die mit den Bitleitungen BL1A, BL3A, BL5A
. . . gekoppelten Auswahl-MOS-Transistoren ST21, ST31, ST51,
ST61, . . . des E-Typs abgeschaltet werden, werden die in den
Speicherzellen MC21, MC31, MC51, MC61, . . . der zweiten und
dritten Speicherzelleneinheit nicht auf die Bitleitungen
BL1A, BL3A, BL5A, . . . ausgelesen.
Werden die Daten in den Speicherzellen MC21, MC51, MC81, . . .
der zweiten Speicherzelleneinheit auf die Bitleitungen
BL2A, BL4A, BL6A, . . . ausgelesen, so werden die Auswahlgates
SG1, SG3 auf Vsgh und SG2 auf Vsgl gelegt. Werden die Daten
in den Speicherzellen MC31, MC61, MC91, . . . der dritten
Speicherzelleneinheit auf die Bitleitungen BL2A, BL4A, BL6A,
. . . ausgelesen, so werden die Auswahlgates SG1, SG2 auf
Vsgh und SG3 auf Vsgl gelegt.
Wie oben beschrieben, entfallen bei dem vorliegenden Aus
führungsbeispiel die Sourceleitungen (Diffusionsschichten
des n-Typs) der herkömmlichen Speicherzellenanordnung, und
die Hälfte der Bitleitungen wird in einer Leseoperation ge
erdet und spielt dieselbe Rolle wie die herkömmlichen
Sourceleitungen. Die Daten in den Speicherzellen werden auf
die andere Hälfte der Bitleitungen ausgelesen. Durch Ver
wendung von Bitleitungen aus beispielsweise niedrigohmigem
Polysilizium oder Al anstelle der hochohmigen Diffusions
schichten des n-Typs, kann das Problem des Sourceleitungs-
Prallens gelöst werden.
Unter Bezugnahme auf ein Impulsdiagramm wird die Leseopera
tion detaillierter beschrieben.
Die Fig. 83 ist ein Impulsdiagramm des Lesens der in die
Speicherzellen MC11, MC41, MC71, . . . der ersten Speicherzel
leneinheit (Fig. 82A) eingeschriebenen Daten.
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind mit dem
Leseverstärker SA1 der Fig. 52A verbunden, und die Bit
leitungen BL1A, BL3A, BL5A, . . . sind mit dem Leseverstärker
SA2 der Fig. 52B gekoppelt. Die Leseverstärker bestehen aus
CMOS-Flipflops, die von den Steuersignalen ϕP, ϕN gesteuert
werden.
Zuerst wechseln Vorspannungssignale PRA1, PRA2, PRB2 von Vss
nach Vcc (Zeitpunkt t0), die Bitleitungen BL1A, BL3A, BL5A
. . . gehen nach VA2 (z. B. 1,7 V) und das Potential der
(Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . wird auf VB2
(z. B. 1,5 V) (Zeitpunkt t1) aufgebaut. VA1 liegt auf 0 V,
und die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind geer
det.
Nach dem Potentialaufbau gehen PRA2, PRB2 nach Vss, wodurch
die Bitleitungen BL1A, BL3A, BL5A, . . . in den potentialfreien
Zustand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Steuergate und an das Aus
wahlgate (Zeitpunkt t2). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 werden auf Vcc (z. B. 3 V) gelegt, SG2 und
SG3 liegen auf 3 V (Vsgh) und SG1 liegt auf 1,5 V (Vsgl).
Ist das in die Speicherzellen MC11, MC41, MC71, . . . einge
schriebene Datum "0", ist die Schwellspannung der Speicher
zellen positiv, so daß kein Strom fließt und das Potential
der Bitleitungen BL1A, BL3A, BL5A, . . . auf 1,7 V bleibt. Ist
das Datum "1", so fließt ein Zellenstrom, wodurch das
Potential der Bitleitungen BL1A, BL3A, BL5A, . . . auf 1,5 V
oder darunter abfallen kann. Da das Auswahlgate SG1 auf
1,5 V liegt, werden die Auswahl-MOS-Transistoren des E-
Typs, deren Gateelektrode SG1 ist, abgeschaltet, wodurch
verhindert wird, daß die Daten in den Speicherzellen der
zweiten und dritten Speicherzelleneinheit an die Bitlei
tungen übergeben werden. In der Zwischenzeit werden die
(Pseudo-)-Bitleitungen BL1B, BL3B, BL5B, . . . auf dem Vor
spannungspotential von 1,5 V gehalten.
Danach geht im Zeitpunkt t3 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF deaktiviert wird. Im
Zeitpunkt t4 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
in SA2 ausgeglichen wird und die Knoten N1, N2 auf Vcc/2
(z. B. 1,5 V) gelegt werden. Im Zeitpunkt t5 gehen SS2, SA,
SB nach 3 V, wodurch die Bitleitung mit dem Leseverstärker
gekoppelt wird, und danach steigt ϕN von 0 V auf 3 V an,
und ϕP fällt von 3 V auf 0 V ab, wodurch die Potentialdif
ferenz zwischen den Bitleitungen BL1A, BL3A, BL5A, . . . und
BL1B, BL3B, BL5B, . . . verstärkt wird (Zeitpunkt t6).
Insbesondere, wenn "0" in den Speicherzellen MC11, MC41,
MC71, . . . eingeschrieben ist, wird der Knoten N1 in SA2 auf
3 V und der Knoten N2 auf 0 V liegen. Ist "1" in den Spei
cherzellen MC11, MC41, MC71, . . . eingeschrieben, wird der
Knoten N1 auf 0 V und der Knoten N2 auf 3 V liegen. Wenn
danach das Spaltenauswahlsignal CSL von 0 V auf 3 V an
steigt, wird das im CMOS-Flipflop zwischengespeicherte
Datum an I/O, I/O' ausgegeben (Zeitpunkt t7).
Die Bitleitungen BL0A, BL2A, BL4A, BL6A, . . . sind durch die
Leseoperation auf 0 geerdet. Das heißt, daß jede zweite
Bitleitung geerdet ist. Deshalb ist der Abstand zwischen
den Lesebitleitungen doppelt so groß wie in dem Fall, in
dem die Bitleitungen nicht geerdet sind, was das der kapa
zitiven Kopplung zwischen Bitleitungen zuschreibbare Rau
schen reduziert. Des weiteren können die Bitleitungen BL0B,
BL2B, BL4B, BL6B, . . . geerdet werden, indem durch eine Lese
operation PRB1 auf Vcc und VB1 auf 0 V gelegt werden. Da
durch wird es möglich, das Rauschen aufgrund der kapaziti
ven Kopplung zwischen Bitleitungen bei der Verstärkung des
Bitleitungspotentials zu verringern.
Die Fig. 84 ist ein Impulsdiagramm des Lesens der in die
Speicherzellen MC21, MC51, MC81, . . . der zweiten Speicherzel
leneinheit (Fig. 82A) eingeschriebenen Daten.
Zuerst wechseln die Vorspannungssignale PRA1, PRA2, PRB2 von
Vss nach Vcc (Zeitpunkt t0), die Bitleitungen BL2A, BL4A,
. . . gehen nach VA1 (z. B. 1,7 V) und das Potential der
(Pseudo-)-Bitleitungen BL2B, BL4B, . . . wird auf VB1 (z. B.
1,5 V) (Zeitpunkt t1) aufgebaut. VA2 liegt auf 0 V, und die
Bitleitungen BL1A, BL3A, BL5A, . . . sind geerdet.
Nach dem Potentialaufbau gehen PRA1, PRB1 nach Vss, wodurch
die Bitleitungen BL2A, BL4A, . . . in den potentialfreien Zu
stand gebracht werden. Danach legt der Zeilendecodierer 3
vorgegebene Spannungen an das Steuergate und an das Aus
wahlgate (Zeitpunkt t2). Das Steuergate CG1 liegt auf 0 V,
und CG2 bis CG8 liegen auf Vcc (z. B. 3 V), SG2 und SG3 lie
gen auf 3 V (Vsgh), und SG2 liegt auf 1,5 V (Vsgl).
Ist das in die Speicherzellen MC21, MC51, MC81, . . . einge
schriebene Datum "0", ist die Schwellspannung der Speicher
zellen positiv, so daß kein Strom fließt und das Potential
der Bitleitungen BL2A, BL4A, . . . auf 1,7 V bleibt. Ist das
Datum "1", so fließt ein Zellenstrom, wodurch das Potential
der Bitleitungen BL2A, BL4A, . . . auf 1,5 V oder darunter ab
fallen kann. Da das Auswahlgate SG2 auf 1,5 V liegt, werden
die Auswahl-MOS-Transistoren des E-Typs abgeschaltet, wo
durch verhindert wird, daß die Daten in den Speicherzellen
der ersten und dritten Speicherzelleneinheit an die Bitlei
tungen übergeben werden. In der Zwischenzeit werden die
(Pseudo-)-Bitleitungen BL2B, BL2B, BL3B, BL4B, . . . auf dem
Vorspannungspotential von 1,5 V gehalten.
Danach geht im Zeitpunkt t3 ϕP nach 3 V, und ϕN geht nach
0 V, wodurch das CMOS-Flipflop FF in deaktiviert wird. Im
Zeitpunkt t4 geht ϕE nach 3 V, wodurch das CMOS-Flipflop FF
in SA1 ausgeglichen wird und die Knoten N1, N2 auf Vcc/2
(z. B. 1,5 V) gelegt werden. Im Zeitpunkt t5 gehen SS1, SA,
SB nach 3 V, wodurch die Bitleitung mit dem Leseverstärker
gekoppelt wird, und danach steigt ϕN von 0 V auf 3 V an,
und ϕP fällt von 3 V auf 0 V ab, wodurch die Potentialdif
ferenz zwischen den Bitleitungen BL2A, BL4A, . . . und BL2B,
BL4B, . . . verstärkt wird (Zeitpunkt t6).
Ist "0" in den Speicherzellen MC21, MC51, MC81, . . . einge
schrieben, wird der Knoten N1 im Leseverstärker SA1 auf 3 V
und der Knoten N2 auf 0 V liegen. Ist "1" in den Speicher
zellen eingeschrieben, wird der Knoten N1 auf 0 V und der
Knoten N2 auf 3 V liegen. Wenn danach das Spaltenauswahl
signal CSL von 0 V auf 3 V ansteigt, wird das im CMOS-Flip
flop zwischengespeicherte Datum an I/O, I/O' ausgegeben
(Zeitpunkt t7).
Da die Bitleitungen BL1A, BL3A, BL5A, . . . durch die Leseope
ration auf 0 V geerdet sind, wird das Rauschen aufgrund der
kapazitiven Kopplung zwischen Bitleitungen verringert.
Analog ist die Fig. 85 ein Impulsdiagramm des Auslesens
der Daten in den Speicherzellen MC31, MC61, MC91, . . . der
dritten Speicherzelleneinheit die Bitleitungen BL2A, BL4A,
BL6A, . . . Indem SG3 auf Vsgl, SG1 und SG2 auf Vsgh gelegt
werden, ist es möglich, die dritte Speicherzelleneinheit
gewählt und die zweite Speicherzelleneinheit nicht gewählt
zu machen.
Der Zeitpunkt des Lesens ist beliebig. So kann beispiels
weise, nachdem das die Bitleitungen mit dem Leseverstärker
koppelnde Übergabegate im Zeitpunkt t5 eingeschaltet worden
ist, um die Potentiale der Bitleitungen und der Pseudobit
leitungen an die Knoten N1, N2 zu übertragen, das Übergabe
gate abgeschaltet werden. Da in diesem Fall die Bitleitun
gen und die Pseudobitleitungen von dem Leseverstärker ge
trennt sind, nimmt die Lastkapazität des Leseverstärkers
ab, so daß die Potentiale der Knoten N1, N2 rasch zum Zeit
punkt des Erfassens und Zwischenspeicherns bestimmt werden
können.
Werden bei dem obigen Ausführungsbeispiel die Speicherzel
len MC11, MC41, MC71, . . . ausgelesen, werden die Potentiale
der Bitleitungen BL1A, BL3A, BL5A, . . . aufgebaut und die Bit
leitungen BL0A, BL2A, BL4A, . . . geerdet, wodurch die Daten in
den Speicherzellen auf die Bitleitungen BL1A, BL3A, BL5A, . . .
ausgelesen werden. Auf welche der mit beiden Enden der
Speicherzelleneinheit gekoppelten Bitleitungen die Daten
ausgelesen werden, ist beliebig. Werden beispielsweise die
Speicherzellen MC11, MC41, MC71, . . . ausgelesen, so können
die Potentiale der Bitleitungen BL0A, BL2A, BL4A, . . . auf
gebaut und die Bitleitungen BL1A, BL3A, BL5A, . . . geerdet
werden, wodurch die Daten in den Speicherzellen auf die
Bitleitungen BL0A, BL2A, BL4A, . . . ausgelesen werden.
Nunmehr wird die Programmier- bzw. Einschreiboperation des
vorliegenden Ausführungsbeispiels beschrieben.
Die Prozedur hinsichtlich des Einschreibens der Daten in
die Speicherzellen MC11, MC41, MC71, . . . in der ersten Spei
cherzelleneinheit der Fig. 82A wird beschrieben.
Die Auswahlgates SG2, SG3 werden auf 0 V gelegt, wodurch
sämtliche der Auswahl-MOS-Transistoren, deren Gateelektrode
das Auswahlgate SG2 ist, abgeschaltet werden. SG1, CG1 bis
CG8 werden auf Vcc und die Bitleitungen BL1A, BL3A, BL5A, . . .
werden auf Vcc gelegt, wodurch das Potential der Kanäle
einer einzuschreibenden Seite auf Vcc - Vth (niedriger als
das Bitleitungspotential Vcc wegen eines Abfalls der
Schwellspannung des Auswahl-MOS-Transistors) gebracht wird.
Die Bitleitungen BL1A, BL3A, BL5A, . . . können auf Vcc oder
0 V oder auf eine gegebene Spannung gelegt werden.
Wird danach das Auswahlgate SG1 auf Vsgl (z. B. 1,5 V) ge
legt, werden die Auswahl-MOS-Transistoren des I-Typs ST11,
ST41, ST71, . . . eingeschaltet, die Auswahl-MOS-Transistoren
des E-Typs jedoch abgeschaltet, wodurch die Kanäle der
nicht einzuschreibenden Speicherzellen MC21, MC31, MC51,
MC61, . . . in den potentialfreien Zustand auf ein durch die
Bitleitungen aufgebautes Potential Vcc - Vth gebracht wer
den.
Die in die Speicherzellen MC11, MC41, MC71, . . . der ersten
Speicherzelleneinheit eingeschriebenen Daten werden von den
Bitleitungen BL1A, BL3A, BL5A, . . . geliefert. Ist beispiels
weise "0" in die Speicherzelle MC11 eingeschrieben, so wird
die Bitleitung BL1A auf 0 V gelegt, wodurch der Kanal der
Speicherzelle MC11 auf 0 V gelegt wird. Ist "1" in die
Speicherzelle MC11 eingeschrieben, so wird die Bitleitung
BL1A auf 3 V gelegt, wodurch der Auswahl-MOS-Transistor ST11
des I-Typs abgeschaltet und der Kanal der Speicherzelle
MC11 in den potentialfreien Zustand auf Vcc - Vth gebracht
wird. Die Bitleitungen BL0A, BL2A, BL4A, . . . können auf Vcc
oder 0 V oder auf eine gegebene Spannung gelegt werden.
Nachdem das Auswahlgate SG1 von Vcc nach Vsgl gewechselt
ist (eine höhere Spannung als die Schwellspannung des Aus
wahl-MOS-Transistors des I-Typs, aber niedriger als die
Schwellspannung des Auswahl-MOS-Transistors des E-Typs,
z. B. 1,5 V), werden die Steuergates CG1 bis CG8 von Vcc zu
einem Zwischenpotential VM (ca. 10 V) geändert. Da sich die
Kanäle der nicht einzuschreibenden Speicherzellen MC21,
MC31, MC51, . . . und die Kanäle der Speicherzellen MC11, MC41,
MC71, . . ., in die "1" eingeschrieben ist, im potentialfrei
en Zustand befinden, werden sie durch die kapazitive Kopp
lung zwischen den Steuergates und den Kanälen von Vcc - Vth
auf das Zwischenpotential (ca. 10 V) angehoben. Die Kanäle
der Speicherzellen MC11, MC41, MC71, . . ., in die "0" einge
schrieben ist, liegen auf 0 V, da die Bitleitungen auf 0 V
liegen.
Nachdem die Kanäle der nicht für Einschreiben gewählten
Speicherzellen und der Speicherzellen, in die "1" einge
schrieben ist, von Vcc - Vth auf das Zwischenpotential an
gehoben worden sind, wird das Steuergate CG1 vom Zwischen
potential VM auf eine Programmier- bzw. Einschreibspannung
von Vpp (20 V) angehoben. Danach werden diese Speicherzel
len nicht eingeschrieben, da die Kanäle der nicht einzu
schreibenden Speicherzellen der zweiten und dritten Spei
cherzelleneinheit und die Kanäle der Speicherzellen der
ersten Speicherzelleneinheit, in die "1" eingeschrieben
ist, auf dem Zwischenpotential (ca. 8 V) liegen und das
Steuergate CG1 auf Vpp (ca. 20 V) liegt. Da jedoch die
Kanäle der Speicherzellen, in die "0" eingeschrieben ist,
auf 0 V liegen und das Steuergate auf Vpp (ca. 20 V) liegt,
werden Elektronen aus dem Substrat in das schwebende Gate
injiziert, wodurch "0" eingeschrieben wird.
Unter Bezugnahme auf ein Impulsdiagramm wird die Program
mieroperation detaillierter beschrieben. Die Fig. 87 ist
ein Impulsdiagramm des Ei 23302 00070 552 001000280000000200012000285912319100040 0002019523775 00004 23183nschreibens der Daten in die
Speicherzelle MC11 (MC41, MC71, . . .).
Die in die Speicherzellen MC11, MC41, MC71, . . . eingeschrie
benen Daten werden in einer Leseverstärkerschaltung (SA2
der Fig. 52B) zwischengespeichert. Wird "0" eingeschrieben,
so liegt der Knoten N1 auf 0 V und der Knoten N2 auf 3 V.
Wird "1" eingeschrieben, so liegt der Knoten N1 auf 3 V und
der Knoten N2 auf 0 V.
Bei Beginn der Einschreiboperation werden SG1 auf Vss und
SG2, SG3, CG1 bis CG8 auf Vcc gelegt (Zeitpunkt t1). Werden
in dem vorliegenden Ausführungsbeispiel die Daten in die
Speicherzellen MC11, MC41, MC71, . . . eingeschrieben, so wer
den die Daten nicht in die Speicherzellen der zweiten und
dritten Speicherzelleneinheit eingeschrieben. Um dies zu
erreichen, werden die Potentiale der Kanäle der Speicher
zellen MC21, MC31, MC51, MC61, . . . durch die Bitleitungen
BL0A, BL2A, BL4A, . . . aufgebaut.
In dem vorliegenden Ausführungsbeispiel werden die Poten
tiale der Bitleitungen BL0A, BL2A, BL4A, . . . gegenüber VA1
des Leseverstärkers SA1 der Fig. 52A auf Vcc aufgebaut. Als
Ergebnis werden die Potentiale der Kanäle der nicht gewähl
ten Speicherzellen auf Vcc - Vth gebracht. Zu diesem Zeit
punkt werden die Potentiale der Kanäle der einzuschreibenden
Speicherzellen ebenfalls auf Vcc - Vth gebracht. Der
Potentialaufbau der Kanäle der Speicherzellen in der zwei
ten und dritten Speicherzelleneinheit kann durch die Bit
leitungen BL0A, BL2A, BL4A, . . . oder durch die Bitleitungen
BL1A, BL3A, BL5A, . . . erfolgen.
Entweder Vcc oder Vss (0 V) wird an die Bitleitungen BL1A,
BL3A, BL5A, . . . entsprechend dem in der Leseverstärker
schaltung SA2 zwischengespeicherten Datum gelegt. Damit
wird, wenn "0" in die Speicherzelle MC11 eingeschrieben
ist, die Bitleitung BL1A auf 0 V gelegt, wodurch der Kanal
der Speicherzelle MC11 auf 0 V gelegt wird. Wird "1" in die
Speicherzelle MC11 eingeschrieben, so wird die Bitleitung
BL1A auf Vcc (z. B. 3 V gelegt), wodurch der Kanal der Spei
cherzelle MC11 auf Vcc - Vth gebracht wird.
Nachdem Potentialaufbau der Bitleitungen wird das Auswahl
gate SG1 auf Vsgl (z. B. 1,5 V) gelegt, und die Auswahlgates
SG2, SG3 werden auf Vss (z. B. 0 V) gelegt. Alle Auswahl-
MOS-Transistoren, deren Gateelektroden das Auswahlgates
SG2, SG3 sind, werden abgeschaltet. Da die Auswahl-MOS-
Transistoren, deren Gateelektrode SG1 ist, in der zweiten
und dritten nicht einzuschreibenden Speicherzellenanordnung
vom E-Typ sind, sind sie abgeschaltet, wourch sie die Ka
näle der Speicherzellen in der zweiten und dritten Spei
cherzellenanordnung in den "schwimmenden" Zustand auf Vcc -
Vth bringen.
Da die speicherzellenseitigen Drains der Auswahl-MOS-Tran
sistoren ST11, ST41, ST71, . . . der Speicherzellen MC11, MC41,
MC71, . . ., in die "1" eingeschrieben ist, auf Vcc - Vth
liegen (z. B. wenn die Schwellspannung des I-Typ Transistors
0,5 V beträgt, ergibt sich 3 - 0,5 = 2,5 V), die bitlei
tungskontaktseitigen Sources auf Vcc (z. B. 3 V) liegen und
das Auswahlgate SG1 auf Vsgl (z. B. 1,5 V) liegt, werden die
Auswahl-MOS-Transistoren ST11, ST41, ST71, . . . abgeschaltet.
Als Ergebnis befinden sich die Kanäle der Speicherzellen
MC11, MC41, MC71, . . ., im potentialfreien Zustand wie die
nicht zur Programmierung gewählten Speicherzellen.
Wird "0" in die Speicherzellen MC11, MC41, MC71, . . . einge
schrieben, weil die Auswahlgates SG1 der Auswahl-MOS-Tran
sistoren ST11, ST41, ST71, . . . auf Vsgl (z. B. 1,5 V) und die
Sources und Drains auf 0 V liegen, werden die Auswahl-MOS-
Transistoren ST11, ST41, ST71, . . . eingeschaltet, wodurch die
Kanäle der Speicherzellen auf 0 V gehalten werden.
Nachdem das Auswahlgate SG1 auf Vsgl (ca. 1,5 V) gelegt
worden ist, wechseln die Steuergates CG1 bis CG8 im Zeit
punkt t2 von Vcc nach einem Zwischenpotential VM (ca.
10 V). Da sich die Kanäle der nicht für Programmieren ge
wählten Speicherzellen und die Kanäle der Speicherzellen
MC11, MC41, MC71, . . ., in die "1" eingeschrieben ist, in dem
potentialfreien Zustand befinden, werden sie durch die
kapazitive Kopplung zwischen dem Steuergate und dem Kanal
von Vcc - Vth auf das Zwischenpotential (ca. 10 V) angehoben.
Die Kanäle der Speicherzellen MC11, MC41, MC71, . . ., in
die "0" eingeschrieben ist, liegen auf 0 V, da die Bitlei
tungen auf 0 V liegen.
Nachdem die Kanäle der nicht für die Programmierung ausge
wählten Speicherzellen und der Speicherzellen, in die "1"
eingeschrieben wird, von Vcc - Vth auf das Zwischenpotential
gewechselt haben, wird das Steuergate CG1 zum Zeitpunkt 3
von dem Zwischenpotential VM auf eine Schreibspannung Vpp
angehoben. Folglich werden, da die Kanäle der nicht einzu
schreibenden Speicherzellen in den zweiten und dritten
Speicherzelleneinheiten und die Kanäle der Speicherzellen
MC11, MC41, MC71, . . ., in die "1" eingeschrieben wird, auf
dem Zwischenpotential (etwa 10 V) liegen, und das Steuergate
GC1 auf Vpp (etwa 20 V) liegt, diese Speicherzellen nicht
beschrieben. Jedoch werden die Kanäle der Speicherzellen
MC11, MC41, MC71, . . ., in die "0" eingeschrieben wird, bei
0 V liegend und das Steuergate liegt bei Vpp (etwa 20 V), wobei
Elektronen aus dem Substrat in das "schwimmende" Gate
injiziert werden, so daß eine "0" eingeschrieben wird.
Nach Abschluß der Programmierung wird das Potential der
Steuergates, der Auswahlgates und der Bitleitungen auf
einanderfolgend abgebaut, wodurch die Programmierung ab
geschlossen ist.
Wenn das Datum in die Speicherzellen MC21, MC51, MC81, . . .
der zweiten Speicherzelleneinheit eingeschrieben wird, wird
nach dem Potentialaufbau der Kanäle der Speicherzellen in
der ersten und dritten Speicherzelleneinheiten auf Vcc (oder
Vcc - Vth) das Auswahlgatter SG1 auf Vss gebracht, SG2 auf
Vs1 gebracht und SG3 auf Vsgh gebracht, und die Bitleitungen
BL2A, BL4A, BL6A, . . . auf Vcc oder Vss gebracht, wodurch das
Datum in die Speicherzellen MC21, MC51, MC81, . . . übertragen
wird.
Wenn das Datum in die Speicherzellen MC31, MC61, MC91, . . .
der dritten Speicherzelleneinheit eingeschrieben wird,
nachdem die Kanäle der Speicherzellen in den ersten und
zweiten Speicherzelleneinheiten auf das Potential Vcc (oder
Vcc - Vth) gebracht wurden, wird das Auswahlgate SG1 auf Vss
gebracht, das Auswahlgate SG3 auf Vsg1 gebracht, und SG2 auf
Vsgh gebracht, und die Bitleitungen BL2A, BL4A, BL6A, . . .
werden auf Vcc oder Vss gebracht, wodurch das Datum in die
Speicherzellen MC31, MC61, MC91, . . . übertragen wird.
Nachdem das Einschreiben abgeschlossen ist, wird eine Pro
grammierungsverifizierungsoperation vorgenommen, um sicher
zustellen, ob die Programmierung ausreichend war (Fig. 88).
Wie bei einer Leseoperation wird bei einer Kontrolleseopera
tion der ersten Speicherzelleneinheit das Auswahlgatter SG1
auf Vsg1 gebracht, und SG2 und SG3 werden auf Vsgh gebracht.
Bei der Kontrolleseoperation werden, nachdem das Vorspan
nungspotential der Bitleitungen abgebaut ist, die Bitleitun
gen wieder auf das Potential zur Programmierung von Daten
gebracht. Danach wird durch Erfassung des Potentials der
Bitleitungen das neu zu schreibende Datum im Leseverstärker
zwischengespeichert. Die Einzelheiten der Operation des
Leseverstärkers und des erneuten Potentialaufbaus auf den
Bitleitungen wurden z. B. in der folgenden technischen Doku
mentation beschrieben: T. Tanaka et al., IEEE J. Solid-state
Circuit, Band. 29, S. 2366-1373, 1994.
In der obigen Ausführungsform wird ein Drittel der Speicher
zellen in Spaltenrichtung simultan beschrieben. D. h. von den
drei Speicherzelleneinheiten wird jeweils nur eine Speicher
zelleneinheit gleichzeitig beschrieben.
Bei der vorliegenden Ausführungsform können jedoch zwei
Speicherzelleneinheiten der jeweils drei Speicherzellenein
heiten simultan beschrieben werden. Z. B. werden durch Setzen
sowohl der Auswahlgatter SG1 und SG2 auf Vsgl (z. B. 1,5 V),
und von SG3 auf Vsgh die Auswahl-MOS-Transistoren vom E-Typ,
deren Gateelektroden die Auswahlgates SG1, SG2 bilden, ge
sperrt, und die Auswahl-MOS-Transistoren vom I-Typ leitend.
Das Einschreibdatum in den Speicherzellen MC11, MC41, MC71,
. . . in der ersten Speicherzelleneinheit wird von den Bit
leitungen BL1A, BL3A, BL5A, . . . übertragen.
Wenn nämlich "0" programmiert wird, liegen die Bitleitungen
und der Kanal einer zu programmierenden Speicherzelle auf 0 V.
Wenn "1" programmiert wird, liegen die Bitleitungen auf
Vcc und der Kanal befindet sich im "schwimmenden" Zustand
bei Vcc - Vth. In gleicher Weise werden die Programmierungs
daten in den Speicherzellen MC21, MC51, MC81, . . . in der
zweiten Speicherzelleneinheit von den Bitleitungen BL2A,
BL4A, BL6A, . . . übertragen.
Wie oben beschrieben, können durch das Festlegen von SG1 und
SG3 auf Vgsl und von SG2 auf Vgsh die erste und dritte
Speicherzelleneinheit nahezu gleichzeitig eingeschrieben
werden. In diesem Fall wird das Datum von den Bitleitungen
BL1A, BL3A, BL5A, . . . in die Speicherzellen der ersten Spei
cherzelleneinheit und von den Bitleitungen BL2A, BL4A, BL6A
. . . in die Speicherzellen der dritten Speicherzelleneinheit
übertragen.
Nachdem das Einschreiben abgeschlossen ist, wird eine Veri
fizierungsleseoperation vorgenommen, um sicherzustellen, ob
die Programmierung ausreichend war. Bei der Verifizierungs
leseoperation gemäß der obigen Ausführungsform werden zwei
Bitleitungen verwendet, um die Daten aus einer einzelnen
Speicherzelle zu lesen. D. h. das Datum in einer von drei
Speicherzelleneinheiten wird nahezu simultan ausgelesen.
Wird daher das Datum nahezu gleichzeitig in zwei Speicher
zelleneinheiten eingeschrieben, werden zwei Verifizierungs
leseoperationen für eine einzige Programmierungsoperation
ausgeführt.
Bei einem Verfahren zur nahezu gleichzeitigen Programmierung
von Daten zweier Speicherzelleneinheiten wird das Verifizie
rungslesen für jede Speicherzelleneinheit durchgeführt, wo
bei die Gesamtzeit für das Einschreiben der Daten in zwei
Speicherzelleneinheiten etwa gleich Tpr + 2Tvfy ist (Tpr
gibt die Programmierungsimpulsbreite und Tvfy die für eine
einzelne Verifizierungsleseoperation erforderliche Zeit an).
Da bei der Methode der nahezu gleichzeitigen Programmierung
des Datums in einer einzelnen Speicherzelle die gesamt er
forderliche Zeit für das Schreiben der Daten zweier Spei
cherzelleneinheiten etwa gleich 2(Tpr + Tvfy) ist, hat die
Methode des simultanen Einschreibens der Daten in zwei Spei
cherzelleneinheiten eine höhere Programmiergeschwindigkeit
zur Folge.
Während in der obigen Ausführungsform ein Leseverstärker für
jede Bitleitung bereitgestellt wird, kann auch ein Lesever
stärker für jeweils zwei Bitleitungen bereitgestellt werden,
d. h. es kann auch ein sogenanntes gemeinsames Leseverstär
kersystem (Fig. 58) zur Anwendung gelangen. In diesem Fall
sind die Impulsdiagramme für Einschreiben und Auslesen nahe
zu die gleiche wie bei der obigen Ausführungsform. Weiter
kann die Anordnung der Speicherzellen z. B. wie in der Fig.
89 gezeigt sein.
In der Erfindung werden einige der Auswahl-MOS-Transistoren,
die eine einzelne Gateleitung gemeinsam nutzen, leitend ge
macht, während der andere nichtleitend gemacht wird. Die
Verwendung von drei solchen Auswahlgates macht es einfach,
ausgewählte und nicht ausgewählte Speicherzellen, die
gemeinsam das gleiche Auswahlgate nutzen, zu unterscheiden.
Daher sind die Schwellspannung des Auswahl-MOS-Transistors
und die an das Auswahlgatter angelegte Spannung willkürlich.
Der Auswahl-MOS-Transistor an einem Ende der Speicherzelle
hat zwei Schwellspannungen Vtd1, Vtd2 (Vtd1 < Vtd2) und zwei
an sein Auswahlgate angelegte Spannungen Vsghd (Vsghd <
Vtd1), Vsgld (Vtd1 < Vsgld < Vtd2). Der eine der in Serie
geschalteten Auswahl-MOS-Transitoren am anderen Ende der
Speicherzelleneinheit hat zwei Schwellspannungen Vts1, Vts2
(Vts1 < Vts2) und zwei an sein Auswahlgate angelegte
Spannungen Vsghs (Vsghs < Vts1), Vsgls (Vts1 < Vsgls <
Vts2). Der andere der in Serie geschalteten Auswahl-MOS-
Transistoren hat zwei Schwellspannungen Vtp1, Vtp2 (Vtp1 <
Vtp2) und zwei an sein Auswahlgate angelegte Spannungen
Vsghs (Vsghs < Vtp1), Vsglp (Vtp1 < Vsglp < Vtp2).
Im Unterschied zur obigen Ausführungsform sind die Gleichun
gen Vtd1 = Vts1 = Vtp1, Vtd2 = Vts2 = Vtp2, Vsghd = Vsghs =
Vsghp und Vsgld = Vsgls = Vsglp möglicherweise nicht er
füllt. Die Wahl der Schwellspannung und der an das Auswahl
gate angelegten Spannung ist beliebig. Zum Beispiel kann die
Schwellspannung des Auswahl-MOS-Transistors an einem Ende
einer Speicherzelle Schwellspannungswerte von 2 V und 0,5 V
haben; die Schwellspannung eines der in Serie geschalteten
Auswahl-MOS-Transistoren am anderen Ende der Speicherzelle
kann Schwellspannungswerte von 2,5 V und 1 V haben; die
Schwellspannung des anderen der in Serie geschalteten Aus
wahl-MOS-Transistoren kann Schwellspannungswerte von 0,8 V
und 3,5 V haben; eine an das Auswahlgate an einem Ende der
Speicherzelle angelegte Spannung kann Vsgh = 3 V und Vsgl =
1,5 V betragen; eine an eines der in Serie geschalteten
Auswahlgates am anderen Ende der Speicherzelle kann Vsgh = 3 V
und Vsgl = 1,2 V betragen; und eine an das andere der in
Serie geschalteten Auswahlgates am anderen Ende angelegte
Spannung kann Vsgh = 4 V und Vsgl = 3 V betragen.
Weiter können die Schwellspannungen der drei Auswahl-MOS-
Transistoren, die mit einer einzelnen NAND-Spalte gekoppelt
sind, nahezu die gleichen sein. Zum Beispiel können die
Schwellspannungen von drei mit einer NAND-Spalte gekoppelten
Auswahl-MOS-Transistoren 0,8 V betragen; die Schwellspannun
gen der Auswahl-MOS-Transistoren an einem Ende einer benach
barten NAND-Zelle, die die Gateelektrode des Auswahl-MOS-
Transistors gemeinsam mit der NAND-Spalte nutzt, kann 0,2 V
betragen; die Schwellspannungen der zwei in Serie geschalte
ten Auswahl-MOS-Transistoren am anderen Ende der Speicher
zelle können 1,4 V und 0,8 V betragen; eine an das Auswahl
gate an einem Ende der NAND-Zelle angelegte Spannung kann
Vsgh = 3 V und Vsgl = 0,5 V betragen; und eine an die zwei
in Serie geschalteten Auswahlgates am anderen Ende der NAND-
Zelle angelegte Spannung kann Vsgh = 3 V und Vsgl = 1,2 V
betragen. Weiter kann die Schwellspannung des Auswahlgates
negativ sein oder eine an das Auswahlgate angelegte Spannung
kann negativ sein.
Die Steigerung von Vsgh über Vcc führt zu einer Erhöhung der
Leitfähigkeit des Auswahl-MOS-Transistors (d. h. zu einer
Verringerung des Widerstandes), wodurch der durch die NAND-
Zelle fließende Strom bei einer Leseoperation höher wird.
Damit wird die Entladungszeit der Bitleitung verkürzt, so
daß das Auslesen und die Verifikation beim Einschreiben
schneller wird. Vsgh kann z. B. durch die Ladungspumpschal
tung auf dem Chip über Vcc angehoben werden.
Die größere der beiden Schwellspannungen der Auswahl-MOS-
Transistoren kann auf einen Spannungswert (z. B. 3,5 V)
gleich oder größer als die Versorgungsspannung Vcc gesetzt
werden. In diesem Fall werden zum Aufsteuern des Auswahl-
MOS-Transistors durch die Schwellspannung in einer Lese
operation oder einer Verifizierungsleseoperation z. B. 4 V an
das Auswahlgate angelegt, die z. B. durch die Ladungspump
schaltung auf dem Chip erzeugt werden.
Zur Änderung der Schwellspannung können die verschiedenen
Verfahren verwendet werden, die in der siebten oder ersten
Ausführungsform beschrieben sind.
In der obigen Ausführungsform werden beim Einschreiben in
die zweite und dritte Speicherzelleneinheit 0 V an SG1
angelegt. Wenn ein Auswahl-MOS-Transistor, dessen Gate
elektrode das Auswahlgate bildet, vom I-Typ ist und seine
Schwellspannung Vt2 bei etwa 0,1 V (oder einer negativen
Spannung) liegt, wird der Auswahl-MOS-Transistor vollständig
gesperrt, wodurch ein Zellenstrom fließen kann. Im Ergebnis
werden die Kanäle der bei der Programmierung nicht ausge
wählten Speicherzellen nicht von Vcc - Vth auf das Zwischen
potential VM angehoben. Wenn sie angehoben werden, führt das
Fließen des Zellenstroms zu einem Abfall ihres Potentials
gegenüber VM. In jedem Fall wird, da die Kanäle der bei der
Programmierung nicht ausgewählten Speicherzellen gegenüber
VM abfallen, fälschlicherweise eine "0" in sie eingetragen.
Um das Sperrverhalten des Transistors vom I-Typ zu verbes
sern, wird eine Spannung von z. B. etwa 0,5 V an die Bitlei
tungen angelegt, an die bei der Leseoperation keine Pro
grammierungsdaten geliefert werden (Bitleitungen BL1A, BL3A,
BL5A, . . . bei der Programmierung der Speicherzelleneinheiten
der Fig. 82A). Durch Anlegen von 0,5 V an die Source des
Auswahl-MOS-Transistors wird die Potentialdifferenz zwischen
der Source und dem Substrat -0,5 V, wodurch die Schwellspan
nung des Transistors vom I-Typ aufgrund des Substratvor
spannungseffekts erhöht wird, so daß das Sperrverhalten des
Transistors vom I-Typ, dessen Gate auf 0 V gelegt ist, ver
bessert wird.
Für das Einstellen der niedrigeren (beim I-Typ) der Schwell
spannungen des Auswahl-MOS-Transistors bei z. B. 0,5 V kann
die Verdünnung der Substratkonzentration berücksichtigt
werden. Der Transistor vom I-Typ, dessen Substratkonzen
tration niedrig ist, weist ein Problem auf: selbst wenn
keine Gatespannung angelegt ist, führt das Anlegen der
Drain-Spannung zu einer Vergrößerung der Sperrschicht
zwischen Drain und Substrat, wodurch die Sperrschicht zwi
schen Drain und Substrat für die Verbindung mit der Sperr
schicht zwischen Source und Substrat verantwortlich ist
(Punch-Through-Effekt). Um die Punch-Through-Spannung des
Auswahl-MOS-Transistors vom I-Typ zu erhöhen, kann die
Kanallänge des Auswahl-MOS-Transistors vom I-Typ größer aus
geführt werden.
Die Schwellspannungen von Auswahl-MOS-Transistoren können
der Fig. 90 entsprechen. Die Schwellspannung des Auswahl-
MOS-Transistors vom E-Typ ist z. B. auf 2 V eingestellt, die
Schwellspannung des Auswahl-MOS-Transistors vom I-Typ ist
auf 0,5 V eingestellt und die Schwellspannung des Auswahl-
MOS-Transistors vom D-Typ ist auf -2 V eingestellt. Das Ver
fahren zum Lesen und Schreiben entsprechend der 14. Aus
führungsform ist nahezu das gleiche wie bei der 13. Aus
führungsform, mit der Ausnahme, daß die Spannung Vsgl, die
den Auswahl-MOS-Transistor vom D-Typ aufsteuert, aber den
Auswahl-MOS-Transistor vom E-Typ sperrt, bei 0 V liegt. In
dem Fall, daß die erste Speicherzelleneinheit für eine Lese
operation ausgewählt wird, wird SG1 auf 1,5 V gelegt und SG2
und SG3 werden auf 3 V gelegt; wenn die zweite Speicherzel
leneinheit für eine Leseoperation ausgewählt wird, werden
SG1 und SG3 auf 3 V gelegt und SG2 wird auf 3 V gelegt; und
wenn die dritte Speicherzelleneinheit für eine Leseoperation
ausgewählt wird, werden SG1 und SG2 auf 3 V gelegt und SG3
wird auf 3 V gelegt.
Für eine Schreiboperation, nahezu entsprechend der siebten
Ausführungsform, wird beim Schreiben der ersten Speicherze
leneinheit SG1 auf 1,5 V gelegt und SG2 und SG3 werden auf
0 V gelegt; wenn die zweite Speicherzelleneinheit geschrie
ben wird, werden SG1 und SG2 auf 0 V gelegt und SG3 wird auf
0 V gelegt; und wenn die erste Speicherzelleneinheit ge
schrieben wird, werden SG1 und SG3 auf 0 V gelegt und SG3
wird auf 3 V gelegt. Weiter kann bei einer Schwellspannung
des Auswahl-MOS-Transistors von etwa -8 V beim Schreiben der
zweiten und dritten Speicherzelleneinheit das Schreiben in
gleicher Weise wie für die vierte und zwölfte Ausführungs
form beschrieben (wobei die Kanäle der nicht ausgewählten
Speicherzelle beim Schreiben nicht potentialfrei sind)
durchgeführt werden.
Wenn z. B. die Speicherzelle MC51 geschrieben wird, werden
SG1 und SG2 auf 0 V und SG3 auf VM10 (etwa 10 V) gelegt, CG1
wird auf Vpp gelegt und CG2 bis CG8 werden auf VM10 gelegt.
Wenn "1" eingeschrieben wird, wird BL4A auf VM8 (etwa 8 V)
gelegt; wenn "0" eingeschrieben wird, wird BL4A auf 0 V ge
legt. Damit wird der Kanal einer Speicherzelle, in die "1"
eingeschrieben wird, über die Bitleitung auf das Zwischen
potential (etwa 8 V) aufgeladen. Andererseits können für die
erste und dritte Speicherzelleneinheit, die nicht geschrie
ben werden, die Kanäle der Speicherzellen in den "schwim
menden" Zustand bei Vcc gebracht werden, wie dies in der 13.
Ausführungsform gezeigt ist, wobei die Kanäle der Speicher
zellen durch die Kopplung mit den Steuergates auf das Poten
tial für Nichteinschreiben (VM8) gebracht werden.
Die vorliegende Erfindung kann nicht nur auf nichtflüchtige
Halbleiterspeichervorrichtungen, sondern auch auf andere
Halbleiterspeicher einschließlich solcher wie DRAMs (Dynamic
Random Access Memory) angewandt werden.
Claims (19)
1. Nichtflüchtige Halbleiterspeichervorrichtung, die folgendes
umfaßt:
eine Speicherzellenanordnung (1), bei der mehrere Speicherzelleneinheiten in Form einer Matrix angeordnet sind; und
erste und zweite gemeinsam genutzte Signalleitungen (BL, /BL) zur Übertragung von Daten von/zu der Speicherzellenanordnung (1), wobei jede der Speicherzelleneinheiten folgendes enthält:
einen nichtflüchtigen Speicherabschnitt mit mindestens einer nichtflüchtigen Speicherzelle;
einen ersten Auswahl-MOS-Transistor (STS, STD), der mit dem nichtflüchtigen Speicherabschnitt und der ersten gemeinsamen Signalleitung (BL, /BL) gekoppelt ist; und
einen zweiten Auswahl-MOS-Transistor (STS, STD), der mit dem nichtflüchtigen Speicherabschnitt und der zweiten gemeinsamen Signalleitung (BL, /BL) gekoppelt ist;
dadurch gekennzeichnet, daß
der zweite Auswahl-MOS-Transistor (STS, STD) eine Schwellspannung aufweist, die sich von derjenigen des ersten Auswahl-MOS-Transistors (STS, STD) unterscheidet.
eine Speicherzellenanordnung (1), bei der mehrere Speicherzelleneinheiten in Form einer Matrix angeordnet sind; und
erste und zweite gemeinsam genutzte Signalleitungen (BL, /BL) zur Übertragung von Daten von/zu der Speicherzellenanordnung (1), wobei jede der Speicherzelleneinheiten folgendes enthält:
einen nichtflüchtigen Speicherabschnitt mit mindestens einer nichtflüchtigen Speicherzelle;
einen ersten Auswahl-MOS-Transistor (STS, STD), der mit dem nichtflüchtigen Speicherabschnitt und der ersten gemeinsamen Signalleitung (BL, /BL) gekoppelt ist; und
einen zweiten Auswahl-MOS-Transistor (STS, STD), der mit dem nichtflüchtigen Speicherabschnitt und der zweiten gemeinsamen Signalleitung (BL, /BL) gekoppelt ist;
dadurch gekennzeichnet, daß
der zweite Auswahl-MOS-Transistor (STS, STD) eine Schwellspannung aufweist, die sich von derjenigen des ersten Auswahl-MOS-Transistors (STS, STD) unterscheidet.
2. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die
erste gemeinsame Signalleitung (BL, /BL) eine Bitleitung und
die zweite gemeinsame Signalleitung (BL, /BL) eine Source-
Leitung ist.
3. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 2, bei
der die Speicherzelleneinheit mindestens eine erste
Speicherzelleneinheit und eine zweite Speicherzelleneinheit
enthält,
die ersten und zweiten Speicherzelleneinheiten eine Submatrix in der Weise bilden, daß sie die Gate-Elektroden der ersten und zweiten Auswahl-MOS-Transistoren (STS, STD) als jeweils erste und zweite Auswahlgatter gemeinsam haben, wobei
die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) der ersten Speicherzelleneinheit geringer ist als die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit höher ist als die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, und
die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit höher ist als die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit niedriger ist als die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit.
die ersten und zweiten Speicherzelleneinheiten eine Submatrix in der Weise bilden, daß sie die Gate-Elektroden der ersten und zweiten Auswahl-MOS-Transistoren (STS, STD) als jeweils erste und zweite Auswahlgatter gemeinsam haben, wobei
die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) der ersten Speicherzelleneinheit geringer ist als die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit höher ist als die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, und
die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit höher ist als die Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit, wenn die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Speicherzelleneinheit niedriger ist als die Schwellspannung des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Speicherzelleneinheit.
4. Halbleiterspeichervorrichtung gemäß Anspruch 3, die des
weiteren Takteinrichtungen umfaßt, die das serielle Lesen der
in der anderen Speicherzelleneinheit gespeicherten Daten
vornehmen, während das wahlfreie Lesen der in der einen der
ersten und zweiten Speicherzelleneinheit gespeicherten Daten
ausgeführt wird.
5. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3,
oder 4, die weiter eine Einrichtung (3) umfaßt, die eine
Leseauswahl-Gatespannung an den ersten und den zweiten
Auswahl-MOS-Transistor (STS, STD) der gewählten Submatrix auf
eine solche Weise anlegt, daß dann, wenn Daten in der ersten
Speicherzelleneinheit ausgelesen werden, sowohl der erste als
auch der zweite Auswahl-MOS-Transistor (STS, STD) in der
ersten Speicherzelleneinheit leitend gemacht und mindestens
einer des ersten und zweiten Auswahl-MOS-Transistors (STS,
STD) in der zweiten Speicherzelleneinheit nichtleitend gemacht
wird, und dann, wenn Daten in der zweiten
Speicherzelleneinheit ausgelesen werden, mindestens einer des
ersten und zweiten Auswahl-MOS-Transistors (STS, STD) in der
ersten Speicherzelleneinheit nichtleitend gemacht und sowohl
der erste als auch der zweite Auswahl-MOS-Transistor (STS,
STD) in der zweiten Speicherzelleneinheit leitend gemacht
wird.
6. Halbleiterspeichervorrichtung gemäß Anspruch 5, die weiter
eine Einrichtung umfaßt, um die nicht gewählten, mit der
anderen Speicherzelleneinheit gekoppelte Bitleitungen auf
einem Auslesepotential für nicht gewählte Bitleitungen zu
halten, wenn die in einer der ersten oder der zweiten
Speicherzelleneinheit der Submatrix gespeicherte Daten auf die
gewählte Bitleitungen ausgelesen werden.
7. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 2
oder 5, die weiter eine Einrichtung zur Erfassung der
Bitleitungsspannung umfaßt, um während eines Lesevorgangs die
Differenz zwischen einem ersten Potential einer Bitleitung,
die mit der ersten Speicherzelleneinheit gekoppelt ist, und
einem zweiten Potential einer Bitleitung, die mit der zweiten
Speicherzelleneinheit gekoppelt ist, differentiell zu
erfassen, indem das Lesepotential der nicht gewählten
Bitleitung als ein Referenzpotential herangezogen wird.
8. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1,
2, 3 oder 4, wobei der nichtflüchtige Speicherabschnitt auf
eine solche Weise aufgebaut ist, daß mehrere elektrisch
rückschreibbare nichtflüchtige Speicherzellen in Reihe
geschaltet sind, wobei jede Zelle eine Ladungsspeicherschicht
und ein Steuergate aufweist, die übereinander auf einer
Halbleiterschicht gestapelt sind, so daß benachbarte
Speicherzellen die Sources und Drains gemeinsam nutzen können.
9. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3
oder 4, die weiter eine Einrichtung umfaßt, um die mit der
anderen Speicherzelleneinheit gekoppelten Bitleitungen auf
einem konstanten Potential während des Einschreibens in eine
der ersten und zweiten Speicherzelleneinheiten in der
Submatrix, während eines Prüfvorgangs zur Kontrolle, ob die
Programmierung ausreichend ausgeführt worden ist, oder während
eines Schreib-, Programmierprüf-, Rückschreib- und
Programmierprüfvorgangs zu halten.
10. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3
oder 4, wobei die Speicherzellenanordnung (1) mindestens eine
erste und eine zweite Unterspeicher-Zellanordnung enthält,
wobei jede der ersten und zweiten Unterspeicher-
Zellanordnungen eine erste und eine zweite
Speicherzelleneinheit enthält, und die nichtflüchtige
Halbleiterspeichervorrichtung des weiteren umfaßt:
eine Einrichtung zum Anlegen einer Spannung, die an dem Gate des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Unterspeicher-Zellanordnung und zum Anlegen einer Spannung, die an dem Gate des zweiten Auswahl-MOS-Transistors (STS, STD) in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Unterspeicher-Zellanordnung.
eine Einrichtung zum Anlegen einer Spannung, die an dem Gate des ersten Auswahl-MOS-Transistors (STS, STD) in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des zweiten Auswahl-MOS-Transistors (STS, STD) in der zweiten Unterspeicher-Zellanordnung und zum Anlegen einer Spannung, die an dem Gate des zweiten Auswahl-MOS-Transistors (STS, STD) in der ersten Unterspeicher-Zellanordnung anliegt, an das Gate des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten Unterspeicher-Zellanordnung.
11. Halbleiterspeichervorrichtung nach Anspruch 1 oder 3, die
folgendes umfaßt:
eine Kopplungs-/Entkopplungseinrichtung, um Bitleitungen in einer Bitleitungsgruppe mit mehreren Bitleitungen miteinander zu koppeln und voneinander zu entkoppeln, wenn Daten aus einer der mit mindestens einer Bitleitung verbundenen Speicherzelleneinheiten ausgelesen und in die Speicherzelleneinheit eingeschrieben werden, wobei die Bitleitungsgruppe die verbleibenden Bitleitungen in der Speicherzellenanordnung (1) enthält.
eine Kopplungs-/Entkopplungseinrichtung, um Bitleitungen in einer Bitleitungsgruppe mit mehreren Bitleitungen miteinander zu koppeln und voneinander zu entkoppeln, wenn Daten aus einer der mit mindestens einer Bitleitung verbundenen Speicherzelleneinheiten ausgelesen und in die Speicherzelleneinheit eingeschrieben werden, wobei die Bitleitungsgruppe die verbleibenden Bitleitungen in der Speicherzellenanordnung (1) enthält.
12. Halbleiterspeichervorrichtung gemäß Anspruch 11, wobei die
Kopplungs-/Entkopplungseinrichtung einen MOS-Transistor
zwischen den Bitleitungen enthält.
13. Halbleiterspeichervorrichtung gemäß Anspruch 11, wobei die
Bitleitungsgruppe aus einem Bitleitungspaar besteht, das mit
derselben Leseverstärkerschaltung gekoppelt ist.
14. Halbleiterspeichervorrichtung gemäß Anspruch 13, wobei die
Speicherzellenanordnung (1) eine offene Bitleitungs-
Speicherzellenanordnung (1) ist, bei der der Leseverstärker
zwischen den Bitleitungen angeordnet ist.
15. Halbleiterspeichervorrichtung gemäß Anspruch 14, wobei die
Bitleitungspaare mit mindestens zwei ersten Bit-Leitungen
(erstes Bitleitungspaar) und zwei zweiten Bitleitungen
(zweites Bitleitungspaar) den Leseverstärker gemeinsam nutzen,
wobei die Halbleiterspeichervorrichtung des weiteren eine
Einrichtung zum Koppeln der das zweite Bitleitungspaar
bildenden Bit-Leitungen miteinander während des Lesens und
Einschreibens der Daten aus der und in die Speicherzelle, die
mit dem ersten Bitleitungspaar gekoppelt ist, aufweist.
16. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3
oder 11, wobei die Schwellspannung des ersten Auswahl-MOS-
Transistors (STS, STD) in der ersten Speicherzelleneinheit
gleich der Schwellspannung des zweiten Auswahl-MOS-Transistors
(STS, STD) in der zweiten Speicherzelleneinheit ist, und die
Schwellspannung des zweiten Auswahl-MOS-Transistors (STS, STD)
in der ersten Speicherzelleneinheit gleich der Schwellspannung
des ersten Auswahl-MOS-Transistors (STS, STD) in der zweiten
Speicherzelleneinheit ist.
17. Halbleiterspeichervorrichtung gemäß Anspruch 16, wobei das
Bitleitungspaar mindestens zwei erste Bitleitungen und zwei
zweite Bitleitungen enthält, und in der Submatrix die erste
Speicherzelleneinheit mit dem ersten Bitleitungspaar und die
zweite Speicherzelleneinheit mit dem zweiten Bitleitungspaar
verbunden ist.
18. Halbleiterspeichervorrichtung nach Anspruch 1, die
folgendes umfaßt:
mindestens eine Wortleitung (WL); und
wobei an einem Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzenden Speicherzelleneinheiten den selben Kontakt nutzen und mit der ersten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind; und
am anderen Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzenden Speicherzelleneinheiten den selben Kontakt nutzen und mit der zweiten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind.
mindestens eine Wortleitung (WL); und
wobei an einem Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzenden Speicherzelleneinheiten den selben Kontakt nutzen und mit der ersten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind; und
am anderen Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzenden Speicherzelleneinheiten den selben Kontakt nutzen und mit der zweiten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind.
19. Halbleiterspeichervorrichtung nach Anspruch 1, die
folgendes umfaßt:
mindestens eine Wortleitung (WL);
wobei an einem Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzende Speicherzelleneinheiten den selben Kontakt nutzen und mit der ersten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind; und
wobei das andere Ende dieser Speicherzelleneinheiten einen Kontakt mit mindestens einer Speicherzelleneinheit nutzt, die eine gemeinsame Wortleitung (WL) nutzt und den Kontakt mit dem einen Ende der Speicherzelleneinheit nicht nutzt, und mit der zweiten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt ist.
mindestens eine Wortleitung (WL);
wobei an einem Ende der Speicherzelleneinheiten mehrere eine Wortleitung (WL) gemeinsam nutzende Speicherzelleneinheiten den selben Kontakt nutzen und mit der ersten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt sind; und
wobei das andere Ende dieser Speicherzelleneinheiten einen Kontakt mit mindestens einer Speicherzelleneinheit nutzt, die eine gemeinsame Wortleitung (WL) nutzt und den Kontakt mit dem einen Ende der Speicherzelleneinheit nicht nutzt, und mit der zweiten gemeinsam genutzten Signalleitung (BL, /BL) gekoppelt ist.
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