DE60018101T2 - Testmuster-kompression für eine testumgebung von integrierten schaltungen - Google Patents
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Description
- Technisches Gebiet
- Diese Erfindung betrifft im Allgemeinen das Testen von integrierten Schaltkreisen und insbesondere das Erzeugen und Zuführen von Testdaten in der Form von Mustern oder Vektoren zu Abtastketten in einem Schaltkreis unter Prüfbedingungen.
- Stand der Technik
- Da integrierte Schaltkreise mit immer größeren Schaltkreisdichtewerten hergestellt werden, sind effiziente Testverfahren, die sehr hohe Fehlererfassung garantieren, während Testkosten und Chipflächenverbrauch verringert werden, unverzichtbar geworden. Da sich die Komplexität von Schaltkreisen jedoch immer weiter erhöht, wird es schwieriger, eine hohe Fehlererfassung mehrerer Typen von Fehlermodellen mit herkömmlichen Testparadigma zu erreichen. Diese Schwierigkeit ist auf mehrere Gründe zurückzuführen. Erstens, größere integrierte Schaltkreise weisen ein sehr hohes und sich immer noch erhöhendes Logik-Pin-Verhältnis auf, das einen Testdaten-Übertragungsengpass an den Chip-Pins erzeugt. Zweitens, größere Schaltkreise erfordern ein vermeidbar großes Testdatenvolumen, das dann in externen Prüfgeräten gespeichert werden muß. Drittens, das Zuführen der Testdaten zu einem großen Schaltkreis erfordert eine zunehmend lange Testanwendungszeit. Und viertens, bestehende externe Prüfgeräte sind nicht fähig, solch größere Schaltkreise mit ihrer Arbeitsgeschwindigkeit zu testen.
- Integrierte Schaltkreise werden zurzeit mit einer Anzahl strukturierter Design for Testability-(DFT-)Techniken getestet. Diese Techniken beruhen auf dem allgemeinen Konzept, alle oder einige Zustandsvariablen (Speicherelemente, wie zum Beispiel Flipflops und Signalspeicher) direkt kontrollierbar und beobachtbar zu machen. Wenn dies eingerichtet werden kann, kann ein Schaltkreis, was das Testen von Kombinationsfehlern betrifft, als ein Kombinationsnetz behandelt werden. Die am häufigsten verwendete DFT-Methode basiert auf Abtastketten. Sie geht davon aus, dass während des Testens alle (oder fast alle) Speicherelemente in ein oder mehrere Schieberegister, wie in dem US-Patent Nr. 4,503,537 gezeigt, eingefügt werden. Ein Schaltkreis, der für Tests ausgelegt worden ist, weist zwei Betriebsarten auf: einen Normal betrieb und einen Test- oder Abtastbetrieb. Im Normalbetrieb führen die Speicherelemente ihre regulären Funktionen aus. Im Abtastbetrieb werden die Speicherelemente zu Abtastzellen, die verbunden sind, um eine Anzahl von Schieberegistern zu bilden, die Abtastketten genannt werden. Diese Abtastketten werden verwendet, um einen Testmustersatz in den Schaltkreis zu schieben und Schaltkreis- oder Testantworten auf die Testmuster heraus zu schieben. Die Testantworten werden dann mit fehlerfreien Antworten verglichen, um zu bestimmen, ob der Schaltkreis unter Prüfbedingungen (engl. circuit-under-test, CUT) einwandfrei arbeitet.
- Die Abtastentwurfmethode ist aufgrund ihrer einfachen automatischen Testmustererzeugung (engl. automatic test pattern generation, ATPG) und Siliziumtestfähigkeiten verbreitet angenommen worden. Heutzutage sind ATPG-Softwarewerkzeuge so effizient, dass es möglich ist, Testsätze (eine Sammlung von Testmustern) zu erzeugen, die nahezu vollständige Fehlererfassung mehrerer Fehlermodelltypen, einschließlich Stuck-At-, Übergangs-, Pfadverzögerungs-Fehler und Überbrückungsfehler, garantieren. Typischerweise, wenn ein bestimmter potentieller Fehler in einem Schaltkreis von einem ATPG-Werkzeug anvisiert wird, muss nur eine kleine Anzahl von Abtastzellen, zum Beispiel 2–5%, spezifiziert werden, um den bestimmten Fehler zu entdecken (deterministisch spezifizierte Zellen). Die verbleibenden Abtastzellen in den Abtastketten werden mit zufälligen Binärwerten gefüllt (zufällig spezifizierte Zellen). Auf diese Weise wird das Muster vollständig spezifiziert, entdeckt eher einige zusätzliche Fehler und kann auf einem Testgerät gespeichert werden.
- Aufgrund der zufälligen Füllanforderung sind die Testmuster jedoch stark überspezifiziert. Diese großen Testmuster erfordern einen umfangreichen Testgerätespeicher zum Speichern und eine beträchtliche Zeit zum Zuführen von dem Testgerät zu einem Schaltkreis unter Prüfbedingungen.
1 ist ein Blockdiagramm eines herkömmlichen Systems18 zum Testen digitaler Schaltkreise mit Abtastketten. Eine externe automatische Testeinrichtung (engl. automatic testing equipment, ATE) oder ein Testgerät20 führt einen Satz vollständig spezifizierter Testmuster22 nacheinander einem CUT24 im Abtastbetrieb über Abtastketten26 in dem Schaltkreis zu. Der Schaltkreis wird dann im Normalbetrieb unter Verendung der Testmuster als Eingabe betrieben, und die Testantwort auf das Testmuster wird in den Abtastketten gespeichert. Wenn der Schaltkreis wieder im Abtastbetrieb ist, wird die Antwort dann zu dem Testgerät20 weitergeleitet, der die Antwort ebenfalls nacheinander mit einer fehlerfreien Referenzantwort28 vergleicht. Bei großen Schaltkreisen wird dieser Ansatz aufgrund der großen Testsatzgrößen und langen Testanwendungszeiten undurchführbar. Es ist berichtet worden, dass das Testdatenvolumen ein Kilobit pro einzelnem Logikgatter in einem großen Entwurf überschreiten kann. Die signifikante Einschränkung dieses Ansatzes ist, dass er ein teures, speicherintensives Testgerät sowie eine lange Testzeit benötigt, um einen komplexen Schaltkreis zu testen. Diese Zeit- und Speichereinschränkungen können zum Teil durch Anwenden eines eingebauten Eigenprüfungs- (engl. built-in self-test, BIST-)Rahmens, wie in dem US-Patent Nr. 4,503,537 gezeigt, überwunden werden. Bei einer BIST wird ein zusätzlicher chipintegrierter Schaltungskomplex eingesetzt, um Testmuster zu erzeugen, Testantworten auszuwerten und den Test zu überwachen. Bei einer herkömmlichen logischen BIST, wo pseudozufällige Muster als Testmuster verwendet werden, kann eine 95–96%-ige Erfassung von Stuck-At-Fehlern erreicht werden, vorausgesetzt, dass Testpunkte eingesetzt werden, um Zufallsmuster-resistente Fehler anzugehen. Durchschnittlich können ein bis zwei Testpunkte pro jeweils 1.000 Gatter erforderlich sein. Bei einer BIST müssen alle Antworten, die sich zu beobachtbaren Ausgängen ausbreiten, und das Signaturregister bekannt sein. Unbekannte Werte verfälschen die Signatur und müssen deshalb durch eine zusätzliche Testlogik gebunden sind. Auch wenn pseudozufällige Testmuster einen signifikanten Prozentsatz von Stuck-At-Fehlern zu erfassen scheinen, müssen diese Muster durch deterministische Muster ergänzt werden, die die verbleibenden Zufallsmuster-resistente Fehler anvisieren. Sehr oft überschreitet der Testgerätspeicher, der benötigt wird, um die ergänzenden Muster in BIST zu speichern, 50% des Speichers, der in dem oben beschriebenen deterministischen Ansatz benötigt wird. Eine weitere Einschränkung von BIST ist, dass andere Fehlertypen, wie zum Beispiel Übergangs- oder Pfadverzögerungs-Fehler, von pseudozufälligen Mustern nicht effizient gehandhabt werden. Aufgrund der Komplexität der Schaltkreise und der in BIST inhärenten Einschränkungen ist es extrem schwer, wenn nicht unmöglich, einen Satz spezifizierter Testmuster bereitzustellen, der schwer zu testende Fehler vollständig erfaßt. - Gewichtetes pseudozufälliges Testen ist ein weiteres Verfahren, das verwendet wird, um auf das Problem Zufallsmuster-resistenter Fehler einzugehen. Im Prinzip erweitert dieser Ansatz die pseudozufälligen Testmustergeneratoren, indem dass die Wahrscheinlichkeiten der Eingabebits beeinflusst werden, so dass die Tests, die für schwer zu testende Fehler benötigt werden, eher stattfinden. Im Allgemeinen jedoch kann ein Schaltkreis eine sehr große Anzahl von Gewichtungssätzen erfordern, und für jeden Gewichtungssatz muss eine Anzahl von Zufallsmustern angewendet werden. Deshalb erhöht sich die resultierende Testanwendungszeit, obwohl das Testdatenvolumen gewöhnlich im Vergleich zu vollständig spezifizierten, deterministischen Testmustern reduziert wird. Darüber hinaus läßt gewichtetes pseudozufälliges Testen immer noch einen Teil der Fehlerliste unerfaßt zurück. Details gewichteter Zufallsmuster-Testsysteme und zugehöriger Verfahren können in einer Anzahl von Referenzen, einschließlich US-Patente Nr. 4,687,988; 4,801,870; 5,394,405; 5,414,716; und 5,612,963, gefunden werden. Gewichtete Zufallsmuster sind hauptsächlich als eine Lösung verwendet worden, um die Testdaten auf dem Testgerät zu komprimieren. Die Generationshardware scheint zu komplex zu sein, um sie auf den Chip zu plazieren. Folglich werden die voluminösen Testdaten außerhalb des Chips hergestellt und müssen durch relativ langsame Testgerätkanäle zu dem Schaltkreis unter Prüfbedingungen passieren. Tatsächlich kann die Testanwendungszeit viel länger sein als die, die von dem herkömmlichen deterministischen Ansatz mit ATPG-Mustern gebraucht wird.
- Mehrere Verfahren zum Komprimieren von Testdaten, bevor sie zu dem Schaltkreis unter Prüfbedingungen übertragen werden, sind vorgeschlagen worden. Sie basieren auf der Beobachtung, dass die Testkuben (das heißt die Anordnung von Testmusterbits, während sie in den Abtastketten eines Schaltkreises unter Prüfbedingungen gespeichert sind) häufig eine große Anzahl nicht spezifizierter (don't care) Positionen aufweisen. Ein Verfahren, das als Reseeding linear rückgekoppelter Schieberegister (LFSR) bekannt ist, wurde zuerst in B. Koenemann, "LFSR-Coded Test Patterns For Scan Designs," Proc. European Test Conference, S. 237–242 (1991), vorgeschlagen. Betrachten Sie ein n-Bit-LFSR mit einem festgelegten Polynom. Seine Ausgabesequenz wird dann vollständig von dem Anfangswert bestimmt. Somit stellt das rekursive Anwenden der Rückkopplungsgleichungen ein System linearer Gleichungen bereit, die nur von den Anfangswertvariablen abhängen. Diese Gleichungen können mit den sukzessiven Positionen der LFSR-Ausgabesequenz assoziiert werden. Folglich kann ein Anfangswert, der dem eigentlichen Testmuster entspricht, bestimmt werden, indem das System linearer Gleichungen gelöst wird, wobei jede Gleichung eine der spezifizierten Positionen in dem Testmuster darstellt.
- Das Laden des resultierenden Anfangswerts in den LFSR und sein anschließendes Takten wird das gewünschte Testmuster erzeugen. Ein Nachteil dieses Ansatzes ist jedoch, dass ein Anfangswert, der den Inhalt des Testkubus kodiert, auf ungefähr die Größe des LFSR beschränkt ist. Weist der Testkubus mehr spezifizierte Positionen als die Anzahl von Stufen in dem LFSR auf, kann der Testkubus nicht leicht mit einem Anfangswert kodiert werden. Ein weiterer Nachteil dieses Ansatzes ist die Zeit, die er benötigt. Ein Testgerät kann nicht den LFSR mit einem Anfangswert füllen, während gleichzeitig der LFSR ein Testmuster aus dem Anfangswert erzeugt. Jeder dieser Schritte muß zu gegenseitig ausschließenden Zeiten getan werden. Dies macht den Betrieb des Testgeräts sehr ineffizient, das heißt, wenn der Anfangswert seriell auf den LFSR geladen wird, arbeiten die Abtastketten nicht; und wenn das Laden der Abtastketten stattfindet, kann das Testgerät keinen Anfangswert an das LFSR übertragen.
- C. Fagot, O. Gascuel, P. Girard, C. Landrault, "On Calculating Efficient LFSR Seeds for Built-In Self Test," European Test Workshop, Proceedings, S. 7–14 (Mai 1999) beschreibt ein weiteres Verfahren zur Berechnung von Anfangswerten für LFSRs, bei denen ein Verfahren auf Simulationsbasis verwendet wird, um effiziente Anfangswerte zu berechnen, die verwendet werden, um LFSR-Testsequenzen von vorher definierten Testlängen zu erzeugen.
- Ein weiteres Komprimierungsverfahren basiert auf dem Reseeding von Multiple Polynomial LFSRs (MP-LFSRs), wie in S. Hellebrand et al., "Built-In Test For Circuits With Scan Based On Reseeding of Multiple Polynomial Linear Feedback Shift Registers," IEEE Trans. On Computers, Vol. C-44, S. 223–233 (1995), vorgeschlagen. Bei diesem Verfahren wird eine verkettete Testkubusgruppe mit einer Anzahl von Bits kodiert, die einen Anfangswert und einen polynomischen Identifikator spezifizieren. Der Inhalt des MP-LFSR wird für jede Testgruppe geladen und muß während der Dekomprimierung eines jeden Testkubus in der Gruppe erhalten werden. Die Implementierung des Dekomprimierers umfaßt das Hinzufügen zusätzlicher Speicherelemente, um das Überschreiben des Inhalts des MP-LFSR während der Dekomprimierung einer Testmustergruppe zu vermeiden. Eine ähnliche Technik ist auch in S. Hellebrand et al., "Pattern generation for a deterministic BIST scheme," Proc. ICCAD, S. 88–94 (1995), erörtert worden. Das Reseeding von MP-LFSRs wurde durch das Übernehmen des Konzepts von Anfangswerten mit variabler Länge, wie in J. Rajski et al., "Decompression of test data using variable-length seed LFSRs", Proc. VLSI Test Symposium, S. 426–433 (1995) und in J. Rajski et al., "Test Data Decompression for Multiple Scan Designs with Boundary Scan", IEEE Trans. on Computers, Vol. C-47, S. 1188–1200 (1998), beschrieben, weiter verbessert. Diese Technik weist ein Potential für eine signifikante Verbesserung der Testmuster-Kodiereffizienz auf, selbst für Testkuben mit einer stark variierenden Anzahl von spezifizierten Positionen. Dieselben Dokumente schlagen Dekomprimierungstechniken für Schaltkreise mit mehreren Abtastketten sowie Mechanismen vor, um über den Boundary Scan Anfangswerte in die Dekomprimierer-Struktur zu laden. Obwohl dieses Schema die Kodierfähigkeit signifikant verbessert, leidet es immer noch an den zwei oben genannten Nachteilen: Einschränkungen der Anfangswertlänge und sich gegenseitig ausschließende Zeiten zum Laden des Anfangswertes und Erzeugen von Testmustern daraus.
- Daher leiden die meisten Reseeding-Verfahren bis dato an den folgenden Einschränkungen. Erstens, die Kodierfähigkeit des Reseeding ist durch die Länge des LFSR eingeschränkt. Im Allgemeinen ist es sehr schwierig, einen Testkubus zu kodieren, der mehr spezifizierte Positionen aufweist als die Länge des LFSR. Zweitens, das Laden des Anfangswerts und die Testmustererzeugung daraus erfolgen in zwei getrennten, sich nicht überlappenden Phasen. Dies führt zu schlechtem Gebrauch der Testgerätzeit.
- Ein andersartiger Versuch, die Testanwendungszeit und das Testdatenvolumen zu reduzieren, ist in I. Hamzaoglu et al., "Reducing Test Application Time For Full Scan Embedded Cores," Proc. FTCS-29, S. 260–267 (1999), beschrieben. Dieses sogenannte Parallel-Serial-Full-Scan-Schema teilt die Abtastkette in mehrere Partitionen und schiebt durch eine einzelne Abtasteingabe das gleiche Testmuster in jede Abtastkette ein. Klar darf ein gegebenes Testmuster keine widersprüchlichen Werte auf entsprechenden Zellen in verschiedenen Ketten, die durch dieselbe Eingabe geladen werden, enthalten. Obwohl partiell spezifizierte Testkuben solche Operationen erlauben können, hängt die Leistung dieses Schemas stark von der Abtastkettenkonfiguration ab, das heißt, der Anzahl der verwendeten Abtastketten und der Zuordnung der Speicherelemente zu den Abtastketten. Bei großen Schaltkreisen ist unwahrscheinlich, dass eine solche Abbildung irgendeine gewünschte Form annimmt, und daher ist die Lösung nicht leicht skalierbar. Des Weiteren muß ein Testgerät, das dieses Schema verwendet, fähig sein, Testmuster verschiedener Abtastkettenlängen zu handhaben – ein Merkmal, das nicht bei vielen Testgeräten gebräuchlich ist.
- Die Erfindung
- Ein erfindungsgemäßes Verfahren wird verwendet, um ein komprimierten Testmuster zur Zuführung zu Abtastketten in einem integrierten Schaltkreis unter Prüfbedingungen zu erzeugen. Das komprimierte Testmuster wird in einem ATE gespeichert und wird auf Eingangskanälen zu einem integrierten Schaltkreis unter Prüfbedingungen zugeführt. Ein Taktsignal wird verwendet, um die Datenübertragung (des komprimierten Musters) von dem ATE zu dem integrierten Schaltkreis zu synchronisieren. Das komprimierte Muster wird auf dem integrierten Schaltkreis dekomprimiert, um ein Testmuster zu erhalten, welches an Abtastketten weitergeleitet wird, um Fehler innerhalb des integrierten Schaltkreises zu testen.
- Die Abtastketten umfassen eine Vielzahl von zusammengekoppelten Abtastzellen (Speicherelementen), die das Testmuster speichern.
- In einem Aspekt wird das komprimierte Muster durch Verwenden eines Testkubus erzeugt, wobei nur einem Teil der Abtastzellen vorbestimmte Werte zugeordnet sind. Die verbleibenden Abtastzellen in dem Testkubus können unzugeordnet bleiben und werden mit einem pseudozufälligen Muster gefüllt, das von dem Dekomprimierer während des Testens erzeugt wird. Somit erzeugt das ATPG-Werkzeug Testvektoren ohne die "don't care" Positionen mit zufälligen Mustern zu füllen. Symbolische Ausdrücke werden erzeugt, welche mit den Abtastzellen assoziiert sind und welche eine Funktion von extern angewendeten Eingabevariablen sind. Ein Formelsatz wird mittels Gleichsetzen der symbolischen Ausdrücke mit den den Abtastzellen zugeordneten Werten formuliert. Das komprimierte Muster wird durch Lösen des Gleichungssatzes mit bekannten Techniken erzeugt. Um die symbolischen Ausdrücke zu erzeugen, werden Eingabevariablen Bits zugeordnet, die den Eingangskanälen zugeführt werden. Eine symbolische Simulation des Dekomprimierers wird verwendet, um die symbolischen Ausdrücke als eine lineare Kombination der Eingabevariablen zu erzeugen. Die symbolischen Ausdrücke werden dann den Abtastzellen in den Abtastketten zugeordnet.
- In einem anderen Aspekt können nach dem Lösen der Gleichungen neue Gleichungen dem bestehenden Gleichungssatz schrittweise hinzugefügt werden, um einen anderen Fehler zu testen. Der resultierende neue Gleichungssatz kann gelöst werden, wenn eine Lösung existiert. Wenn keine Lösung existiert, werden die zuletzt hinzugefügten Gleichungen gelöscht und ein anderer Fehler wird gewählt. Der Prozeß schrittweiser hinzugefügter Gleichungen durch Wählen neuer Fehler dauert fort, bis ein begrenzendes Kriterium erreicht wird, beispielsweise bis eine vorbestimmte Höchstzahl für nicht erfolgreiche Versuche erreicht ist, oder bis einer vorbestimmten Anzahl von Bits in dem Testkubus Werte zugeordnet sind.
- Kurze Beschreibung der Zeichnungen
- Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren einer Zeichnung näher erläutert. Hierbei zeigen:
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1 ist ein Blockdiagramm eines herkömmlichen Systems zum Testen digitaler Schaltkreise mit Abtastketten; -
2 ist ein Blockdiagramm eines erfindungsgemäßen Testsystems zum Testen digitaler Schaltkreise mit einem ATE; -
3 ist ein Blockdiagramm eines erfindungsgemäßen Dekomprimierers, umfassend einen linear endlichen Automaten (engl. linear finite state machine, LFSM) und einen Phasenschieber; -
4 zeigt eine erste Ausführungsform des Dekomprimierers von3 detaillierter, der mit mehreren Abtastketten gekoppelt ist; -
5 ist ein Ablaufdiagramm eines Verfahrens zur Komprimierung eines Testmusters; -
6 ist ein Ablaufdiagramm eines Verfahrens zur Erzeugung symbolischer Ausdrücke, die bei der Komprimierung eines Testmusters verwendet werden; -
7 zeigt ein Beispiel symbolischer Ausdrücke, die mit dem Verfahren von6 erzeugt wurden; -
8 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, wobei Eingabevariablen über Eingangskanäle dem integrierten Schaltkreis zugeführt werden; -
9 zeigt eine weitere Ausführungsform eines Dekomprimierers; -
10 zeigt noch eine weitere Ausführungsform des Dekomprimierers; -
11 ist ein Ablaufdiagramm eines Verfahrens zum schrittweisen Hinzufügen symbolischer Ausdrücke für eine Komprimierung. - Die Verfahren zum Komprimieren von Testmustern, wie hierin gezeigt und beschrieben, werden in einer Software implementiert, die auf einem computerlesbaren Medium gespeichert und auf einem Universalrechner ausgeführt wird. Die Erfindung kann beispielsweise in computergestützten Entwurfswerkzeugen implementiert werden. Zwecks Übersichtlichkeit werden nur jene Aspekte der Software beschrieben, die für die Erfindung relevant sind; Produktdetails, die im Stand der Technik wohl bekannt sind, werden weggelassen. Aus demselben Grund wird die Computerhardware nicht detaillierter beschrieben. Es sollte sich daher von selbst verstehen, dass die Erfindung nicht auf irgendeine spezifische Computersprache, ein Programm oder einen Computer beschränkt ist.
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2 ist ein Blockdiagramm eines erfindungsgemäßen Systems30 zum Testen digitaler Schaltkreise mit Abtastketten. Das System umfaßt ein Testgerät21 , wie zum Beispiel ein externes automatisches Testgerät (ATE), und einen Schaltkreis34 , der als Ganzes oder Teil davon einen Schaltkreis unter Prüfbedingungen (CUT)24 umfaßt. Das Testgerät21 stellt über Eingangskanäle40 zu dem Schaltkreis34 , wie zum Beispiel einen integrierten Schaltkreis, einen Satz komprimierter Testmuster32 von Bits aus der Speicherung bereit, und zwar jeweils ein Muster. Ein komprimiertes Muster, wie beschrieben werden wird, enthält weit weniger Bits als ein herkömmliches unkomprimiertes Testmuster. Ein komprimiertes Muster braucht nur genug Informationen zu enthalten, um deterministisch spezifizierte Bits wiederherzustellen. Folglich hat ein komprimiertes Muster typischerweise 2% bis 5% der Größe eines herkömmlichen Testmusters und erfordert viel weniger Testgerätspeicher zum Speichern als herkömmliche Muster. Des Weiteren brauchen komprimierte Testmuster viel weniger Zeit für die Übertragung von einem Testgerät zu einem CUT24 . - Im Unterschied zu den oben beschriebenen Reseeding-Techniken vom Stand der Technik werden die komprimierten Testmuster
32 kontinuierlich ohne Unterbrechung von dem Testgerät21 zu Abtastketten26 in dem CUT24 geliefert. Während das komprimierte Testmuster von dem Testgerät21 zu den Eingangskanälen eines Dekomprimierers36 innerhalb des Schaltkreises34 geliefert wird, dekomprimiert der Dekomprimierer das komprimierte Muster in ein dekomprimiertes Bitmuster. Das dekomprimierte Testmuster wird dann den Abtastketten26 zugeführt. Diese Zuführung erfolgt typischerweise, während das komprimierte Testmuster dem Schaltkreis34 zugeführt wird. Nachdem die Schaltlogik in dem CUT24 mit einem dekomprimierten Testmuster in den Abtastketten26 getaktet worden ist, wird die Testantwort auf dieses Muster in den Abtastketten festgehalten und zum Vergleich mit den darin gespeicherten komprimierten fehlerfreien Referenzantworten41 zu dem Testgerät21 übertragen. - In einer typischen Konfiguration weist der Dekomprimierer
36 einen Ausgang pro Abtastkette26 auf, und es gibt mehr Abtastketten als Eingangskanäle in dem Dekomprimierer. Jedoch sind auch andere Konfigurationen möglich, bei denen die Dekomprimierer-Ausgänge weniger als oder gleich den Eingangskanälen sind. Der Dekomprimierer erzeugt in einem gegebenen Zeitraum eine größere Anzahl von dekomprimierten Bits an seinen Ausgängen als die Anzahl von komprimierten Musterbits, die er während desselben Zeitraums erhält. Dies ist der Dekomprimierungsvorgang, wobei der Dekomprimierer36 eine größere Anzahl von Bits erzeugt als er in einem gegebenen Zeitraum geliefert bekommt. - Um das Datenvolumen der Testantwort und die Zeit zum Senden der Antwort an das Testgerät zu reduzieren, kann der Schaltkreis
34 Mittel zum Komprimieren der Testantwort umfassen, die aus den Abtastketten26 gelesen wird. Eine Struktur zur Bereitstellung einer solchen Komprimierung ist ein oder mehrere räumliche Komprimierer38 . Die von den Komprimierern38 erzeugten komprimierten Testantworten werden dann nacheinander mit komprimierten Referenzantworten40 verglichen. Ein Fehler wird entdeckt, wenn eine Referenzantwort nicht einer tatsächlichen Antwort entspricht. - Das Zuführen eines komprimierten Testmusters zu einem Schaltkreis, seine Dekomprimierung in ein dekomprimiertes Testmuster und die Zuführung des dekomprimierten Testmusters zu den Abtastketten erfolgt synchron, kontinuierlich und im wesentlichen gleichzeitig. Jedoch kann die Geschwindigkeit, mit der jeder Schritt erfolgt, variieren. Alle Schritte können, falls gewünscht, synchron mit derselben Taktgeschwindigkeit durchgeführt werden. Oder die Schritte können mit verschiedenen Taktgeschwindigkeiten durchgeführt werden. Werden die Schritte mit derselben Taktgeschwindigkeit durchgeführt, oder werden die komprimierten Testmuster mit einer höheren Taktgeschwindigkeit bereitgestellt und dekomprimiert als die mit der die dekomprimierten Testmuster den Abtastketten zugeführt werden, dann überschreitet die Anzahl der Ausgänge des Dekomprimierers
36 und assoziierter Abtastketten die Anzahl der Eingangskanäle des Dekomprimierers, wie in2 gezeigt. In diesem ersten Fall wird Dekomprimierung durch Bereitstellen von mehr Dekomprimierer-Ausgängen als Eingangskanälen erreicht. Werden die komprimierten Testmuster mit einer niedrigeren Taktgeschwindigkeit bereitgestellt und mit einer höheren Taktgeschwindigkeit dekomprimiert und den Abtastketten zugeführt, dann kann die Anzahl der Ausgänge und assoziierten Abtastketten die gleiche, weniger oder größer als die Anzahl der Eingangskanäle sein. In diesem zweiten Fall wird Dekomprimierung durch Erzeugen der dekomprimierten Testmusterbits mit einer höheren Taktgeschwindigkeit als die Taktgeschwindigkeit, mit der die komprimierten Testmusterbits zugeführt werden, erreicht. -
3 ist ein Blockdiagramm eines erfindungsgemäßen Dekomprimierers. Der Dekomprimierer36 umfaßt einen linear endlichen Automaten (LFSM)46 , der, falls gewünscht, über seine Anzapfungen mit einem Phasenschieber50 gekoppelt ist. Der LFSM führt über den Phasenschieber stark linear unabhängige Testmuster zu den Eingängen zahlreicher Abtastketten in dem CUT24 . Der LFSM kann auf der Basis der kanonischen Formen von linear rückgekoppelten Schieberegistern, Zellenautomaten oder umgewandelten LFSRs gebaut sein, die erhalten werden können, indem eine Anzahl von m-Sequenz-erhaltenden Umwandlungen angewendet werden. Der Ausgang des LFSM führt zu dem Phasenschieber, der sicherstellt, dass sich die in den mehreren Abtastketten26 zu irgendeiner Zeit vorhandenen dekomprimierten Muster nicht im Muster überlappen (das heißt phasenverschoben sind). - Das hier beschriebene Konzept einer Endlosfluß-Dekomprimierung beruht auf der Tatsache, die oben erwähnt wurde, nämlich dass deterministische Testmuster typischerweise nur zwischen 2 bis 5% deterministisch spezifizierter Bits aufweisen, wobei die verbleibenden Bits zufällig während der Testmustererzeugung gefüllt werden. Testmuster mit partiell spezifizierten Bitpositionen sind als Testkuben definiert; ein Beispiel dafür erscheint in Tabelle 2 unten. Diese partiell spezifizierten Testkuben sind komprimiert, so dass das Testdatenvolumen, das extern gespeichert werden muß, signifikant reduziert wird. Je geringer die Anzahl spezifizierter Bits in einem Testkubus ist, desto besser ist die Fähigkeit, die Informationen in ein komprimiertes Muster zu kodieren. Die Fähigkeit, Testkuben in ein komprimiertes Muster zu kodieren, wird genutzt, indem man ein paar Dekomprimierer-Eingangskanäle hat, die den Schaltkreis unter Prüfbedingungen antreiben und die von dem Testgerät als virtuelle Abtastketten betrachtet werden. Der eigentliche CUT
24 jedoch hat seine Speicherelemente in eine große Anzahl von realen Abtastketten eingefügt. Unter diesen Umständen kann selbst ein preiswertes Testgerät, das wenige Abtastkanäle und ausreichend kleinen Speicher zum Speichern von Testdaten aufweist, den Schaltkreis extern antreiben. -
4 zeigt den Dekomprimierer detaillierter. Der LFSM ist in einem acht Stufen-LFSR52 vom Typ 1 ausgeführt, der ein Primitive Polynomial h(x) = x8 + x4 + x3 + x2 + 1 implementiert. Der Phasenschieber50 , der in einer Anzahl von EXKLUSIV-ODER-Gattern ausgeführt ist, treibt acht Abtastketten26 an, von denen jede acht Abtastzellen aufweist (die dargestellten Abtastzellen sind Speicherelemente, die jeweils 1 Bit an Informationen speichern). Die Struktur des Phasenschiebers ist derart gewählt, dass eine gegenseitige Trennung zwischen seinen Ausgangskanälen C0–C7 wenigstens acht Bits beträgt, und alle Ausgangskanäle werden von 3-Eingang-(Anzapfung)EXKLUSIV-ODER-Funktionen mit den folgenden Formen angetrieben:C0 = S4 ⊕ S3 ⊕ S1 C4 = S4 ⊕ S2 ⊕ S1 C2 = S7 ⊕ S6 ⊕S5 C5 = S5 ⊕ S2 ⊕ S0 C3 = S7 ⊕ S3 ⊕ S2 C6 = S6 ⊕ S5 ⊕ S3 C3 = S6 ⊕ S1 ⊕S0 C7 = S7 ⊕ S2 ⊕ S0 37a ,37b und Eingangsinjektoren48a ,48b (EXKLUSIV-ODER-Gatter) zu den zweiten und den sechsten Stufen des Registers gespeist wird. Die Eingabevariablen "a" (komprimierte Testmusterbits), die auf Kanal37a empfangen werden, sind mit geraden tiefgesetzten Zeichen (a0, a2, a4, ..) gekennzeichnet, und die Variablen "a", die auf Kanal37b empfangen werden, sind mit ungeraden tiefgesetzten Zeichen (a1, a3, a5, ...) gekennzeichnet. Wie unten in Bezug auf5 ferner beschrieben werden wird, wenn diese externen Variablen als Boolesch behandelt werden, können alle Abtastzellen konzeptionell mit symbolischen Ausdrücken gefüllt werden, die lineare Funktionen von Eingabevariablen sind, die von Testgerät21 in den LFSR52 injiziert werden. Angesichts des Rückkopplungspolynoms, des Phasenschiebers50 , der Position der Injektoren48a , b sowie eines zusätzlichen Anfangszeitraums von vier Taktzyklen, während dem nur dem LFSR Testdaten zugeführt werden, kann der Inhalt einer jeden Abtastzelle in den Abtastketten26 in4 logisch bestimmt werden. -
5 zeigt ein Ablaufdiagramm eines Verfahrens zur Komprimierung eines Testmusters. In einem ersten Prozeßblock60 werden symbolische Ausdrücke erzeugt, die mit Abtastzellen assoziiert sind. Die erzeugten symbolischen Ausdrücke basieren auf einer symbolischen Simulation des Dekomprimierers mit einem kontinuierlichen Strom externer Eingabevariablen, die auf den Eingangskanälen dem Dekomprimierer zugeführt werden. Gleichzeitig, während die Eingabevariablen dem Dekomprimierer zugeführt werden, ist der Dekomprimierer in seinem normalen Betriebsmodus, bei dem die Eingabevariablen dekomprimiert werden. Typischerweise werden mit dem Dekomprimierer gekoppelte Abtastzellen ebenfalls gleichzeitig geladen, während die Eingabevariablen dem Dekomprimierer zugeführt werden.6 liefert weitere Details zu einer Technik zur Erzeugung der symbolischen Ausdrücke und ist von einem spezifischen Beispiel gefolgt. - Im Prozeßblock
62 (5 ) wird ein Testkubus erzeugt. Der Testkubus ist ein deterministisches Bitmuster, bei dem jedes Bit einer Abtastzelle in den Abtastketten entspricht. Einige der Abtastzellen sind zugeordnete Werte (zum Beispiel eine logische 1 oder logische 0), während andere Abtastzellen "don't care" Zellen sind. Die Abtastzellen, die zugeordnete Werte sind, werden in der Komprimierungsanalyse verwendet und sind in dem komprimierten Testmuster repräsentiert. Die verbleibenden Abtastzellen, die "don't care" Zellen sind, müssen nicht in dem komprimierten Testmuster repräsentiert werden und werden mit pseudozufälligen Werten gefüllt, die von dem Dekomprimierer erzeugt werden. - Im Prozeßblock
64 wird eine Vielzahl von Gleichungen mittels Gleichsetzen der in Prozeßblock60 erzeugten symbolischen Ausdrücke mit den den Abtastzellen in Prozeßblock62 zugeordneten Werten formuliert. Typischerweise werden nur die Abtastzellen, die zugeordnete Werte sind, bei der Formulierung der Gleichungen verwendet. Durch Verwenden einer reduzierten Anzahl von Gleichungen kann die Komprimierung des Testkubus maximiert werden. Im Prozeßblock66 werden die Gleichungen mittels bekannter Techniken, wie zum Beispiel Gauß-Jordan Elimination, gelöst. -
6 liefert weitere Details zur Erzeugung der symbolischen Ausdrücke. Die Erzeugung der symbolischen Ausdrücke wird typischerweise in einer simulierten Umgebung durchgeführt, obwohl eine mathematische Analyse ebenfalls verwendet werden kann. Im Prozeßblock70 wird der Dekomprimierer zurückgesetzt. Zum Beispiel werden in dem Dekomprimierer von4 die Speicherelemente 0–7 in dem LFSR52 auf einen Low-Zustand zurückgesetzt. Im Prozeßblock72 werden Eingabevariablen Bits auf den Eingangskanälen zugeordnet. Zum Beispiel kann während eines oder mehrerer Taktzyklen eine unterschiedliche Eingabevariable jedem Eingangskanal zugeordnet werden. Die Eingabevariablen werden dem Dekomprimierer zugeführt und durchlaufen gemäß der Dekomprimierer-Logik die Speicherelemente in dem Dekomprimierer zyklisch. Eine symbolische Simulation verwendend werden die Ausgänge des Dekomprimierers als eine Funktion der Eingabevariablen bestimmt (Prozeßblock74 ). Insbesondere erfolgt die symbolische Simulation des Dekomprimierers durch Betreiben des Dekomprimierers in seinem normalen Betriebsmodus (das heißt Dekomprimierung), wobei gleichzeitig die Eingabevariablen in den Dekomprimierer injiziert werden. Des Weiteren gibt der Dekomprimierer dekomprimierte Daten gleichzeitig mit der Injizierung der Eingabevariablen aus, die verwendet werden, um Abtastzellen in den Abtastketten zu füllen. Im Prozeßblock76 wird jeder Ausgabeausdruck einer entsprechenden Abtastzelle in einer Abtastkette zugeordnet. Das heißt eine Assoziation wird zwischen den Ausdrücken und den Abtastzellen hergestellt. - Somit wird bei einer gegebenen Struktur eines Dekomprimierers eine Vielzahl symbolischer Ausdrücke für jede Abtastzelle als lineare Kombinationen der Eingabevariablen gebildet. In diesem Fall ist ein linearer Ausdruck durch den Satz der involvierten Variablen gekennzeichnet. Bei jedem oder mehreren Taktzyklen des Dekomprimierers (abhängig von dem Taktschema) wird ein neuer Satz k Eingabevariablen, wobei k die Anzahl externer Eingaben ist, über die EXKLUSIV-ODER-Gatter in das LFSM geladen. Als Folge können lineare Kombinationen bereits injizierter Variablen mit jedem Speicherelement des LFSM assoziiert werden. Da am Anfang der Dekomprimierer für jedes neue Testmuster zurückgesetzt wird, sind die entsprechenden Ausdrücke, die mit den Speicherelementen des LFSM assoziiert sind, leer. Bei jedem Zyklus ist ein neuer mit einem gegebenen Speicherelement, genannt ein Zielelement, assoziierter Ausdruck eines LFSM auf den Ausdrücken anderer Speicherelemente und Eingangskanälen, Quellen genannt, die das gegebene Speicherelement speisen, computergestützt. Die bestimmten Formen dieser Ausdrücke hängen von Funktionalität, Struktur oder innerer Anschließbarkeit des LFSM sowie den Positionen der Injektionsstellen der Anfangswertvariablen ab.
- Das gleiche Prinzip der Erzeugung symbolischer Ausdrücke trifft auf Ausgaben eines Phasenschiebers zu, der eine lineare Funktion der LFSM-Speicherelemente implementiert. Für alle Ausgangskanäle des Phasenschiebers werden ähnliche symbolische Ausdrücke durch Zusammenaddieren von Ausdrücken in dem Galoisschen Feld Modulo 2 erzeugt, die mit jenen Stufen des LFSM assoziiert sind, die verwendet werden, um sukzessive Ausgaben des Phasenschiebers über die EXKLUSIV-ODER-Funktion anzutreiben. Die resultierenden Ausdrücke werden später mit sukzessiven Zellen von Abtastketten verbunden, die von diesen Dekomprimierer-Ausgaben angetrieben werden. Das Verbinden erfolgt zu Zeiten, die exakt dem Verschieben der Abtastketten entsprechen. Wenn der Dekomprimierer und die Abtastketten mit derselben Frequenz arbeiten, werden die Ausgabeausdrücke für jeden Zyklus des Dekomprimiererbetriebs berechnet. Arbeiten die Abtastketten mit einer Frequenz, die ein Teiler der des Dekomprimierers ist, werden die Dekomprimierer-Gleichungen bei jedem Taktzyklus berechnet, jedoch werden die Abtastzellen-Gleichungen nur für jene Zyklen berechnet, die einer Verschiebung entsprechen. Diese Operation ermöglicht höhere Übertragungsgeschwindigkeiten zu dem Dekomprimierer, während der Leistungsverlust in dem Schaltkreis unter Prüfbedingungen reduziert wird. Die Abtastketten können weiter in mehrere Gruppen mit separaten Schiebetakten geteilt werden, um eine unabhängige Schiebeoperation zu ermöglichen. In diesem Fall simuliert die Berechnung der symbolischen Ausdrücke die Schaltkreisoperation genau.
-
7 führt die Ausdrücke für die 64 Abtastzellen in4 auf, wobei die Abtastketten 0 bis 7 in4 numeriert sind, die den in4 festgelegten Abtastketten C7, C1, C6 ... entsprechen. Die Ausdrücke für jede Abtastkette in4 sind in der Reihenfolge aufgeführt, in der die Informationen in die Kette geschoben werden, das heißt der oberste Ausdruck repräsentiert die Daten, die zuerst eingeschoben werden. Die Eingabevariablen a0, a2, a4, ... werden dem Eingangskanal37a zugeordnet, während a1, a3, a5, ...37b zugeordnet werden. Angesichts der Dekomprimierer-Logik werden die Ausgaben des Dekomprimierers als eine Funktion der Eingabevariablen bestimmt, wie in7 gezeigt. In dem dargestellten Beispiel wird bei jedem Taktzyklus die Ausgabe des Dekomprimierers in die Abtastketten geladen. Folglich weist jede Abtastzelle eine damit assoziierte Gleichung auf. - Entweder vor oder nach der Erzeugung der symbolischen Ausdrücke wird ein Testkubus erzeugt. Der Testkubus ist ein deterministisches Muster, das auf dem Fehler, der getestet wird, basiert. Nehmen wir an, dass der Dekomprimierer
36 in4 ein Testmuster basierend auf dem folgenden partiell spezifizierten Testkubus in Tabelle 2 erzeugen soll (die Inhalte der acht Abtastketten sind hier horizontal gezeigt, wobei die ganz linke Spalte die Informationen repräsentiert, die zuerst in die Abtastketten geschoben wird):x x x x x x x x Abtastkette 0 x x x x x x x x Abtastkette 1 x x x x 1 1 x x Abtastkette 2 x x 0 x x x 1 x Abtastkette 3 x x x x 0 x x 1 Abtastkette 4 x x 0 x 0 x x x Abtastkette 5 x x 1 x 1 x x x Abtastkette 6 x x x x x x x x Abtastkette 7 - Die Variable x bezeichnet eine "don't care" Bedingung. Das komprimierte Testmuster wird durch Gleichsetzen der Gleichungen von
7 mit den zugeordneten Bits in dem Testkubus bestimmt. Dann kann ein entsprechendes komprimiertes Testmuster bestimmt werden, indem das folgende System von zehn Gleichungen aus7 mit irgendeiner von einer Anzahl von wohl bekannten Techniken, wie zum Beispiel Gauß-Jordan Eliminationstechniken, gelöst wird. Die gewählten Gleichungen entsprechen den deterministisch spezifizierten Bits: - Es kann verifiziert werden, dass die resultierenden Anfangswertvariablen a0, a1, a2, a3 und a13 dem Wert Eins entsprechen, während die verbleibenden Variablen den Wert Null annehmen. Dieser Anfangswert wird später ein vollständig spezifiziertes Testmuster in der folgenden Form erzeugen (die anfangs spezifizierten Positionen sind unterstrichen):
- Wie beobachtet werden kann, beträgt das erreichte Komprimierungsverhältnis (definiert als die Anzahl von Abtastzellen geteilt durch die Anzahl komprimierter Musterbits) 64/(2 × 8 + 2 × 4) ≈ 2,66. Die nicht spezifizierten Bits werden mit pseudozufälligen Werten gemäß der Logik des Dekomprimierers gefüllt.
-
8 zeigt eine weitere Repräsentation des Komprimierungs-Prozesses. Insbesondere umfaßt der Dekomprimierer einen LFSM80 und einen assoziierten linearen Phasenschieber82 . Der LFSM wird durch eine Anzahl externer Eingangskanäle84 gespeist, während der Phasenschieber ein EXKLUSIV-ODER-Netz umfaßt, das verwendet wird, um verschobene Versionen derselben Daten in seinen verschiedenen Ausgangskanälen (Abtastketten26 ) zu vermeiden. Der LFSM kann eine große Anzahl von Abtastketten antreiben, obwohl er relativ klein ist. Der Phasenschieber82 stellt eine lineare Kombination der LFSM-Stufenausgänge bereit. Der LFSM erzeugt eine Sequenz mit der gewünschten Trennung von anderen Sequenzen durch Verwenden der "Verschieben und Addieren"-Eigenschaft gemäß der die Summe irgendeiner von dem LFSM erzeugten Sequenz und einer zyklischen Verschiebung von sich selbst eine andere zyklische Verschiebung dieser Sequenz ist. Wie man in8 sehen kann, sind bestimmten Abtastzellen vorbestimmte Werte zugeordnet, während andere Abtastzellen "don't care" Zellen sind, wie durch ein "x" angezeigt. Nur Abtastzellen, denen vorbestimmte Werte zugeordnet sind, werden mit einem symbolischen Ausdruck gleichgesetzt. -
9 zeigt einen Dekomprimierer und Phasenschieber und wird verwendet, um die Ableitung symbolischer Ausdrücke darzustellen. Der Dekomprimierer umfaßt einen 8-Bit-LFSM und einen entsprechenden 4-Ausgang-Phasenschieber. Die Architektur des LFSM ist durch Umwandeln eines linear rückgekoppelten 8-Bit-Schieberegisters erhalten worden, das Primitive Polynomial x8 + x6 + x5 + x + 1 implementiert. Die Eingabevariablen a1, a2, ..., a14 werden in Paaren über zwei externe Eingänge, die mittels der EXKLUSIV-ODER-Gatter mit Eingängen von Speicherelement 1 bzw. 5 verbunden sind, bereitgestellt. Der Phasenschieber besteht aus vier EXKLUSIV-ODER-Gattern, die mit den Ausgängen des LFSM verbunden sind. In der dargestellten Ausführungsform ist es wünschenswert, dass die Ausgabeausdrücke nicht erzeugt werden, bis alle Speicherelemente des LFSM mit wenigstens einer Eingabevariable gefüllt sind. Typischerweise variiert die Anzahl der Zyklen, die erforderlich ist, um den LFSM zu laden, abhängig von der Ausführung. Zum Beispiel kann die Anzahl der Zyklen zum Laden des LFSM von der LFSM und der Anzahl der Eingangskanäle abhängen, aber andere Kriterien können angewendet werden. Wie in Tabelle 5 dargestellt, sind in der dargestellten Ausführungsform alle Speicherelemente nach vier aufeinander folgenden Taktzyklen gefüllt. Kontinuierliches Betreiben des Dekomprimierers führt zu den Ausdrücken, die in dem zweiten Teil der Tabelle 5 (beginnend auf dem 5. Zyklus) erfaßt sind. Ausdrücke, die seitdem auf den Ausgängen des Phasenschiebers erzeugt wurden, werden in Tabelle 6 dargestellt. Neue Anfangswert-Variablen werden in das LFSM parallel zu oder gleichzeitig mit den Abtastzellen, die gefüllt werden, injiziert. - Sobald die symbolischen Ausdrücke bestimmt sind, wird ein Gleichungssystem für jeden Testkubus formuliert. Diese Gleichungen erhält man durch Wählen der symbolischen Ausdrücke entsprechend spezifizierter Positionen des Testkubus (sie bilden die linken Seiten der Gleichungen) und Zuordnen der Werte dieser spezifizierten Positionen den entsprechenden Ausdrücken. Somit werden die rechten Seiten der Gleichungen durch die spezifizierten Positionen in den partiell spezifizierten Testmustern definiert. Wie man sehen kann, entspricht der Prozeß des Findens einer geeigneten Kodierung für einen gegebenen Testkubus dem Lösen eines linearen Gleichungssystems in dem Galoisschen Feld Modulo 2. Das Lösen der Gleichungen kann mittels Gauß-Jordan Elimination sehr effizient durchgeführt werden, indem man sich schnelle bitweise Operationen zunutze macht. Wenn das lineare Gleichungssystem eine Lösung aufweist, kann es als ein komprimiertes Testmuster, das heißt mit der Eigenschaft, die, wenn dem Dekomprimierer zugeführt, zu dem dekomprimierten Testmuster entsprechend dem anfänglichen, partiell spezifizierten Testvektor führt, behandelt werden. Um die Wahrscheinlichkeit erfolgreicher Kodierung zu erhöhen, ist es wünschenswert, Testkuben mit der kleinsten erreichbaren Anzahl spezifizierter Positionen zu erzeugen. Folglich wird dies die Anzahl von Gleichungen reduzieren, während die gleiche Anzahl von Eingabevariablen erhalten bleibt, und somit wird die Komprimierungswahrscheinlichkeit erhöht.
- Darstellungshalber betrachten wir einen beispielhaften 8-Bit-Dekomprimierer mit zwei externen Eingängen, der vier 10-Bit-Abtastketten, wie in
10 gezeigt, antreibt. Wenn dieser Schaltkreis ein Testmuster basierend auf dem folgenden, in Tabelle 7 gezeigten partiell spezifizierten Testkubus (die Inhalte der vier Abtastketten sind hier horizontal gezeigt) erzeugen soll: Tabelle 7 wobei x eine "don't care" Bedingung bezeichnet, dann kann ein entsprechendes komprimiertes Muster bestimmt werden, indem das folgende, in Tabelle 8 gezeigte Gleichungssystem (resultierend aus der Struktur des Dekomprimierers von9 ) gelöst wird: - Es kann verifiziert werden, dass die resultierenden Eingabevariablen a2, a3, a5, a6 und a12 dem Wert Eins entsprechen, während die verbleibenden Variablen den Wert Null annehmen. Dieser Anfangswert wird später ein vollständig spezifiziertes Testmuster in der folgenden, in Tabelle 9 gezeigten Form erzeugen (die anfangs spezifizierten Positionen sind nun unterstrichen):
- Des Weiteren wird eine Komprimierung von Testmustern mittels des ATPG-Algorithmus durchgeführt, der mehrere Fehler unter Verwendung der Informationen über verfügbaren Kodierraum anpeilt. In einer Form der vorliegenden Erfindung werden die Fehler derart gewählt, dass es keine Überlappung in den zugeordneten Eingaben gibt. Können Zuordnungen zu einem bestimmten Fehler nicht gefunden werden, wird der Kodierraum vollständig reduziert und auf einen anderen Fehler angewendet. In der zweiten Form können sich Anregungskegel überlappen und Zuordnungen teilen. In beiden Fällen folgt der Erzeugung eines Testkubus für einen gegebenen Fehler der Versuch, einen aktuellen Gleichungssatz, wie oben gezeigt, zu lösen.
- Um die Effizienz der Komprimierung weiter zu steigern, wird ein schrittweiser Modus ausgelöst, bei dem neue Gleichungen für einen als nächstes anvisierten Fehler dem bereits bestehenden Gleichungssystem hinzugefügt werden. Folglich werden Schritte für vorherige Fehler, die von demselben Testkubus erfaßt worden sind, nicht wiederholt. Tatsächlich führt er weiterhin eine Gauß-Jordan Elimination durch Verwenden von Informationen, die aus den früheren Schritten erhältlich sind, aus. Wenn eine Lösung immer noch existiert, wird der ATPG aufgerufen, der fähig ist, einen schrittweisen Testkubus für einen nachfolgenden Fehler zu erzeugen. Andernfalls werden die kürzlich erzeugten Eingabezuordnungen gelöscht, und ein anderer Fehler wird anvisiert, sofern nicht ein gewisser Höchstwert an nicht erfolgreichen Versuchen erreicht worden ist. Im letzteren Fall wird ein neuer Testkubus mit dem entsprechenden linearen Gleichungssatz erzeugt.
-
11 ist ein Ablaufdiagramm eines Verfahrens, das den schrittweisen Komprimierungsmodus darstellt. Im Prozeßblock90 wird ein Fehler gewählt und ein Testkubus wird erzeugt, um den gewählten Fehler zu testen. Wie vorher beschrieben, wird die Erzeugung des Testkubus mittels eines deterministischen Testmusters erreicht. Im Prozeßblock92 wird der Testkubus verwendet, um einen Gleichungssatz wie vorher beschrieben zu erzeugen. Im Block94 wird bestimmt, ob die Gleichungen lösbar sind. Sind die Gleichungen lösbar, wird im Prozeßblock96 der Gleichungssatz schrittweise mit einer oder mehreren neuen Gleichungen erweitert, die einen oder mehrere andere Fehler testen. Dann wird bestimmt, ob der erweiterte Gleichungssatz lösbar ist, wie durch Pfeil98 angezeigt. Dieser Prozeß dauert an, bis der Versuch, den Gleichungssatz zu lösen, mißlingt. Nach einem mißlungen Versuch, die Gleichungen zu lösen, wird Prozeßblock94 verneint, was zur Folge hat, dass die Kontrolle an Prozeßblock100 weitergegeben wird. Als Folge wird bzw. werden im Prozeßblock100 die zuletzt hinzugefügte Gleichung bzw. die zuletzt hinzugefügten Gleichungen gelöscht. Im Prozeßblock102 wird bestimmt, ob ein begrenzendes Kriterium erreicht worden ist, beispielsweise ob die Anzahl der Mißerfolge einen vorbestimmten Grenzwert erreicht oder überschritten hat, oder ob eine Anzahl spezifizierter Bits in einem Testkubus erreicht worden ist. Zum Beispiel, wenn die Anzahl der Bits in dem Testkubus, denen Werte zugeordnet sind, 90% oder 95% der Anzahl der Eingabevariablen erreicht, kann die schrittweise Erweiterung beendet werden. Jedes gewünschte begrenzende Kriterium kann verwendet werden. Wird das begrenzende Kriterium erreicht, wird das komprimierte Endmuster erzeugt (Prozeßblock104 ). Wenn nicht, ist Prozeßblock96 wieder versucht, die Gleichungen schrittweise zu erweitern, um noch einen anderen Fehler zu testen. - Nachdem die Prinzipien der Erfindung in Ausführungsbeispielen dargestellt und beschrieben worden sind, sollten Fachleute erkennen, dass die erläuternden Ausführungsformen in Anordnung und Detail abgewandelt werden können, ohne von solchen Prinzipien abzuweichen. Zum Beispiel: Obwohl gezeigt wird, dass der Dekomprimierer auf dem integrierten Schaltkreis ist, kann er auch auf einem ATE sein. In einem solchen Fall werden die Eingabevariablen gleichzeitig extern dem Dekomprimierer zugeführt, während der Dekomprimierer betrieben wird, um die Ausgabeausdrücke des Dekomprimierers zu erzeugen. Des Weiteren, obwohl gezeigt wird, dass die Erzeugung symbolischer Ausdrücke die symbolische Simulation eines Dekomprimierers verwendet, kann eine solche Erzeugung durch andere Techniken als Simulation erreicht werden, wie zum Beispiel durch Repräsentieren des Dekomprimierers mathematisch (zum Beispiel ein Primitive Polynomial) und Erzeugen der Ausdrücke mittels mathematischer Analyse. Angesichts der vielen möglichen Ausführungsformen, auf die die Prinzipien der Erfindung angewendet werden können, sollte erkannt werden, dass die erläuternde Ausführungsform gedacht ist, diese Prinzipien zu lehren und nicht gedacht ist, eine Beschränkung des Erfindungsumfangs, wie durch die beigefügten Ansprüche definiert, zu sein.
Claims (18)
- Verfahren zum Berechnen eines komprimierten Testmusters zum Testen eines integrierten Schaltkreises (
34 ), welches die folgenden Schritte umfaßt: – Erzeugen symbolischer Ausdrücke, welche mit Abtastzellen innerhalb eines integrierten Schaltkreises assoziiert und eine Funktion von Eingabevariablen sind, die während des Ladens der Abtastzellen (60 ) nacheinander angewendet werden; – Erzeugen eines einen Testmuster repräsentierenden Testkubus zum Laden in eine Abtastzelle, wobei nur ein Teil der Abtastzellen vorbestimmten Werten zugeordnet ist (62 ); – Formulieren eines Formelsatzes mittels Gleichsetzen der zugeordneten Werte in den Abtastzellen mit den symbolischen Ausdrücken (64 ); und – Lösen der Gleichungen, um das komprimierte Testmuster zu erhalten (66 ). - Verfahren nach Anspruch 1, wobei die den Abtastzellen zugeordneten Werte gewählt sind, um potentielle Fehler im integrierten Schaltkreis (
34 ) zu testen. - Verfahren nach Anspruch 1 oder 2, welches das Speichern des Testmusters in einem automatischen Testgerät (
21 ) (ATE) und das Übertragen des komprimierten Testmuster auf einen einen Dekomprimierer (36 ) umfassenden, integrierten Schaltkreis (34 ), der getestet wird, umfaßt. - Verfahren nach einem der vorangehenden Ansprüche, welches nach dem Lösen der Gleichungen ein schrittweises Erweitern des Gleichungssatzes mit einer oder mehreren Gleichungen umfaßt (
94 ). - Verfahren nach Anspruch 4, welches die folgenden Schritte umfaßt: (a) Versuchen, den erweiterten Gleichungssatz zu lösen (
94 ); (b) wenn der Versuch, den Gleichungssatz zu lösen, mißlingt, Löschen der zuletzt hinzugefügten Gleichungen (100 ) und Erweitern des Gleichungssatzes mit einer oder mehreren anderen Gleichungen (96 ); und (c) wenn der Versuch, den Gleichungssatz zu lösen, erfolgreich ist, schrittweises Erweitern des Gleichungssatzes mit zusätzlichen Gleichungen (96 ); (d) Wiederholen der Schritte (a)–(c) bis ein vorbestimmtes, begrenzendes Kriterium erreicht ist (102 ). - Verfahren nach einem der vorangehenden Ansprüche, wobei das Erzeugen symbolischer Ausdrücke die folgenden Schritte umfaßt: – Zuordnen der Eingangsvariablen zu Bits auf Eingangskanälen des integrierten Schaltkreises (
72 ), wobei die Anzahl der Eingangsvariablen größer ist als die Anzahl der Kanäle; – Simulieren der Zuführung der Eingangsvariablen zu einem Dekomprimierer im integrierten Schaltkreis und Simulieren, daß der Dekomprimierer fortdauernd getaktet wird, um die Eingangsvariablen zu dekomprimieren, wobei eine oder mehrere zusätzliche Eingangsvariablen während eines oder mehrerer Taktzyklen in den Dekomprimierer eingespeist werden; und – Erzeugen von Ausgabeausdrücken aus dem Dekomprimierer, welche sich aus der Simulation ergeben und jeweils auf den Eingabevariablen basieren, welche während des fortlaufenden Taktens des Dekomprimierers eingespeist werden (74 ). - Verfahren nach Anspruch 6, welches zusätzlich das Zuordnen jedes der Ausgabeausdrücke zu jeder Abtastzelle innerhalb einer Abtastkette im integrierten Schaltkreis umfaßt (
76 ). - Verfahren nach einem der vorangehenden Ansprüche, wobei das Lösen der Gleichungen ein Ausführen eines Gauß-Jordan Eliminationsverfahrens zur Lösung von Gleichungen umfaßt.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Erzeugen eines Testkubus ein Zuordnen von Werten einer vorbestimmten logischen 1 oder einer vorbestimmten logischen 0 zu den Abtastzellen zum Testen eines Fehlers im integrierten Schaltkreis umfaßt.
- Verfahren nach einem der vorangehenden Ansprüche, welches die folgenden Schritte umfaßt: (a) Anwenden des komprimierten Testmusters auf den integrierten Schaltkreis (
34 ); (b) Dekomprimieren des Testmusters; und (c) Laden der Abtastzellen innerhalb des integrierten Schaltkreises mit dem dekomprimierten Testmuster; (d) wobei (a), (b) und (c) im wesentlichen gleichzeitig eintreten. - Verfahren nach einem der vorangehenden Ansprüche, wobei das Formulieren des Gleichungssatzes die folgenden Schritte umfaßt: – Assoziieren jedes symbolischen Ausdrucks in einer eineindeutigen Beziehung mit einer Abtastzelle; und – Gleichsetzen des mit der Abtastzelle assoziierten symbolischen Ausdrucks mit dem vorherbestimmten zugeordneten Wert für jede Abtastzelle mit einem vorherbestimmten zugeordneten Wert.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Erzeugen symbolischer Ausdrücke ein Benutzen einer Simulation des Dekomprimierers umfaßt.
- Verfahren nach einem der Ansprüche 1 bis 11, wobei das Erzeugen symbolischer Ausdrücke ein Benutzen einer mathematischen Repräsentation eines Dekomprimierers umfaßt.
- Verfahren nach einem der Ansprüche 1 bis 11, wobei beim Erzeugen symbolischer Ausdrücke eine Simulation genutzt wird, die Abtastzellen simulierte Abtastzellen sind, die Eingabevariablen simulierte Eingabevariablen sind, der Dekomprimierer ein simulierter Dekomprimierer ist und die symbolischen Ausdrücke eine Funktion simulierter Eingabevariablen sind, welche gleichzeitig auf den simulierten Dekomprimierer angewendet werden, welcher an die simulierten Abtastzellen gekoppelt ist, während der Dekompimierer fortlaufend dekomprimiert.
- Verfahren nach Anspruch 14, wobei der Dekomprimierer die simulierten Abtastzellen gleichzeitig lädt, während die Eingabevariablen auf den Dekomprimierer angewendet werden.
- Computerprogramm, welches angepaßt ist, alle Schritte irgendeines der vorangehenden Ansprüche auszuführen, wenn es auf einem Computer läuft.
- Computerprogramm nach Anspruch 16, welches von einem computerlesbaren Medium umfaßt ist.
- Vorrichtung, weiches einen komprimierten Testmuster zum Testen eines integrierten Schaltkreises errechnet (
34 ), mit: – Mitteln zum Erzeugen symbolischer Ausdrücke, welche mit Abtastzellen innerhalb eines integrierten Schaltkreises assoziiert sind und welche eine Funktion von Eingabevariablen sind, die während des Ladens der Abtastzellen nacheinander angewendet werden (60 ); – Mitteln zum Erzeugen eines einen Testmuster repräsentierenden Testkubus zum Laden in eine Abtastzelle, wobei nur einem Teil der Abtastzellen vorbestimmte Werte zugeordnet werden (62 ); – Mitteln zum Formulieren eines Formelsatzes mittels Gleichsetzen der zugeordneten Werte in den Abtastzellen mit den symbolischen Ausdrücken (64 ); und – Mitteln zum Lösen der Gleichungen, um das komprimierte Testmuster zu erhalten (66 ).
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Families Citing this family (133)
Publication number | Priority date | Publication date | Assignee | Title |
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US7417450B2 (en) * | 2005-12-02 | 2008-08-26 | Texas Instruments Incorporated | Testing combinational logic die with bidirectional TDI-TMS/TDO chanel circuit |
US8533547B2 (en) | 1999-11-23 | 2013-09-10 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
WO2001039254A2 (en) | 1999-11-23 | 2001-05-31 | Mentor Graphics Corporation | Continuous application and decompression of test patterns to a circuit-under-test |
US9134370B2 (en) | 1999-11-23 | 2015-09-15 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
US6327687B1 (en) * | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
US6684358B1 (en) | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
US6557129B1 (en) * | 1999-11-23 | 2003-04-29 | Janusz Rajski | Method and apparatus for selectively compacting test responses |
US7493540B1 (en) * | 1999-11-23 | 2009-02-17 | Jansuz Rajski | Continuous application and decompression of test patterns to a circuit-under-test |
US6353842B1 (en) | 1999-11-23 | 2002-03-05 | Janusz Rajski | Method for synthesizing linear finite state machines |
US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
US6874109B1 (en) | 1999-11-23 | 2005-03-29 | Janusz Rajski | Phase shifter with reduced linear dependency |
US6615380B1 (en) * | 1999-12-21 | 2003-09-02 | Synopsys Inc. | Dynamic scan chains and test pattern generation methodologies therefor |
EP1146343B1 (de) * | 2000-03-09 | 2005-02-23 | Texas Instruments Incorporated | Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch |
US6611933B1 (en) * | 2000-04-12 | 2003-08-26 | International Business Machines Corporation | Real-time decoder for scan test patterns |
US6658617B1 (en) | 2000-05-11 | 2003-12-02 | Fujitsu Limited | Handling a 1-hot multiplexer during built-in self-testing of logic |
US6865706B1 (en) * | 2000-06-07 | 2005-03-08 | Agilent Technologies, Inc. | Apparatus and method for generating a set of test vectors using nonrandom filling |
US6411228B1 (en) * | 2000-09-21 | 2002-06-25 | International Business Machines Corporation | Apparatus and method for compressing pseudo-random data using distribution approximations |
US6636997B1 (en) * | 2000-10-24 | 2003-10-21 | Fujitsu Limited | System and method for improving LBIST test coverage |
US6618841B1 (en) * | 2000-11-06 | 2003-09-09 | Verplex Systems, Inc. | Non-assignable signal support during formal verification of circuit designs |
US6715105B1 (en) * | 2000-11-14 | 2004-03-30 | Agilent Technologies, Inc. | Method for reducing stored patterns for IC test by embedding built-in-self-test circuitry for chip logic into a scan test access port |
JP4228061B2 (ja) * | 2000-12-07 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置および試験方法 |
JP3937034B2 (ja) * | 2000-12-13 | 2007-06-27 | 株式会社日立製作所 | 半導体集積回路のテスト方法及びテストパターン発生回路 |
US7103816B2 (en) * | 2001-01-23 | 2006-09-05 | Cadence Design Systems, Inc. | Method and system for reducing test data volume in the testing of logic products |
US6782501B2 (en) * | 2001-01-23 | 2004-08-24 | Cadence Design Systems, Inc. | System for reducing test data volume in the testing of logic products |
US6732312B2 (en) * | 2001-03-09 | 2004-05-04 | Agilent Technologies, Inc. | Test vector compression method |
US6950974B1 (en) * | 2001-09-07 | 2005-09-27 | Synopsys Inc. | Efficient compression and application of deterministic patterns in a logic BIST architecture |
US9062710B2 (en) | 2013-02-05 | 2015-06-23 | Schaeffler Technologies AG & Co. KG | Combined load rolling bearing |
US7412672B1 (en) | 2002-01-16 | 2008-08-12 | Syntest Technologies, Inc. | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit |
US7552373B2 (en) | 2002-01-16 | 2009-06-23 | Syntest Technologies, Inc. | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit |
US7412637B2 (en) * | 2003-01-10 | 2008-08-12 | Syntest Technologies, Inc. | Method and apparatus for broadcasting test patterns in a scan based integrated circuit |
US7185253B2 (en) * | 2002-03-27 | 2007-02-27 | Intel Corporation | Compacting circuit responses |
US7444567B2 (en) * | 2002-04-09 | 2008-10-28 | Syntest Technologies, Inc. | Method and apparatus for unifying self-test with scan-test during prototype debug and production test |
US7234092B2 (en) | 2002-06-11 | 2007-06-19 | On-Chip Technologies, Inc. | Variable clocked scan test circuitry and method |
EP1382975B1 (de) * | 2002-07-19 | 2008-01-02 | Qimonda AG | Verfahren zur Erzeugung eines Testmusters für die Simulation und/oder Prüfung des Layouts einer integrierten Schaltung |
US20040153926A1 (en) * | 2002-10-30 | 2004-08-05 | Abdel-Hafez Khader S. | Method and apparatus for testing asynchronous set/reset faults in a scan-based integrated circuit |
US7424417B2 (en) * | 2002-11-19 | 2008-09-09 | Broadcom Corporation | System and method for clock domain grouping using data path relationships |
US7240260B2 (en) * | 2002-12-11 | 2007-07-03 | Intel Corporation | Stimulus generation |
US7197721B2 (en) * | 2002-12-17 | 2007-03-27 | Intel Corporation | Weight compression/decompression system |
US7721173B2 (en) * | 2003-01-10 | 2010-05-18 | Syntest Technologies, Inc. | Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit |
US7188286B2 (en) * | 2003-01-24 | 2007-03-06 | On-Chip Technologies, Inc. | Accelerated scan circuitry and method for reducing scan test data volume and execution time |
US7437640B2 (en) * | 2003-02-13 | 2008-10-14 | Janusz Rajski | Fault diagnosis of compressed test responses having one or more unknown states |
JP4791954B2 (ja) | 2003-02-13 | 2011-10-12 | メンター・グラフィクス・コーポレーション | コンパクタを使用する試験応答の圧縮 |
US7509550B2 (en) * | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
US7302624B2 (en) * | 2003-02-13 | 2007-11-27 | Janusz Rajski | Adaptive fault diagnosis of compressed test responses |
US7219280B2 (en) * | 2003-02-24 | 2007-05-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Integrated circuit with test signal routing module |
US7584392B2 (en) * | 2003-05-23 | 2009-09-01 | Cadence Design Systems, Inc. | Test compaction using linear-matrix driven scan chains |
US7240268B2 (en) * | 2003-05-30 | 2007-07-03 | Arm Limited | Test component and method of operation thereof |
US7404109B2 (en) * | 2003-06-12 | 2008-07-22 | Verigy (Singapore) Pte. Ltd. | Systems and methods for adaptively compressing test data |
US7512851B2 (en) * | 2003-08-01 | 2009-03-31 | Syntest Technologies, Inc. | Method and apparatus for shifting at-speed scan patterns in a scan-based integrated circuit |
US7523370B1 (en) | 2003-09-15 | 2009-04-21 | Cadence Design Systems, Inc. | Channel masking during integrated circuit testing |
US7278123B2 (en) * | 2003-10-17 | 2007-10-02 | Nec Laboratories America, Inc. | System-level test architecture for delivery of compressed tests |
US7657809B1 (en) | 2003-11-19 | 2010-02-02 | Cadence Design Systems, Inc. | Dual scan chain design method and apparatus |
US7055118B1 (en) | 2004-03-01 | 2006-05-30 | Sun Microsystems, Inc. | Scan chain verification using symbolic simulation |
US7729884B2 (en) * | 2004-03-31 | 2010-06-01 | Yu Huang | Compactor independent direct diagnosis of test hardware |
US8280687B2 (en) * | 2004-03-31 | 2012-10-02 | Mentor Graphics Corporation | Direct fault diagnostics using per-pattern compactor signatures |
US7239978B2 (en) * | 2004-03-31 | 2007-07-03 | Wu-Tung Cheng | Compactor independent fault diagnosis |
US7386777B2 (en) * | 2004-04-05 | 2008-06-10 | Verigy (Singapore) Pte. Ltd. | Systems and methods for processing automatically generated test patterns |
US7945833B1 (en) | 2004-05-24 | 2011-05-17 | Syntest Technologies, Inc. | Method and apparatus for pipelined scan compression |
US7590905B2 (en) * | 2004-05-24 | 2009-09-15 | Syntest Technologies, Inc. | Method and apparatus for pipelined scan compression |
US7231570B2 (en) * | 2004-05-26 | 2007-06-12 | Syntest Technologies, Inc. | Method and apparatus for multi-level scan compression |
US7418640B2 (en) * | 2004-05-28 | 2008-08-26 | Synopsys, Inc. | Dynamically reconfigurable shared scan-in test architecture |
JP4733935B2 (ja) * | 2004-06-29 | 2011-07-27 | 富士通セミコンダクター株式会社 | 試験パターン生成装置、テスト回路試験装置、試験パターン生成方法、テスト回路試験方法、試験パターン生成プログラム、テスト回路試験プログラム、および記録媒体 |
US7500165B2 (en) | 2004-10-06 | 2009-03-03 | Broadcom Corporation | Systems and methods for controlling clock signals during scan testing integrated circuits |
US7353470B2 (en) * | 2005-02-14 | 2008-04-01 | On-Chip Technologies, Inc. | Variable clocked scan test improvements |
US7487420B2 (en) * | 2005-02-15 | 2009-02-03 | Cadence Design Systems Inc. | System and method for performing logic failure diagnosis using multiple input signature register output streams |
US8117513B2 (en) * | 2005-03-30 | 2012-02-14 | Lptex Corporation | Test method and test program of semiconductor logic circuit device |
JP4752030B2 (ja) * | 2005-07-26 | 2011-08-17 | 国立大学法人九州工業大学 | 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム |
US7412636B2 (en) * | 2005-08-23 | 2008-08-12 | Oc Applications Research Llc | Scan string segmentation for digital test compression |
US7363603B2 (en) * | 2005-09-13 | 2008-04-22 | International Business Machines Corporation | Method and system for case-splitting on nodes in a symbolic simulation framework |
US7484151B2 (en) * | 2005-10-03 | 2009-01-27 | Nec Laboratories America, Inc. | Method and apparatus for testing logic circuit designs |
US7415678B2 (en) * | 2005-11-15 | 2008-08-19 | Synopsys, Inc. | Method and apparatus for synthesis of multimode X-tolerant compressor |
EP2677328B1 (de) | 2006-02-17 | 2015-07-29 | Mentor Graphics Corporation | Mehrstufige Testreaktionsverdichter |
US20070266283A1 (en) * | 2006-05-01 | 2007-11-15 | Nec Laboratories America, Inc. | Method and Apparatus for Testing an Integrated Circuit |
DE602006010031D1 (de) * | 2006-05-04 | 2009-12-10 | St Microelectronics Srl | Adaptive Scan-compression Architektur |
JP4482622B2 (ja) * | 2006-06-30 | 2010-06-16 | 独立行政法人科学技術振興機構 | 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 |
US7647540B2 (en) * | 2006-07-21 | 2010-01-12 | Janusz Rajski | Decompressors for low power decompression of test patterns |
US7797603B2 (en) * | 2006-07-21 | 2010-09-14 | Janusz Rajski | Low power decompression of test cubes |
TWI312075B (en) * | 2006-11-30 | 2009-07-11 | Ind Tech Res Inst | Scan test data compression method and decoding apparatus for multiple-scan-chain designs |
WO2008096922A1 (en) * | 2007-02-09 | 2008-08-14 | Industry-Academic Cooperation Foundation, Yonsei University | Method for diagnosing troubles in scan chain via symbolic simulation |
US7925465B2 (en) * | 2007-02-12 | 2011-04-12 | Mentor Graphics Corporation | Low power scan testing techniques and apparatus |
US20080208752A1 (en) * | 2007-02-23 | 2008-08-28 | Microsoft Corporation | Content communication and purchase using a computer-based media component |
US7877712B2 (en) * | 2007-05-07 | 2011-01-25 | International Business Machines Corporation | System for and method of verifying IC authenticity |
US7739635B2 (en) * | 2007-05-10 | 2010-06-15 | International Business Machines Corporation | Conjunctive BDD building and variable quantification using case-splitting |
US7673204B2 (en) * | 2007-07-05 | 2010-03-02 | International Business Machines Corporation | Method using non-linear compression to generate a set of test vectors for use in scan testing an integrated circuit |
US7882409B2 (en) * | 2007-09-21 | 2011-02-01 | Synopsys, Inc. | Method and apparatus for synthesis of augmented multimode compactors |
US7949921B2 (en) * | 2007-09-21 | 2011-05-24 | Synopsys, Inc. | Method and apparatus for synthesis of augmented multimode compactors |
US7831876B2 (en) * | 2007-10-23 | 2010-11-09 | Lsi Corporation | Testing a circuit with compressed scan chain subsets |
US8584073B2 (en) | 2008-07-21 | 2013-11-12 | Synopsys, Inc. | Test design optimizer for configurable scan architectures |
TWI403746B (zh) * | 2008-10-22 | 2013-08-01 | 國立臺灣大學 | 測試圖案最佳化的方法 |
US8006152B2 (en) * | 2009-01-12 | 2011-08-23 | International Business Machines Corporation | Scan chain fail diagnostics |
US8214170B2 (en) | 2009-01-15 | 2012-07-03 | International Business Machines Corporation | Test pattern compression |
WO2010124148A1 (en) * | 2009-04-22 | 2010-10-28 | Mentor Graphics Corporation | At-speed scan testing with controlled switching activity |
US20110022907A1 (en) * | 2009-06-23 | 2011-01-27 | StarDFX Technologies, Inc. | FPGA Test Configuration Minimization |
US7996741B2 (en) | 2009-08-24 | 2011-08-09 | Syntest Technologies, Inc. | Method and apparatus for low-pin-count scan compression |
CN102906580B (zh) * | 2010-03-16 | 2016-11-09 | 明导公司 | 在测试压缩环境中的测试调度和测试访问 |
US8433961B2 (en) * | 2010-05-06 | 2013-04-30 | Arm Limited | Data processing apparatus and method for testing a circuit block using scan chains |
JP5408052B2 (ja) * | 2010-06-23 | 2014-02-05 | 富士通セミコンダクター株式会社 | 集積回路、シミュレーション装置、及びシミュレーション方法 |
US8468404B1 (en) * | 2010-06-25 | 2013-06-18 | Cadence Design Systems, Inc. | Method and system for reducing switching activity during scan-load operations |
US8473792B2 (en) * | 2011-01-06 | 2013-06-25 | Lsi Corporation | Logic BIST for system testing using stored patterns |
KR20140002914A (ko) * | 2012-06-28 | 2014-01-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 테스트 회로 및 이를 포함하는 반도체 메모리 시스템 |
US10345369B2 (en) | 2012-10-02 | 2019-07-09 | Synopsys, Inc. | Augmented power-aware decompressor |
US8839063B2 (en) * | 2013-01-24 | 2014-09-16 | Texas Instruments Incorporated | Circuits and methods for dynamic allocation of scan test resources |
US9335377B2 (en) | 2013-06-17 | 2016-05-10 | Mentor Graphics Corporation | Test-per-clock based on dynamically-partitioned reconfigurable scan chains |
US10379161B2 (en) | 2013-06-17 | 2019-08-13 | Mentor Graphics Corporation | Scan chain stitching for test-per-clock |
US9003248B2 (en) * | 2013-06-17 | 2015-04-07 | Mentor Graphics Corporation | Fault-driven scan chain configuration for test-per-clock |
US9347993B2 (en) * | 2013-06-17 | 2016-05-24 | Mentor Graphics Corporation | Test generation for test-per-clock |
US9915702B2 (en) * | 2013-11-26 | 2018-03-13 | Mentor Graphics Corporation | Channel sharing for testing circuits having non-identical cores |
US9864007B2 (en) * | 2014-04-30 | 2018-01-09 | Duke University | Software-based self-test and diagnosis using on-chip memory |
US9519026B2 (en) | 2014-09-30 | 2016-12-13 | Apple Inc. | Compressed scan testing techniques |
US10215803B1 (en) | 2014-10-15 | 2019-02-26 | Santiago Remersaro | Method and apparatus for concurrent inter-test response compaction and diagnosis |
TW201809712A (zh) * | 2014-10-29 | 2018-03-16 | 因諾帝歐股份有限公司 | 積體電路晶片測試裝置,方法及系統 |
US9933485B2 (en) | 2015-02-24 | 2018-04-03 | Mentor Graphics Corporation | Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives |
US10380303B2 (en) | 2015-11-30 | 2019-08-13 | Synopsys, Inc. | Power-aware dynamic encoding |
US10180457B1 (en) * | 2016-03-04 | 2019-01-15 | Cadence Design Systems, Inc. | System and method performing scan chain diagnosis of an electronic design |
CN106354692B (zh) * | 2016-08-30 | 2019-05-03 | 工业和信息化部电子第五研究所 | 面向SoC的片上TDDB退化监测及失效预警电路 |
TWI612317B (zh) * | 2016-11-01 | 2018-01-21 | 國立成功大學 | 一種測試資料之解壓縮器及其測試方法 |
US11143697B2 (en) * | 2017-04-28 | 2021-10-12 | Advantest Corporation | Automated handling of different form factor devices under test in test cell |
US10996273B2 (en) | 2018-03-22 | 2021-05-04 | Siemens Industry Software Inc. | Test generation using testability-based guidance |
EP3756021B1 (de) | 2018-03-22 | 2024-06-05 | Siemens Industry Software Inc. | Flexible isometrische dekompressorarchitektur für testkompression |
CN112154336B (zh) | 2018-03-22 | 2024-03-29 | 西门子工业软件有限公司 | 确定性星体内建自测 |
US11422188B2 (en) | 2018-03-22 | 2022-08-23 | Siemens Industry Software Inc | Isometric control data generation for test compression |
US10678667B1 (en) * | 2018-12-21 | 2020-06-09 | Micron Technology, Inc. | Holdup self-tests for power loss operations on memory systems |
US12001973B2 (en) | 2019-03-22 | 2024-06-04 | Siemens Industry Software Inc. | Machine learning-based adjustments in volume diagnosis procedures for determination of root cause distributions |
US10746790B1 (en) * | 2019-03-25 | 2020-08-18 | International Business Machines Corporation | Constrained pseudorandom test pattern for in-system logic built-in self-test |
US11073557B2 (en) * | 2019-05-08 | 2021-07-27 | Texas Instruments Incorporated | Phase controlled codec block scan of a partitioned circuit device |
WO2021045769A1 (en) | 2019-09-06 | 2021-03-11 | Siemens Industry Software Inc. | Universal compactor architecture for testing circuits |
KR20210047127A (ko) | 2019-10-21 | 2021-04-29 | 삼성전자주식회사 | 반도체 회로를 검증하기 위한 최적화된 검증 벡터를 생성하는 전자 장치 및 그 동작 방법 |
US11232246B2 (en) | 2019-11-14 | 2022-01-25 | Siemens Industry Software Inc. | Layout-friendly test pattern decompressor |
US11106848B2 (en) | 2019-11-14 | 2021-08-31 | Siemens Industry Software Inc. | Diagnostic resolution enhancement with reversible scan chains |
WO2023107096A1 (en) | 2021-12-07 | 2023-06-15 | Siemens Industry Software Inc. | X-masking for in-system deterministic test |
US20240085471A1 (en) * | 2022-09-09 | 2024-03-14 | Infineon Technologies Ag | Test arrangement and method for testing an integrated circuit |
WO2024076370A1 (en) | 2022-10-07 | 2024-04-11 | Siemens Industry Software Inc. | Multi-phase logic built-in self-test observation scan technology |
Family Cites Families (140)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US124217A (en) * | 1872-03-05 | Improvement in seal-locks | ||
US519078A (en) * | 1894-05-01 | Martin middleton wilson | ||
US112199A (en) * | 1871-02-28 | Improvement in fire-places | ||
US713605A (en) * | 1899-11-13 | 1902-11-18 | Gen Electric | Transformer. |
US3614400A (en) | 1969-11-26 | 1971-10-19 | Rca Corp | Maximum length pulse sequence generators |
US3700869A (en) | 1970-12-04 | 1972-10-24 | Nasa | Pseudonoise sequence generators with three-tap linear feedback shift registers |
US4024460A (en) * | 1973-11-23 | 1977-05-17 | Hewlett-Packard Company | Electronic line stretcher |
US4122399A (en) * | 1977-12-07 | 1978-10-24 | Bell Telephone Laboratories, Incorporated | Distortion generator |
US4161041A (en) | 1978-10-06 | 1979-07-10 | The United States Of America As Represented By The Secretary Of The Air Force | Pseudo random number generator apparatus |
FR2451672A1 (fr) | 1979-03-15 | 1980-10-10 | Nippon Electric Co | Circuit logique integre pour l'execution de tests |
US4320509A (en) | 1979-10-19 | 1982-03-16 | Bell Telephone Laboratories, Incorporated | LSI Circuit logic structure including data compression circuitry |
US4503537A (en) | 1982-11-08 | 1985-03-05 | International Business Machines Corporation | Parallel path self-testing system |
US4513418A (en) | 1982-11-08 | 1985-04-23 | International Business Machines Corporation | Simultaneous self-testing system |
US5974433A (en) | 1984-06-29 | 1999-10-26 | Currie; Robert John | High speed M-sequence generator and decoder circuit |
US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
US4785410A (en) | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
US4801870A (en) | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
US4687988A (en) | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
US4754215A (en) | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
JP2628154B2 (ja) | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
US4860236A (en) | 1987-10-26 | 1989-08-22 | University Of Manitoba | Cellular automaton for generating random data |
JPH01132979A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路 |
JPH01239486A (ja) | 1988-03-18 | 1989-09-25 | Nec Corp | 出力応答圧縮器 |
US4974184A (en) | 1988-05-05 | 1990-11-27 | Honeywell Inc. | Maximum length pseudo-random test pattern generator via feedback network modification |
DE3886038T2 (de) | 1988-07-13 | 1994-05-19 | Philips Nv | Speichergerät, das einen zur Ausführung einer Selbstprüfung adaptierten statischen RAM-Speicher enthält und integrierte Schaltung, die als eingebauten statischen RAM-Speicher ein solches Gerät enthält. |
US4959832A (en) | 1988-12-09 | 1990-09-25 | International Business Machines | Parallel pseudorandom pattern generator with varying phase shift |
JP2591825B2 (ja) | 1989-05-30 | 1997-03-19 | 富士通株式会社 | 圧縮データを用いた論理回路試験方法及びその装置 |
JP2584673B2 (ja) | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
JPH03214809A (ja) | 1990-01-19 | 1991-09-20 | Nec Corp | リニアフィードバック・シフトレジスタ |
US5138619A (en) | 1990-02-15 | 1992-08-11 | National Semiconductor Corporation | Built-in self test for integrated circuit memory |
US5268949A (en) | 1990-03-28 | 1993-12-07 | Ando Electric Co., Ltd. | Circuit for generating M-sequence pseudo-random pattern |
IL94115A (en) | 1990-04-18 | 1996-06-18 | Ibm Israel | Dynamic process for creating pseudo-random test templates for pompous hardware design violence |
DE69114183T2 (de) | 1990-06-07 | 1996-05-30 | Ibm | System zur Reduzierung von Prüfdatenspeichern. |
US5167034A (en) | 1990-06-18 | 1992-11-24 | International Business Machines Corporation | Data integrity for compaction devices |
US5173906A (en) | 1990-08-31 | 1992-12-22 | Dreibelbis Jeffrey H | Built-in self test for integrated circuits |
DE69020155D1 (de) | 1990-09-15 | 1995-07-20 | Ibm | Procede et appareil pour tester des circuits integres a grande integration. |
US5258986A (en) | 1990-09-19 | 1993-11-02 | Vlsi Technology, Inc. | Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories |
US5293123A (en) * | 1990-10-19 | 1994-03-08 | Tandem Computers Incorporated | Pseudo-Random scan test apparatus |
JP2584172B2 (ja) | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
US5369648A (en) | 1991-11-08 | 1994-11-29 | Ncr Corporation | Built-in self-test circuit |
JPH05215816A (ja) | 1991-12-06 | 1993-08-27 | Nec Corp | 情報処理装置 |
EP0549949B1 (de) | 1991-12-16 | 1998-03-11 | Nippon Telegraph And Telephone Corporation | Schaltung mit eingebautem Selbsttest |
US5412665A (en) | 1992-01-10 | 1995-05-02 | International Business Machines Corporation | Parallel operation linear feedback shift register |
US5349587A (en) | 1992-03-26 | 1994-09-20 | Northern Telecom Limited | Multiple clock rate test apparatus for testing digital systems |
US5394405A (en) | 1992-04-24 | 1995-02-28 | International Business Machines Corporation | Universal weight generator |
JP3474214B2 (ja) * | 1992-10-22 | 2003-12-08 | 株式会社東芝 | 論理回路及びこの論理回路を備えたテスト容易化回路 |
US5608870A (en) | 1992-11-06 | 1997-03-04 | The President And Fellows Of Harvard College | System for combining a plurality of requests referencing a common target address into a single combined request having a single reference to the target address |
US5701309A (en) * | 1992-12-02 | 1997-12-23 | At&T Global Information Solutions Company | Automated test equipment digital tester expansion apparatus |
US5586125A (en) | 1993-02-26 | 1996-12-17 | Warner; William T. | Method for generating test vectors for characterizing and verifying the operation of integrated circuits |
DE69326681T2 (de) | 1993-04-06 | 2000-02-10 | Hewlett Packard Co | Verfahren und Apparat zum Erzeugen von linearen Rückführungsschieberegistersequenzen |
US5450414A (en) | 1993-05-17 | 1995-09-12 | At&T Corp. | Partial-scan built-in self-testing circuit having improved testability |
US5416783A (en) | 1993-08-09 | 1995-05-16 | Motorola, Inc. | Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor |
US5444716A (en) * | 1993-08-30 | 1995-08-22 | At&T Corp. | Boundary-scan-based system and method for test and diagnosis |
US5414716A (en) | 1993-09-22 | 1995-05-09 | Mitsubishi Electronic Research Laboratories, Inc. | Weighting system for testing of circuits utilizing determination of undetected faults |
US5848198A (en) | 1993-10-08 | 1998-12-08 | Penn; Alan Irvin | Method of and apparatus for analyzing images and deriving binary image representations |
US5524114A (en) | 1993-10-22 | 1996-06-04 | Lsi Logic Corporation | Method and apparatus for testing semiconductor devices at speed |
US5617531A (en) | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
US5631913A (en) | 1994-02-09 | 1997-05-20 | Matsushita Electric Industrial Co., Ltd. | Test circuit and test method of integrated semiconductor device |
US5694401A (en) * | 1994-06-27 | 1997-12-02 | Tandem Computers Incorporated | Fault isolation using pseudo-random scan |
US6029263A (en) * | 1994-06-30 | 2000-02-22 | Tandem Computers Incorporated | Interconnect testing using non-compatible scan architectures |
US5642362A (en) | 1994-07-20 | 1997-06-24 | International Business Machines Corporation | Scan-based delay tests having enhanced test vector pattern generation |
US5592493A (en) | 1994-09-13 | 1997-01-07 | Motorola Inc. | Serial scan chain architecture for a data processing system and method of operation |
US5748497A (en) | 1994-10-31 | 1998-05-05 | Texas Instruments Incorporated | System and method for improving fault coverage of an electric circuit |
US5533128A (en) | 1995-01-18 | 1996-07-02 | Vobach; Arnold | Pseudo-random transposition cipher system and method |
US5974179A (en) | 1995-02-13 | 1999-10-26 | Integrated Device Technology, Inc. | Binary image data compression and decompression |
US5717702A (en) | 1995-03-14 | 1998-02-10 | Hughes Electronics | Scan testing digital logic with differing frequencies of system clock and test clock |
US5761489A (en) * | 1995-04-17 | 1998-06-02 | Motorola Inc. | Method and apparatus for scan testing with extended test vector storage in a multi-purpose memory system |
US5553082A (en) * | 1995-05-01 | 1996-09-03 | International Business Machines Corporation | Built-in self-test for logic circuitry at memory array output |
US5574733A (en) | 1995-07-25 | 1996-11-12 | Intel Corporation | Scan-based built-in self test (BIST) with automatic reseeding of pattern generator |
US6006349A (en) | 1995-07-26 | 1999-12-21 | Advantest Corporation | High speed pattern generating method and high speed pattern generator using the method |
US5831992A (en) | 1995-08-17 | 1998-11-03 | Northern Telecom Limited | Methods and apparatus for fault diagnosis in self-testable systems |
FR2738972B1 (fr) | 1995-09-15 | 1997-11-28 | Thomson Multimedia Sa | Procede de mise en gage de donnees pour un protocole d'echange de donnees securise |
US6055658A (en) | 1995-10-02 | 2000-04-25 | International Business Machines Corporation | Apparatus and method for testing high speed components using low speed test apparatus |
US5680543A (en) | 1995-10-20 | 1997-10-21 | Lucent Technologies Inc. | Method and apparatus for built-in self-test with multiple clock circuits |
US5614838A (en) | 1995-11-03 | 1997-03-25 | International Business Machines Corporation | Reduced power apparatus and method for testing high speed components |
US5867507A (en) | 1995-12-12 | 1999-02-02 | International Business Machines Corporation | Testable programmable gate array and associated LSSD/deterministic test methodology |
JP3512939B2 (ja) | 1996-03-12 | 2004-03-31 | 株式会社ルネサステクノロジ | 疑似乱数発生回路及び双方向シフトレジスタ |
DE69613560T2 (de) | 1996-04-30 | 2002-03-14 | Agilent Technologies, Inc. | Ein Prüfgerät für elektronische Schaltkreise oder Platinen mit komprimierten Datenfolgen |
US5790562A (en) | 1996-05-06 | 1998-08-04 | General Motors Corporation | Circuit with built-in test and method thereof |
US5668817A (en) * | 1996-07-11 | 1997-09-16 | Northern Telecom Limited | Self-testable digital signal processor and method for self-testing of integrating circuits including DSP data paths |
JPH1056361A (ja) | 1996-08-07 | 1998-02-24 | Matsushita Electric Ind Co Ltd | 疑似雑音系列発生器 |
US5717701A (en) | 1996-08-13 | 1998-02-10 | International Business Machines Corporation | Apparatus and method for testing interconnections between semiconductor devices |
US5812561A (en) | 1996-09-03 | 1998-09-22 | Motorola, Inc. | Scan based testing of an integrated circuit for compliance with timing specifications |
US5790626A (en) | 1996-09-10 | 1998-08-04 | Hewlett-Packard Company | Bi-directional linear feedback shift register |
US5991909A (en) | 1996-10-15 | 1999-11-23 | Mentor Graphics Corporation | Parallel decompressor and related methods and apparatuses |
KR100206128B1 (ko) | 1996-10-21 | 1999-07-01 | 윤종용 | 선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로 |
US5694402A (en) | 1996-10-22 | 1997-12-02 | Texas Instruments Incorporated | System and method for structurally testing integrated circuit devices |
US5701308A (en) | 1996-10-29 | 1997-12-23 | Lockheed Martin Corporation | Fast bist architecture with flexible standard interface |
US5905986A (en) | 1997-01-07 | 1999-05-18 | Hewlett-Packard Company | Highly compressible representation of test pattern data |
US5991898A (en) | 1997-03-10 | 1999-11-23 | Mentor Graphics Corporation | Arithmetic built-in self test of multiple scan-based integrated circuits |
US6199182B1 (en) | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
US5968194A (en) * | 1997-03-31 | 1999-10-19 | Intel Corporation | Method for application of weighted random patterns to partial scan designs |
US6026508A (en) | 1997-04-22 | 2000-02-15 | International Business Machines Corporation | Storage sub-system compression and dataflow chip offering excellent data integrity |
US6061818A (en) | 1997-05-08 | 2000-05-09 | The Board Of Trustees Of The Leland Stanford Junior University | Altering bit sequences to contain predetermined patterns |
US6097889A (en) | 1997-06-23 | 2000-08-01 | Motorola, Inc. | Signal processing apparatus with stages in a signal path operating as LFSR of alternable type and method for processing signals |
JPH1130646A (ja) | 1997-07-10 | 1999-02-02 | Nec Eng Ltd | 半導体集積回路及びそれに含まれるテスト回路 |
US5883906A (en) * | 1997-08-15 | 1999-03-16 | Advantest Corp. | Pattern data compression and decompression for semiconductor test system |
KR19990018125A (ko) | 1997-08-26 | 1999-03-15 | 윤종용 | Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법 |
US5983380A (en) | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
DE59813158D1 (de) * | 1997-09-18 | 2005-12-08 | Infineon Technologies Ag | Verfahren zum Testen einer elektronischen Schaltung |
US6272653B1 (en) * | 1997-11-14 | 2001-08-07 | Intrinsity, Inc. | Method and apparatus for built-in self-test of logic circuitry |
US6198285B1 (en) | 1997-11-28 | 2001-03-06 | Hitachi Medical Corporation | In-room MRI display terminal and remote control system |
CA2226061C (en) | 1997-12-31 | 2002-05-28 | Logicvision, Inc. | Method and apparatus for controlling power level during bist |
US6014763A (en) | 1998-01-15 | 2000-01-11 | International Business Machines Corporation | At-speed scan testing |
US6148425A (en) | 1998-02-12 | 2000-11-14 | Lucent Technologies Inc. | Bist architecture for detecting path-delay faults in a sequential circuit |
US6158032A (en) | 1998-03-27 | 2000-12-05 | International Business Machines Corporation | Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof |
US6141669A (en) | 1998-05-06 | 2000-10-31 | Nortel Networks Corporation | Pseudorandom binary sequence block shifter |
US6178532B1 (en) | 1998-06-11 | 2001-01-23 | Micron Technology, Inc. | On-chip circuit and method for testing memory devices |
US6256759B1 (en) | 1998-06-15 | 2001-07-03 | Agere Systems Inc. | Hybrid algorithm for test point selection for scan-based BIST |
US6100716A (en) * | 1998-09-17 | 2000-08-08 | Nortel Networks Corporation | Voltage excursion detection apparatus |
US6256760B1 (en) * | 1998-11-13 | 2001-07-03 | Nortel Networks Limited | Automatic test equipment scan test enhancement |
US6286119B1 (en) | 1998-12-22 | 2001-09-04 | Nortel Networks Limited | Delay fault testing with IEEE 1149.1 |
US6240432B1 (en) | 1998-12-28 | 2001-05-29 | Vanguard International Semiconductor Corporation | Enhanced random number generator |
GB9900432D0 (en) | 1999-01-08 | 1999-02-24 | Xilinx Inc | Linear feedback shift register in a progammable gate array |
US6467058B1 (en) | 1999-01-20 | 2002-10-15 | Nec Usa, Inc. | Segmented compaction with pruning and critical fault elimination |
US6327685B1 (en) | 1999-05-12 | 2001-12-04 | International Business Machines Corporation | Logic built-in self test |
US6590929B1 (en) | 1999-06-08 | 2003-07-08 | International Business Machines Corporation | Method and system for run-time logic verification of operations in digital systems |
US6463560B1 (en) * | 1999-06-23 | 2002-10-08 | Agere Systems Guardian Corp. | Method for implementing a bist scheme into integrated circuits for testing RTL controller-data paths in the integrated circuits |
US6385750B1 (en) | 1999-09-01 | 2002-05-07 | Synopsys, Inc. | Method and system for controlling test data volume in deterministic test pattern generation |
US6694466B1 (en) | 1999-10-27 | 2004-02-17 | Agere Systems Inc. | Method and system for improving the test quality for scan-based BIST using a general test application scheme |
US6874109B1 (en) * | 1999-11-23 | 2005-03-29 | Janusz Rajski | Phase shifter with reduced linear dependency |
US6557129B1 (en) | 1999-11-23 | 2003-04-29 | Janusz Rajski | Method and apparatus for selectively compacting test responses |
US7493540B1 (en) * | 1999-11-23 | 2009-02-17 | Jansuz Rajski | Continuous application and decompression of test patterns to a circuit-under-test |
US6684358B1 (en) | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
EP1475643B1 (de) | 1999-11-23 | 2006-09-20 | Mentor Graphics Corporation | Testmuster-Kompression für eine Testumgebung von integrierten Schaltungen |
US6327687B1 (en) | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
WO2001039254A2 (en) * | 1999-11-23 | 2001-05-31 | Mentor Graphics Corporation | Continuous application and decompression of test patterns to a circuit-under-test |
US6353842B1 (en) * | 1999-11-23 | 2002-03-05 | Janusz Rajski | Method for synthesizing linear finite state machines |
EP1146343B1 (de) | 2000-03-09 | 2005-02-23 | Texas Instruments Incorporated | Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch |
US6611933B1 (en) * | 2000-04-12 | 2003-08-26 | International Business Machines Corporation | Real-time decoder for scan test patterns |
US6300885B1 (en) | 2000-04-14 | 2001-10-09 | International Business Machines Corporation | Dual aldc decompressors inside printer asic |
US6510398B1 (en) | 2000-06-22 | 2003-01-21 | Intel Corporation | Constrained signature-based test |
US6618826B1 (en) | 2000-10-26 | 2003-09-09 | Cadence Design Systems, Inc. | Test sequences generated by automatic test pattern generation and applicable to circuits with embedded multi-port RAMs |
JP4228061B2 (ja) | 2000-12-07 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置および試験方法 |
US7234092B2 (en) * | 2002-06-11 | 2007-06-19 | On-Chip Technologies, Inc. | Variable clocked scan test circuitry and method |
JP4278940B2 (ja) * | 2002-09-09 | 2009-06-17 | 株式会社 液晶先端技術開発センター | 結晶化装置および結晶化方法 |
US7188286B2 (en) * | 2003-01-24 | 2007-03-06 | On-Chip Technologies, Inc. | Accelerated scan circuitry and method for reducing scan test data volume and execution time |
US20060038485A1 (en) | 2004-08-18 | 2006-02-23 | Harvatek Corporation | Laminated light-emitting diode display device and manufacturing method thereof |
US7484151B2 (en) * | 2005-10-03 | 2009-01-27 | Nec Laboratories America, Inc. | Method and apparatus for testing logic circuit designs |
-
2000
- 2000-07-20 US US09/619,985 patent/US6327687B1/en not_active Expired - Lifetime
- 2000-11-15 JP JP2001540467A patent/JP3920640B2/ja not_active Expired - Fee Related
- 2000-11-15 DE DE60030896T patent/DE60030896T2/de not_active Expired - Lifetime
- 2000-11-15 AT AT04017880T patent/ATE340363T1/de not_active IP Right Cessation
- 2000-11-15 DE DE60018101T patent/DE60018101T2/de not_active Expired - Lifetime
- 2000-11-15 AT AT00978684T patent/ATE289094T1/de not_active IP Right Cessation
- 2000-11-15 WO PCT/US2000/031377 patent/WO2001038981A1/en active IP Right Grant
- 2000-11-15 EP EP00978684A patent/EP1236111B1/de not_active Expired - Lifetime
-
2001
- 2001-09-04 US US09/947,160 patent/US6543020B2/en not_active Expired - Lifetime
-
2003
- 2003-01-23 HK HK03100614.3A patent/HK1049215A1/zh unknown
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2006
- 2006-09-18 US US11/523,111 patent/US7509546B2/en not_active Expired - Fee Related
-
2009
- 2009-03-17 US US12/405,409 patent/US7900104B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2001038981A1 (en) | 2001-05-31 |
US20070016836A1 (en) | 2007-01-18 |
ATE340363T1 (de) | 2006-10-15 |
US7111209B2 (en) | 2006-09-19 |
EP1236111A1 (de) | 2002-09-04 |
US7900104B2 (en) | 2011-03-01 |
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