DE3886038T2 - Speichergerät, das einen zur Ausführung einer Selbstprüfung adaptierten statischen RAM-Speicher enthält und integrierte Schaltung, die als eingebauten statischen RAM-Speicher ein solches Gerät enthält. - Google Patents

Speichergerät, das einen zur Ausführung einer Selbstprüfung adaptierten statischen RAM-Speicher enthält und integrierte Schaltung, die als eingebauten statischen RAM-Speicher ein solches Gerät enthält.

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DE3886038T2
DE3886038T2 DE3886038T DE3886038T DE3886038T2 DE 3886038 T2 DE3886038 T2 DE 3886038T2 DE 3886038 T DE3886038 T DE 3886038T DE 3886038 T DE3886038 T DE 3886038T DE 3886038 T2 DE3886038 T2 DE 3886038T2
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Robertus Wilhelmus Corn Dekker
Joris Frans Pieter Jansen
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Description

  • Die Erfindung betrifft eine Speicheranordnung, die einen wortorientierten statischen RAM-Speicher enthält, und daran angeschlossen
  • - ein Adreßregister,
  • - ein Dateneingangsregister mit aufeinanderfolgenden Bitpositionen und
  • - ein Steuerregister,
  • wobei alle diese Register extern zugängliche funktionelle Verbindungen für die Kommunikation von Informationen haben und wobei ein erstes Steuermittel vorgesehen ist, um den genannten Speicher wahlweise in einem Betriebszustand oder in einem Selbstprüfungs-Zustand zu aktivieren; wobei im genannten Betriebszustand das genannte Adreßregister und das genannte Dateneingangsregister wirksam mit dem Speicher verbunden sind, und wobei im genannten Selbstprüfungs-Zustand das genannte Adreßregister, das genannte Dateneingangsregister und das genannte Steuerregister wirksam sind, um bei Abwesenheit jeglicher Informationskommunikation über einen Informationseingang der Speicheranordnung aufeinanderfolgende Datentestmuster und Adressenprüfmuster zum Schreiben in den Speicher zu bilden.
  • Eine solche Speicheranordnung ist aus einer Publikation von S.K. Jain et al. mit dem Titel "Built in self testing of embedded memories" in IEEE Design and Test of Computers Vol. 3, Nr. 5, Oktober 1986, Seite 27 - 37, bekannt.
  • Bei einer Speicheranordnung lassen sich folgende Fehler unterscheiden:
  • Eine Speicherzelle wird als "hängengeblieben" (stuck-at) bezeichnet, wenn der Logikwert der Zelle nicht durch eine Einwirkung auf die Zelle oder durch den Einfluß von anderen Zellen geändert werden kann. Eine Zelle wird als "hängengeblieben auf 0 oder 1" (stuck-at-0(1)) bezeichnet, wenn ihr gelesener Wert immer 0 bzw. 1 ist.
  • Eine Speicherzelle wird als "offengeblieben" (stuck-open) bezeichnet, wenn kein Zugriff auf die Zelle möglich ist. Die Ursache eines "Stuck-open"-Fehlers besteht darin, daß die Durchgangstransistoren der Zelle immer geöffnet sind.
  • Eine Zelle mit einem Übergangsfehler ist nicht in der Lage, von 0 auf 1 oder von 1 auf 0 überzugehen.
  • Eine Speicherzelle i wird als zustandsgekoppelt mit einer anderen Speicherzelle j bezeichnet, wenn sich die Zelle i nur dann wie "hängengeblieben" auf einem bestimmten Wert x(xE{0,1}) benimmt, wenn sich Zelle j in einem bestimmten Zustand y(yE{0,1}) befindet. Mit anderen Worten: Wenn sich Zelle j in einem definierten Zustand befindet, ist der Zustand von Zelle i definiert und kann gelesen werden, aber nicht mit einem Schreibvorgang geändert werden. Das bedeutet nicht, daß Zelle j ebenfalls zustandsgekoppelt mit Zelle i ist.
  • Eine Speicherzelle i wird als übergangsgekoppelt mit Zelle j bezeichnet, wenn ein Ubergang xT (xE{0,1}) einen Übergang yT (yE{0,1}) der Zelle i erzwingt. Dies braucht nicht zu bedeuten, daß Zelle j ebenfalls übergangsgekoppelt ist mit Zelle i.
  • Die Übertragung von elektrischen/elektronischen Fehlern auf die obigen funktionellen Fehler hängt von der Schaltungsimplementierung ab und wird nicht weiter betrachtet.
  • Die Speicheranordnung muß auf solche Fehler geprüft werden. Üblicherweise erfolgt diese Prüfung, indem ein festgelegtes Datenmuster an eine festgelegte Adresse geschrieben wird. Zu einem späteren Zeitpunkt werden die Daten wieder ausgelesen. Die eigentliche Prüfung besteht aus dem Vergleich der ausgelesenen Datenmuster mit den Daten, die an diesen Speicherplatz geschrieben werden sollten. Wenn beim Vergleich eine ausreichende Anzahl Übereinstimmungen gefunden wurde, wird der Speicher als in Ordnung betrachtet. Die Prüfung einer solchen Speicheranordnung als eingebauter Speicher wurde in der Literatur beschrieben. Die folgende Publikation wird als relevante Technik angeführt: Z. Sun et al., Self-testing of embed-25 ded RAM's, IEEE 1984 International Test Conference Proeeedings, Proceedings Seite 148 - 156, Abhandlung 4.3. Aus dem Stand der Technik ist bekannt, daß zwei Datenmuster für die Prüfung verwendet werden. Dies hat den Nachteil, daß nicht alle Kopplungsfehler zwischen Zellen an der gleichen Adresse erkannt werden.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Unter anderem hat die vorliegende Erfindung zur Aufgabe, eine Speicheranordnung entsprechend der Einleitung zu schaffen, die sowohl für den eingebauten als auch für den eigenständigen Betrieb angepaßt ist und eine Selbstprüfung durchführt, deren Prüfungseinrichtungen sich für eine einfache Parametrierung eignen, wobei die Anzahl der Testmuster und damit die erforderliche Prüfungszeit begrenzt sind, und die nach der Initialisierung der Prüfung unabhängig weitere Prüfoperationen durchführen kann.
  • Insbesondere soll die Selbstprüfung Kopplungsfehler zwischen Zellen an der gleichen Adresse erkennen. Zu diesem Zweck sind mehrere, als Daten-Hintergründe bezeichnete Testmuster während der Speicherprüfung erforderlich.
  • Einige andere Aufgaben der Erfindung sind:
  • 1. Der Prüfalgorithmus der Selbstprüfungs-Vorrichtung muß über hervorragende Möglichkeiten zur Fehlererkennung verfügen.
  • 2. Die Struktur der Selbstprüfungs-Vorrichtung ist unabhängig von der Adressen- und Datenverwürfelung.
  • 3. Die Selbstprüfungs-Vorrichtung erzeugt Daten-Hintergründe auf dem Chip und eignet sich daher sowohl für bitorientierte als auch für wortorientierte SRAMs.
  • 4. Sie bietet die Möglichkeit zur Prüfung der Daten-Erhaltung.
  • 5. Sie eignet sich sowohl für eingebaute SRAMs als auch für eigenständige SRAMs und paßt ausgezeichnet in eine Boundary-Scan-Umgebung. Eine solche Umgebung wurde insbesondere offengelegt in der niederländischen Patentanmeldung 8502476, den US- Patentschriften Nr. 4.879.717 und Nr. 4.791.358, die durch Nennung als hierin aufgenommen betrachtet werden. Außerdem ist eine Scan-Prüfung der Selbstprüfungs-Logik durchführbar.
  • 6. Aufgrund der regelmäßigen und symmetrischen Struktur des Prüfalgorithmus werden die Gemeinkosten für den Speicher gering gehalten (3% für einen synchronen 16K- SRAM).
  • Erfindungsgemäß ist die Speicheranordnung dadurch gekennzeichnet, daß für das genannte Dateneingangsregister ein Voreinstell-Mechanismus vorgesehen ist, um im letztgenannten Register ein anfängliches Datentestmuster zu erzeugen, das eine maximale Anzahl 1-0-Differenzen zwischen den aufeinanderfolgenden Bitpositionen hat, wobei das Dateneingangsregister mit einem zweiten Steuermittel versehen ist, um aus dem genannten Datentestmuster weitere nachfolgende Datentestmuster zu erzeugen, und wobei das zweite Steuermittel so angeordnet ist, daß die Bits von der ersten Hälfte des Datentestmusters jeweils auf zwei Bits in einem nächstfolgenden Testmuster projiziert werden. Die projizierten Muster können weniger (1-0)-Differenzen zwischen den aufeinanderfolgenden Bitpositionen haben. Weitere Wiederholungen führen schließlich zu einem Bitmuster mit einem gleichförmigen Bitwert. Für n Bits sind insgesamt ²log n+1 Muster erforderlich, was eine vorteilhaft niedrige Anzahl ist.
  • Vorzugsweise stellen alle genannten Register jeweils Teile einer seriell aktivierbaren Prüf-Scan-Kette dar, die einen seriellen Eingang zum Empfangen der Voreinstell-Informationen und einen seriellen Ausgang zum Ausgeben eines Signaturmusters hat, wobei das erste Steuermittel vorgesehen ist, um den genannten Speicher abwechselnd in einem Scan-Zustand, im Betriebszustand oder im Selbstprüfungs- Zustand zu aktivieren; im genannten Scan-Zustand sind alle Register gekoppelt, um ein serielles Schieberegister in der genannten Scan-Kette zu bilden. Auf diese Weise paßt der Speicher in eine Boundary-Scan-Umgebung.
  • In einer Ausführungsform der erfindungsgemäßen Speicheranordnung sind im genannten Selbstprüfungs-Zustand das genannte Adreßregister, das genannte Dateneingangsregister und das genannte Steuerregister wirksam, um die anfänglichen Datentestmuster und die nachfolgenden weiteren Datenmuster jeweils in alle Wort- Speicherplätze im Speicher einzuschreiben. Diese Selbstsequenz macht eine kontinuierliche Steuerung auf einem höheren Organisationsniveau überflüssig. Die vorläufige Signatur wird jedesmal in einer "latch"-artigen Organisation festgehalten, was eine vorteilhafte synchrone Organisation darstellt. Vorteilhaft ist auch, daß die Prüfungs- Steuerungseinrichtungen und der Speicher selbst direkt einer Scan-Prüfung unterzogen werden können. Obwohl die Wahrscheinlichkeit einer fehlerhaften Steuerung an sich gering ist (aufgrund der relativ kleinen Fläche), ermöglichen diese Einrichtungen eine schnelle Prüfung des spezifischen Steuermittels sowie eine schnelle Prüfung von vorgegebenen Teilen der Speicheranordnung. Vorteilhafterweise enthält der Speicher zusätzlich zu seinem Adreßzähler einen Wartezähler, um selbständig eine Wartezeit für die Datenhalteprüfung herunterzuzahlen. Statische RAMs müssen eine angemessene Datenhaltezeit haben. Durch die Prüfung der Haltezeit wird die erwartete Zuverlässigkeit der Speicheranordnung daher erhöht. Vorteilhafterweise wird die Steuerung durch eine Vorrichtung mit finitem Zustand durchgeführt. Die Realisierung dieser Vorrichtung durch ROM, programmierbares Logik-Array, "wild logic" oder ein anderes Mittel ist, wie noch gezeigt wird, mit einer unerwartet geringen Anzahl von Logiksteuerungs-Ausdrücken möglich. Vorteilhafterweise kann der Speicher bei N verschiedenen Adressen nach einer 9N- oder nach einer 13N-Adressen-Prüfsequenz-Methode geprüft werden. Dies stellt eine relativ geringe Anzahl von Zugriffen auf jeden Speicherplatz dar, die außerdem nur in der Anzahl der Speicherplätze linear ist.
  • Die Erfindung betrifft auch eine integrierte Schaltung mit einer prüfbaren Speicheranordnung entsprechend der obigen Beschreibung, die im genannten Betriebszustand wirksam mit mindestens einem weitere Datenverarbeitungs-Subsystem auf der integrierten Schaltung verbunden ist. Die Prüfbarkeit des jetzt eingebauten RAM- Speichers erhöht die Zuverlässigkeit der Gesamtschaltung wesentlich.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die Erfindung wird im folgenden in bezug auf die beigefügten Zeichnungen näher beschrieben. Es zeigen:
  • Figur 1 einen 13N-Prüfalgorithmus mit Datenhalteprüfung;
  • Figur 2 Daten-Hintergründe für die Prüfung eines 16 Bit breiten SRAMs,
  • Figur 3 eine globale Architektur einer erfindungsgemäßen Speicheranordnung;
  • Figur 4 eine modifizierte Registerzelle für die Verwendung in Figur 3;
  • Figur 5 eine weitere Abwandlung für einen eigenständigen RAM-Speicher;
  • Figur 6 ein Zustandsdiagramm für eine Selbstprüfüngs-Steueranordnung;
  • Figur 7 eine Tabelle der verschiedenen Betriebsarten der Steueranordnung;
  • Figur 8 eine exemplarische Schaltungsrealisierung der Selbstprüfungs- Steueranordnung;
  • Figur 9 eine exemplarische Schaltungsrealisierung des parametrierbaren Datengenerators;
  • Figur 10a, 10b, 10c, 10d eine exemplarische Schaltungsrealisierung eines Acht-Bit-Adressengenerator-Zählers und eines zusätzlichen Drei-Bit-Wartezählers sowie speziell abgeänderte Registerzellen für die Verwendung darin;
  • Figur 11 eine exemplarische Schaltungsrealisierung eines Acht-Bit- Signaturgenerators;
  • Figur 11a eine modifizierte Registerzelle hierfür.
    • ORGANISATION EINES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Figur 1 zeigt einen 13N-Prüfalgorithmus mit Datenhalteprüfung. N ist die Anzahl der Adressen 0 ... N-1 in der ersten Spalte. Die zweite Spalte gibt die Initialisierung an, wobei alle Adressen nacheinander mit 0 beschrieben werden. Die Adressensequenz erfolgt durch Inkrementieren der Adressen jeweils um +1. Auf ähnliche Weise haben die dritte und die vierte Spalte ansteigende Adressen. Die fünfte und sechste Spalte hingegen haben absteigende Adressen, die um -1 inkrementiert werden.
  • Diese Prüfung basiert auf einem realistischen Fehlermodell einschließlich "Stuck-at"-Fehlern, "Stuck-open"-Fehlern, Übergangsfehlern, Kopplungsfehlern und Datenhaltefehlern. In den Figuren wird eine RAM-SCHREIB-Anweisung mit Wr (Write) bezeichnet und eine LESE-Anweisung mit Rd (Read). Die Orientierung der Daten ist in Klammern angegeben. Die RAM-Adresse, bei der die Anweisung ausgeführt wird, ist in der ersten Spalte der Figur angegeben. Die erforderliche Wartezeit für die Datenhalteprüfung hängt weitgehend vom Entwurf ab. In unserem Entwurf verwenden wir als Beispiel 50 ms. Ein bitorientierter SRAM wird mit diesem Prüfalgorithmus eingehend geprüft. Bei der Prüfung eines wortorientierten SRAM muß jedoch jede Adresse mit einem kompletten Wort beschrieben und von dort gelesen werden. Um Kopplungsfehler zwischen Zellen an der gleichen Adresse zu erkennen, sind bei der Speicherprüfung mehrere Datenworte, die als Daten-Hintergründe bezeichnet werden, erforderlich.
  • Figur 2 zeigt Daten-Hintergründe für einen 16 Bit breiten RAM-Speicher. Im ersten Daten-Hintergrund befindet sich ein 0-1-Übergang zwischen jedem Paar aufeinanderfolgender Bitpositionen. Die Umsetung in die nächsten vier Daten-Hintergründe erfolgt folgendermaßen: Für die Bitpositionen 0... i ... n-1 wird Bit i in die Bitpositionen 2i und (2i-1) für den nächsten Daten-Hintergrund kopiert. Bei 16 Bits wird nach vier erfolgreichen Umsetzungen ein Hintergrund erreicht, bei dem nur Nullen vorliegen. Die untere Hälfte der Figur zeigt Daten-Hintergründe, die in bezug auf einen entsprechenden Daten-Hintergrund in der oberen Hälfte bitweise invertiert sind. Allgemeiner ausgedrückt, das Kopieren oder Projizieren in der oberen Hälfte kann auf verschiedene Weise erfolgen, indem die Hälfte der Bits jeweils auf zwei Bitpositionen projiziert wird. Bei bestimmten Einstellungen kann das Kopieren mit einer Invertierung erfolgen. Das oben gezeigte Schema scheint sich sehr leicht implementieren zu lassen.
  • Eine komplette Selbstprüfung für einen wortorientierten SRAM läuft folgendermaßen ab: Zuerst wird der 13N-Prüfalgorithmus mit dem ersten Daten- Hintergrund ausgeführt, dann mit dem zweiten Daten-Hintergrund usw. Zum Schluß werden sowohl der 13N-Prüfalgorithmus als auch die Datenhalteprüfung mit dem letzten Daten-Hintergrund ausgeführt.
  • Die Datenhalteprüfung impliziert zwei Warte-Intervalle sowohl in der siebten als auch in der neunten Spalte. Während dieser Intervalle wird der Speicher deaktiviert und der Dateninhalt muß daher unverändert bleiben. Die Methode kann schneller gemacht werden, indem die Funktion Sofortiges-Lesen-nach-dem-Schreiben (direct-read-after-write) nicht benutzt wird. Hierdurch wird die Methode auf ein 9N- Verfahren reduziert. Die Muster der zweiten Hälfte von Figur 2 werden, wie im folgenden gezeigt wird, durch Invertierung realisiert. Die Invertierung findet vor der Umsetzung statt. Die Halteprüfung wird nur für zwei Hintergrunde durchgeführt: Muster mit ausschließlich Nullen und Muster mit ausschließlich Einsen.
    • ANORDNUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Figur 3 zeigt eine globale Architektur einer erfindungsgemäßen Speicheranordnung. Die Speichermatrix enthält Speicherzellen in einem Reihen- und Spalten- Array, die herkömmliche Schaltungen beinhalten können. Ein Adreßeingang 22 wird durch das Adreßregister 24 versorgt, das über den externen Adreßpfad 26 Adressen von einer nicht dargestellten Quelle empfangen kann. Ein Dateneingang 28 wird durch ein Datenregister 30 versorgt, das über den externen Datenpfad 32 Daten von einer nicht dargestellten Datenquelle empfangen kann. Ein externer Datenausgang 34 ist parallel zum Datenausgangsregister 36 angeordnet. Ein Steuerregister 38 erhält externe Steuersignale (Read, Write, Chip-select u.ä.) auf dem externen Pfad 40 und gibt auf den Leitungen 41 Steuersignale für die Matrix aus. Ein Selbstprüfungs-Steuergerät 42 enthält ein Registerzellen-Mittel 68 und kommuniziert über die Steuersignalleitungen 44, 46, 50, 54 mit verschiedenen anderen Subsystemen. Der abgebildete SRAM kann einen internen Teil einer komplizierten integrierten Schaltung, zum Beispiel eines Mikroprozessors, eines Modems oder eines speziellen Gerätes darstellen, für den/das er als eingebauter Speicher fungiert. Ein solches Gerät kann ein Rechenwerk (arithmetic and logic unit, ALU), einen Multiplizierer, einen "barrel shifter", "wild logic", ein programmierbares Logik-Array, Register, Eingabe-/Ausgabe-Schaltungen, AD-DA-Umsetzer,- Bus-Organisationen und anderes enthalten. Diese können den Speicher mit Adreß-, Daten- und Steuersignalen versorgen und Daten vom Speicher erhalten. Alternativ kann PHNI2.624EP 8 nur eine Auswahl dieser Funktionen vorhanden sein, wenn die verbleibenden Daten- /Adreß- und Steuerverbindungen direkt mit den zugehöhren Bond-Pads des Chips verbunden sind. Insoweit diese Subsysteme selbst in herkömmlicher Technologie aufgebaut sind, wird keine weitere Offenbarung als notwendig erachtet. Auf der anderen Seite kann der dargestellte Speicher ein eigenständiger Speicher sein, wenn die externen Verbindungen direkt zu den zugehörigen Bond-Pads führen.
  • Für die Prüfung von Objekten wurden folgende Elemente vorgesehen: Es wird eine serielle Scan-Kette nach einem bekannten Prinzip gebildet, die die schraffiert dargestellten Elemente enthält. Die verbindende Scan-Leitung umfaßt Eingang 62, die Verbindungsstrecken 52, 48, 31, 39 und den seriellen Ausgang 64. Alle auf diese Weise verbundenen Register können als ein serielles Schieberegister unter der Steuerung der Steuersignale C1, C2 auf Leitung 58 gesteuert werden, die im nachfolgenden erörtert werden. Eingang 62 und Ausgang 64 können mit einer nicht abgebildeten Host-Vorrichtung gekoppelt werden. Der Host kann außerdem die Leitungen 58 mit geeigneten Steuersignalen ansteuern. Das Dateneingangsregister 30 wurde mit einem Datenerzeugungs-Mechanismus zum Modifizieren der Datenmuster versehen; es tauscht Steuersignale mit dem Steuerungs-Subsystem 42 aus. Das Adreßregister 24 hat zusätzliche Einrichtungen 72, um einen Zähler zu bilden. Register 66 hat auf entsprechende Weise die Einrichtungen 77, um einen Wartezähler für die Ausführung der Datenhalteprüfung zu bilden. Die Einrichtungen 72, 77 tauschen über Leitung 50 Steuersignale mit dem Steuerungs-Subsystem 42 aus. Das Datenausgangsregister 36 hat Einrichtungen zum Erzeugen eines Signaturmusters aus einer Folge von aufeinanderfolgenden Datenergebnismustern. Das Signaturmuster kann über Leitung 64 weitergeleitet werden. Die letztgenannten Einrichtungen erhalten Steuersignale über Leitung 54. Schließlich kann das Steuerungs-Subsystem 42 die Steuersignale auf Leitung 44 übertragen, um die prüfungsbezogenen Betriebsarten zu steuern.
  • Figur 4 zeigt eine modifizierte Registerzelle für die Verwendung in der Schaltung aus Figur 3. Die Registerzelle enthält einen Speicherteil 92 und einen Eingangs-Multiplexer 90, der zwei Steuersignale C1, C2 erhält. Die Funktion dieser Steuersignale ist in der zugehörigen Tabelle dargestellt: bei C1 = C2 = 0 ist der normale Eingang N aktiviert. Wenn C1 = 0, C2 = 1, ist der Selbstprüfungseingang T aktiviert. Wenn C1 = 1 und C2 "don't care'" ist, ist der Scan-Eingang S aktiviert. Der Speicherteil 92 wird durch einen Takt CLK aktiviert. Das Ausgangssignal vom Speicherteil kann für den normalen Ausgang, den Scan-Ausgang oder, falls erforderlich, für den Selbstprüfungs-Ausgang verwendet werden. "Normal" impliziert den standardmäßigen Speicherbetrieb. "Scan" impliziert, daß die Registerzelle ein Teil eines Schieberegisters aus Registerzellen ist. "Test" wird im folgenden näher beschrieben. Wenn die "Test"-Einrichtung nicht erforderlich ist, brauchen die zugehörigen Anschlüsse nicht vorhanden zu sein.
  • Figur 5 zeigt eine weitere Abwandlung einer Registerzelle für die Verwendung in einem eigenständigen Speicher. In diesem Fall wurden zwei Multiplexer 94, 96 vorgesehen. Der erste ist eine reduzierte Ausführung des Multiplexers 90 aus Figur 4, der zweite wird nur verwendet, um zwischen "Normal"- und "Nicht-normal"- Situationen zu unterscheiden. Bei normaler Situation erfolgt keine Speicherung. Die Signale "test-out" und "scan-out" stehen am Ausgang der Speicherzelle an.
    • BESCHREIBUNG DES AUSFÜHRUNGSPROZESSES
  • In dieser Hinsicht zeigt Figur 7 die Folge der Betriebsarten des Steuergerätes. Zuerst, bei C1 = C2 = 0, wird der RAM-Speicher in normalem Modus betrieben. Anschließend werden bei C1 = C2 = 1 alle Register initialisiert. Nachdem C2 auf 0 gesetzt wurde, läuft die Selbstprüfung ab, bis sie nach der Beendung unabhängig stoppt. Dann wird C2 wieder auf 1 gesetzt und die Prüfungsergebnisse einschließlich des Signaturmusters können seriell ausgegeben werden. Schließlich werden beide Steuersignale auf Null gesetzt und die Schaltung steht wieder für den normalen Betrieb zur Verfügung.
  • Figur 6 zeigt das Zustandsdiagramm eines Selbstprüfungs-Steuergerätes für die Ausführung der 13N-Prüfung aus Figur 1. Die regelmäßige Struktur der Prüfmethode führt zu einem Zustandsdiagramm von geringer Komplexität und damit zu einem Selbstprüfungs-Steuergerät mit geringer Komplexität.
  • Jeder Zustand ist mit einem Kreis markiert. Der erste Zustand S0 führt die zweite Spalte von Figur 1 aus und befindet sich daher in einer Endlosschleife, wobei jedesmal die nächste Adresse (Spalte 6) generiert wird. Der Daten-Hintergrund bleibt unverändert (Spalte 9), die Adressenreihenfolge wird nicht invertiert (Spalte 8), die Daten werden nicht invertiert (Spalte 7) und die letzte Adresse wurde nicht erreicht (Spalte 6). Wenn die letzte Adresse erreicht wird, geht das System (siehe Spalte 7) in den nächsten Zustand S1 über. Die Daten werden invertiert (Spalte 7), die Adresse wird inkrementiert, so daß wieder die erste Adresse erreicht wird. Anschließend wird die vorliegende Adresse ausgelesen (Zustand S1), mit den neuen Daten beschrieben (Zustand S2) und erneut ausgelesen (Zustand S3). Danach kehrt das System zum Zustand S1 zurück, geht ohne Änderung zur nächsten Adresse (Zeile 3, Spalte 6) über und der Zyklus wird wiederholt (S1, S2, S3). Wenn die letzte Adresse gefunden ist (Zeile 4, Spalte 5), werden die Daten invertiert (Spalte 4), die Adresse wird inkrementiert (Spalte 6) und der gesamte Adreßbereich wird erneut durchlaufen. Dieser Vorgang entspricht der Ausführung der vierten Spalte von Figur 1. Nach der Abarbeitung aller Adressen wird die fünfte Reihe erreicht. Hier werden die Daten invertiert (Spalte 7), die Adressenreihenfolge wird invertiert (Spalte 8), die Adressenreihenfolge ist "normal" (Spalte 3), das heißt: Es erfolgt keine weitere Änderung und keine weitere Invertierung der Daten (Spalte 4). Wenn die letzte Adresse erreicht ist, fährt das System mit Zeile 6 fort. Hier wird die Adressenreihenfolge invertiert (Spalte 8), der nächste Daten-Hintergrund wird geschrieben (Spalte 9), die Adressenreihenfolge ist absteigend (Spalte 3). Solange der letzte Daten-Hintergrund nicht erreicht ist, erfolgt die Ausgabe von Zustand S3 an Zustand S0, wobei der neue Daten-Hintergrund nacheinander an alle Speicheradressen geschrieben wird. Anschließend werden die Zustände S1, S2, S3 erneut wiederholt durchlaufen. Bei Erreichen des letzten Daten-Hintergrundes geht das System über Spalte 7 in den Zustand S4. Hier wird der Adreßzähler aktiviert (Spalte 6), aber der Speicher selbst bleibt deaktiviert. Wenn die Wartezeit beendet ist (Spalte 1, Zeile 9), geht das System in Zustand S5, wo die erste Adresse gelesen wird. Anschließend werden in Zustand S6 neue Daten geschrieben und diese beiden Zustände werden für jede unterschiedliche Adresse einmal durchlaufen. Wenn die letzte Adresse wieder erreicht ist (Reihe 11), geht das System in Zustand S7. Hier gibt es wieder eine Wartezeit für die Prüfung der Datenerhaltung. Anschließend werden in Zustand S8 alle Speicherpositionen gelesen, und nach Erreichen der letzten Adresse geht das System in Zustand S9, in dem der Speicher deaktiviert wird, und die Prüfung ist beendet. Als einziges bleibt die Ausgabe der Informationen zur Prüfungsauswertung einschließlich des Signaturmusters, das hier nicht abgebildet ist.
    • BEVORZUGTE AUSFÜHRUNGSFORMEN VON VERSCHIEDENEN PRÜFUNGSSUBSYSTEMEN
  • Figur 8 zeigt eine exemplarische Schaltungsrealisierung des Selbstprüfungs-Steuergerätes (Teil 42 in Figur 3). Die Programmierung erfolgt in dem programmierbaren Logik-Array PLA 100 mit ausreichender Speicherkapazität. Es sind neun Eingänge und neun Ausgänge vorhanden. Die Eingänge sind folgende: Zustandseingänge 102, die die zehn Zustände aus Figur 6 (S0 ... S9) definieren können. Eingang 104 gibt die Richtung der Adressen-Inkrementierung an. Eingang 108 gibt die invertierte oder normale Situation in bezug auf die Daten (Spalte 4 in Figur 6) an. Eingang 110 signalisiert das Erreichen des letzten Daten-Hintergrundes: Das betreffende Signal wird durch den im folgenden zu beschreibenden Datengenerator erzeugt; der Block gibt die Signalisierung eines stabilen Zustandes an. Eingang 112 gibt das Erreichen der letzten Adresse eines Zyklus durch alle Speicheradressen an. Eingang 114 signalisiert den Ablauf der Wartezeit für die Datenhalteprüfung. Die Signale 112, 114 werden durch den im folgenden beschriebenen Adressen-/Wartezähler erzeugt; der Block gibt die Realisierung eines stabilen Zustandes an.
  • Die Ausgänge des PLA sind folgende: Die Ausgänge 116 geben den nächsten zu erreichenden Zustand des Systems an und sind über die Halte-Registerzellen mit den Eingängen 102 rückgekoppelt. Ausgang 118 aktiviert das im folgenden beschriebene LFSR (linear feedback shift register, Lineares Rückkopplungs-Schieberegister), um ein Signaturmuster zu erzeugen. Ausgang 120 gibt die nächste zu aktivierende Adresse an. Ausgang 122 gibt an, daß die Daten zu invertieren sind. Ausgang 124 gibt an, daß die Richtung der Adressen-Inkrementierung umzukehren ist. Ausgang 126 gibt an, daß der nächste Daten-Hintergrund zu aktivieren ist. Die Ausgangssignale werden folgendermaßen verarbeitet: Die Ausgänge 122, 126 sind mit dem Datengenerator verbunden, der durch Block 128 symbolisiert wird. Ausgang 120 ist mit dem Adressenzähler verbunden, der durch Block 130 symbolisiert wird. Die Zustandsausgänge Out 4, Out 3 sind mit dem durch Block 134 symbolisierten RAM-Speicher verbunden, um dort die Betriebsarten Aktivieren/Deaktivieren bzw. Schreiben/Lesen zu steuern. Die lokalen Eingangssignale (102, 104, 108) werden durch die Flipflops 132 erzeugt, deren Aufbau in Block 136 genauer dargestellt ist: Die eigentliche Registerzelle 138 ist ein Daten- Flipflop, das durch den Takt clk gesteuert wird; ihm ist ein 2:1-Multiplexer 140 vorgeschaltet, der durch das oben beschriebene Steuersignal C1 gesteuert wird. Er hat zwei Eingänge, und zwar den Selbstprüfungs-Eingang und den seriellen Scan-Eingang. Element 142 ist eine weitere derartige Zelle, die durch den PLA-Ausgang Out 1 versorgt wird. Die Zellen 142, 132 können in einem seriellen Schieberegister zur Ausführung einer Scan-Prüfung so verbunden werden, daß sie durch Eingang 144 gespeist werden und die Daten über Ausgang 146 ausgegeben werden. Zusammen stellen sie den schraffierten Teil 68 des Steuergerätes 42 in Figur 3 dar. Der Ausgang von Element 142 ist mit dem signaturbildenden Gerät verbunden, das im folgenden beschrieben wird. Die Ausgangssignale 122, 124 werden über ein EXKLUSIV-ODER-Gatter ihren zugehörigen Register-Flipflops zugeführt. Die Eingänge 104, 102 zum PLA 100 sind mit dem Adressenzähler 130 verbunden, um dort die Richtung der Adressen-Inkrementierung umzukehren und die Wartezeit für die Datenhalteprüfung zu aktivieren.
  • Das PLA kann durch eine kombinatorische Logik mit der gleichen Funktionalität ersetzt werden (z.B. eine Standardzellen-Ausführung oder eine Gatter- Matrix). Da das PLA alle Informationen zum Prüfalgorithmus enthält, braucht nur das PLA neu entworfen zu werden, wenn ein anderer Prüfalgorithmus verwendet wird.
  • Figur 9 zeigt eine exemplarische Schaltungsrealisierung eines parametrierbaren Datengenerators. Für ein Datenmuster mit acht Bits besteht dieser Datengenerator aus acht Stufen, die jeweils einen Multiplexer mit drei Eingängen (200 ... 214) und eine Registerzelle enthalten, die entsprechend Figur 4 modifiziert wurde (216 ... 230). Mit ihren S-Eingängen kann diese Registerzelle einen Teil einer seriellen Scan-Kette bilden. Jeder Eingangs-Multiplexer versorgt eine Registerzelle, die mit dem Ausgang des vorgenannten Bauelementes verbunden ist. Die Registerzellen wiederum versorgen ihre jeweiligen Eingangsmultiplexer folgendermaßen: Ein Signal INVDATA = 1, unter Synchronisierungssteuerung (nicht abgebildet), invertiert die Daten mit Hilfe des invertierenden Eingangs 01 (angegeben durch einen Kreis). Dies impliziert, daß alle gespeicherten Datenbits gleichzeitig invertiert werden. Das zugehörige Steuerbit wird durch die Anordnung aus Figur 8 erzeugt. Das invertierte Datenbit wird gespeichert.
  • Unter der Steuerung eines Steuersignals NEXTDBGR = 1 wird das nächstfolgende Muster in den Registerzellen gespeichert, indem jedesmal der Ausgang von Registerzelle j den Eingang 10 der Eingangs-Multiplexer von der Registerzelle 2j, 2j+i versorgt, also von 216 nach 200, 202, von 218 nach 204, 206, von 220 nach 208, 210, von 222 nach 212, 214. Die Parametrierung erfolgt auf einfache Weise folgendermaßen: Durch Übergehen auf die doppelte Länge (16 Bit) werden die Ausgangssignale der Registerzellen 224 - 230 zu den Multiplexer-Eingängen der nächstfolgenden acht Stufen geleitet. Dies impliziert eine zusätzliche Verbindung für jede Bitlängen-Zunahme des Musters.
  • Unter der Steuerung von zwei Steuersignalen INVDATA = 0 und NEXTDBGR = 0 wird das Bit in der entsprechenden Registerzelle zum zugehörigen Multiplexer-Eingang zurückgekoppelt und in der Registerzelle wiederhergestellt. Auf diese Weise wird dafür gesorgt, daß die Anordnung vollständig synchron arbeitet. Die Registerzellen sind oben in der Figur genauer dargestellt. Alle Registerzellen können einen Datenbit-Eingang des Speichers versorgen. Außerdem können alle Registerzellen mit ihren S-Eingängen zu einer seriellen Scan-Kette verbunden werden.
  • Die Kombination der Steuersignale NEXTDBGR = 1 und INVDATA = 1 tritt nicht auf. Die Registerzelle 230 versorgt eine zusätzliche Registerzelle 232 (die mit einem Multiplexer 234 mit zwei Eingängen und einem weiteren Multiplexer 236 mit zwei Eingängen versehen ist). Das Ausgangssignal dieser Registerzelle gibt an, daß der letzte Daten-Hintergrund aufgetreten ist. Der Multiplexer 234 wählt zwischen dem Scan-Betrieb und dem Selbstprüfungs-Betrieb. Der Multiplexer 239 wählt zwischen dem vorhandenen Daten-Hintergrund, der synchron zurückgekoppelt und wiederhergestellt wird, und dem nächsten Daten-Hintergrund, der unter der Steuerung des Steuersignals NEXTDBGR seinem -1-Eingang zugeführt wird. Die letztgenannte Möglichkeit liegt vor, wenn Bits in den Zellen 216 und 222 das gleiche Vorzeichen haben: Dann ist das neue Muster der letzte Daten-Hintergrund. Bei einem 16-Bit-Muster muß das EXKLUSIV-ODER-Gatter 238 durch die erste und die achte Registerzelle versorgt werden. Das Ausgangssignal der Zelle 232 dient für den Eingang 110 in Figur 8. Wenn die Folgemuster für den Daten-Hintergrund auf eine andere Weise erzeugt werden, muß die Erkennung des letzten Daten-Hintergrundes unmittelbar berichtigt werden.
  • Auf der anderen Seite ist der Datengenerator für einen bitorientierten Speicher besonders einfach, da er nur aus einem einzigen Flipflop und wenigen Gattern besteht. Die beiden erforderlichen Daten-Hintergründe werden durch Invertieren des Flipflops erzeugt.
  • Die Figuren 10a, b, c, d zeigen eine exemplarische Schaltungsrealisierung eines Acht-Bit-Adressengenerator-Zählers une eines digitalen Drei-Bit-Wartezählers sowie insbesondere die für den Einsatz in dieser Anordnung angepaßten Zellen.
  • Der Adressengenerator und der Wartezähler sind kombiniert, um die Speicherkosten zu reduzieren. Die Anzahl der Adreßbits und die Anzähl der Wartezähler-Bits definieren zusammen mit der Taktfrequenz die Gesamt-Wartezeit für die Datenhalteprüfung.
  • Zwei mögliche Schaltungsausführungen des Adreßzählers werden berücksichtigt: ein lineares Rückkopplungs-Schieberegister (Linear Feedback Shift Register, LFSR) und ein binärer Aufwärts-/Abwärts-Zähler. Das LFSR weist für diesen Zweck jedoch einige Nachteile auf:
  • 1. Der Reihenfolge der Adressenabtastung kann nicht ohne einen erheblichen Aufwand an zusätzlicher Logik umgekehrt werden.
  • 2. Die Erzeugung der Adresse aus reinen Nullen (all zero) erfordert zusätzliche Hardware.
  • 3. Die Erzeugung eines Ausführungs-Signals erfordert zusätzliche Logik.
  • Wir haben eine Ausführung mit einem binären Aufwärts-/Abwärts-Zähler gewählt, weil hiermit eine kleinere Schaltung erreicht wurde. Ein Problem beim Binärzähler stellt die Verzögerung des Ripple-Übertragssignals dar. Einschließlich des Wartezählers kann sich die Anzahl der Stufen im Zähler auf bis zu 20 Bits belaufen. Wir haben dieses Problem gelöst, indem wir einen Aufwärts-/Abwärts-Zähler mit Pipeline-Übertragssignal entworfen haben. Die maximale Verzögerung wird auf diese Weise auf die Verzögerung einer Reihe von vier UND-Gattern mit zwei Eingängen reduziert.
  • Damit können alle Adressen erzeugt werden. Es gibt eine Adresse, an der die Folge zurückkehren kann. Bei jeder Adresse kann die Zählung angehalten werden; die Adressen-Erzeugung ist synchron. Für beide Zählrichtungen wird ein Signal geliefert, das das Erreichen der letzten Zählposition angibt. Der Entwurf ist parametrierbar. Die Adressenzähler-Zellen sind entsprechend Figur 10b angepaßt. Die eigentliche Zelle hat einen Eingangs-Multiplexer und zwei zusätzliche EXKLUSIV-ODER-Gatter. Der Multiplexer wird durch das bei 130 in Figur 8 dargestellte Signal "-nextaddr" und "addr.dir" gesteuert. Das erste EXKLUSIV-ODER-Gatter ändert unter der Steuerung des Übertrag-Eingangssignals (carry-in) den Inhalt der Registerzelle. Das zweite EXKLUSIV-ODER-Gatter des Signals für die Richtung der Adressen-Inkrementierung und des Zelleninhaltes erzeugt das Übertrag-Ausgangssignal (carry-out) für die nächste Stufe. Eine Reihe von UND-Gattern erzeugt unter der Steuerung der Übertrag-Eingangssignale (carry-in) und -Ausgangssignale (carry-out) das Ripple-Übertragssignal. Der Wartezähler hat in diesem Fall drei Stufen, die in Figur 10d genauer dargestellt sind. Diese sind etwas einfacher, da sie nur in einer Richtung zu zählen brauchen. Der Wartezähler stellt die höchstwertigen Bit-Stufen in bezug auf den Adressenzähler dar.
  • Um den Zähler schneller zu machen, wurden zwei Pipeline-Flipflops zwischen die Reihen von Ripple-UND-Gattern eingefügt, die in Figur 10c ausführlich dargestellt sind. Insoweit ihre einzige Funktion darin besteht, das Eingangssignal vom Ausgangssignal zu trennen, ist ihr Aufbau sehr einfach. Das Erreichen der letzten Adresse einer Adressensequenz wird durch ein UND-Gatter am Ausgang der achten Stufe signalisiert. Dieses Signal wird zum Eingang 112 in Figur 8 weitergeleitet. Die niedrigste Bitposition des Wartezählerpostens erhält ein Aktiviersignal aus Figur 3 (Block 130). Die höchste Bitposition des Wartezählers gibt ein Signal "Ende der Wartezeit" an den Eingang 114 in Figur 8 weiter.
  • Das in Figur 10a dargestellte schnelle Ripple-Netzwerk selbst war Gegenstand der niederländischen Patentanmeldung 8800860 vom 5. April 1988, die der internationalen Patentanmeldung WO 89/10028 entspricht, das durch Nennung als hierin aufgenommen betrachtet wird. Der Kürze halber wird die Funktionsweise dieser Schaltung nicht weiter beschrieben.
  • Figur 11l zeigt eine exemplarische Schaltungsrealisierung für einen Acht- Bit-Signaturgenerator oder Datenrezeptor und Figur 11 eine hierfür modifizierte Registerzelle.
  • Die Daten, die durch den RAM-Speicher während der Lese-Vorgänge des Prüfalgorithmus erzeugt werden, werden zum Datenrezeptor geleitet. Es gibt zwei Möglichkeiten, diese Daten mit den erwarteten Daten zu vergleichen:
  • 1. Die gelesenen Daten während jedes Lese-Vorgangs mit den erwarteten Daten vergleichen und ein PASS/FAlL-Bit setzen, wenn eine Abweichung erkannt wird.
  • 2. Die Daten auf dem Chip durch polynome Division in einem parallelen Signatur-Analysator (PSA) komprimieren. Der resultierende Inhalt des PSA wird als Signatur bezeichnet.
  • Wir wählen die LFSR-Implementierung, da bei dieser Lösung die Speicherkosten gering sind und die Verzögerung eines LFSR gering und von der Anzahl der Bits unabhängig ist.
  • Nach der Beendigung der Selbstprüfung muß die resultierende Signatur mit einer Signatur verglichen werden, die zuvor durch ein spezielles Software-Tool errechnet wurde. Der Vergleich erfolgt außerhalb des Chips. Aus diesem Grunde muß die Signatur nach der Beendigung der Prüfung aus dem PSA herausgeschoben werden. Ein Halte-Betrieb ist beim PSA erforderlich, um zu verhindern, daß die resultierende Signatur nach der Beendigung der Prüfung im PSA verlorengeht. Das Halte-Steuersignal wird im Selbstprüfungs-Steuergerät erzeugt.
  • Da die Fehlererfassung des PSA mit der Reduzierung der Anzahl PSA- Stufen exponentiell abnimmt, werden mindestens acht PSA-Stufen für erforderlich gehalten. Normalerweise entspricht die Anzahl der PSA-Stufen der Anzahl Datenausgänge des SRAM. Wenn die Anzahl der Datenausgänge des SRAM kleiner ist als acht, werden die restlichen PSA-Eingänge mit Vss verbunden.
  • Die Figur zeigt eine mögliche Schaltungsrealisierung für einen Acht-Bit- PSA. Ein Minimal-Polynom wird im PSA verwendet, um eine maximale Fehlererfassung sicherzustellen und Timing-Probleme aufgrund von Polynom-Rückkopplungen im PSA auf ein Minimum zu reduzieren. Die Wahl des Startparameters des PSA (Initialisierung) ist willkürlich. Wir wählen der Einfachheit halber das Wort, das nur aus Nullen besteht.
  • Figur 11a zeigt den Aufbau einer einzigen Zelle in allen Einzelheiten. Sie ist mit dem Standard-Speicher-Port versehen, dem ein Multiplexer vorgeschaltet ist, der zwischen Prüfungs-Betrieb und seriellem Scan-Betrieb wählt, sowie ein zweiter Multiplexer, der zwischen dem vorliegenden Zelleninhalt (über Rückkopplung) und einem Prüfsignal wählt, das durch ein EXKLUSIV-ODER-Gatter gesteuert wird. Die Wahl wird durch ein LFSR-Aktivier-Signal gesteuert, das durch das Element 142 in Figur 8 erzeugt wird. Die Eingangs-EXKLUSIV-ODER-Gatter können ein Datenbit direkt vom RAM erhalten. Weitere EXKLUSIV-ODER-Gatter bilden die Rückkopplungsregister maximaler Länge auf in der Technik bekannte Weise. Der Ausgang ist seriell. Wenn der RAM-Speicher eine kleinere Datenbreite hat, brauchen weniger Stufen durch den Datenausgang versorgt werden.

Claims (6)

1. Speicheranordnung, die einen wortorientierten statischen RAM-Speicher enthält, und daran angeschlossen
- ein Adreßregister (24),
- ein Dateneingangsregister (30) mit aufeinanderfolgenden Bitpositionen und
- ein Steuerregister (38),
wobei alle diese Register extern zugängliche funktionelle Verbindungen für die Kommunikation von Informationen haben und wobei ein erstes Steuermittel vorgesehen ist, um den genannten Speicher wahlweise in einem Betriebszustand oder in einem Selbstprüfungs-Zustand zu aktivieren; wobei im genannten Betriebszustand das genannte Adreßregister (24) und das genannte Dateneingangsregister (30) wirksam mit dem Speicher verbunden sind, und wobei im genannten Selbstprüfungs-Zustand das genannte Adreßregister (24), das genannte Dateneingangsregister (30) und das genannte Steuerregister (38) wirksam sind, um bei Abwesenheit jeglicher Införmationskommunikation über einen Informationseingang der Speicheranordnung aufeinanderfolgende Datentestmuster und Adressenprüfmuster zum Schreiben in den Speicher zu bilden, dadurch gekennzeichnet, daß für das genannte Dateneingangsregister (30) ein Voreinstell- Mechanismus vorgesehen ist, um im letztgenannten Register ein anfängliches Datentestmuster zu erzeugen, das eine maximale Anzahl 1-0-Differenzen zwischen den aufeinanderfolgenden Bitpositionen hat, wobei das Dateneingangsregister mit einem zweiten Steuermittel versehen ist, um aus dem genannten Datentestmuster weitere nachfolgende Datentestmuster zu erzeugen und wobei das zweite Steuermittel so angeordnet ist, daß die Bits von der ersten Hälfte des Datentestmusters jeweils auf zwei Bits in einem nächstfolgenden Testmuster projiziert werden.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß alle genannten Register (24, 30, 38) jeweils Teile einer seriell aktivierbaren Prüf- Scan-Kette darstellen, die einen seriellen Eingang (62) zum Empfangen von Voreinstell- Information und einen seriellen Ausgang (64) zum Ausgeben eines Signaturmusters hat, wobei das erste Steuermittel vorgesehen ist, um den genannten Speicher abwechselnd in einem Scan-Zustand, im Betriebszustand oder im Selbstprüfungs-Zustand zu aktivieren; wobei im genannten Scan-Zustand alle Register (24, 30, 38) gekoppelt sind, um ein serielles Schieberegister in der genannten Scan-Kette zu bilden.
3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im genannten Selbstprüfungs-Zustand das genannte Adreßregister (24), das genannte Dateneingangsregister (30) und das genannte Steuerregister (38) wirksam sind, um die anfänglichen Datentestmuster und die nachfolgenden weiteren Datenmuster jeweils in alle Wort-Speicherplätze im Speicher einzuschreiben.
4. Speicheranordnung nach einem der vorhergehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das genannte Adreßregister (24) mit einem Ablaufsteuerungsmittel versehen ist, um ein Initialisierungsmuster sequentiell in eine Folge von Folgemustern umzusetzen, und daß das genannte Umsetzungsmittel synchron mit der Erzeugung der genannten Folgemuster arbeitet.
5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß diese Anordnung ein Datenausgangsregister (36) enthält, das wirksam ist für das Empfangen von aufeinanderfolgenden Datenergebnismustern und ein Umsetzungsmittel zum anschließenden Umsetzen der aufeinanderfolgenden Datenergebnismuster in ein Signaturmuster, wobei das Umsetzungsmittel über einen Halte-Zustand zum Erhalten von hierin erzeugten vorläufigen Signaturmustern verfügt.
6. Integrierte Schaltung mit einer Speicheranordnung nach mindestens einem der Ansprüche 1 bis 5, und mit einem weiteren Datenverarbeitungs-Subsystem, das im genannten Betriebszustand wirksam mit mindestens einem genannten Dateneingangsregister oder einem genannten Adreßregister oder einem Datenausgang des Speichers verbunden ist.
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